JP3510841B2 - 板状体、リードフレームおよび半導体装置の製造方法 - Google Patents
板状体、リードフレームおよび半導体装置の製造方法Info
- Publication number
- JP3510841B2 JP3510841B2 JP2000135284A JP2000135284A JP3510841B2 JP 3510841 B2 JP3510841 B2 JP 3510841B2 JP 2000135284 A JP2000135284 A JP 2000135284A JP 2000135284 A JP2000135284 A JP 2000135284A JP 3510841 B2 JP3510841 B2 JP 3510841B2
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- lead
- island
- plate
- leads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 169
- 238000004519 manufacturing process Methods 0.000 title claims description 44
- 229920005989 resin Polymers 0.000 claims description 100
- 239000011347 resin Substances 0.000 claims description 100
- 238000005530 etching Methods 0.000 claims description 70
- 238000000576 coating method Methods 0.000 claims description 39
- 239000011248 coating agent Substances 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 33
- 238000000926 separation method Methods 0.000 claims description 23
- 238000000465 moulding Methods 0.000 claims description 11
- 229910052737 gold Inorganic materials 0.000 claims description 9
- 239000011159 matrix material Substances 0.000 claims description 9
- 229910052709 silver Inorganic materials 0.000 claims description 7
- 238000005520 cutting process Methods 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- 229910017767 Cu—Al Inorganic materials 0.000 claims description 4
- 229910052763 palladium Inorganic materials 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 229910000990 Ni alloy Inorganic materials 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 23
- 239000000463 material Substances 0.000 description 21
- 238000007789 sealing Methods 0.000 description 19
- 239000002184 metal Substances 0.000 description 18
- 229910052751 metal Inorganic materials 0.000 description 18
- 239000000725 suspension Substances 0.000 description 18
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 239000000758 substrate Substances 0.000 description 14
- 230000000694 effects Effects 0.000 description 13
- 229910000679 solder Inorganic materials 0.000 description 12
- 239000010931 gold Substances 0.000 description 11
- 239000010949 copper Substances 0.000 description 10
- 239000011888 foil Substances 0.000 description 10
- 238000003825 pressing Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 7
- 238000005219 brazing Methods 0.000 description 6
- 239000000243 solution Substances 0.000 description 5
- 238000001721 transfer moulding Methods 0.000 description 5
- ORTQZVOHEJQUHG-UHFFFAOYSA-L copper(II) chloride Chemical compound Cl[Cu]Cl ORTQZVOHEJQUHG-UHFFFAOYSA-L 0.000 description 4
- 238000000227 grinding Methods 0.000 description 4
- 238000001746 injection moulding Methods 0.000 description 4
- 229920001187 thermosetting polymer Polymers 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 238000004080 punching Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910018182 Al—Cu Inorganic materials 0.000 description 2
- 229910001111 Fine metal Inorganic materials 0.000 description 2
- 229910021578 Iron(III) chloride Inorganic materials 0.000 description 2
- 229920000106 Liquid crystal polymer Polymers 0.000 description 2
- 239000004977 Liquid-crystal polymers (LCPs) Substances 0.000 description 2
- 239000004734 Polyphenylene sulfide Substances 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 229960003280 cupric chloride Drugs 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000007598 dipping method Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- RBTARNINKXHZNM-UHFFFAOYSA-K iron trichloride Chemical compound Cl[Fe](Cl)Cl RBTARNINKXHZNM-UHFFFAOYSA-K 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 229920000069 polyphenylene sulfide Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229920001169 thermoplastic Polymers 0.000 description 2
- 229920005992 thermoplastic resin Polymers 0.000 description 2
- 239000004416 thermosoftening plastic Substances 0.000 description 2
- 239000013585 weight reducing agent Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 235000019219 chocolate Nutrition 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- 239000010944 silver (metal) Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4828—Etching
- H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01059—Praseodymium [Pr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/1016—Shape being a cuboid
- H01L2924/10161—Shape being a cuboid with a rectangular active surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
レームおよび半導体装置の製造方法に関するものであ
り、特に従来のリードフレームの様々な問題を解決した
ものである。
は、携帯電話、携帯用のコンピューター等に採用される
ため、小型化、薄型化、軽量化が求められている。
して述べると、一般的な半導体装置として、トランスフ
ァーモールドで封止されたパッケージ型半導体装置があ
る。この半導体装置1は、図21のように、プリント基
板PSに実装される。
導体チップ2の周囲を樹脂層3で被覆し、この樹脂層3
の側部から外部接続用のリード4が導出されたものであ
る。
に用いられるリードフレーム5を示す。このリードフレ
ーム5は、Cu等の薄型金属板から成り、一般的に外形
は、矩形である。中央の符号6は、半導体チップ2を実
装するアイランドであり、符号7は、吊りリードであ
る。またこのアイランド6,リード4は、樹脂層3を形
成する絶縁性樹脂の注入圧力により簡単に変形するた
め、吊りリード7やタイバー8が設けられている。そし
てリード4、アイランド6、吊りリード7およびタイバ
ー8は、プレス等の打ち抜きやエッチングにより形成さ
れている。
241号公報、特開平7−135230号公報に示さ
れ、DIP、QIP用のリードフレームとして説明され
ている。
リード4、アイランド6、吊りリード7およびタイバー
8をファインパターンで形成することが難しく、リード
フレーム自体のサイズを小さくすることが難しかった。
更には、リード4が樹脂層3から外に出ており、全体の
サイズが大きく、小型化、薄型化および軽量化を満足す
るものではなかった。
よび軽量化を実現すべく、色々な構造を開発し、最近で
はCSP(チップサイズパッケージ)と呼ばれる、チッ
プのサイズと同等のウェハスケールCSP、またはチッ
プサイズよりも若干大きいサイズのCSPが開発されて
いる。
ート30を採用した、チップサイズよりも若干大きいC
SP31を示すものである。
複数のリード32…が配置され、リード32の一端は、
半導体チップ33の配置領域に近接され、他端は樹脂層
34から外部に露出している。そして前記配置領域に設
けられた半導体チップ33の電極とリード32は、金属
細線35を介して接続されている。また図面では、半導
体チップ33の裏面をパッケージから露出させるため
に、フレキシブルシート30に開口部35が形成されて
いる。
ールド方法について、図22を用いて簡単に説明する。
まず図22Aに示すように所望の形状に打ち抜かれたリ
ードフレーム5を用意し、アイランド6に半導体チップ
20を固着する。そして半導体チップ20上にあるボン
ディングパッドとリード4の一端を金属細線21で電気
的に接続する。
前記リードフレーム5を装着する。そして前記リードフ
レーム5を下金型22Aと上金型22Bで挟み、下金型
22Aと上金型22Bで形成されたキャビティ内に絶縁
性樹脂を注入し、所望のパッケージが形成される。尚、
図22Aに示された点線は、絶縁性樹脂で形成されたモ
ールド部23を示すものである。
を用いたパッケージの問題点について説明する。このリ
ードフレーム5は、プレスやエッチングにより表から裏
へ抜かれて形成されている。そのため、リードやアイラ
ンドは、バラバラにならない様に対策を施している。つ
まり、リード4には、タイバー8が設けられ、またアイ
ランド6は、吊りリード7が設けられている。このタイ
バー8や吊りリード7は、本来、必要とされるものでは
なく、モールドの後に取り除かれる。
レスにより表から裏に渡り抜かれるため、リードパター
ンの微細化に限界がある問題もあった。例えばプレスで
リードフレーム5を形成する場合、打ち抜かれるリード
の間は、リードフレームの厚みとほぼ同じ長さが限界値
であると言われている。またエッチングによって形成さ
れるリードフレームも、厚さの分だけ縦方向にエッチン
グされる分、横方向にもエッチングが進むので、リード
フレームの厚みがリードの間隔の限界であると言われて
いる。
しようとすると、リードフレームの厚みを薄くする必要
がある。しかしリードフレーム5自体の厚みが薄くなれ
ば、その強度は低下し、リードフレーム5に反りが発生
したり、リード4が変形したり、位置ずれを起こしたり
する問題があった。特に、金属細線21と接続されるリ
ード4の端部は、支持されていないため、変形、反り等
が発生する問題があった。
ド4がパッケージの側面から出るため、バリが発生する
問題もあった。
工に限界があり、パッケージ全体のサイズをより小さく
することができず、しかもプロセスを考えると、リード
フレームの反りを防止する方法が必要となったり、バリ
を取り除く工程が必要であったり、吊りリード7やタイ
バー8を切除する必要があったりするため、プロセスが
複雑になってしまう問題があった。
フレームを形成する場合、リードフレームは主にエッチ
ングにより形成されるため、比較的微細加工に適してい
る。
たリードフレームをフレキシブルシートに貼り合わせる
場合、リードがバラバラになるのを防止するため、タイ
バーや吊りリードが必要となる不都合があった。
り合わせ、この後にエッチングによりパターン化する方
法では、フレキシブルシートに貼り合わされているた
め、エッチャントによりリードの接着強度が劣化し、剥
がれたり、リードが位置ずれを起こしたりする問題があ
った。またリードは、パッケージから外に出るため、や
はりリードとリードの間に樹脂バリが発生する問題があ
った。また支持基板となるフレキシブルシート30は、
本来不要なものである。しかし製造方法上、リードを貼
り合わせるため、支持基板として採用しており、このフ
レキシブルシート30無くすことができなかった。その
ため、このフレキシブルシート30を採用することによ
って、コストが上昇し、更にはフレキシブルシートの厚
みにより回路装置として厚くなり、小型化、薄型化、軽
量化に限界があった。
の両面に電極を形成し、これを接続するスルーホールが
必要となる場合もあった。この場合、この形成工程が付
加されることにより、製造工程も長くなる問題もあっ
た。
の課題に鑑みて成され、第1に、平坦面から成る第1の
表面と、前記第1の表面に対向して設けられ、平坦面か
ら成る第2の表面とを有する板状体であり、前記第2の
表面には、一端が半導体素子搭載領域に近接して設けら
れる複数のリードと実質同一パターンの導電被膜が形成
されていることで解決するものである。
と、前記第1の表面に対向して設けられ、平坦面から成
る第2の表面とを有する板状体であり、前記第2の表面
には、一端が半導体素子搭載領域に近接して設けられる
複数のリードと実質同一パターンの導電被膜が形成さ
れ、前記半導体素子搭載領域には、前記半導体素子を搭
載するアイランドと実質同一パターンの前記導電被膜が
形成されていることで解決するものである。
電気的接続部分に形成されることで解決するものであ
る。
ーフエッチングすることができる。更には板状体を表か
ら裏まで、プレスやエッチングで抜かず、途中で止める
ことにより、リードとリードの間隔を狭める事ができ、
より微細なパターンが形成できる。またリード、または
リードやアイランドは板状体と一体で構成されるため、
変形や反り等が無くなり、リードのタイバー、吊りリー
ドを不要とする事ができる。更には、絶縁性樹脂を封止
して完全に固定した後、板状体の裏面を研磨やエッチン
グする事でリードやアイランドの分離が可能となり、位
置ずれも無く所定の位置にリードやアイランドを配置す
ることができる。しかもリードを長くて引き回しても何
ら問題なく配置することができる。また導電被膜の代わ
りにホトレジストを被着し、ハーフエッチングする場合
は、少なくともボンディングパッドに対応する部分に導
電被膜を形成しておく必要がある。これは、金属細線の
接続がこの導電被膜で可能となるからである。
の封止領域内に配置されることで解決するものである。
ることで、リードとリードの間から発生するバリを防止
することができる。
は、ガイドピンと実質同一パターン前記導電被膜が、ま
たは前記ガイドピンが挿入されるガイド孔が形成されて
いることで解決するものである。
ることにより、絶縁性樹脂で封止する際に、ガイドピン
として開口させることができる。また前もってガイドピ
ンを開口させておくことにより、封止用の金型のガイド
ピンにセットすることができる。
記導電被膜は、前記導電箔の材料とは異なる材料より成
ることで解決するものである。
導電被膜をNi、AgまたはAu等で構成すると、導電
被膜をエッチングマスクとして活用することができ、更
には、ハーフエッチングした際、その側面を湾曲構造に
したり、リードやアイランドの表面に導電被膜によるひ
さしを形成することができ、アンカー効果を持たせた構
造とすることができる。
複数のリードがハーフエッチングされた状態で板状体に
形成されたリードフレームとすることで解決するもので
ある。
グで抜かず、途中で止めることにより、リードとリード
の間隔を狭める事ができ、より微細なパターンが形成で
きる。
望の高さに形成された凸部を有し、前記第1の表面に対
向して成る第2の表面とを有する板状体から成り、前記
凸部は、先端が半導体素子搭載領域に近接して設けられ
た複数のリードを構成して成ることで解決するものであ
る。
る複数のリードを一単位としたユニットがマトリックス
状に配置されることで解決するものである。
グで抜かず、途中で止めることにより、リードとリード
の間隔を狭める事ができ、より微細なパターンが形成で
きる。またリードは板状体と一体で構成されるため、変
形や反り等が無くなり、リードのタイバーを不要とする
事ができる。更には、絶縁性樹脂を封止して完全に固定
した後、板状体の裏面を研磨やエッチングする事でリー
ドの分離が可能となり、位置ずれも無く所定の位置にリ
ードを配置することができる。しかもリードを長くて引
き回しても何ら問題なく配置することができる。
載領域に対応する領域に、前記リードの高さと実質同じ
高さまたは前記リードの高さよりも低いアイランドを構
成することで解決するものである。
ことなく構成することができる。更には、アイランドの
高さをリードの高さよりも低くすることにより、半導体
チップの高さを下げることができ、パッケージ全体の厚
みを薄くすることができる。
成る複数のリードと前記アイランドを一単位としたユニ
ットがマトリックス状に配置されることで解決するもの
である。
の先端に囲まれるように形成されることで解決するもの
である。
記ユニット内に複数設けられることで解決するものであ
る。
り、薄型のマルチチップのパッケージが可能となる。
e−Ni合金、Cu−Alの積層体またはAl−Cu−
Alの積層体から成ることで解決するものである。
部を構成する材料とは異なる材料の導電被膜が形成され
ることで解決するものである。
造を有することで解決するものである。
上面でひさしを構成することで解決するものである。
AgまたはPdから成ることで解決するものである。
導電被膜をNi、Ag、AuまたはPd等で構成する
と、導電被膜をエッチングマスクとして活用することが
でき、更には、ハーフエッチングした際、その側面を湾
曲構造にしたり、リードやアイランドの表面に導電被膜
によるひさしを形成することができ、アンカー効果を持
たせた構造とすることができる。
は、前記半導体素子搭載領域に配置されることで解決す
るものである。
することにより、フェイスダウン型の半導体チップを実
装することができる。またBGA型の半導体装置を製造
することができる。
は、ガイドピンと実質同一パターンの前記導電被膜が形
成されていることで解決するものである。
は、ガイドピンが挿入されるガイド孔が形成されている
ことで解決するものである。
渡り平坦な裏面と、前記裏面から所定の厚みでシート状
に形成され、上金型との当接領域で囲まれる領域に、複
数のリードとなる凸部が形成されている表面を有するリ
ードフレームであり、少なくとも前記上金型との当接領
域に対応する領域は、前記表面および前記上金型で密閉
空間を構成する事で解決するものである。
渡り平坦な裏面と、前記裏面から所定の厚みでシート状
に形成され、上金型との当接領域で囲まれる領域に、複
数のリードとなる凸部が形成されている表面を有するリ
ードフレームを用意し、前記リードフレームに半導体素
子を搭載するとともに、前記リードと前記半導体素子を
電気的に接続し、前記リードフレームを金型に搭載し、
前記リードフレームと前記上金型で構成される空間に樹
脂を充填し、前記充填された樹脂の裏面に露出するリー
ドフレームを部分的に取り除いて前記リードをそれぞれ
分離する工程とを有することで解決するものである。
グで抜かず、途中で止めることにより、リードとリード
の間隔を狭める事ができ、より微細なパターンが形成で
きる。またリードは板状体と一体で構成されるため、変
形や反り等が無くなり、リードのタイバーを不要とする
事ができる。更には、絶縁性樹脂を封止して完全に固定
した後、板状体の裏面を研磨やエッチングする事でリー
ドの分離が可能となり、位置ずれも無く所定の位置にリ
ードを配置することができる。
記リードフレームの裏面の全域は、下金型に当接される
ことで解決するものである。
吸引手段が分散されて配置されることで解決するもので
ある。
ードフレームを下金型に当接させることにより、シート
状のリードフレームを安定して配置できるため、金属細
線のボンディングエネルギーをリードに供給することが
でき、接続強度の高い接続が可能となる。
先端が半導体素子搭載領域を囲むように配列された複数
のリードを構成して成り、少なくとも表面が導電性を有
する凸部を備えた第2の表面とを備えた板状体から成る
リードフレームを用意する工程と、前記リードフレーム
の半導体素子搭載領域に、所望の半導体素子を装着し、
前記半導体素子と前記リードを電気的に接続する工程
と、前記半導体素子を封止すると共に前記リードフレー
ムの表面を被覆するように絶縁性樹脂でモールドする工
程と、前記絶縁性樹脂の裏面から露出するリードフレー
ムの一部を除去し、前記リードを分離する工程とを有す
ることで解決するものである。
先端が半導体素子搭載領域の下層に配列された複数のリ
ードを構成して成り、少なくとも表面が導電性を有する
凸部を備えた第2の表面とを備えた板状体から成るリー
ドフレームを用意する工程と、前記リードフレームの前
記先端と前記半導体素子の表面に形成された導電手段が
電気的に接続されるように、前記半導体素子を装着する
工程と、前記半導体素子を封止すると共に前記リードフ
レームの表面を被覆するように絶縁性樹脂でモールドす
る工程と、前記絶縁性樹脂の裏面から露出するリードフ
レームの一部を除去し、前記リードを分離する工程とを
有することで解決するものである。
数のリードを一単位としたユニットがマトリックス状に
形成され、前記ユニット毎に個別分離されることで解決
するものである。これらの製造方法により、リード、ま
たはリードとアイランドの導電路、半導体素子およびこ
れらを封止する絶縁性樹脂で構成されるために、半導体
装置の薄型・軽量化が実現でき、しかも導電路が埋め込
まれているために、導電路が絶縁性樹脂から剥離する事
もない半導体装置を実現できる。また導電箔の表面に導
電被膜を形成することにより、表面にひさしを有するリ
ード、アイランドを形成することができ、アンカー効果
を持って絶縁性樹脂に埋め込むことができる。
明する第1の実施の形態 図1は、板状体50を示し、半導体素子を封止する際に
採用される従来型のリードフレームよりもその効果が優
れ、より薄型のパッケージが実現できるものである。
フレーム、例えばSIP、DIP、QIP等のパターン
に於いて、アイランドを除いたリードのパターンがシー
ト状の導電箔上に導電被膜51で形成されたものであ
る。
の表面52と、前記第1の表面52に対向して設けら
れ、平坦面から成る第2の表面53とを有し、前記第2
の表面53には、一端54が半導体素子搭載領域55に
近接して設けられる複数のリード56と実質同一パター
ンの導電被膜51が形成されているものである。
わりに、ホトレジスト等の耐エッチングマスクが形成さ
れても良い。例えば図1Bに示すように、リード56に
対応する部分にホトレジストPRが形成されても良い。
この場合、リードの一端は、ボンディングや半田接続を
するため、少なくともこの部分には導電被膜51を形成
する必要がある。
説明から判るように、板状体50の導電被膜51または
ホトレジストを介してハーフエッチングし、これに半導
体素子57を搭載し、絶縁性樹脂58で封止する。そし
て、リード56が分離されるまで、絶縁性樹脂58の裏
面に露出している板状体50をエッチング、研磨または
研削等で加工する。この製造方法を採用することによ
り、半導体素子57、複数のリード56と、この導電路
リード56を埋め込む絶縁性樹脂58の3つの材料で構
成することができる。そしてこの板状体50は、最終的
にリードフレームとして機能させることができる。
フエッチングできる状態に成っていることである。
グが進むにつれて、横方向にもエッチングが進む。例え
ば等方性エッチングの場合、この現象が顕著に現れ、縦
方向のエッチング深さと横方向にエッチングされる長さ
は実質同一になる。また、異方性に於いて、横方向にエ
ッチングされる長さは、等方性よりも非常に少ないが、
前記横方向にエッチングされる。
通するようにパターンを抜くと、リード56とリード5
6の間は、横方向にエッチングされ、リードとリードの
間隔は、ある限界の値よりも小さくすることができず、
微細パターンの形成が難しい。
として導電被膜51を形成し、その後ハーフエッチング
すれば、縦方向のエッチング深さを浅くすることによ
り、横方向のエッチング量を抑制することができ、より
微細パターのリードを実現することができる特徴を有す
る。
状体50に、パターニングされた導電被膜としてNi、
AgまたはAu等の導電被膜51を形成し、これを完全
に貫通するまで等方エッチングすると、リードの間隔
は、一番狭くしたもので、実質70μmとなってしま
う。しかし導電被膜51を耐エッチングマスクとして活
用し、35μmの深さまで板状体50をエッチングすれ
ば、リードとリードの間隔は、実質35μmまで狭く加
工することができる。つまり2倍の実装効率を実現で
き、より微細パターンを実現する事ができる。この微細
パターンは、板状体に対してハーフエッチングの深さが
浅くなればなる程、より微細パターンが可能となる。
u−Al−Cuの積層体でも良い。
ング設備、量産性、製造コストを考えるとウェットエッ
チングが好ましい。しかしウェットエッチングは、非異
方性であり、横方向のエッチングが比較的多い。従って
導電被膜51を使ったハーフエッチングは、リード56
の微細パターンの形成に優れる。
ハーフエッチングされることにより現れ、シート状の板
状体50と一体で構成されるため、タイバーの形成は不
要である。よって絶縁性樹脂58で封止した後、タイバ
ーを取り除く工程を無くすこともできる。
ムに於いて、タイバーに支持されたリードであっても、
リードは、完全に抜かれてパターニングされているた
め、リードがずれたり、反ったりする。しかし板状体で
は、リード56は板状体50と一体で成るため、板状体
50が固定されている限り、リードがずれたり、反った
りすることは無くなる。従って、リード56の一端54
へのボンディングも安定してできる特徴を有する。
と、金型に板状体50を搭載する際に便利である。
状で、対応する位置に、導電被膜で円形にパターニング
しておき、モールドの前に、このパターンに沿ってドリ
ル、パンチングまたはエッチング等で開口しても良い。
また前もって開口されたものを用意しても良い。このガ
イド孔に金型のガイドピンを挿入することで、精度の高
いモールドが可能となる。
51を介してハーフエッチングされることにより現れ、
これをリードフレームとして採用しても良い。
後工程に分かれて工場があり、通常の後工程では、エッ
チング設備が設置されていない。従ってリードフレーム
メーカーから前記板状体をハーフエッチングした状態で
半導体メーカーに供給すれば、半導体メーカーは、エッ
チング設備を導入することなく、後工程の設備でモール
ドまでが可能となる。
リードのサイズは、実質同一でも良いし、リードの方が
大きくても良い。 板状体またはリードフレームを採用した半導体装置の製
造方法を説明する第2の実施の形態 前述した板状体50またはリードフレームを採用し、半
導体装置60が製造されるまでを図1〜図3を採用して
説明する。
の板状体50は、第1の表面52、第2の表面53は、
平坦であり、更に第2の表面にリードパターンが形取ら
れた耐エッチングマスクが形成されている。尚、図1A
は、リード56と実質同一パターンの導電被膜51が形
成されたものであり、図1Bは、導電被膜51の代わり
に、ホトレジストPRが形成されたものである。またホ
トレジストPRを採用する場合、少なくともボンディン
グパッドに対応する部分には導電被膜を形成する必要が
ある。(以上図1を参照) 続いて、前記導電被膜51またはホトレジストPRを介
して板状体50をハーフエッチングする。エッチング深
さは、板状体50の厚みよりも浅ければよい。尚、エッ
チングの深さが浅ければ浅いほど、微細パターンの形成
が可能である。
図2のようにリード56…が板状体50の第2の表面5
3に現れる。尚、図1Aをハーフエッチングしたものが
図2Aであり、図1Bをハーフエッチングしたものが図
2Bである。
にエッチング設備が有れば、リードフレームメーカーか
ら図1の板状体50を購入し、また後工程にエッチング
設備が無ければ、ハーフエッチングされてリードが凸部
を構成するリードフレームを購入することで、何の設備
を導入することなく、容易に以下の工程へと移行するこ
とができる。
子57を固着し、半導体素子57のボンディング電極と
リード56の一端54を電気的に接続する。図面では、
半導体素子57がフェィスアップで実装されるため、接
続手段として金属細線62が採用される。
体と一体であり、しかも板状体の裏面は、ボンディング
マシーンのテーブルに面で当接される。従って板状体5
0がボンディングテーブルに完全に固定されれば、テー
ブルからの熱伝導も良好で、リードの位置ずれもなく、
ボンディングエネルギーを効率よく金属細線とリードに
伝えることができ、金属細線の接着強度を向上させるこ
とができる。ボンディングテーブルの固定は、例えばテ
ーブル全面に複数の真空吸引孔を設けることで可能とな
る。
する場合、半導体素子57上の電極は、半田ボール、A
uや半田等のバンプが形成され、この真下にリード56
の一端54が来るように配置され、両者が固着される。
7および接続手段を覆うように絶縁性樹脂58が封止さ
れる。
階でガイド孔61が開口され、ここに金型のガイドピン
が挿入されて、精度の高い板状体50の配置が実現され
る。板状体50の第1の表面52はフラットなため、板
状体裏面と当接される下金型の面もフラットに形成され
る。
縁性樹脂としては、熱可塑性、熱硬化性のどちらでも良
い。
クションモールド、ディッピングまたは塗布により実現
できる。樹脂材料としては、エポキシ樹脂等の熱硬化性
樹脂がトランスファーモールドで実現でき、液晶ポリマ
ー、ポリフェニレンサルファイド等の熱可塑性樹脂はイ
ンジェクションモールドで実現できる。
金属細線62の頂部から上に約100μmが被覆される
ように調整されている。この厚みは、半導体装置の強度
を考慮して厚くすることも、薄くすることも可能であ
る。
状の板状体50と一体で成るため、板状体50のずれが
無い限り、リード56の位置ずれは全くない。ここでも
下金型とハーフエッチングされた板状体50の固定は、
真空吸引で実現できる。
成されたリード56、半導体素子が埋め込まれ、絶縁性
樹脂の凸部よりも下方の板状体50が裏面に露出されて
いる。(以上図2を参照) 続いて、前記絶縁性樹脂58の裏面に露出している板状
体50を取り除き、リード56が個々に分離される。
れ、裏面をエッチングにより取り除いても良いし、研磨
や研削で削り込んでも良し、両方を採用しても良い。例
えば、絶縁性樹脂58が露出するまで削り込んでいく
と、板状体50の削りカスや外側に薄くのばされたバリ
状の金属が、絶縁性樹脂58に食い込んでしまう問題が
ある。そのため、絶縁性樹脂58が露出する手前で、削
り込みを停止し、その後は、エッチングによりリードを
分離すれば、リードとリードの間に位置する絶縁性樹脂
に板状体50の金属が食い込むこと無く形成できる。こ
れにより、微細間隔のリードとリードの短絡を防止する
ことができる。
グ深さにバラツキが発生し、絶縁性樹脂の厚みにバラツ
キが発生する。そのため、エッチングでリードを分離し
た後、研磨や研削で目標の樹脂厚まで削り込むことで、
一定の厚みのパッケージが形成できる。
複数形成されている場合は、個々の半導体装置60とし
て分離する工程がある。
々に分離しているが、チョコレートブレークでも、プレ
スやカットでも可能である。その分離ラインを図3では
点線で示した。尚、図3は、図2Aのリードを分離した
ものであり、図2Bのリードの分離は、省略した。(以
上図3を参照) 以上の製造方法により複数のリード56、半導体素子5
7および絶縁性樹脂58の3要素で、軽薄短小のパッケ
ージが実現できる。
を説明する。
ハーフエッチングされて凸部となったリードが形成され
るため、リードの微細パターンが可能となる。従ってリ
ードの幅、リード間隔を狭くすることができ、より平面
サイズの小さいパッケージが形成できる。
要最小限で構成でき、極力無駄な材料を無くすことがで
き、コストを大幅に抑えた薄型の半導体装置が実現でき
る。
部と成って形成され、個別分離は封止の後に行われるた
め、リードとリードの間に形成されるタイバーは不要と
なる。よって、タイバーの形成、タイバーのカットは、
本発明では全く不要となる。
に埋め込まれた後、絶縁性樹脂の裏面から板状体を取り
除いて、リードを分離しているため、従来構造のよう
に、リードとリードの間には樹脂バリが全く発生しな
い。よってモールド後のバリ取りが全く不要となる。
8の裏面から露出するので、本半導体装置から発生する
熱を、本半導体装置の裏面から放出することができる。
導体素子搭載領域にはアイランドが設けられていないた
め、半導体素子の上面を低下させることができ、その分
更に薄型が実現できる。 板状体およびリードフレームを説明する第3の実施の形
態 図4は、図1の板状体50またはリードフレームの改良
であり、アイランド71が付加されている。
尚、同一の部分は、図1〜図3で用いた符号を用いる。
のリードフレームと実質同一のパターンであり、例えば
SIP、DIP、QIP等のリードのパターンとアイラ
ンドのパターンが導電被膜51で形成されたものであ
る。
1の表面52と、前記第1の表面52に対向して設けら
れ、平坦面から成る第2の表面53とを有する板状体7
0であり、前記第2の表面53には、一端54が半導体
素子搭載領域55に近接して設けられる複数のリード5
6と実質同一パターンの導電被膜51が形成され、前記
半導体素子搭載領域55には、前記半導体素子57を搭
載するアイランド71と実質同一パターンの前記導電被
膜51が形成されている。
1およびリード56をのぞいた領域がハーフエッチング
され、凸型のアイランド71の表面は、エッチングされ
ずに平坦に形成される。そのため、半導体素子は、実質
水平に配置できる。
埋め込まれ、半導体素子57の裏面ではなく、アイラン
ド71の裏面が絶縁性樹脂58から露出されるため、半
導体素子57の耐湿性向上を実現できるものである。
形成されるため、吊りリードの形成が不要となる。
明らかなように、前記導電被膜を介してリード56とア
イランド71をのぞいた部分がハーフエッチングされ、
リード56とアイランド71が凸型で形成されたもので
ある。このリードフレームは、前実施の形態でも述べた
ように、エッチング設備の無い後工程に供給でき、既設
の設備で製造が可能となる特徴を有する。
膜の代わりにホトレジストを採用しても良い。この場
合、少なくともボンディングパッドの部分には導電被膜
が形成される。
導体装置の製造方法を説明する第4の実施の形態 前述した板状体70を採用し、半導体装置60が製造さ
れるまでを図4〜図6を採用して説明する。
は、第2の実施の形態と実質同じであるため、説明は簡
単に留める。
こでは、第1の表面52、第2の表面53は、平坦であ
り、更に第2の表面にリード56とアイランド71のパ
ターンが形取られた導電被膜51が形成されている。
(以上図4を参照) 続いて、前記導電被膜51を介して板状体70をハーフ
エッチングする。尚、エッチングの深さが浅ければ浅い
ほど、微細パターンの形成が可能である。
図5のようにリード56…とアイランド71が板状体7
0の第2の表面に凸状に現れる。この状態のものを本発
明では、リードフレームと呼び、これを例えばリードフ
レームメーカーから供給しても良い。
たアイランド71上に半導体素子57を固着し、半導体
素子57の電極とリード56の一端54を電気的に接続
する。尚、半導体素子57がフェィスアップで実装され
るため、接続手段は金属細線62を採用している。
縁性樹脂としては、熱可塑性、熱硬化性のどちらでも良
い。
成されたリード56およびアイランド71、半導体素子
が埋め込まれ、凸部を一体にしている板状体70が裏面
に露出されている。(以上図5を参照) 続いて、前記絶縁性樹脂58の裏面に露出している板状
体70を取り除き、絶縁性樹脂に埋め込まれたリード5
6が個々に分離される。
ットがマトリックス状に形成されている場合、個々の半
導体装置60として分離する工程がある。(以上図6を
参照) 以上の製造方法により複数のリード56およびアイラン
ド、半導体素子57および絶縁性樹脂58の4要素で、
軽薄短小のパッケージが実現できる。
を説明する。
ることにより形成されたリード、アイランドが形成され
るため、リードフレームの微細パターンが可能となる。
つまりリードの幅、リード間隔、リードとアイランドの
間隔を狭くすることができ、平面的にみてよりサイズの
小さいパッケージが形成できる。
要最小限で構成でき、極力無駄な材料を無くすことがで
き、コストを大幅に抑えることができる。
成され、個別分離は封止の後に行われるため、リードと
リードの間に形成されるタイバーは不要となる。またア
イランドの吊りリードも不要となる。よって、タイバー
・吊りリードの形成、タイバー・吊りリードのカット
は、本発明では全く不要となる。
性樹脂に埋め込まれた後、絶縁性樹脂の裏面から板状体
を取り除いて、リードを分離しているため、従来構造の
ように、リードとリードの間には樹脂バリが全く発生し
ない。よってモールド後のバリ取りが不要となる。
8の裏面から露出するので、本半導体装置から発生する
熱を、本半導体装置の裏面から放出することができる。
またアイランドがあるため、第1の実施の形態と異な
り、耐湿性が向上する。 板状体を説明する第5の実施の形態 図7は、第1の実施の形態、第3の実施の形態と同様
に、導電被膜CF(またはホトレジスト)によりパター
ンが形成された板状体80を示すものである。また詳し
い形状は、第6の実施の形態で説明するため、ここでは
概要だけを説明する。
化したものものであり、具体的には、複数のリード8
1、アイランド82で一つの半導体装置となるパターン
ユニット83がマトリックス状に形成され、これを囲む
ように金型当接領域84がリング状に所定の幅を持って
形成されている。尚、図7は、一キャビティ内に形成さ
れるパターンを示したものである。
わせマーク85、86が設けられている。合わせマーク
85Aと86Aを結ぶラインは、横方向のダイシングラ
インを示し、また合わせマーク85Bと86Bを結ぶラ
インは、縦方向のダイシングラインを示す。また1つの
合わせマーク85Aは、少なくとも1本の短い直線で形
成され、この直線を基準にして、ダイシング装置のブレ
ードの向きが調整される。ここでは、ブレードが所望の
精度で削れるように、所望の間隔(マージン)が設けら
れた二本の直線で合わせマーク85Aを構成している。
は、ガイド孔を形成するための第1のパターン87、第
2のパターン88が形成されている。第2のパターン8
8の十の字は、ガイド孔をドリルで形成する際のセンタ
リングマークである。またこのパターンを形成せずに、
予め第1のパターンと同一形状のガイド孔が設けられて
いても良い。
トレジストで形成する場合、ホトレジストの下層には、
少なくともボンディングパッドの部分に導電被膜が形成
される。
接領域84を除くと第1の実施の形態、第3の実施の形
態と同一であるため、本実施の形態の特徴や効果は、省
略する。 リードフレームを説明する第6の実施の形態 本リードフレーム90は、図8に示す形状であり、前述
した第5の実施の形態の導電被膜CF(またはホトレジ
スト)を介してハーフエッチングされたものである。
レーム、例えばSIP、DIP、QIP等のパターンに
於いて、アイランド82、リード81、金型当節領域8
4を除いた領域がハーフエッチングされたものである。
ただし、第1の実施の形態のように、アイランド82を
形成しなくても良い。また第1の合わせマーク87、第
2の合わせマーク88もハーフエッチングにより凸部に
形成しても良い。
所望の高さに形成された凸部92を有し、前記第1の表
面91に対向して成る第2の表面93とを有する板状体
から成り、前記凸部92は、先端94が半導体素子搭載
領域95に近接して設けられた複数のリード81を構成
して成る。
ーフエッチングされた状態であり、このまま半導体素子
の固着、電気的接続、封止が可能となるものであり、後
工程の既存の設備で製造が可能となる特徴を有するもの
である。尚、効果は第1の実施の形態〜第5の実施の形
態で説明しているのでここでは省略をする。 半導体装置の製造方法を説明する第7の実施の形態 次に図7〜図12を使って製造方法について説明する。
この板状体80は、ロウ材の付着性、ボンディング性、
メッキ性が考慮されてその材料が選択され、材料として
は、Cuを主材料とした導電箔、Alを主材料とした導
電箔またはFe−Ni等の合金から成るシート状の導電
箔等が採用される。また板状体は、Cu−Alの積層
体、Cu−Al−Cuの積層体でも良い。特にCu−A
l−Cuの積層体は、熱膨張係数の差による反りを防止
できるものである。
81、アイランド82、金型当接領域84、合わせマー
ク85、86、パターン87、88が導電皮膜により形
成されている。
ると10μm〜300μm程度が好ましく、ここでは7
0μm(2オンス)の銅箔を採用した。しかし300μ
m以上でも10μm以下でも基本的には良い。(以上図
7を参照) 続いて、少なくともリード81、アイランド82、金型
当接領域84、合わせマーク85、86となる領域を除
いた板状体80を除去する工程がある。
スクとして使用し、前記分離溝100が板状体80の厚
みよりも浅く形成される。
ドライエッチングで、非異方性的にエッチングされ、そ
の側面は、粗面となり、しかも湾曲となる特徴を有す
る。
は、塩化第二鉄または塩化第二銅が採用され、前記導電
箔は、このエッチャントの中にディッピングされるか、
このエッチャントがシャワーリングされる。
の直下は、横方向のエッチングが進みづらく、それより
深い部分が横方向にエッチングされる。そのため分離溝
100の側面のある位置から上方に向かうにつれて、そ
の位置に対応する開口部の開口径が小さくなるので、逆
テーパー構造となり、アンカー構造を有する構造とな
る。またシャワーリングを採用することで、深さ方向に
向かいエッチングが進み、横方向のエッチングは抑制さ
れるため、このアンカー構造が顕著に現れる。
非異方性でエッチングが可能である。現在では、Cuを
反応性イオンエッチングで取り除くことは不可能といわ
れているが、スパッタリングで除去できる。またスパッ
タリングの条件によって異方性、非異方性でエッチング
できる。
りにエッチング液に対して耐食性のあるホトレジストを
選択的に被覆しても良い。導電路と成る部分に選択的に
被着すれば、導電被膜を採用することなく分離溝をエッ
チングできる。
g、Au、PtまたはPd等である。しかもこれら耐食
性の導電被膜は、アイランド、ボンディングパッドとし
てそのまま活用できる特徴を有する。
ウ材とも接着する。よってチップ裏面にAu被膜が被覆
されていれば、そのままアイランド82上のAg被膜に
チップを熱圧着でき、また半田等のロウ材を介してチッ
プを固着できる。またAgの導電被膜にはAu細線が接
着できるため、ワイヤーボンディングも可能となる。従
ってこれらの導電被膜をそのままダイパッド、ボンディ
ングパッドとして活用できるメリットを有する。(以上
図8を参照) 続いて、図9の如く、分離溝100が形成されたアイラ
ンド82に半導体素子101を実装する工程がある。
タ、ダイオード、ICチップ等である。また厚みが厚く
はなるが、ウェハスケール型のCSP、BGA等のSM
D(フェイスダウンの半導体素子)も実装できる。
82にダイボンディングされ、IC上のボンディングパ
ッドとリード81の一端94が熱圧着によるボールボン
ディングあるいは超音波によるウェッヂボンデイング等
で固着される金属細線102を介して接続される。
り、ボンディングツールのエネルギーを伝えることがで
き、ホンディング性も向上するため、リードのサイズを
小さくする事もできる。またボンディング後の金属細線
のカットに於いて、金属細線をプルカットする場合があ
る。この時は、ボンディングパッドが板状体80と一体
で成るため、ボンディングパッドが浮いたりする現象を
無くせ、プルカット性も向上する。(以上図9を参照) 更に、図10、図11に示すように、分離溝100に絶
縁性樹脂103を付着する工程がある。これは、トラン
スファーモールド、インジェクションモールド、ディッ
ピングまたは塗布により実現できる。樹脂材料として
は、エポキシ樹脂等の熱硬化性樹脂がトランスファーモ
ールドで実現でき、液晶ポリマー、ポリフェニレンサル
ファイド等の熱可塑性樹脂はインジェクションモールド
で実現できる。
金属細線102の頂部から上に約100μmが被覆され
るように調整されている。この厚みは、半導体装置の強
度を考慮して厚くすることも、薄くすることも可能であ
る。
し、硬化するまでは、板状体80が支持基板となること
である。従来では、ガラスエポキシ基板、フレキシブル
シートまたはセラミック基板等の支持基板が必要である
が、本発明では、不要となる。
絶縁性樹脂103が充填されるため、この部分でアンカ
ー効果が発生し、絶縁性樹脂103からの前記リード8
1やアイランド82の剥がれが防止できる。
に、例えば半導体チップや金属細線の接続部を保護する
ためにシリコーン樹脂等をポッティングしても良い。
のである。図11Aは、金型104内のキャビティー1
05内に樹脂が充填された状態を示す断面図である。リ
ードフレーム90の裏面は、下金型104Aに全域に渡
り当接しており、上金型104Bは、金型当接領域で当
接していることが判る。尚、符号Vは真空吸引孔であ
る。図11Bは、下金型104Aに、リードフレーム9
0が装着された状態を示している。符号105が下金型
104Aに取り付けられたガイドピンであり、リードフ
レーム90に開口されたガイド孔を介してガイドピン1
05が顔を出している。
105、ランナー107およびポット106の関係を説
明する図である。図のように、キャビティ105が横方
向に複数個配列され、一つのリードフレームで数多くの
半導体装置が取れるように設計されている。点線で示す
符号108は、リードフレームの配置領域を示し、例え
ば図13のようなリードフレーム109が装着される。
これは図8のリードフレーム90が複数一体で形成され
たものである。半導体装置自身は、サイズが小さく、し
かも一つのキャビティ内で多数個取りが可能である。よ
って大量生産が可能であり、製造コストの低減につなが
る特徴を有する。(以上図10、図11を参照) 続いて、金型104から封止されたリードフレームを取
り出し、絶縁性樹脂103の裏面に露出する板状体80
を取り除き、リード81、アイランド82を分離する工
程がある。
あり、図12Bは、絶縁性樹脂103の裏面とリード8
1の裏面、または絶縁性樹脂103の裏面とアイランド
82の裏面が一致したものを示すものである。尚、裏面
に半田レジスト等の絶縁被膜を形成し、電気的接続が必
要な部分のみを露出させても良い。
リード81の他端110に凸部111が形成されてい
る。これは凸部111に対応する部分にホトレジストを
形成し、これ以外の部分をエッチングする事で可能とな
る。そして凸部111が露出するように絶縁被膜112
を形成する。こうすることにより、アイランド82の下
に通過する実装基板側の導電体との短絡を防止すること
ができる。またロウ材を介した固着では、リード81に
濡れた半田が延びてアイランド82と接触することもな
くなる。特に微細パターンに成ればなるほど、この絶縁
被膜は有効になる。
フレーム90をダイシングテーブルに配置し、合わせマ
ーク85、86を基準にしてブレードの位置を調整し、
点線で示すラインに沿ってダイシングし、半導体装置1
13として完成する。
ード81の裏面が露出する構造となる。
Cが実装されているだけであるが、トランジスタ、ダイ
オードでも良いし、これら半導体素子を複数固着しても
良い。この場合、構造によっては、一つのアイランドに
半導体チップが固着されても良いし、またそれぞれの半
導体チップを固着するために複数のアイランドを設けて
も良い。このパターンを説明するものが図14〜図17
である。
であり、例えばアイランド121用の吊りリードが不要
となる。特に、QFPでは、図22に示す様に、4方向
の吊りリードが採用されるが、これも不要である。よっ
てコーナー部にもボンディングパッドの形成が可能とな
る。尚点線で示す矩形は、半導体チップの配置領域を示
している。
ードフレーム122であり、アイランド123の一側辺
に沿ってエミッタ、コレクタおよびベースとなるリード
124〜126が導出されているものである。
前記絶縁被膜112を介して半田ボールを形成する場
合、突起部が一側辺に集中するため、半導体装置が傾い
てしまう。そこで、この傾きを防止するため、三つのリ
ード124〜126の配置をトライアングル構造にした
ものが図15Bである。
のであり、ICチップの数により、アイランド127を
複数個設けたものである。
にチップ129、130を重ねたものである。図16、
図17は、マルチチップの半導体装置を実現するもので
ある。本リードフレームは、半導体装置を多機能にする
場合、有用であり、最近盛んに開発されているシステム
LSIに有用である。本発明では、全ての機能をワンチ
ップに盛り込む必要がないため、開発費、開発時間が大
幅に短縮できるメリットを有する。またメモリとして本
半導体装置を活用する場合、チップの数によりメモリ容
量の増大が実現できる。
3にリード81が埋め込まれ、絶縁性樹脂103の裏面
とリード81の裏面が一致する平坦な半導体装置が実現
できる。 半導体装置の製造方法を説明する第8の実施の形態 次に図18〜図20は、フェイスダウン型の半導体素子
150をリードフレーム151に実装し、半導体装置を
形成するものである。
載領域から大きくはみ出すが、本フェイスダウン型を採
用すれば、このはみ出しを少なくしたり無くすることも
可能となる。また金属細線は、その頂部が高くなるた
め、パッケージの厚みが厚くなってしまうが、フェイス
ダウン型を採用することにより薄型も可能となる。
ール152を採用するもの、半田ボール152の代わり
に半田や金のバンプが採用される。
固着する場合、リードは、Cuを主材料としているた
め、ボンディングパッドの様に導電被膜をその表面に形
成する必要はない。ただし、ひさしを作ってアンカー効
果を発生させるためには、必要となる。
るため、簡単な説明で留める。
151を用意し、このリードフレーム151に半導体素
子150の半田ボール152を固着する。
153を使い封止する。
53の裏面に位置するリードフレームを裏面から取り除
くことによりリードを分離し、点線で示すラインに沿っ
てダイシングし半導体装置として完成する。全実施例に
言えることであるが、板状体にエッチングレートの小さ
い導電被膜を被覆し、この導電被膜を介してハーフエッ
チングすることによりひさしと湾曲構造が実現でき、ア
ンカー効果を持たせることができる。
化第二鉄または塩化第二銅等でCuとNiが一度にエッ
チングでき、エッチングレートの差によりNiがひさし
と成って形成されるため好適である。
り、アイランドが露出するため、実装基板の導電路と熱
的に結合できるため、半導体装置の放熱性を高めること
ができる。よって半導体チップの温度を低下させること
ができ、その分半導体チップの駆動能力を向上させるこ
とができる。
大電流駆動用のトランジスタ、大電流駆動用のIC(M
OS型、BIP型、Bi−CMOS型)メモリ素子等
は、好適である。
の板状体は、導電被膜を介してリードやアイランドをハ
ーフエッチングできる構造を有する。更には板状体を表
から裏まで、プレスやエッチングで抜かず、途中で止め
リードフレームとして構成することもできる。このハー
フエッチングが採用できる構造により、リードとリード
の間隔を狭める事ができ、より微細なリードフレームが
可能となる。またリード、またはリードやアイランドは
板状体と一体で構成されるため、変形や反り等が抑制で
き、リードのタイバー、吊りリードを不要とする事がで
きる。更には、絶縁性樹脂を封止して完全に固定した
後、板状体の裏面を研磨やエッチングする事でリードや
アイランドの分離が可能となり、位置ずれも無く所定の
位置にリードやアイランドを配置することができる。し
かもリードを長くて引き回しても何ら問題なく配置する
ことができる。
されることで、従来リードとリードの間から発生したバ
リをなくすことができる。
ていることにより、絶縁性樹脂で封止する際に、ガイド
ピンとして開口させることができる。また前もってガイ
ドピンを開口させておくことにより、封止用の金型のガ
イドピンにセットすることができ、精度の高い樹脂封止
が可能となる。
被膜をNi、AgまたはAu等で構成すると、導電被膜
をエッチングマスクとして活用することができ、更に
は、ハーフエッチングした際、その側面を湾曲構造にし
たり、リードやアイランドの表面に導電被膜によるひさ
しを形成することができ、アンカー効果を持たせた構造
とすることができる。従って絶縁性樹脂の裏面に位置す
るリード、アイランドの抜けを防止することができる。
成されるため、吊りリードを採用することなく構成する
ことができる。更には、アイランドの高さをリードの高
さよりも低くしたり、アイランドを省略することによ
り、半導体チップの高さを下げることができ、パッケー
ジ全体の厚みを薄くすることができる。
れる半導体装置は、半導体素子、リードやアイランド等
の導電路および絶縁性樹脂の必要最小限で構成され、資
源に無駄のない半導体装置となる。よってコストを大幅
に低減できる半導体装置を実現できる。また絶縁性樹脂
の被覆膜厚、導電箔の厚みを最適値にすることにより、
非常に小型化、薄型化および軽量化された半導体装置を
実現できる。
出しているため、導電路の裏面が直ちに外部との接続に
供することができ、従来構造のフレキシブルシートの如
くスルーホール等の加工を不要にできる利点を有する。
の導電被膜を介して直接アイランド固着されている場
合、アイランドの裏面が露出されてため、半導体素子か
ら発生する熱をアイランドを介して直接実装基板に熱を
伝えることができる。特にこの放熱により、パワー素子
の実装も可能となる。
ドの表面は、実質一致している平坦な表面を有する構造
となっており、狭ピッチQFP等を実装基板に実装して
も、半導体装置自身をそのまま水平に移動できるので、
リードずれの修正が極めて容易となる。
をしており、更には表面にひさしが形成できる。よって
アンカー効果を発生させることができ、導電路の反り、
抜けを防止することができる。
体を支持し、リードの分離、ダイシングは絶縁性樹脂が
支持基板となる。従って、従来例で説明した如く、フレ
キシブルシート等の支持基板が要らなくなり、コスト的
にも安価にできる。
た半導体装置の製造方法を説明する図である。
た半導体装置の製造方法を説明する図である。
た半導体装置の製造方法を説明する図である。
た半導体装置の製造方法を説明する図である。
た半導体装置の製造方法を説明する図である。
した半導体装置の製造方法を説明する図である。
した半導体装置の製造方法を説明する図である。
した半導体装置の製造方法を説明する図である。
した半導体装置の製造方法を説明する図である。
した半導体装置の製造方法を説明する図である。
した半導体装置の製造方法を説明する図である。
ある。
製造方法を説明する図である。
た半導体装置を説明する図である。
Claims (20)
- 【請求項1】分離溝により分離されたアイランドと前記
アイランドに一端が近接するリードとを一単位としたユ
ニットがマトリックス状に形成され、 前記分離溝が形成されない厚み部分により前記アイラン
ドおよび前記リードは固定され、前記分離溝により凸状に形成された合わせマークを有
し、 前記アイランドの上面と前記リードの上面とは同一平面
上に位置することを特徴とするリードフレーム。 - 【請求項2】分離溝の底辺に位置する半導体素子搭載領
域と、前記分離溝により分離され且つ前記半導体搭載領
域に一端が近接するリードとを一単位としたユニットが
マトリックス状に形成され、 前記分離溝が形成されない厚み部分により前記リードは
固定され、前記分離溝により凸状に形成された合わせマークを有
し、 前記半導体搭載領域と前記リードの上面とは異なる平面
上に位置することを特徴とするリードフレーム。 - 【請求項3】前記合わせマークは、前記各ユニットの境
界に対応する箇所に設けられることを特徴とする請求項
1または請求項2記載のリードフレーム。 - 【請求項4】前記合わせマークは、少なくとも1本の直
線状に形成されることを特徴とする請求項1から請求項
3のいずれかに記載のリードフレーム。 - 【請求項5】前記合わせマークは、2本の直線状に形成
されることを特徴とする請求項1から請求項3のいずれ
かに記載のリードフレーム。 - 【請求項6】前記合わせマークの長手方向の延在方向
は、分割時に用いるブレードの向きに沿うことを特徴と
する請求項1から請求項5のいずれかに記載のリードフ
レーム。 - 【請求項7】前記合わせマークは、エッチングにより形
成されることを特徴とする請求項1または請求項2記載
のリードフレーム。 - 【請求項8】少なくとも前記リードの電気的接続部分に
は、Ni、Au、AgまたはPdから成る導電被膜が形
成されることを特徴とする請求項1または請求項2記載
のリードフレーム。 - 【請求項9】前記リードフレームの相対向する側辺に
は、ガイドピンが挿入されるガイド孔が形成されている
ことを特徴とする請求項1または請求項2記載のリード
フレーム。 - 【請求項10】前記アイランドは、前記リードの先端に
囲まれるように形成されることを特徴とする請求項1記
載のリードフレーム。 - 【請求項11】前記リードフレームは、Cu、Al、F
e−Ni合金、Cu−Alの積層体またはAl−Cu−
Alの積層体から成ることを特徴とする請求項1または
請求項2記載のリードフレーム。 - 【請求項12】前記リードまたは前記アイランドの側面
は、アンカー構造を有することを特徴とした請求項1ま
たは請求項2記載のリードフレーム。 - 【請求項13】分離溝により分離されたアイランドとリ
ードとから成るユニットをマトリックス状に有 し且つ前
記分離溝により凸状に形成された合わせマークを有する
リードフレームを用意する工程と、 前記リードフレームのアイランドに半導体素子を固着
し、前記半導体素子と前記リードとを電気的に接続する
工程と、前記半導体素子、前記アイランド、前記リードおよび前
記合わせマークが封止されるように前記リードフレーム
を絶縁性樹脂でモールドする工程と、 前記絶縁性樹脂が露出するまで前記リードフレームの裏
面を取り除くことにより、前記リードを分離させ、前記
合わせマークを前記リードフレームの裏面に露出させる
工程と、 前記合わせマークを用いて、前記各ユニットの境界に位
置する前記絶縁性樹脂を切断することにより個々の半導
体装置に分割する工程とを有することを特徴とする半導
体装置の 製造方法。 - 【請求項14】分離溝の底辺に位置する半導体素子搭載
領域と前記分離溝により分離されるリードとから成るユ
ニットをマトリックス状に有し且つ前記分離溝により凸
状に形成された合わせマークを有するリードフレームを
用意する工程と、 前記リードフレームの半導体素子搭載領域に半導体素子
を固着し、前記半導体素子と前記リードとを電気的に接
続する工程と、前記半導体素子、前記リードおよび前記合わせマークが
封止されるように前記リードフレームを絶縁性樹脂でモ
ールドする工程と、 前記絶縁性樹脂が露出するまで前記リードフレームの裏
面を取り除くことにより、前記リードを分離させ、前記
合わせマークを前記リードフレームの裏面に露出させる
工程と、 前記合わせマークを用いて、前記各ユニットの境界に位
置する前記絶縁性樹脂を切断することにより個々の半導
体装置に分割する工程とを有することを特徴とする半導
体装置の 製造方法。 - 【請求項15】前記ユニットおよび前記合わせマークの
形成は、エッチングにより行うことを特徴とする請求項
13または請求項14記載の半導体装置の製造方法。 - 【請求項16】前記各ユニットの境界に対応する箇所に
前記合わせマークを設けることを特徴とする請求項13
または請求項14記載の半導体装置の製造方法。 - 【請求項17】前記リードフレームの裏面は平坦面であ
り、前記モールドの工程で用いる下金型に前記リードフ
レームの裏面が当接することを特徴とする請求項13ま
たは請求項14記載の半導体装置の製造方法。 - 【請求項18】前記下金型に設けた吸引手段により、前
記リードフレームの裏面を吸引することを特徴とする請
求項17記載の半導体装置の製造方法。 - 【請求項19】前記合わせマークを用いて、前記絶縁性
樹脂を切断するブレードと前記ユニットとの相対的位置
を調整することを特徴とする請求項13または請求項1
4記載の半導体装置の製造方法。 - 【請求項20】前記合わせマークを用いて、前記絶縁性
樹脂を切断するブレードと前記リードフレームとの相対
的位置を調整することを特徴とする請求項13または請
求項14記載の半導体装置の製造方法。 0001614
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000135284A JP3510841B2 (ja) | 2000-05-09 | 2000-05-09 | 板状体、リードフレームおよび半導体装置の製造方法 |
EP20000308479 EP1154478A3 (en) | 2000-05-09 | 2000-09-27 | Sheet-like board member, lead frame, and manufacture of a semiconductor device |
CNB011032146A CN1237611C (zh) | 2000-05-09 | 2001-02-05 | 板状体、引线框和半导体装置的制造方法 |
TW90102609A TW516198B (en) | 2000-05-09 | 2001-02-07 | Manufacturing method of plate body, lead frame, and semiconductor device |
KR10-2001-0006326A KR100381349B1 (ko) | 2000-05-09 | 2001-02-09 | 판형체, 리드 프레임 및 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000135284A JP3510841B2 (ja) | 2000-05-09 | 2000-05-09 | 板状体、リードフレームおよび半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001320006A JP2001320006A (ja) | 2001-11-16 |
JP3510841B2 true JP3510841B2 (ja) | 2004-03-29 |
Family
ID=18643391
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000135284A Expired - Fee Related JP3510841B2 (ja) | 2000-05-09 | 2000-05-09 | 板状体、リードフレームおよび半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP1154478A3 (ja) |
JP (1) | JP3510841B2 (ja) |
KR (1) | KR100381349B1 (ja) |
CN (1) | CN1237611C (ja) |
TW (1) | TW516198B (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102169864B (zh) * | 2010-02-26 | 2015-06-17 | 飞思卡尔半导体公司 | 引线框架片材 |
JP2012195497A (ja) * | 2011-03-17 | 2012-10-11 | Sumitomo Electric Ind Ltd | 半導体装置及び半導体装置の製造方法 |
CN102891123B (zh) * | 2011-07-22 | 2018-01-05 | 超大规模集成电路技术有限责任公司 | 堆叠式管芯半导体封装体 |
JP5940257B2 (ja) * | 2011-08-01 | 2016-06-29 | 株式会社三井ハイテック | リードフレーム及びリードフレームの製造方法並びにこれを用いた半導体装置 |
WO2018211686A1 (ja) * | 2017-05-19 | 2018-11-22 | 新電元工業株式会社 | 電子モジュール |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6001671A (en) | 1996-04-18 | 1999-12-14 | Tessera, Inc. | Methods for manufacturing a semiconductor package having a sacrificial layer |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59208756A (ja) * | 1983-05-12 | 1984-11-27 | Sony Corp | 半導体装置のパツケ−ジの製造方法 |
JPH02240940A (ja) * | 1989-03-15 | 1990-09-25 | Matsushita Electric Ind Co Ltd | 集積回路装置の製造方法 |
JP3137323B2 (ja) * | 1997-03-04 | 2001-02-19 | 富士通株式会社 | 半導体装置及びその製造方法 |
JP3877401B2 (ja) * | 1997-03-10 | 2007-02-07 | 三洋電機株式会社 | 半導体装置の製造方法 |
JPH113953A (ja) * | 1997-06-10 | 1999-01-06 | Fujitsu Ltd | 半導体装置の製造方法及び半導体装置 |
JP3521758B2 (ja) * | 1997-10-28 | 2004-04-19 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JPH11163024A (ja) * | 1997-11-28 | 1999-06-18 | Sumitomo Metal Mining Co Ltd | 半導体装置とこれを組み立てるためのリードフレーム、及び半導体装置の製造方法 |
JPH11195742A (ja) * | 1998-01-05 | 1999-07-21 | Matsushita Electron Corp | 半導体装置及びその製造方法とそれに用いるリードフレーム |
JPH11251505A (ja) * | 1998-03-04 | 1999-09-17 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
JP3862411B2 (ja) * | 1998-05-12 | 2006-12-27 | 三菱電機株式会社 | 半導体装置の製造方法及びその構造 |
JP3436159B2 (ja) * | 1998-11-11 | 2003-08-11 | 松下電器産業株式会社 | 樹脂封止型半導体装置の製造方法 |
JP6001671B2 (ja) * | 2011-10-10 | 2016-10-05 | バーフェリヒト ゲゼルシャフト ミット ベシュレンクテル ハフツング | 人間の眼球手術のための装置及び方法 |
-
2000
- 2000-05-09 JP JP2000135284A patent/JP3510841B2/ja not_active Expired - Fee Related
- 2000-09-27 EP EP20000308479 patent/EP1154478A3/en not_active Withdrawn
-
2001
- 2001-02-05 CN CNB011032146A patent/CN1237611C/zh not_active Expired - Fee Related
- 2001-02-07 TW TW90102609A patent/TW516198B/zh not_active IP Right Cessation
- 2001-02-09 KR KR10-2001-0006326A patent/KR100381349B1/ko not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6001671A (en) | 1996-04-18 | 1999-12-14 | Tessera, Inc. | Methods for manufacturing a semiconductor package having a sacrificial layer |
Also Published As
Publication number | Publication date |
---|---|
KR100381349B1 (ko) | 2003-04-26 |
EP1154478A3 (en) | 2004-04-07 |
JP2001320006A (ja) | 2001-11-16 |
CN1237611C (zh) | 2006-01-18 |
TW516198B (en) | 2003-01-01 |
KR20010103565A (ko) | 2001-11-23 |
EP1154478A2 (en) | 2001-11-14 |
CN1323065A (zh) | 2001-11-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6596564B2 (en) | Semiconductor device and method of manufacturing the same | |
JP3883784B2 (ja) | 板状体および半導体装置の製造方法 | |
US6909178B2 (en) | Semiconductor device and method of manufacturing the same | |
US6294830B1 (en) | Microelectronic assembly with conductive terminals having an exposed surface through a dielectric layer | |
JP3420057B2 (ja) | 樹脂封止型半導体装置 | |
US6855577B2 (en) | Semiconductor devices having different package sizes made by using common parts | |
US7125798B2 (en) | Circuit device and manufacturing method of circuit device | |
JP3778773B2 (ja) | 板状体および半導体装置の製造方法 | |
JP4408475B2 (ja) | ボンディングワイヤを採用しない半導体装置 | |
JP2002083903A (ja) | 半導体装置およびその製造方法 | |
JP3510841B2 (ja) | 板状体、リードフレームおよび半導体装置の製造方法 | |
JP4334047B2 (ja) | 半導体装置とその製造方法 | |
JP3691335B2 (ja) | 回路装置の製造方法 | |
JP2003046054A (ja) | 板状体、リードフレームおよび半導体装置の製造方法 | |
JP3639495B2 (ja) | 回路装置の製造方法 | |
JP4751585B2 (ja) | 半導体装置の製造方法 | |
JP3963914B2 (ja) | 半導体装置 | |
JP4723776B2 (ja) | 半導体装置の製造方法 | |
JP3778783B2 (ja) | 回路装置およびその製造方法 | |
JP3691328B2 (ja) | 回路装置および回路モジュール | |
JP2002237545A (ja) | 回路装置の製造方法 | |
JP2003100984A (ja) | 回路モジュール | |
JP2001284377A (ja) | 半導体装置およびその製造方法 | |
JP2003100981A (ja) | 回路モジュール | |
JP2002026180A (ja) | 回路装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031226 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100109 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100109 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110109 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110109 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |