JP2003100984A - 回路モジュール - Google Patents

回路モジュール

Info

Publication number
JP2003100984A
JP2003100984A JP2001294670A JP2001294670A JP2003100984A JP 2003100984 A JP2003100984 A JP 2003100984A JP 2001294670 A JP2001294670 A JP 2001294670A JP 2001294670 A JP2001294670 A JP 2001294670A JP 2003100984 A JP2003100984 A JP 2003100984A
Authority
JP
Japan
Prior art keywords
conductive pattern
conductive
pattern
circuit module
semiconductor module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001294670A
Other languages
English (en)
Inventor
Kenichi Kobayashi
健一 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2001294670A priority Critical patent/JP2003100984A/ja
Publication of JP2003100984A publication Critical patent/JP2003100984A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 回路モジュール内部に於いて、半導体素子を
立体的に実装する。 【解決手段】 導電箔パターン３９上に、ＬＳＩ３１が
実装された半導体モジュール４０およびチップ部品３６
を実装する。半導体モジュール４０に設けられた第２の
導電箔パターン３９に、裏面チップ部品３６を実装す
る。半導体モジュール４０はフェイスアップで導電箔パ
ターン３９に実装され、導電箔パターン３９との電気的
接続は金属細線３４で行う。また、裏面チップ部品３６
はフェイスダウンで実装される。以上のことから、本発
明の回路モジュール３０では、立体的に半導体素子を実
装することが可能となる。なお、半導体モジュール４０
は、層間絶縁膜を介して第１の導電パターン４１と第２
の導電パターン３７が張りあわせたものを支持基板とし
ている。従って、内部に実装される半導体モジュール４
０は、実装基板を不要とする薄型のものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は回路モジュールに関
し、特に回路モジュール内部に於いて、半導体素子を立
体的に実装することを可能とする回路モジュールに関す
るものである。
【０００２】
【従来の技術】従来、電子機器にセットされる回路モジ
ュールは、携帯電話、携帯用のコンピューター等に採用
されるため、小型化、薄型化、軽量化が求められてい
る。
【０００３】例えば、回路モジュールとして半導体装置
を例にして述べると、一般的な半導体装置として、従来
通常のトランスファーモールドで封止されたパッケージ
型半導体装置がある。この半導体装置は、図１５のよう
に、プリント基板ＰＳに実装される。
【０００４】またこのパッケージ型半導体装置は、半導
体チップ２の周囲を樹脂層３で被覆し、この樹脂層３の
側部から外部接続用のリード端子４が導出されたもので
ある。
【０００５】しかしこのパッケージ型半導体装置１は、
リード端子４が樹脂層３から外に出ており、全体のサイ
ズが大きく、小型化、薄型化および軽量化を満足するも
のではなかった。
【０００６】そのため、各社が競って小型化、薄型化お
よび軽量化を実現すべく、色々な構造を開発し、最近で
はＣＳＰ（チップサイズパッケージ）と呼ばれる、チッ
プのサイズと同等のウェハスケールＣＳＰ、またはチッ
プサイズよりも若干大きいサイズのＣＳＰが開発されて
いる。
【０００７】図１６は、支持基板としてガラスエポキシ
基板５を採用した、チップサイズよりも若干大きいＣＳ
Ｐ６を示すものである。ここではガラスエポキシ基板５
にトランジスタチップＴが実装されたものとして説明し
ていく。
【０００８】このガラスエポキシ基板５の表面には、第
１の電極７、第２の電極８およびダイパッド９が形成さ
れ、裏面には第１の裏面電極１０と第２の裏面電極１１
が形成されている。そしてスルーホールＴＨを介して、
前記第１の電極７と第１の裏面電極１０が、第２の電極
８と第２の裏面電極１１が電気的に接続されている。ま
たダイパッド９には前記ベアのトランジスタチップＴが
固着され、トランジスタのエミッタ電極と第１の電極７
が金属細線１２を介して接続され、トランジスタのベー
ス電極と第２の電極８が金属細線１２を介して接続され
ている。更にトランジスタチップＴを覆うようにガラス
エポキシ基板５に樹脂層１３が設けられている。
【０００９】前記ＣＳＰ６は、ガラスエポキシ基板５を
採用するが、ウェハスケールＣＳＰと違い、チップＴか
ら外部接続用の裏面電極１０、１１までの延在構造が簡
単であり、安価に製造できるメリットを有する。
【００１０】また前記ＣＳＰ６は、図１５のように、プ
リント基板ＰＳに実装される。プリント基板ＰＳには、
電気回路を構成する電極、配線が設けられ、前記ＣＳＰ
６、パッケージ型半導体装置１、チップ抵抗ＣＲまたは
チップコンデンサＣＣ等が電気的に接続されて固着され
る。
【００１１】そしてこのプリント基板で構成された回路
は、色々なセットの中に取り付けられる。
【００１２】つぎに、このＣＳＰの製造方法を図１７お
よび図１８を参照しながら説明する。
【００１３】まず基材（支持基板）としてガラスエポキ
シ基板５を用意し、この両面に絶縁性接着剤を介してＣ
ｕ箔２０、２１を圧着する。（以上図１７（Ａ）を参
照）続いて、第１の電極７，第２の電極８、ダイパッド
９、第１の裏面電極１０および第２の裏面電極１１対応
するＣｕ箔２０、２１に耐エッチング性のレジスト２２
を被覆し、Ｃｕ箔２０、２１をパターニングする。尚、
パターニングは、表と裏で別々にしても良い（以上図１
７（Ｂ）を参照）続いて、ドリルやレーザを利用してス
ルーホールＴＨのための孔を前記ガラスエポキシ基板に
形成し、この孔にメッキを施し、スルーホールＴＨを形
成する。このスルーホールＴＨにより第１の電極７と第
１の裏面電極１０、第２の電極８と第２の裏面電極１０
が電気的に接続される。（以上図１７（Ｃ）を参照）更
に、図面では省略をしたが、ボンデイングポストと成る
第１の電極７，第２の電極８にＡｕメッキを施すと共
に、ダイボンディングポストとなるダイパッド９にＡｕ
メッキを施し、トランジスタチップＴをダイボンディン
グする。
【００１４】最後に、トランジスタチップＴのエミッタ
電極と第１の電極７、トランジスタチップＴのベース電
極と第２の電極８を金属細線１２を介して接続し、樹脂
層１３で被覆している。（以上図１７（Ｄ）を参照）以
上の製造方法により、支持基板５を採用したＣＳＰ型の
電気素子が完成する。この製造方法は、支持基板として
フレキシブルシートを採用しても同様である。
【００１５】
【発明が解決しようとする課題】図１６に於いて、トラ
ンジスタチップＴ、接続手段７〜１２および樹脂層１３
は、外部との電気的接続、トランジスタの保護をする上
で、必要な構成要素であるが、これだけの構成要素で小
型化、薄型化、軽量化を実現する回路素子を提供するの
は難しかった。
【００１６】また、支持基板となるガラスエポキシ基板
５は、前述したように本来不要なものである。しかし製
造方法上、電極を貼り合わせるため、支持基板として採
用しており、このガラスエポキシ基板５を無くすことが
できなかった。
【００１７】そのため、このガラスエポキシ基板５を採
用することによって、コストが上昇し、更にはガラスエ
ポキシ基板５が厚いために、回路素子として厚くなり、
小型化、薄型化、軽量化に限界があった。
【００１８】更にまた、従来の回路モジュールでは、実
装基板に平面的に半導体素子が実装されており、実装密
度を向上させることが難しかった。
【００１９】
【課題を解決するための手段】本発明の回路モジュール
は、前述した課題に鑑みて成され、第１に、絶縁樹脂に
埋め込まれた第１の導電パターンおよび層間絶縁膜を介
して設けらた第２の導電パターンから形成される支持基
板を有し、前記第１の導電パターンにフリップチップボ
ンディングにより固着された半導体素子を有する半導体
モジュールと、前記半導体モジュールが前記第２の導電
パターンを上側にして固着された導電箔パターンを埋め
込んだ絶縁性樹脂と、前記第２の導電パターン上に実装
された裏面チップ部品と、前記半導体モジュールの取り
出し電極と、前記導電箔パターンとの電気的接続を行う
金属細線と、前記導電箔パターンに形成された外部接続
電極とを有することで解決するものである。
【００２０】半導体モジュールが有する第２の導電パタ
ーン上に裏面チップ部品を設けることで、回路モジュー
ル内部に於いて、立体的に半導体素子を配置させること
ができる。従って、回路モジュールの実装密度を向上さ
せることが可能となる。
【００２１】第２に、前記裏面チップ部品は、コンデン
サ、抵抗、トランジスタ、ダイオードまたはＬＳＩであ
ることで解決するものである。
【００２２】第３に、前記第導電箔パターンには、前記
半導体モジュールの他にコンデンサ、抵抗、トランジス
タ、ダイオードまたはＬＳＩが実装されることで解決す
るものである。
【００２３】第４に、前記第１の導電パターン、前記第
２の導電箔パターンおよび前記導電箔パターンは銅、ア
ルミニウムまたは鉄−ニッケルのいずれかを主材料とし
て構成されることで解決するものである。
【００２４】第５に、前記取り出し電極は、前記半導体
モジュールの周辺部に設けられることで解決するもので
ある。
【００２５】第６に、前記半導体素子は、ＬＳＩである
ことで解決するものである。
【００２６】第７に、絶縁樹脂に埋め込まれた第１の導
電パターンおよび層間絶縁膜を介して設けらた第２の導
電パターンから形成される支持基板を有し、前記第１の
導電パターンにフリップチップボンディングにより固着
された半導体素子を有する半導体モジュールと、絶縁樹
脂層に埋め込まれた第３の導電パターンおよび層間絶縁
膜を介して設けた第４の導電パターンを有し、前記半導
体モジュールが第２の導電パターンを上側にして第３の
導電パターンに固着された支持基板と、前記第２の導電
パターン上に実装された裏面チップ部品と、前記半導体
モジュールの取り出し電極と、前記第３の導電パターン
との電気的接続を行う金属細線と、前記半導体モジュー
ル、前記裏面チップ部品および前記金属細線を被覆し、
且つ全体を支持する絶縁性樹脂と、前記第４の導電パタ
ーンに形成された外部接続電極とを有することで解決す
るものである。
【００２７】第８に、前記第３の導電パターンには、前
記半導体モジュールの他にコンデンサ、抵抗、トランジ
スタ、ダイオードまたはＬＳＩが実装されることで解決
するものである。
【００２８】第９に、前記第１の導電パターン、前記第
２の導電パターン、前記第３の導電パターンおよび前記
第４の導電パターンは銅、アルミニウムまたは鉄−ニッ
ケルのいずれかを主材料として構成されることで解決す
るものである。
【００２９】第１０に、前記裏面チップ部品は、コンデ
ンサ、抵抗、トランジスタ、ダイオードまたはＬＳＩで
あることで解決するものである。
【００３０】第１１に、前記取り出し電極は、前記半導
体モジュールの周辺部に設けられることを特徴とする請
求項７記載の回路モジュール。
【００３１】第１２に、前記半導体素子は、ＬＳＩであ
ることで解決するものである。
【００３２】
【発明の実施の形態】回路モジュールの構造を説明する
第１の実施の形態 先ず、本発明の回路モジュール３０について、図１を参
照しながら説明する。図１（Ａ）は回路モジュール３０
の断面図であり、図１（Ｂ）はその上面図である。本実
施の形態では、絶縁性樹脂３５に導電箔パターン３９が
埋め込まれた、単層配線の導電箔パターン３９を有する
回路モジュール３０を説明する。
【００３３】図１（Ａ）を参照して、本発明に係る回路
モジュール３０は、導電箔パターン３９と、導電箔パタ
ーン３９上に実装されたチップ部品３３および半導体モ
ジュール４０と、半導体モジュール４０が有する第２の
導電パターン上に実装された裏面チップ部品３６と、半
導体モジュール４０の取り出し電極４２と導電箔パター
ン３９との電気的接続を行う金属細線３４と、上記要素
を被覆し且つ全体を支持する絶縁性樹脂３５とから構成
されている。
【００３４】上記した回路モジュール３０を構成する各
要素の説明を行う。
【００３５】半導体モジュール４０は、第１の導電パタ
ーン４１にＬＳＩ３１をフリップチップで実装して構成
されている。そして、この半導体モジュール４０は導電
箔パターン３９に、絶縁性接着剤を用いてフェイスアッ
プで実装されている。半導体モジュール４０の取り出し
電極４２と導電箔パターン３９との電気的接続は金属細
線４０で行われている。また、半導体モジュール４０に
は第２の導電パターン３７に裏面チップ部品３６が実装
され、実装基板の働きも有する。半導体モジュール４０
の詳細な構成および製造方法は後述する。
【００３６】導電箔パターン３９としては、Ｃｕを主材
料とした導電箔、Ａｌを主材料とした導電箔、またはＦ
ｅ−Ｎｉ等の合金から成る導電箔等を用いることができ
る。もちろん、他の導電材料でも可能であり、特にエッ
チングできる導電材、レーザで蒸発する導電材が好まし
い。
【００３７】チップ部品３３としては、コンデンサ、抵
抗、トランジスタ、ダイオードまたはＬＳＩがフェイス
ダウンで導電箔パターン３９に実装される。ここで、チ
ップ部品３３は半導体モジュール４０と電気的に接続さ
れる場合と、電気的に独立する場合とがある。
【００３８】裏面チップ部品３６としては、チップ部品
３３と同じく、コンデンサ、抵抗、トランジスタ、ダイ
オードまたはＬＳＩが採用される。そして、裏面チップ
部品３６は、フェイスダウンで半導体モジュール４０の
第２の導電パターン３７上に実装される。このように、
半導体モジュール４０の裏面に裏面チップ部品３６を実
装することにより、回路モジュール３０の実装密度を向
上させることが可能となる。従って、回路モジュール３
０を小型化・薄型化することができる。
【００３９】ここで、チップ部品３３および裏面チップ
部品３６の接続は、金属接続板、ロウ材から成る導電ボ
ール、半田等のロウ材、Ａｇペースト等の導電ペースト
を用いて行う。
【００４０】絶縁性樹脂３５としては、エポキシ樹脂等
の熱硬化性樹脂、ポリイミド樹脂、ポリフェニレンサル
ファイド等の熱可塑性樹脂を用いることができる。また
絶縁性樹脂は、金型を用いて固める樹脂、ディップ、塗
布をして被覆できる樹脂であれば、全ての樹脂が採用で
きる。本発明に於いて、絶縁性樹脂３５は半導体素子等
を封止すると同時に、回路モジュール全体を支持する働
きも有する。
【００４１】図１（Ｂ）を参照して、取り出し電極４２
は半導体モジュール４０の周辺部に設けられる。取り出
し電極４２を介して、半導体モジュール４０と導電箔パ
ターン３９は、金属細線３４で電気的に接続される。こ
の図では取り出し電極４２は２０個程度だが、実際には
多数設けられる。
【００４２】次に、図２を参照して、導電箔パターン３
９に実装される半導体モジュール４０の構造について説
明する。図２（Ａ）は半導体モジュール４０の断面図で
あり、図２（Ｂ）はその上面図であり、図２（Ｃ）は裏
面図である。
【００４３】図２（Ａ）を参照して、半導体モジュール
４０は、絶縁樹脂に埋め込まれた第１の導電パターン４
１と、層間絶縁膜３８を介して設けた第２の導電パター
ン３７と、第１の導電パターンに固着されたＬＳＩ３１
と、第２の導電パターンに固着された裏面チップ部品３
６と、第２の導電パターンで形成される取り出し電極４
２とから構成される。
【００４４】次に、回路モジュール３０に内蔵される半
導体モジュール４０を構成する各要素の説明を行う。
【００４５】層間絶縁膜３８は、ポリイミド樹脂、エポ
キシ樹脂等が望ましい。ペースト状のものを塗ってシー
トとするキャスティング法の場合、その膜厚は１０μｍ
〜１００μｍ程度である。また、シートとして形成する
場合、市販のものは２５μｍが最小の膜厚である。ま
た、熱伝導性が考慮されて中にフィラーが混入されても
良い。材料としては、ガラス、酸化Ｓｉ、酸化アルミニ
ウム、窒化Ａｌ、Ｓｉカーバイト、窒化ボロン等が使用
される。第１の導電パターン４１および第２の導電パタ
ーン３７はこの層間絶縁膜３８を介して接合され、支持
基板の働きを有する。従って、従来の半導体装置で使用
された実装基板を不要としていることから、半導体モジ
ュール４０は薄型・軽量となっている。
【００４６】ＬＳＩ３１は、第２の導電パターン３７か
ら形成される接続電極４３にフリップチップ実装され
る。裏面チップ部品３６を実装する支持基板４６の大き
さは、このＬＳＩ３１の大きさにより決定される。従っ
て、ＬＳＩ３１としては、回路モジュール３０に実装さ
れる回路素子の中で、最大のものが採用される。このこ
とにより、より多数のチップ部品を支持基板４６に実装
することが可能となり、回路モジュール３０の実装密度
を向上させることができる。
【００４７】図２（Ｂ）を参照して、第２の導電パター
ン３７は、裏面チップが実装されるパッド４５および取
り出し電極４２を形成する。更に、パッド４５と取り出
し電極４２を電気的に接続するパターンも形成される。
また、反対の面に設けられた接続電極４３と、取り出し
電極４２を電気的に接続するパターンも設けられる。こ
のパターンは、スルーホール４４を介して、電気的接続
を行っている。このことにより、より複雑な導電パター
ンを作成することができる。
【００４８】図２（Ｃ）を参照して、第１の導電パター
ンは、主に、ＬＳＩ３１をフリップチップ実装するため
の接続電極４３を形成する。また、裏面チップ部品３６
と取り出し電極４２の電気的接続を行うパターンも形成
する。なお、第１の導電パターン４１および第２の導電
パターン３７の材料としては、Ｃｕを主材料とした導電
箔、Ａｌを主材料とした導電箔、またはＦｅ−Ｎｉ等の
合金から成る導電箔等が使用される。また、第１の導電
パターン４１がＬＳＩ３１とショートするのを防止する
ために、第１の導電パターン４１は絶縁性樹脂で部分的
に覆われる。ここで、支持基板４６はある程度の機械的
強度を有するので、接続電極４３の位置を任意にするこ
とができる。
【００４９】本発明にかかる回路モジュール３０の特徴
は、図１に示す如く、立体的に半導体素子が実装される
ことにある。
【００５０】この特徴を具体的に説明する。半導体モジ
ュール４０は、ＬＳＩ３１を内蔵し、更に、その裏面に
は第２の導電パターン３７を有する。従って、第２の導
電パターン３７で形成されるパッドにチップ部品３６を
実装することができる。つまり、導電箔パターン３９に
実装される半導体モジュール４０に、更に、裏面チップ
部品３６を実装することができる。このことから、従来
に於いては実装基板上に平面的に半導体素子実装した
が、本発明の回路モジュール３０は半導体素子を立体的
に内蔵している。
【００５１】また、半導体モジュール４０の支持基板は
第１の導電パターン４１と第２の導電パターン３７を有
するので、多層配線が可能となり、複雑な導電パターン
を形成することができる。このことにより、裏面チップ
部品３６としてＬＳＩ等の入力・出力端子の多い半導体
素子を採用することが可能となる。
【００５２】更に、本発明の回路モジュール３０は、絶
縁性樹脂３５で全体が支持されているので、必要最小限
の構成要素で形成されている。
【００５３】以上のことから、本発明の回路モジュール
３０は薄型・軽量となっている。
【００５４】また、図１（Ａ）を参照して、ＬＳＩ３１
が実装された半導体モジュール４０はフェイスアップで
導電箔パターン３９に実装されている。従来に於いて
は、図１６に示すＣＳＰ６のように、ガラスエポキシ基
板５を実装基板としたためトランジスタＴから発生した
熱の放散性は非常に悪かった。それに対して回路モジュ
ール３０は、ＬＳＩ３１が導電箔パターン３９に直接固
着される形となるので、ＬＳＩ３１から発生した熱は導
電箔パターン３９を介して外部に放出される。このこと
から、本発明に斯かる回路モジュール３０は熱の放散性
が非常に優れていると言える。
【００５５】ここで、ＬＳＩ３１は導電箔パターン３９
を介して外部に熱を放出できるのに対し、裏面チップ部
品３６は絶縁性樹脂３５に封止されているので熱の放出
が容易ではない。従って、発熱量が小さい小信号系の半
導体素子を裏面チップ部品３６として採用し、発熱量が
大きいパワー系の半導体素子をＬＳＩ３１として採用す
ることにより、回路モジュール３０の放熱性を更に向上
させることができる。回路モジュールの構造を説明する
第２の実施の形態本発明の回路モジュール５０につい
て、図３を参照しながら説明する。図３（Ａ）は回路モ
ジュール５０の断面図であり、図３（Ｂ）はその上面図
である。ここで、図３に於いて、図１と同一の符号を付
した部分は同一物を表している。
【００５６】本実施の形態では、層間絶縁膜５３を介し
て設けられた第３の導電パターン５１および第４の導電
パターン５２を備えた回路モジュール５０を説明する。
【００５７】図３（Ａ）を参照して、本発明に係る回路
モジュール５０は、層間絶縁膜５３を介して設けられた
第３の導電パターン５１および第４の導電パターン５２
と、第３の導電パターン５１上に実装されたチップ部品
３３および半導体モジュール４０と、半導体モジュール
４０が有する第２の導電パターン上に実装された裏面チ
ップ部品３６と、半導体モジュール４０の取り出し電極
４２と第３の導電パターン５１との電気的接続を行う金
属細線３４と、上記要素を被覆し且つ全体を支持する絶
縁性樹脂３５とから構成されている。
【００５８】このように、回路モジュール５０の構成要
素は、第１の実施の形態で説明した回路モジュール３０
と基本的に同一である。回路モジュール５０のポイント
は、層間絶縁膜５３を介して設けられた第３の導電パタ
ーン５１および第４の導電パターン５２にある。従っ
て、本実施の形態に於いては、このポイントのみについ
て説明を行い、それ以外の要素の説明は割愛する。
【００５９】層間絶縁膜５３は、ポリイミド樹脂、エポ
キシ樹脂等が望ましい。ペースト状のものを塗ってシー
トとするキャスティング法の場合、その膜厚は１０μｍ
〜１００μｍ程度である。また、シートとして形成する
場合、市販のものは２５μｍが最小の膜厚である。ま
た、熱伝導性が考慮されて中にフィラーが混入されても
良い。材料としては、ガラス、酸化Ｓｉ、酸化アルミニ
ウム、窒化Ａｌ、Ｓｉカーバイト、窒化ボロン等が使用
される。
【００６０】第３の導電パターン５１は、シート状の導
電膜をエッチングして形成される。第１の導電膜は厚さ
が５〜３５μｍ程度に形成され、エッチングによりボン
ディングパッドや配線が形成される。ボンディングパッ
ドの数は、半導体モジュール４０の取り出し電極４２の
数が多いほど、ファインパターン化が要求される。ま
た、第３の導電パターンの、金属細線３４またはチップ
部品３３の電極と接続する部分は、ボンディングが行え
るように金あるいは銀メッキが表面に施されている。
【００６１】第４の導電パターン５２は、第３の導電パ
ターン５１と同様に、シート状の導電膜をエッチングし
て形成される。第４の導電パターン５２の厚さは７０μ
ｍから２００μｍ程度であり、ファインパターンには適
さないが、外部接続電極３２を形成するのが主であり、
必要に応じて多層配線を形成する。
【００６２】半導体モジュール４０は、第３の導電パタ
ーン５１を被覆する絶縁性樹脂５４上に接着剤で固着さ
れ、半導体モジュール４０と第３の導電パターン５１は
電気的に絶縁されている。この結果、半導体モジュール
４０の下方にはファインパターンの第３の導電パターン
５１が自由に配線でき、配線の自由度が大幅に増大す
る。
【００６３】図３に示す回路モジュール５０は、２層の
多層配線を有するが、必要に応じて３層以上の導電パタ
ーンを設けることも可能となる。導電パターンの層数を
増やすことにより、より複雑な導電パターンを形成する
ことが可能となり、回路モジュールの実装密度を向上さ
せることができる。回路モジュールの製造方法を説明す
る第３の実施の形態次に、図４〜図１４を参照して、回
路モジュール３０の製造方法を説明する。ここでは、実
装部品である半導体モジュール４０を製造し、さらに回
路モジュール３０を製造するまでの工程を説明する。
【００６４】本実施例では、図１に示す回路モジュール
３０の製造方法を説明する。図３に示す回路モジュール
５０の製造方法も、導電箔パターン３９を製造する工程
以外は、図１の回路モジュール３０と同一である。
【００６５】図４に、回路モジュールを製造するフロー
を示す。このフローに示す如く、半導体モジュールのフ
ローで半導体モジュールが製造される。Ｃｕ箔、Ａｇメ
ッキ、ハーフエッチングの３つのフローで導電箔パター
ンの形成が行われる。ダイボンドのフローでは各搭載部
への半導体モジュールおよびチップ部品の固着が行われ
る。それと同時に、半導体モジュールの裏面に裏面チッ
プ部品が実装される。ワイヤーボンディングのフローで
は半導体モジュールと導電箔パターンとの電気的接続が
行われる。トランスファーモールドのフローでは絶縁性
樹脂による共通モールドが行われる。裏面Ｃｕ箔除去の
フローでは絶縁性樹脂が露出するまで導電箔の裏面全域
のエッチングが行われる。測定のフローでは各搭載部に
組み込まれた半導体素子の良品判別や特性ランク分けが
行われる。ダイシングのフローでは絶縁性樹脂からダイ
シングで個別の回路モジュールへの分離が行われる。
【００６６】以下に、本発明の回路モジュールを製造す
る各工程を図５〜図１４を参照して説明する。
【００６７】第１の工程は、図５から図６に示すよう
に、回路モジュール３０に内蔵される半導体モジュール
４０を製造することにある。
【００６８】本工程では、まず図５（Ａ）を参照して、
層間絶縁膜３８を介して接着された第１の導電パターン
４１および第２の導電パターン３７を有する支持基板４
６を用意する。なお、第１の導電パターン４１は樹脂層
でオーバーコートされているが、このオーバーコートは
必ずしも必要ではない。そして、第１の導電パターン４
１から形成される外部接続電極４３には、ＬＳＩ３１と
の電気的接続のために、表面にメッキが施されている。
【００６９】次に、図５（Ｂ）を参照して、支持基板４
６上にＬＳＩ３１を絶縁性接着剤を介して実装する。こ
こで、ＬＳＩ３１と支持基板４６との電気的接続は、Ｌ
ＳＩ３１の電極と支持基板の接続電極３１との接合で行
われる。
【００７０】次に、図６（Ａ）を参照して、ＬＳＩ３１
が実装された支持基板４６を、ダイシングブレード４９
を用いて、個々の半導体モジュール４０に分離する。
【００７１】最後に、図６（Ｂ）を参照して、半導体モ
ジュール４０が完成する。半導体モジュール４０は、後
の工程で導電箔パターン３９に実装される。また、第２
の導電箔パターン３７上には、裏面チップ部品が実装さ
れる。
【００７２】第２の工程は、図７から図９に示すよう
に、導電箔６０を用意し、少なくとも半導体モジュール
４０およびチップ部品３３の搭載部を多数個形成する導
電箔パターン３９を除く領域の導電箔６０に導電箔６０
の厚みよりも浅い分離溝を化学的エッチングにより形成
して導電箔パターン３９を形成することにある。
【００７３】本工程では、まず図７（Ａ）の如く、シー
ト状の導電箔６０を用意する。この導電箔６０は、ロウ
材の付着性、ボンディング性、メッキ性が考慮されてそ
の材料が選択され、材料としては、Ｃｕを主材料とした
導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等
の合金から成る導電箔等が採用される。
【００７４】導電箔の厚さは、後のエッチングを考慮す
ると１０μｍ〜３００μｍ程度が好ましい。しかし、後
述するように、導電箔６０の厚みよりも浅い分離溝６１
が形成できる厚さであれば良い。
【００７５】尚、シート状の導電箔６０は、所定の幅、
例えば４５ｍｍでロール状に巻かれて用意され、これが
後述する各工程に搬送されても良いし、所定の大きさに
カットされた短冊状の導電箔６０が用意され、後述する
各工程に搬送されても良い。
【００７６】具体的には、図７（Ｂ）に示す如く、短冊
状の導電箔６０に多数の搭載部が形成されるブロック６
２が４〜５個離間して並べられる。各ブロック６２間に
はスリット６３が設けられ、モールド工程等での加熱処
理で発生する導電箔６０の応力を吸収する。また導電箔
６０の上下周端にはインデックス孔６４が一定の間隔で
設けられ、各工程での位置決めに用いられる。
【００７７】続いて、導電箔パターンを形成する。
【００７８】まず、図８に示す如く、Ｃｕ箔６０の上
に、ホトレジスト（耐エッチングマスク）ＰＲを形成
し、導電箔パターン３９となる領域を除いた導電箔６０
が露出するようにホトレジストＰＲをパターニングす
る。そして、ホトレジストＰＲを介して導電箔６０を選
択的にエッチングする。
【００７９】具体的に、この化学的エッチングにより形
成された分離溝の深さは、例えば５０μｍであり、その
側面は、粗面となり、非異方性にエッチングされるため
にその側面は湾曲構造となり、絶縁性樹脂３５との接着
性が向上される。
【００８０】なお、図８に於いて、ホトレジストの代わ
りにエッチング液に対して耐食性のある導電被膜（図示
せず）を選択的に被覆しても良い。導電路と成る部分に
選択的に被着すれば、この導電被膜がエッチング保護膜
となり、レジストを採用することなく分離溝をエッチン
グできる。この導電被膜として考えられる材料は、Ａ
ｇ、Ｎｉ、Ａｕ、ＰｔまたはＰｄ等である。しかもこれ
ら耐食性の導電被膜は、ダイパッド、ボンディングパッ
ドとしてそのまま活用できる特徴を有する。
【００８１】例えばＡｇ被膜は、Ａｕと接着するし、ロ
ウ材とも接着する。よってチップ裏面にＡｕ被膜が被覆
されていれば、そのまま導電箔パターン３９上のＡｇ被
膜にチップを熱圧着でき、また半田等のロウ材を介して
チップを固着できる。またＡｇの導電被膜にはＡｕ細線
が接着できるため、ワイヤーボンディングも可能とな
る。従ってこれらの導電被膜をそのままダイパッド、ボ
ンディングパッドとして活用できるメリットを有する。
【００８２】図９に具体的な導電箔パターンを示す。本
図は図７（Ｂ）で示したブロック６２の１個を拡大した
もの対応する。黒く塗られた部分の１個が１つの搭載部
６５であり、導電箔パターン３９を構成し、１つのブロ
ック６２にはマトリックス状に多数の搭載部６５が配列
され、各搭載部６５毎に同一の導電箔パターン３９が設
けられている。各ブロックの周辺には枠状のパターン６
６が設けられ、それと少し離間しその内側にダイシング
時の位置合わせマーク６７が設けられている。枠状のパ
ターン６６はモールド金型との嵌合に使用し、また導電
箔６０の裏面エッチング後には絶縁性樹脂３５の補強を
する働きを有する。
【００８３】また、上記の説明では単層の導電箔パター
ンを形成する方法を説明したが、導電パターンは層間絶
縁膜を用いた多層のものでも良い。
【００８４】第３の工程は、図１０に示す如く、各搭載
部の所望の導電箔パターン３９に半導体モジュール４０
およびチップ部品３６を固着し、更に、半導体モジュー
ル４０裏面に裏面チップ部品３６を実装することにあ
る。図１０（Ａ）は１つの搭載部の平面図であり、図１
０（Ｂ）は図１０（Ａ）のＡ−Ａ線での断面図である。
【００８５】半導体モジュール４０は、フェイスアップ
で実装される。そして、チップ部品３３としてはコンデ
ンサ、抵抗、トランジスタ、ダイオードまたはＬＳＩが
実装される。ここでは、半導体モジュール４０が導電箔
パターン３９に絶縁性接着剤で実装され、チップ部品３
３は半田等のロウ材または導電ペーストで導電箔パター
ン３９に固着される。
【００８６】図１０（Ｂ）を参照して、本発明のポイン
トは、半導体モジュール４０上に裏面チップ部品３６を
実装することにある。半導体モジュール４０の実装基板
である支持基板は、その裏面に、第２の導電パターン３
７を有する。第２の導電パターンは裏面チップ部品３６
を実装するパッドを有しており、このパッドに裏面チッ
プ部品３６を実装することができる。このことから、本
発明の回路モジュール３０では、その内部に於いて半導
体素子を立体的に実装することができる。
【００８７】第４の工程は、図１１に示す如く、各搭載
部６５の半導体モジュール４０の取り出し電極４２と所
望の導電箔パターン３９とをワイヤボンディングするこ
とにある。図１１（Ａ）は１つの搭載部の平面図であ
り、図１１（Ｂ）は図１１（Ａ）のＡ−Ａ線での断面図
である。
【００８８】本工程では、ブロック６２内の各搭載部の
半導体モジュール４０の取り出し電極４２と所望の導電
箔パターン３９を、熱圧着によるボールボンディング及
び超音波によるウェッヂボンディングにより一括してワ
イヤボンディングを行う。
【００８９】また本発明では、各搭載部毎にクランパを
使用してワイヤボンディングを行っていた従来の回路装
置の製造方法と比較して、極めて効率的にワイヤボンデ
ィングを行うことができる。
【００９０】第５の工程は、図１２に示す如く、各搭載
部６５の半導体モジュール４０等を一括して被覆し、分
離溝６１に充填されるように絶縁性樹脂３５で共通モー
ルドすることにある。
【００９１】本工程では、図１２（Ａ）に示すように、
絶縁性樹脂３５は半導体モジュール４０、チップ部品３
３および裏面チップ部品３６を完全に被覆し、導電箔パ
ターン３９間の分離溝６１には絶縁性樹脂３５が充填さ
れて、導電箔パターンの側面の湾曲構造と嵌合して強固
に結合する。そして絶縁性樹脂３５により導電箔パター
ン３９が支持されている。
【００９２】また本工程では、トランスファーモール
ド、インジェクションモールド、またはポッティングに
より実現できる。樹脂材料としては、エポキシ樹脂等の
熱硬化性樹脂がトランスファーモールドで実現でき、ポ
リイミド樹脂、ポリフェニレンサルファイド等の熱可塑
性樹脂はインジェクションモールドで実現できる。
【００９３】更に、本工程でトランスファーモールドあ
るいはインジェクションモールドする際に、図１２
（Ｂ）に示すように各ブロック６２は１つの共通のモー
ルド金型に搭載部６５を納め、各ブロック毎に１つの絶
縁性樹脂３５で共通にモールドを行う。このために従来
のトランスファーモールド等の様に各搭載部を個別にモ
ールドする方法に比べて、大幅な樹脂量の削減が図れ
る。
【００９４】導電箔６０表面に被覆された絶縁性樹脂３
５の厚さは、金属細線３４の最頂部から約１００μｍ程
度が被覆されるように調整されている。この厚みは、強
度を考慮して厚くすることも、薄くすることも可能であ
る。
【００９５】本工程の特徴は、絶縁性樹脂３５を被覆す
るまでは、導電箔パターン３９となる導電箔６０が支持
基板となることである。尚、本発明では、支持基板とな
る導電箔６０は、電極材料として必要な材料である。そ
のため、構成材料を極力省いて作業できるメリットを有
し、コストの低下も実現できる。
【００９６】また分離溝６１は、導電箔の厚みよりも浅
く形成されているため、導電箔６０が導電箔パターン３
９として個々に分離されていない。従ってシート状の導
電箔６０として一体で取り扱え、絶縁性樹脂３５でモー
ルドする際、金型への搬送、金型への実装の作業が非常
に楽になる特徴を有する。
【００９７】第６の工程は、図１２（Ａ）に示す如く、
絶縁性樹脂３５が露出するまで、導電箔６０の裏面全域
をエッチングすることにある。
【００９８】本工程は、導電箔６０の裏面を化学的およ
び／または物理的に除き、導電箔パターン３９として分
離するものである。この工程は、研磨、研削、エッチン
グ、レーザの金属蒸発等により施される。
【００９９】実験では研磨装置または研削装置により全
面を３０μｍ程度削り、分離溝６１から絶縁性樹脂３５
を露出させている。この露出される面を図１２（Ａ）で
は点線で示している。その結果、約４０μｍの厚さの導
電箔パターン３９となって分離される。また、絶縁性樹
脂３５が露出する手前まで、導電箔６０を全面ウェトエ
ッチングし、その後、研磨または研削装置により全面を
削り、絶縁性樹脂３５を露出させても良い。更に、導電
箔６０を点線で示す位置まで全面ウェトエッチングし、
絶縁性樹脂３５を露出させても良い。
【０１００】この結果、絶縁性樹脂３５に導電箔パター
ン３９の裏面が露出する構造となる。すなわち、分離溝
６１に充填された絶縁性樹脂３５の表面と導電箔パター
ン３９の表面は、実質的に一致している構造となってい
る。従って、本発明の回路モジュール３０は図１６に示
した従来の裏面電極１０、１１のように段差が設けられ
ないため、マウント時に半田等の表面張力でそのまま水
平に移動してセルフアラインできる特徴を有する。
【０１０１】更に、導電箔パターン３９の裏面処理を行
い、図１に示すような回路モジュール３０を得る。
【０１０２】第７の工程は、図１３に示す如く、絶縁性
樹脂３５で一括してモールドされた各搭載部６５の半導
体素子の特性の測定を行うことにある。
【０１０３】前工程で導電箔６０の裏面エッチングをし
た後に、導電箔６０から各ブロック６２が切り離され
る。このブロック６２は絶縁性樹脂３５で導電箔６０の
残余部と連結されているので、切断金型を用いず機械的
に導電箔６０の残余部から剥がすことで達成できる。
【０１０４】各ブロック６２の裏面には図１３に示すよ
うに導電箔パターン３９の裏面が露出されており、各搭
載部６５が導電箔パターン３９形成時と全く同一にマト
リックス状に配列されている。この導電箔パターン３９
の絶縁性樹脂３５から露出した外部接続電極３２にプロ
ーブ６８を当てて、回路モジュール３０の特性パラメー
タ等を個別に測定して良不良の判定を行い、不良品には
磁気インク等でマーキングを行う。
【０１０５】本工程では、各搭載部６５の回路モジュー
ル３０は絶縁性樹脂３５でブロック６２毎に一体で支持
されているので、個別にバラバラに分離されていない。
従って、テスターの載置台に置かれたブロック６２は搭
載部６５のサイズ分だけ矢印のように縦方向および横方
向にピッチ送りをすることで、極めて早く大量にブロッ
ク６２の各搭載部６５の回路モジュール３０の測定を行
える。すなわち、従来必要であった半導体装置の表裏の
判別、電極の位置の認識等が不要にできるので、測定時
間の大幅な短縮を図れる。
【０１０６】第８の工程は、図１４に示す如く、絶縁性
樹脂３５を各搭載部６５毎にダイシングにより分離する
ことにある。
【０１０７】本工程では、ブロック６２をダイシング装
置の載置台に真空で吸着させ、ダイシングブレード６９
で各搭載部６５間のダイシングライン７０に沿って分離
溝６１の絶縁性樹脂３５をダイシングし、個別の回路モ
ジュール３０に分離する。
【０１０８】本工程で、ダイシングブレード６９はほぼ
絶縁性樹脂３５を切断する切削深さで行い、ダイシング
装置からブロック６２を取り出した後にローラでチョコ
レートブレークするとよい。ダイシング時は予め前述し
た第１の工程で設けた各ブロックの周辺の枠状のパター
ン６６の内側の相対向する位置合わせマーク６７を認識
して、これを基準としてダイシングを行う。周知ではあ
るが、ダイシングは縦方向にすべてのダイシングライン
７０をダイシングをした後、載置台を９０度回転させて
横方向のダイシングライン７０に従ってダイシングを行
う。
【０１０９】上記した製造方法によるメリットの１つ
は、既存の技術および設備で本発明の回路モジュール３
０が製造できることにある。つまり、既存の技術および
設備で、回路モジュール３０内部に於いて、立体的にＬ
ＳＩ等を配置できることである。このことにより、回路
モジュール３０の実装密度を向上させることができる。
従って、回路モジュールの薄型化・軽量化を実現でき
る。
【０１１０】
【発明の効果】本発明の回路モジュールによれば、以下
に示すような効果を奏することができる。
【０１１１】第１に、導電箔パターンにフェイスアップ
で実装した半導体モジュールの裏面に、裏面チップ部品
を実装することにより、立体的に半導体素子を実装する
ことができる。半導体モジュールは、第１の導電パター
ンと第２の導電パターンが層間絶縁膜で接着された支持
基板を有し、第１の導電パターンにＬＳＩが実装された
ものである。従って、第２の導電パターン上に複数の裏
面チップ部品を実装することができる。このことから、
回路モジュールの実装密度を向上させることができ、更
に、回路モジュールを小型化・軽量化することができ
る。
【０１１２】第２に、導電箔パターン上にＬＳＩを下側
にして半導体モジュールが実装されるので、ＬＳＩから
発生された熱を効率よく発散させることができる。従っ
て本発明に斯かる回路モジュールの放熱性を向上させる
ことができる。
【０１１３】第３に、本発明の回路モジュールは、半導
体モジュール等を被覆する絶縁性樹脂で全体が支持され
ており、実装基板を使用しない薄型・軽量のものであ
る。このことにより、回路モジュールを更に薄型・軽量
化することができる。
【図面の簡単な説明】
【図１】本発明の回路モジュールを説明する図である。
【図２】本発明の回路モジュールを構成する半導体モジ
ュールを説明する図である。
【図３】本発明の回路モジュールを説明する図である。
【図４】本発明の回路モジュールの製造方法を説明する
フローチャートである。
【図５】本発明の回路モジュールを構成する半導体モジ
ュールの製造方法を説明する図である。
【図６】本発明の回路モジュールを構成する半導体モジ
ュールの製造方法を説明する図である。
【図７】本発明の回路モジュールの製造方法を説明する
図である。
【図８】本発明の回路モジュールの製造方法を説明する
図である。
【図９】本発明の回路モジュールの製造方法を説明する
図である。
【図１０】本発明の回路モジュールの製造方法を説明す
る図である。
【図１１】本発明の回路モジュールの製造方法を説明す
る図である。
【図１２】本発明の回路モジュールの製造方法を説明す
る図である。
【図１３】本発明の回路モジュールの製造方法を説明す
る図である。
【図１４】本発明の回路モジュールの製造方法を説明す
る図である。
【図１５】従来の回路モジュールを説明する図である。
【図１６】従来の回路モジュールを説明する図である。
【図１７】従来の回路モジュールの製造方法を説明する
図である。
【図１８】従来の回路モジュールの製造方法を説明する
フローチャートである。
【符号の説明】
３０ 回路モジュール ３１ ＬＳＩ ４０ 半導体モジュール ３３ チップ部品 ３６ 裏面チップ部品 ３８ 層間絶縁膜

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 絶縁樹脂に埋め込まれた第１の導電パタ
    ーンおよび層間絶縁膜を介して設けられた第２の導電パ
    ターンから形成される支持基板を有し、前記第１の導電
    パターンにフリップチップボンディングにより固着され
    た半導体素子を有する半導体モジュールと、 前記半導体モジュールが前記第２の導電パターンを上側
    にして固着された導電箔パターンを埋め込んだ絶縁性樹
    脂と、 前記第２の導電パターン上に実装された裏面チップ部品
    と、 前記半導体モジュールの取り出し電極と、前記導電箔パ
    ターンとの電気的接続を行う金属細線と、 前記導電箔パターンに形成された外部接続電極とを有す
    ることを特徴とする回路モジュール。
  2. 【請求項２】 前記裏面チップ部品は、コンデンサ、抵
    抗、トランジスタ、ダイオードまたはＬＳＩであること
    を特徴とする請求項１記載の回路モジュール。
  3. 【請求項３】 前記第導電箔パターンには、前記半導体
    モジュールの他にコンデンサ、抵抗、トランジスタ、ダ
    イオードまたはＬＳＩが実装されることを特徴とする請
    求項１記載の回路モジュール。
  4. 【請求項４】 前記第１の導電パターン、前記第２の導
    電箔パターンおよび前記導電箔パターンは銅、アルミニ
    ウムまたは鉄−ニッケルのいずれかを主材料として構成
    されることを特徴とする請求項１記載の回路モジュー
    ル。
  5. 【請求項５】 前記取り出し電極は、前記半導体モジュ
    ールの周辺部に設けられることを特徴とする請求項１記
    載の回路モジュール。
  6. 【請求項６】 前記半導体素子は、ＬＳＩであることを
    特徴とする請求項１記載の回路モジュール。
  7. 【請求項７】 絶縁樹脂に埋め込まれた第１の導電パタ
    ーンおよび層間絶縁膜を介して設けらた第２の導電パタ
    ーンから形成される支持基板を有し、前記第１の導電パ
    ターンにフリップチップボンディングにより固着された
    半導体素子を有する半導体モジュールと、 絶縁樹脂層に埋め込まれた第３の導電パターンおよび層
    間絶縁膜を介して設けられた第４の導電パターンを有
    し、前記半導体モジュールが第２の導電パターンを上側
    にして第３の導電パターンに固着された支持基板と、 前記第２の導電パターン上に実装された裏面チップ部品
    と、 前記半導体モジュールの取り出し電極と、前記第３の導
    電パターンとの電気的接続を行う金属細線と、 前記半導体モジュール、前記裏面チップ部品および前記
    金属細線を被覆し、且つ全体を支持する絶縁性樹脂と、 前記第４の導電パターンに形成された外部接続電極とを
    有することを特徴とする回路モジュール。
  8. 【請求項８】 前記第３の導電パターンには、前記半導
    体モジュールの他にコンデンサ、抵抗、トランジスタ、
    ダイオードまたはＬＳＩが実装されることを特徴とする
    請求項７記載の回路モジュール。
  9. 【請求項９】 前記第１の導電パターン、前記第２の導
    電パターン、前記第３の導電パターンおよび前記第４の
    導電パターンは銅、アルミニウムまたは鉄−ニッケルの
    いずれかを主材料として構成されることを特徴とする請
    求項７記載の回路モジュール。
  10. 【請求項１０】 前記裏面チップ部品は、コンデンサ、
    抵抗、トランジスタ、ダイオードまたはＬＳＩであるこ
    とを特徴とする請求項７記載の回路モジュール。
  11. 【請求項１１】 前記取り出し電極は、前記半導体モジ
    ュールの周辺部に設けられることを特徴とする請求項７
    記載の回路モジュール。
  12. 【請求項１２】 前記半導体素子は、ＬＳＩであること
    を特徴とする請求項７記載の回路モジュール。
JP2001294670A 2001-09-26 2001-09-26 回路モジュール Pending JP2003100984A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001294670A JP2003100984A (ja) 2001-09-26 2001-09-26 回路モジュール

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001294670A JP2003100984A (ja) 2001-09-26 2001-09-26 回路モジュール

Publications (1)

Publication Number Publication Date
JP2003100984A true JP2003100984A (ja) 2003-04-04

Family

ID=19116237

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001294670A Pending JP2003100984A (ja) 2001-09-26 2001-09-26 回路モジュール

Country Status (1)

Country Link
JP (1) JP2003100984A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100834684B1 (ko) 2007-02-12 2008-06-02 삼성전자주식회사 전자 회로 패키지
WO2011092781A1 (ja) * 2010-02-01 2011-08-04 シャープ株式会社 半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100834684B1 (ko) 2007-02-12 2008-06-02 삼성전자주식회사 전자 회로 패키지
WO2011092781A1 (ja) * 2010-02-01 2011-08-04 シャープ株式会社 半導体装置及びその製造方法
RU2506661C1 (ru) * 2010-02-01 2014-02-10 Шарп Кабусики Кайся Полупроводниковое устройство и способ для его производства
JP5444375B2 (ja) * 2010-02-01 2014-03-19 シャープ株式会社 半導体装置及びその製造方法

Similar Documents

Publication Publication Date Title
US6909178B2 (en) Semiconductor device and method of manufacturing the same
JP3609737B2 (ja) 回路装置の製造方法
JP4618941B2 (ja) 半導体装置
US7405486B2 (en) Circuit device
JP3679687B2 (ja) 混成集積回路装置
US7091606B2 (en) Circuit device and manufacturing method of circuit device and semiconductor module
JP4761662B2 (ja) 回路装置の製造方法
US20040124516A1 (en) Circuit device, circuit module, and method for manufacturing circuit device
JP3600131B2 (ja) 回路装置の製造方法
JP2003037344A (ja) 回路装置およびその製造方法
US9508684B2 (en) Resin-encapsulated semiconductor device and method of manufacturing the same
JP2003046054A (ja) 板状体、リードフレームおよび半導体装置の製造方法
JP2003110945A (ja) カメラモジュール
JP4803931B2 (ja) 回路モジュール
JP4698080B2 (ja) 回路装置の製造方法
JP2003100984A (ja) 回路モジュール
JP2003100981A (ja) 回路モジュール
JP3676197B2 (ja) 半導体装置および混成集積回路装置
JP4342157B2 (ja) 回路装置の製造方法
JP4748892B2 (ja) 回路装置の製造方法
JP2003046055A (ja) 板状体、リードフレームおよび半導体装置の製造方法
JP3600135B2 (ja) 回路装置の製造方法
JP2003110892A (ja) カメラモジュール
JP3778783B2 (ja) 回路装置およびその製造方法
JP2005175509A (ja) 回路装置