JP5309584B2

JP5309584B2 - 半導体装置の製造方法

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Publication number: JP5309584B2
Application number: JP2008025314A
Authority: JP
Inventors: 健良増田
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2008-02-05
Filing date: 2008-02-05
Publication date: 2013-10-09
Anticipated expiration: 2028-02-05
Also published as: JP2009188106A

Description

この発明は、半導体装置の製造方法に関し、より特定的には、導電性不純物を注入する工程を備える半導体装置の製造方法に関する。

従来、炭化ケイ素（ＳｉＣ）を用いた半導体装置が知られている（たとえば、特開２００３−１９７６４０号公報（以下、特許文献１と呼ぶ）参照）。上記特許文献１に開示されたＳｉＣを用いた半導体装置は、導電領域を形成するため半導体層に導電性不純物を注入する工程を複数回実施する。このような導電性不純物の注入を複数回実施する場合、導電性不純物の注入ごとに、導電性不純物の注入領域を規定するために予めマスクを形成する必要がある。そのため、導電性不純物の注入工程の数が増えれば、同じ回数マスク形成工程を実施する必要があった。このような複数回のマスク形成工程の実施は、半導体装置の製造コストの増大の一因となり得る。

そのため、マスク形成工程の回数を減らすために、１回目の導電性不純物の注入のために形成したマスクを覆うように酸化珪素膜を形成し、当該酸化珪素膜を異方性エッチングすることで上記マスクの側壁に酸化珪素からなるスペーサを残存させ、当該スペーサと上記マスクとを、２回目の導電性不純物の注入のためのマスクとして利用する技術が提案されている（たとえば特開平１０−２３３５０３号公報（以下、特許文献２と呼ぶ）参照）。
特開２００３−１９７６４０号公報特開平１０−２３３５０３号公報

しかし、上述した従来の技術では、２回目の導電性不純物の注入のためにマスクを別途形成するためのフォトリソグラフィ工程などは実施する必要が無いものの、スペーサの形状や寸法を厳密に制御することが難しかった。このため、導電性不純物の注入領域の位置や形状の正確な制御が難しく、結果的に形成される半導体装置の特性のばらつきの原因ともなり得る。

この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、製造コストの増大を抑制すると共に優れた特性の半導体装置を製造することが可能な、半導体装置の製造方法を提供することである。

この発明に従った半導体装置の製造方法では、酸化速度に異方性を有する半導体層を、相対的に酸化速度の遅い面を主面として準備する工程を実施する。さらに、半導体層の主面に、マスクとして用いるメサ構造を形成する工程を実施する。メサ構造が形成された半導体層の主面に導電性不純物を注入する工程を実施する。半導体層の主面を酸化することにより、メサ構造の側面上にメサ構造の上面の酸化膜の厚みより厚い酸化膜を形成する工程を実施する。メサ構造の側面上の酸化膜を除去する工程を実施する。酸化膜を除去した後のメサ構造をマスクとして用いて、半導体層の主面に導電性不純物を注入する工程を実施する。メサ構造は、半導体層の主面をエッチングにより部分的に除去することにより形成される。

このようにすれば、半導体層の酸化速度の異方性を利用して、メサ構造の側面の酸化と除去という工程により、任意の幅のメサ構造を形成することができる。このため、メサ構造を導電性不純物の注入のマスクとして用いた後、当該メサ構造の側面の酸化および除去を行なうことで、メサ構造の幅を変更する（メサ構造の幅を狭くする）ことができる。そして、この幅が変更されたメサ構造をマスクとして用いて、２回目の導電性不純物の注入工程を実施できる。つまり、複数のマスクを形成するためにフォトリソグラフィ法を複数回実施する必要がない。

また、半導体層の酸化速度の異方性を利用して、メサ構造の上部表面やメサ構造以外の半導体層の表面においては酸化速度が相対的に遅いため、導電性不純物が注入された半導体層の表面層がすべて酸化されるといったことを防止できる。さらに、マスクとして半導体層を加工したメサ構造を利用するので、マスクとして半導体層とは別の層を形成する場合より、半導体装置の製造工程において用いる装置の構成を簡略化できる（つまり、半導体層とは別の層を形成するための性膜装置などを準備する必要がない）。上記の結果、半導体装置の製造方法において、用いる設備や製造工程自体を簡略化することができる。

また、メサ構造の側面に形成される酸化膜の厚みは、酸化温度や酸化時間で精度良く制御することが可能であるため、メサ構造の幅を高い精度で制御できる。このため、導電性不純物の注入領域の位置などを高い精度で制御できる。

上記半導体装置の製造方法において、半導体層はＳｉＣ層であってもよく、酸化膜を形成する工程の酸化温度は９００℃以上１１００℃以下であってもよい。この場合、ＳｉＣからなる半導体層において形成されたメサ構造の側壁に確実に酸化膜を形成することができる。

ここで、たとえば（０００１）面を主表面とし、オフ角が８°のＳｉＣ基板では、酸化温度１１００℃、加熱時間１２０分とした場合の主表面における酸化膜厚は約１０ｎｍである。一方、ＳｉＣ基板の（０３−３８）面を主表面とする基板について、上記酸化条件により主表面に形成される酸化膜の厚みは約６３ｎｍである。なお、（０００−１）面を主表面とし、オフ角が８°のＳｉＣ基板では、上記酸化条件による主表面での酸化膜厚は約７７ｎｍである。このように、ＳｉＣ基板は（０００１）面での酸化速度がもっとも遅く、その裏面に当たる（０００−１）面が最も酸化速度が速い。このような酸化速度の異方性を有する材料を用いれば、本発明を確実に適用できる。

上記半導体装置の製造方法において、半導体層の主面の法線ベクトルに対し、半導体層の面方位＜０００１＞が傾斜する角度であるオフ角の絶対値が１０°以下であってもよい。この場合、メサ構造の側壁における酸化速度と半導体層の主表面との酸化速度の差を十分大きくすることができる。

上記半導体装置の製造方法では、酸化膜を除去した後のメサ構造を再び酸化する工程を実施してもよい。酸化されたメサ構造を除去する工程を実施してもよい。この場合、メサ構造を酸化して容易に除去することができる。この結果、導電性不純物が注入された領域が形成されるとともに、表面にメサ構造の無い（平坦な表面の）半導体層を得ることができる。

本発明によれば、マスクとしてメサ構造を利用し、当該メサ構造の側壁を酸化することで幅の異なるメサ構造を形成してそのメサ構造を別の注入工程におけるマスクとして利用できるので、複数のマスクを形成数ためにフォトリソグラフィ法を複数回実施する必要が無く、低コストで優れた特性の半導体装置を製造できる。

以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰返さない。

図１は、本発明による半導体装置を示す断面模式図である。図１を参照して、本発明による半導体装置を説明する。

図１に示した半導体装置１は、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ−ｅｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）であって、基板２、ｎ型のドリフト層３、ｐボディ領域４、ｎ^＋領域５、ゲート絶縁膜６、ゲート電極７、ソース電極８およびドレイン電極９を備える。具体的には、導電型がｎ型の炭化ケイ素（ＳｉＣ）からなる基板２の表面上に、炭化ケイ素からなるｎ型のドリフト層３が形成されている。このｎ型のドリフト層３の上部表面層には、互いに間隔を隔ててｐボディ領域４が形成されている。ｐボディ領域４の内部においては、ｐボディ領域４の表面層にｎ^＋領域５がそれぞれ形成されている。一方のｐボディ領域４におけるｎ^＋領域５上から、ｐボディ領域４、２つのｐボディ領域４の間において露出するドリフト層３、他方のｐボディ領域４および当該他方のｐボディ領域４におけるｎ^＋領域５上にまで延在するように、ゲート絶縁膜６が形成されている。ゲート絶縁膜６上にはゲート電極７が形成されている。また、ｎ^＋領域５上にはｐボディ領域４上にまで延在するようにソース電極８が形成されている。なお、このソース電極８上には上部ソース電極を形成してもよい。そして、基板２において、ドリフト層３が形成された側の表面とは反対側の裏面にドレイン電極９が形成されている。

ここで、基板２においてドリフト層３が形成される主表面の法線と、当該基板の面方位＜０００１＞方向とがなす角度であるオフ角の絶対値は１０°以下となっている。たとえば、基板２のオフ角方向を＜１−１００＞方向もしくは＜１１−２０＞方向としてもよい。また、基板２のオフ角方向を＜１−１００＞方向または＜１１−２０＞方向に対して±５°以内の角度範囲としてもよい。また、たとえば上記オフ角を８°としてもよい。

なお、オフ角の絶対値を１０°以下としたのは、酸化速度の異方性がメサ形状に及ぼす影響を無視できる範囲が上記１０°以下という数値範囲である、という理由による。

次に、ＭＯＳＦＥＴである半導体装置１の動作について説明する。図１を参照して、ゲート電極７の電圧が０Ｖの状態、すなわちオフ状態では、ゲート絶縁膜６の直下に位置するｐボディ領域４とドリフト層３との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極７に正の電圧を印加していくと、ｐボディ領域４のゲート絶縁膜６と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ^＋領域５とドリフト層３とが電気的に接続され、ソース電極８とドレイン電極９との間に電流が流れる。

次に、図１に示した半導体装置１の製造方法を説明する。図２は、図１に示した半導体装置の製造方法を説明するためのフローチャートである。図３〜図１０は、図２に示した半導体装置の製造方法を説明するための断面模式図である。図２〜図１０を参照して、図１に示した半導体装置の製造方法を説明する。

図２に示すように、本発明による半導体装置の製造方法では、まず基板準備工程（Ｓ１０）を実施する。この工程（Ｓ１０）では、導電型がｎ型の炭化ケイ素（ＳｉＣ）からなる基板２（図３参照）を準備する。この基板２は、たとえばオフ角を８°とし、オフ角方向を＜１−１００＞方向もしくは＜１１−２０＞方向とする。

次に、成膜工程（Ｓ２０）を実施する。具体的には、基板２の主表面上にＳｉＣからなるエピタキシャル層を成長させることにより、導電型がｎ型のドリフト層３を形成する。このようにして、図３に示すような構造を得る。ドリフト層３の形成厚みは、たとえば１μｍ以上１００μｍ以下、好ましくは１０μｍとすることができる。

上述のような基板２の表面にドリフト層３としてＳｉＣエピタキシャル層を形成したので、当該ドリフト層３は縦方向（基板２の主表面に対して垂直な方向）での酸化速度が、横方向（基板２の主表面に沿った方向）での酸化速度より極めて遅くなっている。つまり、ドリフト層３は酸化速度に異方性を有する半導体層であって、相対的に酸化速度の遅い面を主面（上部表面）として準備されている。

次に、メサ構造形成工程（Ｓ３０）を実施する。具体的には、半導体層の主面に、マスクとして用いるメサ構造を形成する工程としての当該工程（Ｓ３０）では、メサ構造部となるべき領域を覆うようなパターンを有するマスク層を形成し、当該マスク層をマスクとしてドリフト層３を反応性イオンエッチング（ＲＩＥ）などのエッチングにより部分的に除去する。その後、マスク層を除去することにより、図４に示すようなメサ構造部１１が形成された構造を得る。なお、ここでマスク層としてはフォトリソグラフィ法を用いて形成されたレジスト膜を用いてもよいし、先に酸化膜あるいは窒化膜などの被覆膜をドリフト層３上に形成し、当該被覆膜上にレジストパターンを形成し、当該レジストパターンをマスクとしてまず被覆膜をエッチングにより部分的に除去してもよい。この場合、被覆膜により形成されるパターンを有する膜をマスク層として用いることができる。

なお、ここでメサ構造部１１の幅Ｌや高さＴは、後工程で形成されるｎ^＋領域５やｐボディ領域４などの位置や不純物の注入深さ、さらにＳｉＣエピタキシャル層の酸化速度の異方性を考慮して決定される。また、メサ構造部１１の隣接する領域（メサ構造部１１よりドリフト層３の厚みの薄い領域）は、その平面形状がｎ^＋領域５（図１参照）の平面形状と同じになっている。たとえば、ドリフト層３を構成するＳｉＣエピタキシャル層の縦方向（基板２の主表面に対して垂直な方向）における酸化速度と横方向（基板２の主表面に沿った方向）における酸化速度との酸化速度比（横方向における酸化速度／縦方向における酸化速度）が５であり、ＳｉＣエピタキシャル層の酸化される膜厚と形成される酸化膜の膜厚との比（酸化される膜厚／酸化膜の膜厚）が０．４５であると考えると、上記工程（Ｓ３０）で形成されるメサ構造部１１の高さＴは１．０２２５μｍ、幅Ｌは３μｍとすることができる。

次に、注入工程（Ｓ４０）を実施する。メサ構造が形成された半導体層の主面に導電性不純物を注入する工程としての当該工程（Ｓ４０）では、ドリフト層３の上部表面全体に、導電型がｎ型の導電性不純物を注入する。この結果、メサ構造部１１に隣接するドリフト層３の領域には、図５に示すように導電型がｎ型のｎ^＋領域５が形成される。このｎ^＋領域５となる注入領域の深さＤ１はたとえば０．６２２５μｍとすることができる。このようにして、図５に示すような構造を得る。なお、この導電性不純物はメサ構造部１１の上部表面にも注入されるため、メサ構造部１１の上部にも図５に示すようにｎ^＋領域５が形成される。

次に、酸化工程（Ｓ５０）を実施する。具体的には、半導体層の主面を酸化することにより、メサ構造の側面上にメサ構造の上面の酸化膜の厚みより厚い酸化膜を形成する工程としての当該工程（Ｓ５０）では、メサ構造部１１の側壁および上部表面、さらにドリフト層３においてメサ構造部１１に隣接するｎ^＋領域５の上部表面を熱酸化することにより酸化膜１４（図６参照）を形成する。熱酸化の酸化温度はたとえば９００℃以上１１００℃以下とすることができる。この結果、図６に示すような構造を得る。ここで、ＳｉＣエピタキシャル層では、メサ構造部１１の側壁における横方向の酸化速度の方が、メサ構造部１１の上部表面やｎ^＋領域５の上部表面における縦方向の酸化速度より大きくなっている。たとえば、上述した酸化速度比が５とすると、当該酸化速度には５倍の差がある。そのため、図６に示すように、メサ構造部１１の側壁を横方向に酸化することで形成されたメサ側壁部酸化膜１２の横方向の厚みは、メサ構造部１１の上部表面やｎ^＋領域５の上部表面に形成された上部表面酸化膜１３の縦方向の厚みに比べて厚くなっている。たとえば、メサ側壁部酸化膜１２の横方向の厚みが０．５μｍである場合、上記のように酸化速度比が５とすれば上部表面酸化膜１３の厚みは０．１μｍとなる。

次に、酸化膜除去工程（Ｓ６０）を実施する。具体的には、メサ構造の側面上の酸化膜を除去する工程としての当該工程（Ｓ６０）では、上記酸化膜１４をウエットエッチングなどにより除去する。この結果、図７に示すような構造を得る。図７に示すように、酸化膜１４（図６参照）を除去することにより、メサ構造部１１の幅は図４に示した当初のメサ構造部の幅Ｌより狭くなっている。

次に、２回目の注入工程（Ｓ７０）を実施する。酸化膜を除去した後のメサ構造をマスクとして用いて、半導体層の主面に導電性不純物を注入する工程としての当該工程（Ｓ７０）では、導電型がｐ型の導電性不純物をドリフト層３の上部表面全体に注入する。この結果、図８に示すような構造を得る。図８に示すように、ｐ型の導電性不純物がｎ^＋領域５より深い領域にまで注入されることにより、ｐボディ領域４が形成される。このｐボディ領域４の深さＤ２は、たとえば１．０２２５μｍとすることができる。この結果、ｐボディ領域４はｎ^＋領域５の下側にまで延在するとともに、メサ構造部１１とｎ^＋領域５との間において露出したドリフト層３の表面にも延びることになる。また、メサ構造部１１においても、導電性不純物の注入によりｐボディ領域４が形成される。

ここで、ｎ^＋領域５の間におけるｐボディ領域４の横方向の幅（チャネル幅）は、メサ構造部１１において酸化されて除去された側壁部分の厚みにより決定される。このため、ｎ^＋領域を形成するためのマスクと別のマスクをフォトリソグラフィ法などを用いて形成する場合に比べて、ｐボディ領域４の位置やサイズがずれる可能性を低減できる。さらに、上述のようにｎ^＋領域５とｐボディ領域４との形成のため、別のマスクをそれぞれフォトリソグラフィ法を用いて形成する場合より、製造工程を簡略化できる。

次に、２回目の酸化工程（Ｓ８０）を実施する。酸化膜を除去した後のメサ構造を再び酸化する工程としての当該工程（Ｓ８０）では、メサ構造部１１の側壁からの酸化および上部表面からの熱酸化を実施することで、メサ構造部１１（図７参照）を全て酸化する。熱酸化の酸化温度はたとえば９００℃以上１１００℃以下とすることができる。また、このとき、ｎ^＋領域５およびｐボディ領域４の上部表面も酸化される。このようにして、図９に示すような構造を得る。図９に示すように、形成された酸化膜２４は、メサ構造部１１（図８参照）が全て酸化されたメサ構造部酸化膜２２と、ｎ^＋領域５およびｐボディ領域４の上部表面が酸化された上部表面酸化膜２３とを含む。

次に、酸化膜除去工程（Ｓ９０）を実施する。具体的には、酸化されたメサ構造を除去する工程としての当該工程（Ｓ９０）において、上記酸化膜２４（図９参照）をウエットエッチングやドライエッチングなど任意の方法で除去する。この結果、図１０に示すような構造を得る。ここで、エッチングにより除去される酸化膜２４は、たとえば酸化されるメサ構造部１１（図８参照）の幅が２μｍであるとき、ｎ^＋領域５およびｐボディ領域４の上部表面において酸化されるＳｉＣ層の縦方向の厚みは０．２μｍである。

この後、後処理工程（Ｓ１００）を実施する。具体的には、この工程（Ｓ１００）においては、ｎ^＋領域５やｐボディ領域４上を覆うように、熱酸化によりゲート絶縁膜６（図１参照）となるべき酸化膜を熱酸化により形成する。ゲート絶縁膜６の厚みはたとえば０．０５μｍとすることができる。この結果、形成されたｎ^＋領域５の深さはたとえば０．３μｍ、ｐボディ領域４の深さはたとえば０．８μｍとなる。

この後、ｎ^＋領域５およびｐボディ領域４の一部の上の領域から上記酸化膜を部分的に除去する。そして、露出したｎ^＋領域５おおよびｐボディ領域４上にソース電極８（図１参照）を形成する。また、２つのｎ^＋領域５の間に位置するゲート絶縁膜６上にゲート電極７（図１参照）を形成する。また、基板２の裏面（ドリフト層３が形成された主表面側と反対側の表面）にドレイン電極９を形成する。このようにして、図１に示した半導体装置１を得ることができる。

なお、上述した実施の形態では、半導体層としてＳｉＣを例として説明したが、酸化速度に異方性を有する半導体層であれば本発明を適用することができる。たとえば、半導体層として窒化ケイ素（ＧａＮ）を含む半導体層を用いてもよい。

また、結晶面および結晶方向を表記する際、マイナスの数値を記載する場合、数値の上にバーを記載する表記が一般的であるが、本願の特許請求の範囲、明細書、要約書、図面においては、便宜上数値の前に「−（マイナス）」を付して表記した。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、酸化速度の異方性を有する半導体層を用いた半導体装置に有利に適用できる。

本発明による半導体装置を示す断面模式図である。図１に示した半導体装置の製造方法を説明するためのフローチャートである。図２に示した半導体装置の製造方法を説明するための断面模式図である。図２に示した半導体装置の製造方法を説明するための断面模式図である。図２に示した半導体装置の製造方法を説明するための断面模式図である。図２に示した半導体装置の製造方法を説明するための断面模式図である。図２に示した半導体装置の製造方法を説明するための断面模式図である。図２に示した半導体装置の製造方法を説明するための断面模式図である。図２に示した半導体装置の製造方法を説明するための断面模式図である。図２に示した半導体装置の製造方法を説明するための断面模式図である。

符号の説明

１半導体装置、２基板、３ドリフト層、４ｐボディ領域、５ｎ^＋領域、６ゲート絶縁膜、７ゲート電極、８ソース電極、９ドレイン電極、
１１メサ構造部、１２メサ側壁部酸化膜、１３，２３上部表面酸化膜、１４酸化膜、２２メサ構造部酸化膜、２４酸化膜。

Claims

酸化速度に異方性を有する半導体層を、相対的に酸化速度の遅い面を主面として準備する工程と、
前記半導体層の主面に、マスクとして用いるメサ構造を形成する工程と、
前記メサ構造が形成された前記半導体層の主面に導電性不純物を注入する工程と、
前記半導体層の主面を酸化することにより、前記メサ構造の側面上に前記メサ構造の上面の酸化膜の厚みより厚い酸化膜を形成する工程と、
前記メサ構造の側面上の酸化膜を除去する工程と、
前記酸化膜を除去した後の前記メサ構造をマスクとして用いて、前記半導体層の主面に導電性不純物を注入する工程とを備え、
前記メサ構造は、前記半導体層の主面をエッチングにより部分的に除去することにより形成される、半導体装置の製造方法。
前記半導体層はＳｉＣ層であり、
前記酸化膜を形成する工程の酸化温度は９００℃以上１１００℃以下である、請求項１に記載の半導体装置の製造方法。
前記半導体層の主面の法線ベクトルに対し、前記半導体層の面方位＜０００１＞が傾斜する角度であるオフ角の絶対値が１０°以下である、請求項２に記載の半導体装置の製造方法。
前記酸化膜を除去した後の前記メサ構造を再び酸化する工程と、
酸化された前記メサ構造を除去する工程とを備える、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。