JP3413298B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Microelectronics & Electronic Packaging (AREA)
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、低消費電力化を可能とした半導体記憶装置に
関する。 【０００２】 【従来の技術】図１０は、従来の半導体記憶装置として
のダイナミックＲＡＭ（以下ＤＲＡＭとする）の概略ブ
ロック図である。 【０００３】図１０を参照して、ＤＲＡＭ１は、メモリ
セルアレイ部３と、ロウデコーダ９ａ，９ｂと、コラム
デコーダ１１と、読出／書込回路１３と、アドレスバッ
ファ１５と、アドレスカウンタ１７と、スイッチ信号発
生回路１９と、／ＲＡＳ入力回路２１と、／ＣＡＳ入力
回路２３と、データ出力回路２５と、データ入力回路２
７と、／ＷＥ入力回路２９とを含む。さらに、ＤＲＡＭ
１は、アドレス入力端子群３１と、外部／ＲＡＳ信号入
力端子３３と、外部／ＣＡＳ信号入力端子３５と、デー
タ出力端子３７と、データ入力端子３９と、／ＷＥ信号
入力端子４１とを含む。 【０００４】メモリセルアレイ部３は、メモリセルアレ
イ５ａ，５ｂと、センスアンプ７とを含む。メモリセル
アレイ５ａとメモリセルアレイ５ｂとの間には、センス
アンプ７が設けられる。また、メモリセルアレイ５ａ，
５ｂのそれぞれは、１トランジスタ＋１キャパシタから
なるメモリセルを複数含み、そのメモリセルはアレイ状
に配設されている。そして、行方向にワード線がそれぞ
れのメモリセルと接続され、列方向にビット線がそれぞ
れのメモリセルと接続されている。 【０００５】／ＲＡＳ入力回路２１には、外部／ＲＡＳ
信号入力端子３３から外部／ＲＡＳ信号が入力され、そ
の出力はアドレスカウンタ１７、アドレスバッファ１５
およびスイッチ信号発生回路１９に与えられる。／ＣＡ
Ｓ入力回路２３には、外部／ＣＡＳ信号入力端子３５か
ら外部／ＣＡＳ信号が入力され、その出力はアドレスカ
ウンタ１７およびアドレスバッファ１５に与えられる。 【０００６】アドレスカウンタ１７の出力はアドレスバ
ッファ１５に与えられる。アドレスバッファ１５には、
アドレス入力端子群３１からアドレス信号Ａ０〜Ａｎも
与えられ、アドレスバッファ１５は、ロウアドレスＲＡ
をロウデコーダ９ａ，９ｂのそれぞれ、およびスイッチ
信号発生回路１９に与える。さらに、アドレスバッファ
１５は、コラムアドレスＣＡをコラムデコーダ１１に与
える。 【０００７】ロウデコーダ９ａはメモリセルアレイ５ａ
のワード線ＷＬをロウアドレスＲＡ１に応じて選択し、
ロウデコーダ９ｂはメモリセルアレイ５ｂのワード線Ｗ
ＬをロウアドレスＲＡ２に応じて選択する。コラムデコ
ーダ１１は、メモリセルアレイ５ａ，５ｂのそれぞれの
ビット線ＢＬ（対）をコラムアドレスＣＡに応じて選択
する。選択されたビット線ＢＬはＩ／Ｏ線に接続され
る。Ｉ／Ｏ線は、読出／書込回路１３に接続されてい
る。読出／書込回路１３にはデータ入力回路２７の出力
が与えられ、読出／書込回路１３の出力はデータ出力回
路２５に与えられる。データ出力回路２５およびデータ
入力回路２７には、／ＷＥ入力回路２９の出力が与えら
れる。 【０００８】／ＷＥ入力回路２９は、／ＷＥ信号入力端
子４１からライトイネーブル／ＷＥ信号が与えられる。
したがって、／ＷＥ入力回路２９は、書込のためのライ
トイネーブル／ＷＥ信号を特にデータ入力回路２７に与
え、データ入力回路２７がデータ入力端子３９から与え
られるデータを読出／書込回路１３に与える。これに対
し、／ＷＥ入力回路２９は、データ出力回路２５が読出
／書込回路１３から与えられる読出されたデータをデー
タ出力端子３７に与えるように、動作する。 【０００９】図１１は、図１０のセンスアンプの回路図
であり、図１２は、図１０のスイッチ信号発生回路の回
路図である。 【００１０】図１１を参照して、センスアンプ（ＳＡ）
７は、ＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳと
する）Ｑ５，Ｑ６，Ｑ７およびＰチャネルＭＯＳトラン
ジスタ（以下ＰＭＯＳとする）Ｑ８，Ｑ９，Ｑ１０によ
って構成される。そして、センスアンプ７は、メモリセ
ルアレイ５ａのビット線対ＢＬ１，／ＢＬ１に接続トラ
ンジスタＱ１，Ｑ２を介して接続され、メモリセルアレ
イ５ｂのビット線対ＢＬ２，／ＢＬ２に接続トランジス
タＱ３，Ｑ４を介して接続される。接続トランジスタＱ
１，Ｑ２，Ｑ３，Ｑ４は、ＮＭＯＳである。このよう
に、１組のセンスアンプに２組のビット線対が接続トラ
ンジスタを介して接続するような構成は、シェアードセ
ンスアンプ方式と呼ばれる。 【００１１】そして、このシェアードセンスアンプ方式
のセンスアンプは、近年の大容量ＤＲＡＭにおいて使用
されている。 【００１２】ところで、ビット線ＢＬ１とワード線ＷＬ
１とには１トランジスタおよび１キャパシタからなるメ
モリセルＭＣ１が接続され、ビット線ＢＬ２とワード線
ＷＬ２とにはメモリセルＭＣ２が接続されている。セン
スアンプ７は、このようなメモリセルＭＣ１，ＭＣ２に
対してデータの書込、記憶、または読出を行なう。そし
て、読出などが行なわれるためには、ビット線対ＢＬ
１，／ＢＬ１またはビット線対ＢＬ２，／ＢＬ２のいず
れかがセンスアンプ７に接続される必要がある。そのた
め、接続トランジスタＱ１，Ｑ２にはその制御電極に制
御信号φ１が与えられ、接続トランジスタＱ３，Ｑ４の
その制御電極には制御信号φ２が与えられている。 【００１３】メモリセルＭＣ１，ＭＣ２のそれぞれにデ
ータがもれなく書込まれるためには、センスアンプ７は
電源電位レベルまで増幅した信号を接続トランジスタＱ
１，Ｑ２，Ｑ３，Ｑ４を介しても電位低下を起こすこと
なくメモリセルＭＣ１，ＭＣ２まで伝える必要がある。
接続トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４は、ＭＮＯＳ
で構成されていたため、接続トランジスタに入力される
制御信号φ１，φ２は電源電位レベル以上に昇圧される
必要が生じる。 【００１４】そこで、スイッチ信号発生回路１９は、図
１２に示すように、チャージポンプ回路１０３と、チャ
ージポンプ回路１０７とを含む。さらに、スイッチ信号
発生回路１９は、インバータ１０１ａ，１０１ｂ，１０
１ｃと、発振回路１０５と、ＰＭＯＳ１０９ａ，１０９
ｂと、ＮＭＯＳ１１１ａ，１１１ｂと、ＮＡＮＤゲート
１１３とを含む。 【００１５】チャージポンプ回路１０３は、／ＲＡＳ入
力回路２１から与えられる外部／ＲＡＳによって動作す
る。チャージポンプ回路１０７は、発振回路１０５によ
って常に動作している。チャージポンプ回路１０３およ
びチャージポンプ回路１０７によって、昇圧信号φH が
発生している。昇圧信号φH はＰＭＯＳ１０９ｂを介し
て制御信号φ1 またはφ2 として出力される。 【００１６】すなわち、外部／ＲＡＳおよびロウアドレ
スＲＡの信号レベルによって、ＮＡＮＤゲート１１３は
Ｈレベルの信号を出力する。これによって、ＮＭＯＳ１
１１ａはオン状態となり、ＮＭＯＳ１１１ｂはオフ状態
となる。そして、ＮＭＯＳ１１１ａを介して接地電位で
あるＬレベルの信号がＰＭＯＳ１０９ｂの制御電極に与
えられて、ＰＭＯＳ１０９ｂはオン状態となる。したが
って、昇圧信号φH がＰＭＯＳ１０９ｂを介してＰＭＯ
Ｓ１０９ａの制御電極に与えられて、ＰＭＯＳ１０９ａ
はオフ状態となる。さらに、昇圧信号φH がＰＭＯＳ１
０９ｂを介して制御信号φ1 またはφ2 として出力され
る。 【００１７】このように、ＮＡＮＤゲート１１３に与え
られるアドレス信号ＲＡに従って、制御信号φ
1 （φ2 ）が昇圧されて発生されている。 【００１８】図１３は、図１１のセンスアンプと図１２
のスイッチ信号発生回路とで必要とされる信号のタイム
チャートであり、図１３（ａ）は外部／ＲＡＳのタイム
チャートであり、図１３（ｂ）は、発振回路から出力さ
れる信号φC のタイムチャートであり、図１３（ｃ）
は、昇圧信号φH のタイムチャートであり、図１３
（ｄ）は、ロウアドレスＲＡ１，ＲＡ２のタイムチャー
トであり、図１３（ｅ）は、接続トランジスタに与えら
れる制御信号φ1 ，φ2 のタイムチャートであり、図１
３（ｆ）は、ワード線ＷＬ１，ＷＬ２のタイムチャート
であり、図１３（ｇ）は、ビット線対ＢＬ１，／ＢＬ１
のタイムチャートであり、図１３（ｈ）は、ビット線対
ＢＬ２，／ＢＬ２のタイムチャートである。 【００１９】次に、図１３を用いて図１１および図１２
に示した回路の動作を説明する。まず、外部／ＲＡＳが
Ｈレベルの状態（スタンバイ状態）においても、発振回
路１０５は動作している。したがって、チャージポンプ
回路１０７は昇圧レベルの昇圧信号φH を発生してい
る。 【００２０】次に、外部／ＲＡＳがＬレベルに変化する
と、ロウアドレスＲＡ１（ＲＡ２）が取込まれる。たと
えば、図１３においてはロウアドレスＲＡ１がＨレベル
となっており、ワード線ＷＬ１が選択される場合が示さ
れている。そのため、ビット線対ＢＬ１，／ＢＬ１とと
ともにセンスアンプ７を共有するビット線対ＢＬ２，／
ＢＬ２がセンスアンプ７から切離される必要がある。そ
こで、制御信号φ2 はＬレベルとなっている。 【００２１】その後、ワード線ＷＬ１が選択されてＨレ
ベルとなっている。したがって、メモリセルＭＣ１のデ
ータがビット線ＢＬ１に読出され、センスアンプ７はビ
ット線ＢＬ１とビット線／ＢＬ１の電位差を増幅する。 【００２２】このように、外部／ＲＡＳがＬレベルとな
ってアクセスが行なわれる。その後、外部／ＲＡＳ信号
がＨレベルとなり、ワード線ＷＬ１はＬレベルとなる。
このとき、メモリセルＭＣ１には、センスアンプ７によ
って増幅されたデータが再び書込まれる。この動作のこ
とは、リストア動作と呼ばれる。 【００２３】次に、制御信号φ2 がＬレベルからＨレベ
ルになり、接続トランジスタはすべて待機状態となる。 【００２４】一方、近年の大容量メモリがポータブル機
器に広く使用されつつある。そして、メモリに対してア
クセスする場合の低消費電力化が図られており、特にデ
ータ保持時の低消費電力化を図ったセルフリフレッシュ
機能付のＤＲＡＭが開発されている。ここで、セルフリ
フレッシュ機能とは、外部から一定条件の入力シーケン
スが与えられると、ＤＲＡＭのチップ内部で自動的に全
メモリセルのデータが順次リフレッシュされてデータの
保持が可能となるような機能である。 【００２５】図１４は、そのようなセルフリフレッシュ
機能付のＤＲＡＭの概略ブロック図であり、図１５は、
図１４のセルフリフレッシュ信号発生回路および内部／
ＲＡＳ発生回路を示したブロック図である。 【００２６】図１４を参照して、以下図１０に示すＤＲ
ＡＭ１と異なる部分について特に説明する。図１４に示
すＤＲＡＭ１５１は、さらに、セルフリフレッシュ信号
発生回路１５３と、内部／ＲＡＳ発生回路１５５とを含
む。セルフリフレッシュ信号発生回路１５３は、外部／
ＲＡＳ信号入力端子３３から入力される外部／ＲＡＳが
入力され、さらに外部／ＣＡＳ信号入力端子３５から入
力される外部／ＣＡＳ信号も入力される。セルフリフレ
ッシュ信号発生回路１５３は、これら２つの信号に基づ
いてセルフリフレッシュ信号φSELFを／ＲＡＳ入力回路
２１および内部／ＲＡＳ発生回路１５５に与える。内部
／ＲＡＳ発生回路１５５は、与えられたセルフリフレッ
シュ信号φSELFに基づいて内部（ＩＮＴ）／ＲＡＳを発
生し、／ＲＡＳ入力回路２１に与える。 【００２７】セルフリフレッシュ信号発生回路１５３お
よび内部／ＲＡＳ発生回路１５５は、図１５に示すよう
な構成をしている。すなわち、セルフリフレッシュ信号
発生回路１５３および内部／ＲＡＳ発生回路１５５は、
ＣＢＲ（／ＣＡＳビフォア／ＲＡＳ）検出回路２０１
と、タイマー回路２０３と、発振回路２０５と、分周回
路２０７とを含む。ＣＢＲ検出回路２０１には、外部／
ＲＡＳおよび外部／ＣＡＳが入力され、その出力はタイ
マー回路２０３に与えられる。タイマー回路２０３に
は、発振回路２０５の出力である信号φC も与えられて
おり、タイマー回路２０３からセルフリフレッシュ信号
φSELFが出力される。セルフリフレッシュ信号φSELFは
分周回路２０７に与えられ、分周回路２０７は、発振回
路２０５の出力である信号φC とセルフリフレッシュ信
号φSELFに基づいて内部／ＲＡＳを出力する。 【００２８】図１６は、図１５に示すセルフリフレッシ
ュ信号発生回路および内部／ＲＡＳ発生回路の動作を説
明するための図であり、図１６（ａ）は、外部／ＲＡＳ
のタイムチャートであり、図１６（ｂ）は、外部／ＣＡ
Ｓのタイムチャートであり、図１６（ｃ）は、信号φC
のタイムチャートであり、図１６（ｄ）は、セルフリフ
レッシュ信号φSELFのタイムチャートであり、図１６
（ｅ）は、内部／ＲＡＳのタイムチャートであり、図１
６（ｆ）は、制御信号φ1 ，φ2 のタイムチャートであ
る。 【００２９】図１６を参照して、まず、セルフリフレッ
シュ時には、外部／ＲＡＳがＨレベルからＬレベルに変
化する前に、外部／ＣＡＳがＨレベルからＬレベルに変
化する。このことを、ＣＢＲ検出回路２０１が検出す
る。そして、その検出結果によって、タイマー回路２０
３が動作する。 【００３０】次に、外部／ＲＡＳがＬレベル、外部／Ｃ
ＡＳがＬレベルの期間がある一定期間以上になると、タ
イマー回路２０３がセルフリフレッシュ信号φSELFを発
生する。 【００３１】次に、セルフリフレッシュ信号φSELFが発
生されることで、分周回路２０７は、発振信号φC を分
周した一定周期毎に内部／ＲＡＳ信号を発生する。そし
て、内部のアドレスカウンタ１７によって、意図的にリ
フレッシュが行なわれる。 【００３２】このようなセルフリフレッシュ機能を有す
るＤＲＡＭ１５１においても、スイッチ信号発生回路１
９は内部／ＲＡＳがＬレベルとなることに伴って制御信
号中φ1 またはφ2 を発生し、その後リストア動作が行
なわれる。 【００３３】 【発明が解決しようとする課題】ところが、外部／ＲＡ
Ｓまたは内部／ＲＡＳがレベル変化を行なう１サイクル
に１度、制御信号φ1 （φ2 ）が発生するため、スイッ
チ信号発生回路は、接続トランジスタの制御電極を充電
するのに昇圧信号φH の電圧を消費する。この消費が補
われるために、外部／ＲＡＳ信号または内部／ＲＡＳ信
号によってチャージポンプ回路１０３が動作し、昇圧信
号φH の充電を行なっている。これによって、レベル低
下が防がれている。 【００３４】しかしながら、外部／ＲＡＳ信号または内
部／ＲＡＳのサイクル時間が長い場合には、リーク電流
によって昇圧信号φH のレベルが低下する。このレベル
低下によって、リストア動作時には、センスアンプで増
幅された信号が十分にメモリセルに書込まれない場合が
ある。これに伴って、データ記憶時間が短くなる場合も
生じる。そこで、常に動作するチャージポンプ回路が設
けられており、定期的に昇圧信号φH が昇圧されてレベ
ル低下が防がれている。 【００３５】このように、常に動作するチャージポンプ
回路が設けられているため、消費電力は大きく必要とさ
れる。 【００３６】ゆえに、この発明の目的は、スイッチ信号
発生回路での消費電力を抑えることができるような半導
体記憶装置を提供することである。 【００３７】 【００３８】 【００３９】 【００４０】 【００４１】 【課題を解決するための手段】本発明に係る半導体記憶
装置は、一方のビット線にメモリセルが接続される第１
のビット線対と、一方のビット線にメモリセルが接続さ
れる第２のビット線対と、第１のビット線対または第２
のビット線対の電位を増幅するためのセンスアンプと、
第１の制御信号または第２の制御信号を発生する制御信
号発生手段と、制御信号発生手段が発生する第１の制御
信号がその制御電極に与えられたことに応じて、第１の
ビット線対とセンスアンプとを接続するための第１の接
続トランジスタと、制御信号発生手段が発生する第２の
制御信号がその制御電極に与えられたことに応じて、第
２のビット線対と前記センスアンプとを接続するための
第２の接続トランジスタと、外部制御信号が与えられ、
それを内部に入力するための入力手段と、入力手段が入
力する外部制御信号に基づいて、第１のビット線対の一
方のビット線に接続されたメモリセルまたは第２のビッ
ト線対の一方のビット線に接続されたメモリセルのデー
タをセルフリフレッシュするためのセルフリフレッシュ
信号を発生するセルフリフレッシュ信号発生手段と、セ
ルフリフレッシュ信号発生手段が発生するセルフリフレ
ッシュ信号に基づいて、内部制御信号を発生する内部制
御信号発生手段とを備え、制御信号発生手段は、通常動
作時には、電源電位レベルよりも高い昇圧電位レベルの
第１の接続トランジスタに与えられる第１の制御信号ま
たは第２の接続トランジスタに与えられる第２の制御信
号を発生し、セルフリフレッシュ動作時には、内部制御
信号発生手段が発生する内部制御信号のレベル変化に応
じて、一定期間は電源電位レベルよりも高い昇圧電位レ
ベルの信号となるよう、また一定期間以外は電源電位レ
ベルの信号となるよう、第１の制御信号または第２の制
御信号の電位レベルを切換える切換手段を含むように構
成される。 【００４２】 【００４３】 【００４４】 【００４５】 【作用】本発明に係る半導体記憶装置は、通常時には、
常に電源電位レベルよりも高い昇圧電位レベルの第１の
制御信号または第２の制御信号を第１の接続トランジス
タまたは第２の接続トランジスタに与えるので、その時
間遅れを生じることなくアクセスでき、セルフリフレッ
シュ動作時には、内部制御信号のレベル変化に応じて、
一定期間は電源電位レベルよりも高い昇圧電位レベルの
信号となるよう、また一定期間以外は前記電源電位レベ
ルの信号となるよう、第１の制御信号または第２の制御
信号の電位レベルを切換える。 【００４６】 【実施例】図１は、本発明の半導体記憶装置としてのＤ
ＲＡＭの概略ブロック図であり、図２は、図１のスイッ
チング発生回路の回路図である。 【００４７】以下、図１０および図１２に示した従来例
と異なる部分について特に説明する。 【００４８】図１に示すＤＲＡＭ２５１は、図１０に示
す従来のＤＲＡＭ１のスイッチ信号発生回路１９の代わ
りに、スイッチ信号発生回路２５３を備える。スイッチ
信号発生回路２５３は、図２に示すような回路構成をし
ている。すなわち、スイッチ信号発生回路２５３は、昇
圧回路３０１と、遅延回路３０３と、３ＮＡＮＤゲート
３０５と、ＮＡＮＤゲート３０７ａ，３０７ｂと、イン
バータ３０９ａ，３０９ｂと、ＰＭＯＳ３１１と、ＮＭ
ＯＳ３１３とを含む。 【００４９】昇圧回路３０１は、ＰＭＯＳ３１５と、イ
ンバータ３１７ａ，３１７ｂと、キャパシタ３１９とを
含む。遅延回路３０３は、インバータ３２１ａ〜３２１
ｄを含む。 【００５０】次に、接続について説明する。外部／ＲＡ
Ｓは３ＮＡＮＤゲート３０５、遅延回路３０３のインバ
ータ３２１ａ、およびＮＡＮＤゲート３０７ａに入力さ
れる。インバータ３２１ａの出力はインバータ３２１
ｂ，３２１ｃを介して３ＮＡＮＤゲート３０５に信号Ｎ
１として入力される。さらに、インバータ３２１ａの出
力は、インバータ３２１ｂ，３２１ｃ，３２１ｄを介し
てＮＡＮＤゲート３０７ａに信号Ｎ２として入力され
る。３ＮＡＮＤゲート３０５には、ロウアドレス信号Ｒ
Ａ１が入力される。３ＮＡＮＤゲート３０５の出力はイ
ンバータ３０９ａを介して昇圧回路３０１に入力され
る。 【００５１】特に、インバータ３０９ａの出力は昇圧回
路３０１のインバータ３１７ａおよびＰＭＯＳ３１５の
制御電極に入力される。ＰＭＯＳ３１５はソース／ドレ
インの一方が電源電位Ｖｃｃに接続されている。また、
ＰＭＯＳ３１５のソース／ドレインの他方は、キャパシ
タ３１９の一方の電極に接続され、同様にＰＭＯＳ３１
１のソース／ドレインの一方に接続されている。キャパ
シタ３１９の他方の電極には、インバータ３１７ａの出
力がインバータ３１７ｂを介して与えられる。 【００５２】一方、ＮＡＮＤゲート３０７ａの出力はＮ
ＡＮＤゲート３０７ｂに入力される。ＮＡＮＤゲート３
０７ｂには、ロウアドレス信号ＲＡ２が入力されてい
る。ＮＡＮＤゲート３０７ｂの出力はインバータ３０９
ｂを介して、ＰＭＯＳ３１１およびＮＭＯＳ３１３の制
御電極に与えられる。ＮＭＯＳ３１３のソース／ドレイ
ンの一方は接地電位に接続されている。ＰＭＯＳ３１１
およびＮＭＯＳ３１３のソース／ドレインの他方のそれ
ぞれは接続されており、そこから制御信号φ1 が出力さ
れる。 【００５３】図３は、ワード線ＷＬ１が選択される場合
の図２のスイッチ信号発生回路で必要とされる信号のタ
イムチャートを示した図であり、図３（ａ）は、外部／
ＲＡＳのタイムチャートであり、図３（ｂ）は、ロウア
ドレス信号ＲＡ１，ＲＡ２のタイムチャートであり、図
３（ｃ）は、信号Ｎ１のタイムチャートであり、図３
（ｄ）は、信号Ｎ２のタイムチャートであり、図３
（ｅ）は、ノードＡのタイムチャートであり、図３
（ｆ）は、信号φX のタイムチャートであり、図３
（ｇ）は、ノードＢのタイムチャートであり、図３
（ｈ）は、制御信号φ1 のタイムチャートである。 【００５４】次に、図３および図２を参照して、ワード
線ＷＬ１が選択される場合、すなわちメモリセルＭ１が
選択される場合について説明する。 【００５５】まず、外部／ＲＡＳがＨレベルからＬレベ
ルに変化する。この信号レベルの変化によりロウアドレ
ス信号ＲＡ１がＬレベルからＨレベルとなり、ロウアド
レス信号ＲＡ２はＬレベルのままである。信号Ｎ１と信
号Ｎ２は遅延回路３０３によって外部／ＲＡＳの逆相お
よび同期の遅延信号となっている。したがって、外部／
ＲＡＳと遅延回路３０３の出力である信号Ｎ１により３
ＮＡＮＤゲート３０５はＨレベルを出力し、インバータ
３０９ａによってノードＡはＬレベルとなっている。そ
のため、ＰＭＯＳ３１５がオン状態となり、信号φX は
電源電位Ｖｃｃとなっている。 【００５６】一方、ＮＡＮＤゲート３０７ａの出力は、
遅延回路３０３の出力である信号Ｎ２と外部／ＲＡＳに
よってＨレベルである。ＮＡＮＤゲート３０７ｂは、Ｎ
ＡＮＤゲート３０７ａの出力とロウアドレス信号ＲＡ２
によってＨレベルの信号を出力する。そして、その信号
はインバータ３０９ｂによって反転され、ノードＢはＬ
レベルとなる。 【００５７】このノードＢのＬレベルの信号を受けるＰ
ＭＯＳ３１１はオン状態となり、ノードＢのＬレベルの
信号を受けるＮＭＯＳ３１３はオフ状態となる。したが
って、信号φX の電位レベルである電源電位レベルＶｃ
ｃがＰＭＯＳ３１１を介して制御信号φ1 として出力さ
れる。 【００５８】そして、外部／ＲＡＳがＬレベルの状態が
続いた後、外部／ＲＡＳがＨレベルに立上がる。これに
よって、３ＮＡＮＤゲート３０５の出力は、外部／ＲＡ
Ｓ、信号Ｎ１およびロウアドレスＲＡ１がともにＨレベ
ルの時間だけ、Ｌレベルの信号を出力する。インバータ
３０９ａの出力はその時間分だけＨレベルとなり、ノー
ドＡはＨレベルとなる。したがって、ＰＭＯＳ３１５は
オフ状態となり、キャパシタ３１９のインバータ３１７
ｂ側に接続された電極はＨレベルとなる。これによっ
て、信号φX は電源電位Ｖｃｃよりも高い昇圧電位レベ
ルにその時間分だけ昇圧される。そして、昇圧されたφ
X はＰＭＯＳ３１１を介して昇圧された制御信号φ1 と
して出力される。 【００５９】その後、遅延回路３０３の出力である信号
Ｎ１がＬレベルとなるため、ノードＡはＨレベルからＬ
レベルに戻る。したがって、信号φX は昇圧電位レベル
から電源電位レベルに戻る。 【００６０】すなわち、外部／ＲＡＳが立上がり後、一
定期間制御信号φ1 は電源電位レベルよりも高い昇圧電
位レベルに昇圧される。これにより、図１に示すセンス
アンプの接続トランジスタＱ１，Ｑ２は確実にオン状態
となり、センスアンプ７のデータがメモリセルＭＣ１に
十分に送込まれる。したがって、リストア動作が確実に
行なわれる。 【００６１】図４は、ワード線ＷＬ２が選択された場合
のスイッチング回路で必要とされる信号のタイムチャー
トであり、図４（ａ）は、外部／ＲＡＳのタイムチャー
トであり、図４（ｂ）は、ロウアドレス信号ＲＡ１，Ｒ
Ａ２のタイムチャートであり、図４（ｃ）は、ノードＡ
のタイムチャートであり、図４（ｄ）は、信号φX のタ
イムチャートであり、図４（ｅ）は、ノードＢのタイム
チャートであり、図４（ｆ）は、制御信号φ1 のタイム
チャートである。 【００６２】次に、図４および図２を参照して、ワード
線ＷＬ２が選択された場合、すなわちメモリセルＭＣ２
が選択された場合の動作について説明する。 【００６３】まず、外部／ＲＡＳがＨレベルからＬレベ
ルにレベル変化する。そして、ロウアドレス信号ＲＡ２
がＬレベルからＨレベルに変化し、ロウアドレス信号Ｒ
Ａ１はＬレベルのままである。外部／ＲＡＳが入力され
るＮＡＮＤゲート３０７ａはＨレベルの信号を出力し、
この信号とロウアドレス信号ＲＡ２を受けるＮＡＮＤゲ
ート３０７ｂの出力はＬレベルとなる。したがって、イ
ンバータ３０９ｂの出力はＨレベルとなり、ノードＢも
Ｈレベルとなる。よって、ＰＭＯＳ３１１はオフ状態と
なり、ＮＭＯＳ３１３はオン状態となる。そして、制御
信号φ1 はＮＭＯＳ３１３に接続される接地電位によっ
てＬレベルとなる。 【００６４】すなわち、メモリセルＭＣ２が選択される
場合には、メモリセルＭＣ１はセンスアンプ７より切離
される。 【００６５】このように、制御信号φ1 またはφ2 は外
部／ＲＡＳの立上がり後一定期間のみ昇圧され、相対す
る制御信号φ2 またはφ1 はＬレベルとなる。 【００６６】なお、図２には、制御信号φ1 を発生する
回路を示しているが、制御信号φ2を発生する回路は、
ロウアドレスＲＡ１とロウアドレスＲＡ２が入替えられ
た回路である。 【００６７】以上のようにして、一方のビット線対がセ
ンスアンプに接続された後は、ワード線ＷＬ１またはＷ
Ｌ２が立上がることによって、メモリセルＭＣ１または
ＭＣ２の微小電位がビット線ＢＬ１またはＢＬ２に読出
される。ビット線ＢＬ１またはＢＬ２は、初期状態で電
源電位レベルと接地電位レベルの中間電位に保たれてお
り、メモリセルＭＣ１またはＭＣ２からの電荷によって
微小振幅を得ることとなる。したがって、接続トランジ
スタＱ１またはＱ３の制御電極に入力される制御信号φ
1 またはφ2 が昇圧されていなくても、ビット線ＢＬ１
またはＢＬ２の電位変化は十分にセンスアンプ７に伝え
られる。 【００６８】一方、リストア時には、外部／ＲＡＳの立
上がり後に、リストアに必要な一定期間だけ、すなわ
ち、遅延回路３０３での遅延時間だけ、制御信号φ1 ま
たはφ 2 が昇圧されるので、センスアンプ７によって増
幅された信号は十分にメモリセルＭＣ１またはＭＣ２に
書込まれる。したがって、従来のスイッチ信号発生回路
１９で必要とされたチャージポンプ回路１０７は不要と
なる。このチャージポンプ回路１０７は、常時動作する
ものであったので、その分だけ消費電力の低減が図られ
る。 【００６９】図５は、この発明の他の実施例による半導
体記憶装置としてのＤＲＡＭの概略ブロック図である。 【００７０】以下、図１４に示す従来例と異なる部分に
ついて特に説明する。すなわち、図１４に示すスイッチ
信号発生回路１９の代わりに、この実施例のＤＲＡＭ３
５１は、スイッチ信号発生回路３５３を含む。スイッチ
信号発生回路３５３は、図６に示すような回路である。
すなわち、図６に示すスイッチ信号発生回路３５３は、
ほぼ図２に示すスイッチ信号発生回路２５３と同様であ
る。異なる部分は、図５に示すＤＲＡＭ３５１がセルフ
リフレッシュ機能を有するためにセルフリフレッシュ信
号発生回路１５３および内部／ＲＡＳ発生回路１５５を
有しており、スイッチ信号発生回路２５３がセルフリフ
レッシュ時には外部／ＲＡＳでなく内部／ＲＡＳによっ
て動作することである。 【００７１】すなわち、スイッチ信号発生回路３５３
は、図２の外部／ＲＡＳが入力される３ＮＡＮＤゲート
３０５、遅延回路３０３、およびＮＡＮＤゲート３０７
ａの代わりに、３ＮＡＮＤゲート４０１、遅延回路４０
３、およびＮＡＮＤゲート４０５を備える。３ＮＡＮＤ
ゲート４０１、遅延回路４０３およびＮＡＮＤゲート４
０５には、内部（ＩＮＴ）／ＲＡＳが入力される。 【００７２】図７は、図６に示すスイッチ信号発生回路
で示される信号のタイムチャートであり、図７（ａ）
は、外部／ＲＡＳのタイムチャートであり、図７（ｂ）
は、外部／ＣＡＳのタイムチャートであり、図７（ｃ）
は、内部／ＲＡＳのタイムチャートであり、図７（ｄ）
は、制御信号φ1 ，φ2 のタイムチャートである。 【００７３】図７を参照して、簡単に動作について説明
する。前述したように、セルフリフレッシュ動作時に
は、外部／ＲＡＳがＨレベルからＬレベルに変化する前
に、外部／ＣＡＳがＨレベルからＬレベルに変化する。
その後、一定期間外部／ＲＡＳおよび外部／ＣＡＳがＬ
レベルとなった後、セルフリフレッシュ信号発生回路１
５３からセルフリフレッシュ信号φSELFが発生し、それ
に応じて、内部／ＲＡＳがＬレベルからＨレベルとな
る。これによって、制御信号φ1 またはφ2 の電位レベ
ルが電源電位Ｖｃｃより高い昇圧電位レベルに引上げら
れる。したがって、図１から図４を用いて説明した実施
例と同様に、制御信号φ1 または制御信号φ 2 が常に昇
圧電位レベルに設定される必要がないため、その分だけ
セルフリフレッシュ時の低消費電力化を図ることができ
る。これによって、セルフリフレッシュ動作時の消費電
力に影響を受けるポータブル機器の低寿命が改善され
る。 【００７４】図８は、この発明のさらに他の実施例によ
る半導体記憶装置としてのＤＲＡＭのスイッチ信号発生
回路を示した図である。ところで、図５に示すＤＲＡＭ
３５１では、通常動作時には、外部／ＲＡＳの立上がり
後一定期間昇圧された制御信号φ1 またはφ2 がセンス
アンプ７に与えられ、セルフリフレッシュ動作時には、
内部／ＲＡＳの立上がり後一定期間昇圧された制御信号
φ1 またはφ2 がセンスアンプ７に与えられる。このよ
うな方法では、通常動作時の特にリストア動作を開始す
る場合に、外部／ＲＡＳが立上がった後一定期間の昇圧
時間を必要とするため、サイクルタイムの高速化が困難
であるという問題がある。そこで、図８に示す実施例で
は、通常動作時では常に昇圧電位レベルに昇圧された制
御信号φ1 またはφ2 を発生でき、セルフリフレッシュ
動作時には一定期間のみ昇圧された制御信号φ1 または
φ2 を発生できるスイッチ信号発生回路を示す。 【００７５】図８を参照して、スイッチ信号発生回路４
５１は、チャージポンプ回路４５３ａ，４５３ｂと、昇
圧回路４５４と、発振回路４５５と、遅延回路４５７
ａ，４５７ｂと、ＮＡＮＤゲート４５９ａ，４５９ｂ，
４５９ｃと、ＮＯＲゲート４６１と、インバータ４６３
ａ，４６３ｂと、ＰＭＯＳ４６５ａ，４６５ｂと、ＮＭ
ＯＳ４６７ａ，４６７ｂと、３ＮＡＮＤゲート４６９と
を含む。 【００７６】発振回路４５５は、ＮＯＲゲート４７１
と、インバータ４７３ａ，４７３ｂとを含む。遅延回路
４５７ａは、インバータ４７５ａ，４７５ｂ，４７５ｃ
を含む。遅延回路４５７ｂは、インバータ４７７ａ，４
７７ｂ，４７７ｃを含む。昇圧回路４５４は、インバー
タ４８１ａ，４８１ｂと、キャパシタ４８３と、ＰＭＯ
Ｓ４７９とを含む。 【００７７】次に、接続について説明する。外部／ＲＡ
Ｓとセルフリフレッシュ信号φSELFがＮＯＲゲート４６
１に入力される。ＮＯＲゲート４６１の出力はチャージ
ポンプ回路４５３ａに入力される。セルフリフレッシュ
信号φSELFは発振回路４５５のＮＯＲゲート４７１に入
力され、ＮＯＲゲート４７１にはインバータ４７３ｂの
出力も入力される。ＮＯＲゲート４７１の出力は、イン
バータ４７３ａ，４７３ｂを介して信号φC としてチャ
ージポンプ回路４５３ｂに入力される。チャージポンプ
回路４５３ａ，４５３ｂはそれぞれ信号を昇圧して昇圧
信号φH を出力する。 【００７８】一方、内部（ＩＮＴ）／ＲＡＳはＮＡＮＤ
ゲート４５９ａに入力されるとともに、遅延回路４５７
ａのインバータ４７５ａに入力される。インバータ４７
５ａの出力は、インバータ４７５ｂ，４７５ｃを介して
ＮＡＮＤゲート４５９ａに入力される。ＮＡＮＤゲート
４５９ａの出力は、ＮＡＮＤゲート４５９ｂに入力され
る。ＮＡＮＤゲート４５９ｂには、セルフリフレッシュ
信号φSELFも入力される。ＮＡＮＤゲート４５９ｂの出
力は、昇圧回路４５４のインバータ４８１ａに入力され
るとともに、ＰＭＯＳ４７９の制御電極に与えられる。
ＰＭＯＳ４７９のソース／ドレインの一方は電源電位Ｖ
ｃｃに接続され、他方はキャパシタ４８３の一方の電極
に接続される。キャパシタ４８３の他方の電極には、イ
ンバータ４８１ａの出力が、インバータ４８１ｂを介し
て与えられる。そして、キャパシタ４８３の一方の電極
から昇圧信号φH が出力される。 【００７９】昇圧信号φH は、ＰＭＯＳ４６５ａ，４６
５ｂのそれぞれのソース／ドレインの一方に与えられ
る。ＰＭＯＳ４６５ａ，４６５ｂのそれぞれのソース／
ドレインの他方は、ＮＭＯＳ４６７ａ，４６７ｂの一方
のソース／ドレインに接続されている。ＮＭＯＳ４６７
ａ，４６７ｂの他方のソース／ドレインは、接地電位に
接続されている。また、ＮＭＯＳ４６７ａのソース／ド
レインの一方はＰＭＯＳ４６５ｂの制御電極に接続さ
れ、ＮＭＯＳ４６７ｂのソース／ドレインの一方はＰＭ
ＯＳ４６５ａの制御電極に接続されている。 【００８０】また、外部／ＲＡＳが３ＮＡＮＤゲート４
６９に与えられ、さらに遅延回路４５７ｂのインバータ
４７７ａに与えられる。インバータ４７７ａの出力は、
インバータ４７７ｂ，４７７ｃを介してＮＡＮＤゲート
４５９ｃに与えられる。ＮＡＮＤゲート４５９ｃには、
セルフリフレッシュ信号φSELFも与えられる。ＮＡＮＤ
ゲート４５９ｃの出力は、３ＮＡＮＤゲート４６９に与
えられる。３ＮＡＮＤゲート４６９の他の入力には、ロ
ウアドレス信号ＲＡ２（ＲＡ１）が与えられる。そし
て、３ＮＡＮＤゲート４６９の出力は、インバータ４６
３ｂを介して、ＮＭＯＳ４６７ａの制御電極に与えら
れ、さらにインバータ４６３ａをも介してＮＭＯＳ４６
７ｂの制御電極に与えられる。そして、制御信号φ
1 （φ2 ）が出力される。 【００８１】図９は、図８に示すスイッチ信号発生回路
で示された信号のタイムチャートであり、図９（ａ）
は、外部／ＲＡＳのタイムチャートであり、図９（ｂ）
は、外部／ＣＡＳのタイムチャートであり、図９（ｃ）
は、セルフリフレッシュ信号φ SELFのタイムチャートで
あり、図９（ｄ）は、内部／ＲＡＳのタイムチャートで
あり、図９（ｅ）は、信号φC のタイムチャートであ
り、図９（ｆ）は、昇圧信号φH のタイムチャートであ
り、図９（ｇ）は、ノードＣのタイムチャートであり、
図９（ｈ）は、ノードＤのタイムチャートであり、図９
（ｉ）は、ロウアドレスＲＡ１，２のタイムチャートで
あり、図９（ｊ）は、制御信号φ1 またはφ 2 のタイム
チャートであり、図９（ｋ）は、ワード線ＷＬ１，ＷＬ
２のタイムチャートである。 【００８２】図９を参照して、動作について説明する。
通常動作時には、セルフリフレッシュ信号φSELFはＬレ
ベルである。したがって、ＮＯＲゲート４６１は外部／
ＲＡＳの信号レベルに応じてＨレベルまたはＬレベルの
信号を出力する。これに対し、発振回路４５５は、Ｈレ
ベルの信号φC を出力する。このような状態によって、
チャージポンプ回路４５３ａ，４５３ｂは、図１２に示
す従来のチャージポンプ回路１０３，１０７と同様な動
作を行なう。 【００８３】一方、ＮＡＮＤゲート４５９ｂには、Ｌレ
ベルのセルフリフレッシュ信号φSE LFが入力されている
ため、その出力はＨレベルとなる。Ｈレベルの信号が昇
圧回路４５４に入力される。そのため、ノードＣは、電
源電位ＶｃｃのＨレベルのままとなる。したがって、昇
圧回路４５４は動作をしない。 【００８４】また一方、ＮＡＮＤゲート４５９ｃにもＬ
レベルのセルフリフレッシュ信号φ SELFが入力されてお
り、その出力はＨレベルである。したがって、３ＮＡＮ
Ｄゲート４６９は、／ＲＡＳおよびロウアドレスＲＡ２
（ＲＡ１）のレベルによってその出力を決定する。すな
わち、この状態では、図１２に示すインバータ１０１ｂ
およびＮＡＮＤゲート１１３と３ＮＡＮＤゲート４６９
およびインバータ４６３ｂとの関係が等価である。 【００８５】このように、通常動作時には、図１２に示
す従来例とほぼ同様に、動作するため、昇圧信号φ
H は、常に昇圧レベルに保持される。したがって、常に
昇圧レベルの制御信号φ1 （φ2 ）が出力される。 【００８６】ところが、セルフリフレッシュ動作時に入
ると、このスイッチ信号発生回路４５１は、図６に示す
実施例と同様な働きをする。すなわち、セルフリフレッ
シュ動作時には、セルフリフレッシュ信号φSELFがＨレ
ベルとなる。したがって、ＮＯＲゲート４６１の出力は
Ｌレベルとなり、発振回路４５５のＮＯＲゲート４７１
の出力もＬレベルとなって、発振回路４５５の出力であ
る信号φC もＬレベルとなる。そこで、チャージポンプ
回路４５３ａ，４５３ｂはともに動作を停止する。そこ
で、昇圧信号φH は電源電位Ｖｃｃのレベルとなる。そ
の後、内部／ＲＡＳがＨレベルからＬレベルに変化す
る。これに伴って、ＮＡＮＤゲート４５９ａはＨレベル
の信号を出力する。このＮＡＮＤゲート４５９ａの出力
がＨレベルに保持される期間は、遅延回路４５７ａによ
る遅延時間に相当する。そして、ＮＡＮＤゲート４５９
ｂは、入力がともにＨレベルの間である間、すなわち遅
延回路４５７ａの遅延時間だけ、Ｌレベルの信号を出力
する。そこで、ＰＭＯＳ４７９は、オン状態となり、昇
圧信号φH は電源電位Ｖｃｃに保持される。 【００８７】その後、内部／ＲＡＳの立上がり後、一定
期間、ＮＡＮＤゲート４５９ａはＬレベルの信号を出力
する。したがって、ＮＡＮＤゲート４５９ｂもＨレベル
の信号をその期間出力し、キャパシタ４８３を充電す
る。そこで、キャパシタ４８３から昇圧される昇圧信号
φH が一定期間のみ発生する。これによって、制御信号
φ1 もその時間だけ昇圧されて出力される。 【００８８】このように、セルフリフレッシュ動作時以
外は、従来のように常に昇圧信号φ H を発生させ、セル
フリフレッシュ動作時には、必要な時間だけ昇圧信号φ
H を発生させるように切換える。これによって、通常動
作時には、外部／ＲＡＳがＬレベルのサイクル内にリス
トア動作が完了し、セルフリフレッシュ動作時には、内
部／ＲＡＳ信号の立上がり後にリストア動作が行なわれ
るので、通常の読出動作時のサイクルタイムの高速化を
妨げることなく、セルフリフレッシュ動作時の低消費電
力化を図ることができる。 【００８９】なお、セルフリフレッシュ動作時には、消
費電力を低減するために、リフレッシュ周期が極力長く
設定されることが好ましい。したがって、内部／ＲＡＳ
信号の立上がり後にリストア動作が行なわれても何ら高
速化に問題はない。 【００９０】 【発明の効果】以上のように、この発明によれば、第１
のビット線対とセンスアンプと接続するための第１の接
続トランジスタの制御電極に、または第２のビット線対
とセンスアンプとを接続するための第２の接続トランジ
スタの制御電極に、一定期間のみ電源電位レベルよりも
高い昇圧電位レベルの第１の制御信号または第２の制御
信号をそれぞれ与えるので、常に昇圧電位レベルに設定
された第１の制御信号または第２の制御信号を発生する
場合に比べて、低消費電力化を図ることができる。
し、特に、低消費電力化を可能とした半導体記憶装置に
関する。 【０００２】 【従来の技術】図１０は、従来の半導体記憶装置として
のダイナミックＲＡＭ（以下ＤＲＡＭとする）の概略ブ
ロック図である。 【０００３】図１０を参照して、ＤＲＡＭ１は、メモリ
セルアレイ部３と、ロウデコーダ９ａ，９ｂと、コラム
デコーダ１１と、読出／書込回路１３と、アドレスバッ
ファ１５と、アドレスカウンタ１７と、スイッチ信号発
生回路１９と、／ＲＡＳ入力回路２１と、／ＣＡＳ入力
回路２３と、データ出力回路２５と、データ入力回路２
７と、／ＷＥ入力回路２９とを含む。さらに、ＤＲＡＭ
１は、アドレス入力端子群３１と、外部／ＲＡＳ信号入
力端子３３と、外部／ＣＡＳ信号入力端子３５と、デー
タ出力端子３７と、データ入力端子３９と、／ＷＥ信号
入力端子４１とを含む。 【０００４】メモリセルアレイ部３は、メモリセルアレ
イ５ａ，５ｂと、センスアンプ７とを含む。メモリセル
アレイ５ａとメモリセルアレイ５ｂとの間には、センス
アンプ７が設けられる。また、メモリセルアレイ５ａ，
５ｂのそれぞれは、１トランジスタ＋１キャパシタから
なるメモリセルを複数含み、そのメモリセルはアレイ状
に配設されている。そして、行方向にワード線がそれぞ
れのメモリセルと接続され、列方向にビット線がそれぞ
れのメモリセルと接続されている。 【０００５】／ＲＡＳ入力回路２１には、外部／ＲＡＳ
信号入力端子３３から外部／ＲＡＳ信号が入力され、そ
の出力はアドレスカウンタ１７、アドレスバッファ１５
およびスイッチ信号発生回路１９に与えられる。／ＣＡ
Ｓ入力回路２３には、外部／ＣＡＳ信号入力端子３５か
ら外部／ＣＡＳ信号が入力され、その出力はアドレスカ
ウンタ１７およびアドレスバッファ１５に与えられる。 【０００６】アドレスカウンタ１７の出力はアドレスバ
ッファ１５に与えられる。アドレスバッファ１５には、
アドレス入力端子群３１からアドレス信号Ａ０〜Ａｎも
与えられ、アドレスバッファ１５は、ロウアドレスＲＡ
をロウデコーダ９ａ，９ｂのそれぞれ、およびスイッチ
信号発生回路１９に与える。さらに、アドレスバッファ
１５は、コラムアドレスＣＡをコラムデコーダ１１に与
える。 【０００７】ロウデコーダ９ａはメモリセルアレイ５ａ
のワード線ＷＬをロウアドレスＲＡ１に応じて選択し、
ロウデコーダ９ｂはメモリセルアレイ５ｂのワード線Ｗ
ＬをロウアドレスＲＡ２に応じて選択する。コラムデコ
ーダ１１は、メモリセルアレイ５ａ，５ｂのそれぞれの
ビット線ＢＬ（対）をコラムアドレスＣＡに応じて選択
する。選択されたビット線ＢＬはＩ／Ｏ線に接続され
る。Ｉ／Ｏ線は、読出／書込回路１３に接続されてい
る。読出／書込回路１３にはデータ入力回路２７の出力
が与えられ、読出／書込回路１３の出力はデータ出力回
路２５に与えられる。データ出力回路２５およびデータ
入力回路２７には、／ＷＥ入力回路２９の出力が与えら
れる。 【０００８】／ＷＥ入力回路２９は、／ＷＥ信号入力端
子４１からライトイネーブル／ＷＥ信号が与えられる。
したがって、／ＷＥ入力回路２９は、書込のためのライ
トイネーブル／ＷＥ信号を特にデータ入力回路２７に与
え、データ入力回路２７がデータ入力端子３９から与え
られるデータを読出／書込回路１３に与える。これに対
し、／ＷＥ入力回路２９は、データ出力回路２５が読出
／書込回路１３から与えられる読出されたデータをデー
タ出力端子３７に与えるように、動作する。 【０００９】図１１は、図１０のセンスアンプの回路図
であり、図１２は、図１０のスイッチ信号発生回路の回
路図である。 【００１０】図１１を参照して、センスアンプ（ＳＡ）
７は、ＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳと
する）Ｑ５，Ｑ６，Ｑ７およびＰチャネルＭＯＳトラン
ジスタ（以下ＰＭＯＳとする）Ｑ８，Ｑ９，Ｑ１０によ
って構成される。そして、センスアンプ７は、メモリセ
ルアレイ５ａのビット線対ＢＬ１，／ＢＬ１に接続トラ
ンジスタＱ１，Ｑ２を介して接続され、メモリセルアレ
イ５ｂのビット線対ＢＬ２，／ＢＬ２に接続トランジス
タＱ３，Ｑ４を介して接続される。接続トランジスタＱ
１，Ｑ２，Ｑ３，Ｑ４は、ＮＭＯＳである。このよう
に、１組のセンスアンプに２組のビット線対が接続トラ
ンジスタを介して接続するような構成は、シェアードセ
ンスアンプ方式と呼ばれる。 【００１１】そして、このシェアードセンスアンプ方式
のセンスアンプは、近年の大容量ＤＲＡＭにおいて使用
されている。 【００１２】ところで、ビット線ＢＬ１とワード線ＷＬ
１とには１トランジスタおよび１キャパシタからなるメ
モリセルＭＣ１が接続され、ビット線ＢＬ２とワード線
ＷＬ２とにはメモリセルＭＣ２が接続されている。セン
スアンプ７は、このようなメモリセルＭＣ１，ＭＣ２に
対してデータの書込、記憶、または読出を行なう。そし
て、読出などが行なわれるためには、ビット線対ＢＬ
１，／ＢＬ１またはビット線対ＢＬ２，／ＢＬ２のいず
れかがセンスアンプ７に接続される必要がある。そのた
め、接続トランジスタＱ１，Ｑ２にはその制御電極に制
御信号φ１が与えられ、接続トランジスタＱ３，Ｑ４の
その制御電極には制御信号φ２が与えられている。 【００１３】メモリセルＭＣ１，ＭＣ２のそれぞれにデ
ータがもれなく書込まれるためには、センスアンプ７は
電源電位レベルまで増幅した信号を接続トランジスタＱ
１，Ｑ２，Ｑ３，Ｑ４を介しても電位低下を起こすこと
なくメモリセルＭＣ１，ＭＣ２まで伝える必要がある。
接続トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４は、ＭＮＯＳ
で構成されていたため、接続トランジスタに入力される
制御信号φ１，φ２は電源電位レベル以上に昇圧される
必要が生じる。 【００１４】そこで、スイッチ信号発生回路１９は、図
１２に示すように、チャージポンプ回路１０３と、チャ
ージポンプ回路１０７とを含む。さらに、スイッチ信号
発生回路１９は、インバータ１０１ａ，１０１ｂ，１０
１ｃと、発振回路１０５と、ＰＭＯＳ１０９ａ，１０９
ｂと、ＮＭＯＳ１１１ａ，１１１ｂと、ＮＡＮＤゲート
１１３とを含む。 【００１５】チャージポンプ回路１０３は、／ＲＡＳ入
力回路２１から与えられる外部／ＲＡＳによって動作す
る。チャージポンプ回路１０７は、発振回路１０５によ
って常に動作している。チャージポンプ回路１０３およ
びチャージポンプ回路１０７によって、昇圧信号φH が
発生している。昇圧信号φH はＰＭＯＳ１０９ｂを介し
て制御信号φ1 またはφ2 として出力される。 【００１６】すなわち、外部／ＲＡＳおよびロウアドレ
スＲＡの信号レベルによって、ＮＡＮＤゲート１１３は
Ｈレベルの信号を出力する。これによって、ＮＭＯＳ１
１１ａはオン状態となり、ＮＭＯＳ１１１ｂはオフ状態
となる。そして、ＮＭＯＳ１１１ａを介して接地電位で
あるＬレベルの信号がＰＭＯＳ１０９ｂの制御電極に与
えられて、ＰＭＯＳ１０９ｂはオン状態となる。したが
って、昇圧信号φH がＰＭＯＳ１０９ｂを介してＰＭＯ
Ｓ１０９ａの制御電極に与えられて、ＰＭＯＳ１０９ａ
はオフ状態となる。さらに、昇圧信号φH がＰＭＯＳ１
０９ｂを介して制御信号φ1 またはφ2 として出力され
る。 【００１７】このように、ＮＡＮＤゲート１１３に与え
られるアドレス信号ＲＡに従って、制御信号φ
1 （φ2 ）が昇圧されて発生されている。 【００１８】図１３は、図１１のセンスアンプと図１２
のスイッチ信号発生回路とで必要とされる信号のタイム
チャートであり、図１３（ａ）は外部／ＲＡＳのタイム
チャートであり、図１３（ｂ）は、発振回路から出力さ
れる信号φC のタイムチャートであり、図１３（ｃ）
は、昇圧信号φH のタイムチャートであり、図１３
（ｄ）は、ロウアドレスＲＡ１，ＲＡ２のタイムチャー
トであり、図１３（ｅ）は、接続トランジスタに与えら
れる制御信号φ1 ，φ2 のタイムチャートであり、図１
３（ｆ）は、ワード線ＷＬ１，ＷＬ２のタイムチャート
であり、図１３（ｇ）は、ビット線対ＢＬ１，／ＢＬ１
のタイムチャートであり、図１３（ｈ）は、ビット線対
ＢＬ２，／ＢＬ２のタイムチャートである。 【００１９】次に、図１３を用いて図１１および図１２
に示した回路の動作を説明する。まず、外部／ＲＡＳが
Ｈレベルの状態（スタンバイ状態）においても、発振回
路１０５は動作している。したがって、チャージポンプ
回路１０７は昇圧レベルの昇圧信号φH を発生してい
る。 【００２０】次に、外部／ＲＡＳがＬレベルに変化する
と、ロウアドレスＲＡ１（ＲＡ２）が取込まれる。たと
えば、図１３においてはロウアドレスＲＡ１がＨレベル
となっており、ワード線ＷＬ１が選択される場合が示さ
れている。そのため、ビット線対ＢＬ１，／ＢＬ１とと
ともにセンスアンプ７を共有するビット線対ＢＬ２，／
ＢＬ２がセンスアンプ７から切離される必要がある。そ
こで、制御信号φ2 はＬレベルとなっている。 【００２１】その後、ワード線ＷＬ１が選択されてＨレ
ベルとなっている。したがって、メモリセルＭＣ１のデ
ータがビット線ＢＬ１に読出され、センスアンプ７はビ
ット線ＢＬ１とビット線／ＢＬ１の電位差を増幅する。 【００２２】このように、外部／ＲＡＳがＬレベルとな
ってアクセスが行なわれる。その後、外部／ＲＡＳ信号
がＨレベルとなり、ワード線ＷＬ１はＬレベルとなる。
このとき、メモリセルＭＣ１には、センスアンプ７によ
って増幅されたデータが再び書込まれる。この動作のこ
とは、リストア動作と呼ばれる。 【００２３】次に、制御信号φ2 がＬレベルからＨレベ
ルになり、接続トランジスタはすべて待機状態となる。 【００２４】一方、近年の大容量メモリがポータブル機
器に広く使用されつつある。そして、メモリに対してア
クセスする場合の低消費電力化が図られており、特にデ
ータ保持時の低消費電力化を図ったセルフリフレッシュ
機能付のＤＲＡＭが開発されている。ここで、セルフリ
フレッシュ機能とは、外部から一定条件の入力シーケン
スが与えられると、ＤＲＡＭのチップ内部で自動的に全
メモリセルのデータが順次リフレッシュされてデータの
保持が可能となるような機能である。 【００２５】図１４は、そのようなセルフリフレッシュ
機能付のＤＲＡＭの概略ブロック図であり、図１５は、
図１４のセルフリフレッシュ信号発生回路および内部／
ＲＡＳ発生回路を示したブロック図である。 【００２６】図１４を参照して、以下図１０に示すＤＲ
ＡＭ１と異なる部分について特に説明する。図１４に示
すＤＲＡＭ１５１は、さらに、セルフリフレッシュ信号
発生回路１５３と、内部／ＲＡＳ発生回路１５５とを含
む。セルフリフレッシュ信号発生回路１５３は、外部／
ＲＡＳ信号入力端子３３から入力される外部／ＲＡＳが
入力され、さらに外部／ＣＡＳ信号入力端子３５から入
力される外部／ＣＡＳ信号も入力される。セルフリフレ
ッシュ信号発生回路１５３は、これら２つの信号に基づ
いてセルフリフレッシュ信号φSELFを／ＲＡＳ入力回路
２１および内部／ＲＡＳ発生回路１５５に与える。内部
／ＲＡＳ発生回路１５５は、与えられたセルフリフレッ
シュ信号φSELFに基づいて内部（ＩＮＴ）／ＲＡＳを発
生し、／ＲＡＳ入力回路２１に与える。 【００２７】セルフリフレッシュ信号発生回路１５３お
よび内部／ＲＡＳ発生回路１５５は、図１５に示すよう
な構成をしている。すなわち、セルフリフレッシュ信号
発生回路１５３および内部／ＲＡＳ発生回路１５５は、
ＣＢＲ（／ＣＡＳビフォア／ＲＡＳ）検出回路２０１
と、タイマー回路２０３と、発振回路２０５と、分周回
路２０７とを含む。ＣＢＲ検出回路２０１には、外部／
ＲＡＳおよび外部／ＣＡＳが入力され、その出力はタイ
マー回路２０３に与えられる。タイマー回路２０３に
は、発振回路２０５の出力である信号φC も与えられて
おり、タイマー回路２０３からセルフリフレッシュ信号
φSELFが出力される。セルフリフレッシュ信号φSELFは
分周回路２０７に与えられ、分周回路２０７は、発振回
路２０５の出力である信号φC とセルフリフレッシュ信
号φSELFに基づいて内部／ＲＡＳを出力する。 【００２８】図１６は、図１５に示すセルフリフレッシ
ュ信号発生回路および内部／ＲＡＳ発生回路の動作を説
明するための図であり、図１６（ａ）は、外部／ＲＡＳ
のタイムチャートであり、図１６（ｂ）は、外部／ＣＡ
Ｓのタイムチャートであり、図１６（ｃ）は、信号φC
のタイムチャートであり、図１６（ｄ）は、セルフリフ
レッシュ信号φSELFのタイムチャートであり、図１６
（ｅ）は、内部／ＲＡＳのタイムチャートであり、図１
６（ｆ）は、制御信号φ1 ，φ2 のタイムチャートであ
る。 【００２９】図１６を参照して、まず、セルフリフレッ
シュ時には、外部／ＲＡＳがＨレベルからＬレベルに変
化する前に、外部／ＣＡＳがＨレベルからＬレベルに変
化する。このことを、ＣＢＲ検出回路２０１が検出す
る。そして、その検出結果によって、タイマー回路２０
３が動作する。 【００３０】次に、外部／ＲＡＳがＬレベル、外部／Ｃ
ＡＳがＬレベルの期間がある一定期間以上になると、タ
イマー回路２０３がセルフリフレッシュ信号φSELFを発
生する。 【００３１】次に、セルフリフレッシュ信号φSELFが発
生されることで、分周回路２０７は、発振信号φC を分
周した一定周期毎に内部／ＲＡＳ信号を発生する。そし
て、内部のアドレスカウンタ１７によって、意図的にリ
フレッシュが行なわれる。 【００３２】このようなセルフリフレッシュ機能を有す
るＤＲＡＭ１５１においても、スイッチ信号発生回路１
９は内部／ＲＡＳがＬレベルとなることに伴って制御信
号中φ1 またはφ2 を発生し、その後リストア動作が行
なわれる。 【００３３】 【発明が解決しようとする課題】ところが、外部／ＲＡ
Ｓまたは内部／ＲＡＳがレベル変化を行なう１サイクル
に１度、制御信号φ1 （φ2 ）が発生するため、スイッ
チ信号発生回路は、接続トランジスタの制御電極を充電
するのに昇圧信号φH の電圧を消費する。この消費が補
われるために、外部／ＲＡＳ信号または内部／ＲＡＳ信
号によってチャージポンプ回路１０３が動作し、昇圧信
号φH の充電を行なっている。これによって、レベル低
下が防がれている。 【００３４】しかしながら、外部／ＲＡＳ信号または内
部／ＲＡＳのサイクル時間が長い場合には、リーク電流
によって昇圧信号φH のレベルが低下する。このレベル
低下によって、リストア動作時には、センスアンプで増
幅された信号が十分にメモリセルに書込まれない場合が
ある。これに伴って、データ記憶時間が短くなる場合も
生じる。そこで、常に動作するチャージポンプ回路が設
けられており、定期的に昇圧信号φH が昇圧されてレベ
ル低下が防がれている。 【００３５】このように、常に動作するチャージポンプ
回路が設けられているため、消費電力は大きく必要とさ
れる。 【００３６】ゆえに、この発明の目的は、スイッチ信号
発生回路での消費電力を抑えることができるような半導
体記憶装置を提供することである。 【００３７】 【００３８】 【００３９】 【００４０】 【００４１】 【課題を解決するための手段】本発明に係る半導体記憶
装置は、一方のビット線にメモリセルが接続される第１
のビット線対と、一方のビット線にメモリセルが接続さ
れる第２のビット線対と、第１のビット線対または第２
のビット線対の電位を増幅するためのセンスアンプと、
第１の制御信号または第２の制御信号を発生する制御信
号発生手段と、制御信号発生手段が発生する第１の制御
信号がその制御電極に与えられたことに応じて、第１の
ビット線対とセンスアンプとを接続するための第１の接
続トランジスタと、制御信号発生手段が発生する第２の
制御信号がその制御電極に与えられたことに応じて、第
２のビット線対と前記センスアンプとを接続するための
第２の接続トランジスタと、外部制御信号が与えられ、
それを内部に入力するための入力手段と、入力手段が入
力する外部制御信号に基づいて、第１のビット線対の一
方のビット線に接続されたメモリセルまたは第２のビッ
ト線対の一方のビット線に接続されたメモリセルのデー
タをセルフリフレッシュするためのセルフリフレッシュ
信号を発生するセルフリフレッシュ信号発生手段と、セ
ルフリフレッシュ信号発生手段が発生するセルフリフレ
ッシュ信号に基づいて、内部制御信号を発生する内部制
御信号発生手段とを備え、制御信号発生手段は、通常動
作時には、電源電位レベルよりも高い昇圧電位レベルの
第１の接続トランジスタに与えられる第１の制御信号ま
たは第２の接続トランジスタに与えられる第２の制御信
号を発生し、セルフリフレッシュ動作時には、内部制御
信号発生手段が発生する内部制御信号のレベル変化に応
じて、一定期間は電源電位レベルよりも高い昇圧電位レ
ベルの信号となるよう、また一定期間以外は電源電位レ
ベルの信号となるよう、第１の制御信号または第２の制
御信号の電位レベルを切換える切換手段を含むように構
成される。 【００４２】 【００４３】 【００４４】 【００４５】 【作用】本発明に係る半導体記憶装置は、通常時には、
常に電源電位レベルよりも高い昇圧電位レベルの第１の
制御信号または第２の制御信号を第１の接続トランジス
タまたは第２の接続トランジスタに与えるので、その時
間遅れを生じることなくアクセスでき、セルフリフレッ
シュ動作時には、内部制御信号のレベル変化に応じて、
一定期間は電源電位レベルよりも高い昇圧電位レベルの
信号となるよう、また一定期間以外は前記電源電位レベ
ルの信号となるよう、第１の制御信号または第２の制御
信号の電位レベルを切換える。 【００４６】 【実施例】図１は、本発明の半導体記憶装置としてのＤ
ＲＡＭの概略ブロック図であり、図２は、図１のスイッ
チング発生回路の回路図である。 【００４７】以下、図１０および図１２に示した従来例
と異なる部分について特に説明する。 【００４８】図１に示すＤＲＡＭ２５１は、図１０に示
す従来のＤＲＡＭ１のスイッチ信号発生回路１９の代わ
りに、スイッチ信号発生回路２５３を備える。スイッチ
信号発生回路２５３は、図２に示すような回路構成をし
ている。すなわち、スイッチ信号発生回路２５３は、昇
圧回路３０１と、遅延回路３０３と、３ＮＡＮＤゲート
３０５と、ＮＡＮＤゲート３０７ａ，３０７ｂと、イン
バータ３０９ａ，３０９ｂと、ＰＭＯＳ３１１と、ＮＭ
ＯＳ３１３とを含む。 【００４９】昇圧回路３０１は、ＰＭＯＳ３１５と、イ
ンバータ３１７ａ，３１７ｂと、キャパシタ３１９とを
含む。遅延回路３０３は、インバータ３２１ａ〜３２１
ｄを含む。 【００５０】次に、接続について説明する。外部／ＲＡ
Ｓは３ＮＡＮＤゲート３０５、遅延回路３０３のインバ
ータ３２１ａ、およびＮＡＮＤゲート３０７ａに入力さ
れる。インバータ３２１ａの出力はインバータ３２１
ｂ，３２１ｃを介して３ＮＡＮＤゲート３０５に信号Ｎ
１として入力される。さらに、インバータ３２１ａの出
力は、インバータ３２１ｂ，３２１ｃ，３２１ｄを介し
てＮＡＮＤゲート３０７ａに信号Ｎ２として入力され
る。３ＮＡＮＤゲート３０５には、ロウアドレス信号Ｒ
Ａ１が入力される。３ＮＡＮＤゲート３０５の出力はイ
ンバータ３０９ａを介して昇圧回路３０１に入力され
る。 【００５１】特に、インバータ３０９ａの出力は昇圧回
路３０１のインバータ３１７ａおよびＰＭＯＳ３１５の
制御電極に入力される。ＰＭＯＳ３１５はソース／ドレ
インの一方が電源電位Ｖｃｃに接続されている。また、
ＰＭＯＳ３１５のソース／ドレインの他方は、キャパシ
タ３１９の一方の電極に接続され、同様にＰＭＯＳ３１
１のソース／ドレインの一方に接続されている。キャパ
シタ３１９の他方の電極には、インバータ３１７ａの出
力がインバータ３１７ｂを介して与えられる。 【００５２】一方、ＮＡＮＤゲート３０７ａの出力はＮ
ＡＮＤゲート３０７ｂに入力される。ＮＡＮＤゲート３
０７ｂには、ロウアドレス信号ＲＡ２が入力されてい
る。ＮＡＮＤゲート３０７ｂの出力はインバータ３０９
ｂを介して、ＰＭＯＳ３１１およびＮＭＯＳ３１３の制
御電極に与えられる。ＮＭＯＳ３１３のソース／ドレイ
ンの一方は接地電位に接続されている。ＰＭＯＳ３１１
およびＮＭＯＳ３１３のソース／ドレインの他方のそれ
ぞれは接続されており、そこから制御信号φ1 が出力さ
れる。 【００５３】図３は、ワード線ＷＬ１が選択される場合
の図２のスイッチ信号発生回路で必要とされる信号のタ
イムチャートを示した図であり、図３（ａ）は、外部／
ＲＡＳのタイムチャートであり、図３（ｂ）は、ロウア
ドレス信号ＲＡ１，ＲＡ２のタイムチャートであり、図
３（ｃ）は、信号Ｎ１のタイムチャートであり、図３
（ｄ）は、信号Ｎ２のタイムチャートであり、図３
（ｅ）は、ノードＡのタイムチャートであり、図３
（ｆ）は、信号φX のタイムチャートであり、図３
（ｇ）は、ノードＢのタイムチャートであり、図３
（ｈ）は、制御信号φ1 のタイムチャートである。 【００５４】次に、図３および図２を参照して、ワード
線ＷＬ１が選択される場合、すなわちメモリセルＭ１が
選択される場合について説明する。 【００５５】まず、外部／ＲＡＳがＨレベルからＬレベ
ルに変化する。この信号レベルの変化によりロウアドレ
ス信号ＲＡ１がＬレベルからＨレベルとなり、ロウアド
レス信号ＲＡ２はＬレベルのままである。信号Ｎ１と信
号Ｎ２は遅延回路３０３によって外部／ＲＡＳの逆相お
よび同期の遅延信号となっている。したがって、外部／
ＲＡＳと遅延回路３０３の出力である信号Ｎ１により３
ＮＡＮＤゲート３０５はＨレベルを出力し、インバータ
３０９ａによってノードＡはＬレベルとなっている。そ
のため、ＰＭＯＳ３１５がオン状態となり、信号φX は
電源電位Ｖｃｃとなっている。 【００５６】一方、ＮＡＮＤゲート３０７ａの出力は、
遅延回路３０３の出力である信号Ｎ２と外部／ＲＡＳに
よってＨレベルである。ＮＡＮＤゲート３０７ｂは、Ｎ
ＡＮＤゲート３０７ａの出力とロウアドレス信号ＲＡ２
によってＨレベルの信号を出力する。そして、その信号
はインバータ３０９ｂによって反転され、ノードＢはＬ
レベルとなる。 【００５７】このノードＢのＬレベルの信号を受けるＰ
ＭＯＳ３１１はオン状態となり、ノードＢのＬレベルの
信号を受けるＮＭＯＳ３１３はオフ状態となる。したが
って、信号φX の電位レベルである電源電位レベルＶｃ
ｃがＰＭＯＳ３１１を介して制御信号φ1 として出力さ
れる。 【００５８】そして、外部／ＲＡＳがＬレベルの状態が
続いた後、外部／ＲＡＳがＨレベルに立上がる。これに
よって、３ＮＡＮＤゲート３０５の出力は、外部／ＲＡ
Ｓ、信号Ｎ１およびロウアドレスＲＡ１がともにＨレベ
ルの時間だけ、Ｌレベルの信号を出力する。インバータ
３０９ａの出力はその時間分だけＨレベルとなり、ノー
ドＡはＨレベルとなる。したがって、ＰＭＯＳ３１５は
オフ状態となり、キャパシタ３１９のインバータ３１７
ｂ側に接続された電極はＨレベルとなる。これによっ
て、信号φX は電源電位Ｖｃｃよりも高い昇圧電位レベ
ルにその時間分だけ昇圧される。そして、昇圧されたφ
X はＰＭＯＳ３１１を介して昇圧された制御信号φ1 と
して出力される。 【００５９】その後、遅延回路３０３の出力である信号
Ｎ１がＬレベルとなるため、ノードＡはＨレベルからＬ
レベルに戻る。したがって、信号φX は昇圧電位レベル
から電源電位レベルに戻る。 【００６０】すなわち、外部／ＲＡＳが立上がり後、一
定期間制御信号φ1 は電源電位レベルよりも高い昇圧電
位レベルに昇圧される。これにより、図１に示すセンス
アンプの接続トランジスタＱ１，Ｑ２は確実にオン状態
となり、センスアンプ７のデータがメモリセルＭＣ１に
十分に送込まれる。したがって、リストア動作が確実に
行なわれる。 【００６１】図４は、ワード線ＷＬ２が選択された場合
のスイッチング回路で必要とされる信号のタイムチャー
トであり、図４（ａ）は、外部／ＲＡＳのタイムチャー
トであり、図４（ｂ）は、ロウアドレス信号ＲＡ１，Ｒ
Ａ２のタイムチャートであり、図４（ｃ）は、ノードＡ
のタイムチャートであり、図４（ｄ）は、信号φX のタ
イムチャートであり、図４（ｅ）は、ノードＢのタイム
チャートであり、図４（ｆ）は、制御信号φ1 のタイム
チャートである。 【００６２】次に、図４および図２を参照して、ワード
線ＷＬ２が選択された場合、すなわちメモリセルＭＣ２
が選択された場合の動作について説明する。 【００６３】まず、外部／ＲＡＳがＨレベルからＬレベ
ルにレベル変化する。そして、ロウアドレス信号ＲＡ２
がＬレベルからＨレベルに変化し、ロウアドレス信号Ｒ
Ａ１はＬレベルのままである。外部／ＲＡＳが入力され
るＮＡＮＤゲート３０７ａはＨレベルの信号を出力し、
この信号とロウアドレス信号ＲＡ２を受けるＮＡＮＤゲ
ート３０７ｂの出力はＬレベルとなる。したがって、イ
ンバータ３０９ｂの出力はＨレベルとなり、ノードＢも
Ｈレベルとなる。よって、ＰＭＯＳ３１１はオフ状態と
なり、ＮＭＯＳ３１３はオン状態となる。そして、制御
信号φ1 はＮＭＯＳ３１３に接続される接地電位によっ
てＬレベルとなる。 【００６４】すなわち、メモリセルＭＣ２が選択される
場合には、メモリセルＭＣ１はセンスアンプ７より切離
される。 【００６５】このように、制御信号φ1 またはφ2 は外
部／ＲＡＳの立上がり後一定期間のみ昇圧され、相対す
る制御信号φ2 またはφ1 はＬレベルとなる。 【００６６】なお、図２には、制御信号φ1 を発生する
回路を示しているが、制御信号φ2を発生する回路は、
ロウアドレスＲＡ１とロウアドレスＲＡ２が入替えられ
た回路である。 【００６７】以上のようにして、一方のビット線対がセ
ンスアンプに接続された後は、ワード線ＷＬ１またはＷ
Ｌ２が立上がることによって、メモリセルＭＣ１または
ＭＣ２の微小電位がビット線ＢＬ１またはＢＬ２に読出
される。ビット線ＢＬ１またはＢＬ２は、初期状態で電
源電位レベルと接地電位レベルの中間電位に保たれてお
り、メモリセルＭＣ１またはＭＣ２からの電荷によって
微小振幅を得ることとなる。したがって、接続トランジ
スタＱ１またはＱ３の制御電極に入力される制御信号φ
1 またはφ2 が昇圧されていなくても、ビット線ＢＬ１
またはＢＬ２の電位変化は十分にセンスアンプ７に伝え
られる。 【００６８】一方、リストア時には、外部／ＲＡＳの立
上がり後に、リストアに必要な一定期間だけ、すなわ
ち、遅延回路３０３での遅延時間だけ、制御信号φ1 ま
たはφ 2 が昇圧されるので、センスアンプ７によって増
幅された信号は十分にメモリセルＭＣ１またはＭＣ２に
書込まれる。したがって、従来のスイッチ信号発生回路
１９で必要とされたチャージポンプ回路１０７は不要と
なる。このチャージポンプ回路１０７は、常時動作する
ものであったので、その分だけ消費電力の低減が図られ
る。 【００６９】図５は、この発明の他の実施例による半導
体記憶装置としてのＤＲＡＭの概略ブロック図である。 【００７０】以下、図１４に示す従来例と異なる部分に
ついて特に説明する。すなわち、図１４に示すスイッチ
信号発生回路１９の代わりに、この実施例のＤＲＡＭ３
５１は、スイッチ信号発生回路３５３を含む。スイッチ
信号発生回路３５３は、図６に示すような回路である。
すなわち、図６に示すスイッチ信号発生回路３５３は、
ほぼ図２に示すスイッチ信号発生回路２５３と同様であ
る。異なる部分は、図５に示すＤＲＡＭ３５１がセルフ
リフレッシュ機能を有するためにセルフリフレッシュ信
号発生回路１５３および内部／ＲＡＳ発生回路１５５を
有しており、スイッチ信号発生回路２５３がセルフリフ
レッシュ時には外部／ＲＡＳでなく内部／ＲＡＳによっ
て動作することである。 【００７１】すなわち、スイッチ信号発生回路３５３
は、図２の外部／ＲＡＳが入力される３ＮＡＮＤゲート
３０５、遅延回路３０３、およびＮＡＮＤゲート３０７
ａの代わりに、３ＮＡＮＤゲート４０１、遅延回路４０
３、およびＮＡＮＤゲート４０５を備える。３ＮＡＮＤ
ゲート４０１、遅延回路４０３およびＮＡＮＤゲート４
０５には、内部（ＩＮＴ）／ＲＡＳが入力される。 【００７２】図７は、図６に示すスイッチ信号発生回路
で示される信号のタイムチャートであり、図７（ａ）
は、外部／ＲＡＳのタイムチャートであり、図７（ｂ）
は、外部／ＣＡＳのタイムチャートであり、図７（ｃ）
は、内部／ＲＡＳのタイムチャートであり、図７（ｄ）
は、制御信号φ1 ，φ2 のタイムチャートである。 【００７３】図７を参照して、簡単に動作について説明
する。前述したように、セルフリフレッシュ動作時に
は、外部／ＲＡＳがＨレベルからＬレベルに変化する前
に、外部／ＣＡＳがＨレベルからＬレベルに変化する。
その後、一定期間外部／ＲＡＳおよび外部／ＣＡＳがＬ
レベルとなった後、セルフリフレッシュ信号発生回路１
５３からセルフリフレッシュ信号φSELFが発生し、それ
に応じて、内部／ＲＡＳがＬレベルからＨレベルとな
る。これによって、制御信号φ1 またはφ2 の電位レベ
ルが電源電位Ｖｃｃより高い昇圧電位レベルに引上げら
れる。したがって、図１から図４を用いて説明した実施
例と同様に、制御信号φ1 または制御信号φ 2 が常に昇
圧電位レベルに設定される必要がないため、その分だけ
セルフリフレッシュ時の低消費電力化を図ることができ
る。これによって、セルフリフレッシュ動作時の消費電
力に影響を受けるポータブル機器の低寿命が改善され
る。 【００７４】図８は、この発明のさらに他の実施例によ
る半導体記憶装置としてのＤＲＡＭのスイッチ信号発生
回路を示した図である。ところで、図５に示すＤＲＡＭ
３５１では、通常動作時には、外部／ＲＡＳの立上がり
後一定期間昇圧された制御信号φ1 またはφ2 がセンス
アンプ７に与えられ、セルフリフレッシュ動作時には、
内部／ＲＡＳの立上がり後一定期間昇圧された制御信号
φ1 またはφ2 がセンスアンプ７に与えられる。このよ
うな方法では、通常動作時の特にリストア動作を開始す
る場合に、外部／ＲＡＳが立上がった後一定期間の昇圧
時間を必要とするため、サイクルタイムの高速化が困難
であるという問題がある。そこで、図８に示す実施例で
は、通常動作時では常に昇圧電位レベルに昇圧された制
御信号φ1 またはφ2 を発生でき、セルフリフレッシュ
動作時には一定期間のみ昇圧された制御信号φ1 または
φ2 を発生できるスイッチ信号発生回路を示す。 【００７５】図８を参照して、スイッチ信号発生回路４
５１は、チャージポンプ回路４５３ａ，４５３ｂと、昇
圧回路４５４と、発振回路４５５と、遅延回路４５７
ａ，４５７ｂと、ＮＡＮＤゲート４５９ａ，４５９ｂ，
４５９ｃと、ＮＯＲゲート４６１と、インバータ４６３
ａ，４６３ｂと、ＰＭＯＳ４６５ａ，４６５ｂと、ＮＭ
ＯＳ４６７ａ，４６７ｂと、３ＮＡＮＤゲート４６９と
を含む。 【００７６】発振回路４５５は、ＮＯＲゲート４７１
と、インバータ４７３ａ，４７３ｂとを含む。遅延回路
４５７ａは、インバータ４７５ａ，４７５ｂ，４７５ｃ
を含む。遅延回路４５７ｂは、インバータ４７７ａ，４
７７ｂ，４７７ｃを含む。昇圧回路４５４は、インバー
タ４８１ａ，４８１ｂと、キャパシタ４８３と、ＰＭＯ
Ｓ４７９とを含む。 【００７７】次に、接続について説明する。外部／ＲＡ
Ｓとセルフリフレッシュ信号φSELFがＮＯＲゲート４６
１に入力される。ＮＯＲゲート４６１の出力はチャージ
ポンプ回路４５３ａに入力される。セルフリフレッシュ
信号φSELFは発振回路４５５のＮＯＲゲート４７１に入
力され、ＮＯＲゲート４７１にはインバータ４７３ｂの
出力も入力される。ＮＯＲゲート４７１の出力は、イン
バータ４７３ａ，４７３ｂを介して信号φC としてチャ
ージポンプ回路４５３ｂに入力される。チャージポンプ
回路４５３ａ，４５３ｂはそれぞれ信号を昇圧して昇圧
信号φH を出力する。 【００７８】一方、内部（ＩＮＴ）／ＲＡＳはＮＡＮＤ
ゲート４５９ａに入力されるとともに、遅延回路４５７
ａのインバータ４７５ａに入力される。インバータ４７
５ａの出力は、インバータ４７５ｂ，４７５ｃを介して
ＮＡＮＤゲート４５９ａに入力される。ＮＡＮＤゲート
４５９ａの出力は、ＮＡＮＤゲート４５９ｂに入力され
る。ＮＡＮＤゲート４５９ｂには、セルフリフレッシュ
信号φSELFも入力される。ＮＡＮＤゲート４５９ｂの出
力は、昇圧回路４５４のインバータ４８１ａに入力され
るとともに、ＰＭＯＳ４７９の制御電極に与えられる。
ＰＭＯＳ４７９のソース／ドレインの一方は電源電位Ｖ
ｃｃに接続され、他方はキャパシタ４８３の一方の電極
に接続される。キャパシタ４８３の他方の電極には、イ
ンバータ４８１ａの出力が、インバータ４８１ｂを介し
て与えられる。そして、キャパシタ４８３の一方の電極
から昇圧信号φH が出力される。 【００７９】昇圧信号φH は、ＰＭＯＳ４６５ａ，４６
５ｂのそれぞれのソース／ドレインの一方に与えられ
る。ＰＭＯＳ４６５ａ，４６５ｂのそれぞれのソース／
ドレインの他方は、ＮＭＯＳ４６７ａ，４６７ｂの一方
のソース／ドレインに接続されている。ＮＭＯＳ４６７
ａ，４６７ｂの他方のソース／ドレインは、接地電位に
接続されている。また、ＮＭＯＳ４６７ａのソース／ド
レインの一方はＰＭＯＳ４６５ｂの制御電極に接続さ
れ、ＮＭＯＳ４６７ｂのソース／ドレインの一方はＰＭ
ＯＳ４６５ａの制御電極に接続されている。 【００８０】また、外部／ＲＡＳが３ＮＡＮＤゲート４
６９に与えられ、さらに遅延回路４５７ｂのインバータ
４７７ａに与えられる。インバータ４７７ａの出力は、
インバータ４７７ｂ，４７７ｃを介してＮＡＮＤゲート
４５９ｃに与えられる。ＮＡＮＤゲート４５９ｃには、
セルフリフレッシュ信号φSELFも与えられる。ＮＡＮＤ
ゲート４５９ｃの出力は、３ＮＡＮＤゲート４６９に与
えられる。３ＮＡＮＤゲート４６９の他の入力には、ロ
ウアドレス信号ＲＡ２（ＲＡ１）が与えられる。そし
て、３ＮＡＮＤゲート４６９の出力は、インバータ４６
３ｂを介して、ＮＭＯＳ４６７ａの制御電極に与えら
れ、さらにインバータ４６３ａをも介してＮＭＯＳ４６
７ｂの制御電極に与えられる。そして、制御信号φ
1 （φ2 ）が出力される。 【００８１】図９は、図８に示すスイッチ信号発生回路
で示された信号のタイムチャートであり、図９（ａ）
は、外部／ＲＡＳのタイムチャートであり、図９（ｂ）
は、外部／ＣＡＳのタイムチャートであり、図９（ｃ）
は、セルフリフレッシュ信号φ SELFのタイムチャートで
あり、図９（ｄ）は、内部／ＲＡＳのタイムチャートで
あり、図９（ｅ）は、信号φC のタイムチャートであ
り、図９（ｆ）は、昇圧信号φH のタイムチャートであ
り、図９（ｇ）は、ノードＣのタイムチャートであり、
図９（ｈ）は、ノードＤのタイムチャートであり、図９
（ｉ）は、ロウアドレスＲＡ１，２のタイムチャートで
あり、図９（ｊ）は、制御信号φ1 またはφ 2 のタイム
チャートであり、図９（ｋ）は、ワード線ＷＬ１，ＷＬ
２のタイムチャートである。 【００８２】図９を参照して、動作について説明する。
通常動作時には、セルフリフレッシュ信号φSELFはＬレ
ベルである。したがって、ＮＯＲゲート４６１は外部／
ＲＡＳの信号レベルに応じてＨレベルまたはＬレベルの
信号を出力する。これに対し、発振回路４５５は、Ｈレ
ベルの信号φC を出力する。このような状態によって、
チャージポンプ回路４５３ａ，４５３ｂは、図１２に示
す従来のチャージポンプ回路１０３，１０７と同様な動
作を行なう。 【００８３】一方、ＮＡＮＤゲート４５９ｂには、Ｌレ
ベルのセルフリフレッシュ信号φSE LFが入力されている
ため、その出力はＨレベルとなる。Ｈレベルの信号が昇
圧回路４５４に入力される。そのため、ノードＣは、電
源電位ＶｃｃのＨレベルのままとなる。したがって、昇
圧回路４５４は動作をしない。 【００８４】また一方、ＮＡＮＤゲート４５９ｃにもＬ
レベルのセルフリフレッシュ信号φ SELFが入力されてお
り、その出力はＨレベルである。したがって、３ＮＡＮ
Ｄゲート４６９は、／ＲＡＳおよびロウアドレスＲＡ２
（ＲＡ１）のレベルによってその出力を決定する。すな
わち、この状態では、図１２に示すインバータ１０１ｂ
およびＮＡＮＤゲート１１３と３ＮＡＮＤゲート４６９
およびインバータ４６３ｂとの関係が等価である。 【００８５】このように、通常動作時には、図１２に示
す従来例とほぼ同様に、動作するため、昇圧信号φ
H は、常に昇圧レベルに保持される。したがって、常に
昇圧レベルの制御信号φ1 （φ2 ）が出力される。 【００８６】ところが、セルフリフレッシュ動作時に入
ると、このスイッチ信号発生回路４５１は、図６に示す
実施例と同様な働きをする。すなわち、セルフリフレッ
シュ動作時には、セルフリフレッシュ信号φSELFがＨレ
ベルとなる。したがって、ＮＯＲゲート４６１の出力は
Ｌレベルとなり、発振回路４５５のＮＯＲゲート４７１
の出力もＬレベルとなって、発振回路４５５の出力であ
る信号φC もＬレベルとなる。そこで、チャージポンプ
回路４５３ａ，４５３ｂはともに動作を停止する。そこ
で、昇圧信号φH は電源電位Ｖｃｃのレベルとなる。そ
の後、内部／ＲＡＳがＨレベルからＬレベルに変化す
る。これに伴って、ＮＡＮＤゲート４５９ａはＨレベル
の信号を出力する。このＮＡＮＤゲート４５９ａの出力
がＨレベルに保持される期間は、遅延回路４５７ａによ
る遅延時間に相当する。そして、ＮＡＮＤゲート４５９
ｂは、入力がともにＨレベルの間である間、すなわち遅
延回路４５７ａの遅延時間だけ、Ｌレベルの信号を出力
する。そこで、ＰＭＯＳ４７９は、オン状態となり、昇
圧信号φH は電源電位Ｖｃｃに保持される。 【００８７】その後、内部／ＲＡＳの立上がり後、一定
期間、ＮＡＮＤゲート４５９ａはＬレベルの信号を出力
する。したがって、ＮＡＮＤゲート４５９ｂもＨレベル
の信号をその期間出力し、キャパシタ４８３を充電す
る。そこで、キャパシタ４８３から昇圧される昇圧信号
φH が一定期間のみ発生する。これによって、制御信号
φ1 もその時間だけ昇圧されて出力される。 【００８８】このように、セルフリフレッシュ動作時以
外は、従来のように常に昇圧信号φ H を発生させ、セル
フリフレッシュ動作時には、必要な時間だけ昇圧信号φ
H を発生させるように切換える。これによって、通常動
作時には、外部／ＲＡＳがＬレベルのサイクル内にリス
トア動作が完了し、セルフリフレッシュ動作時には、内
部／ＲＡＳ信号の立上がり後にリストア動作が行なわれ
るので、通常の読出動作時のサイクルタイムの高速化を
妨げることなく、セルフリフレッシュ動作時の低消費電
力化を図ることができる。 【００８９】なお、セルフリフレッシュ動作時には、消
費電力を低減するために、リフレッシュ周期が極力長く
設定されることが好ましい。したがって、内部／ＲＡＳ
信号の立上がり後にリストア動作が行なわれても何ら高
速化に問題はない。 【００９０】 【発明の効果】以上のように、この発明によれば、第１
のビット線対とセンスアンプと接続するための第１の接
続トランジスタの制御電極に、または第２のビット線対
とセンスアンプとを接続するための第２の接続トランジ
スタの制御電極に、一定期間のみ電源電位レベルよりも
高い昇圧電位レベルの第１の制御信号または第２の制御
信号をそれぞれ与えるので、常に昇圧電位レベルに設定
された第１の制御信号または第２の制御信号を発生する
場合に比べて、低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】 この発明の一実施例による半導体記憶装置と
してのＤＲＡＭの概略ブロック図である。 【図２】 図１のスイッチング信号発生回路の回路図で
ある。 【図３】 ワード線ＷＬ１が選択された場合の図２に示
すスイッチング信号発生回路の動作を説明するためのタ
イムチャートである。 【図４】 ワード線ＷＬ２が選択された場合の図２に示
すスイッチング信号発生回路の動作を説明するためのタ
イムチャートである。 【図５】 この発明の他の実施例による半導体記憶装置
としてのＤＲＡＭの概略ブロック図である。 【図６】 図５のスイッチング信号発生回路の回路図で
ある。 【図７】 図６のスイッチング信号発生回路の動作を説
明するためのタイムチャートである。 【図８】 この発明のさらに他の実施例による半導体記
憶装置としてのＤＲＡＭのスイッチング信号発生回路を
示した図である。 【図９】 図８に示したスイッチング信号発生回路の動
作を説明するためのタイムチャートである。 【図１０】 従来の半導体記憶装置としてのＤＲＡＭの
概略ブロック図である。 【図１１】 図１０のセンスアンプの回路図である。 【図１２】 図１０のスイッチング信号発生回路の回路
図である。 【図１３】 図２に示したスイッチング信号発生回路の
動作を説明するためのタイムチャートである。 【図１４】 従来の半導体記憶装置での他のＤＲＡＭの
概略ブロック図である。 【図１５】 図１４のセルフリフレッシュ信号発生回路
および内部／ＲＡＳ発生回路の内部構成を示したブロッ
ク図である。 【図１６】 図１５に示したセルフリフレッシュ信号発
生回路および内部／ＲＡＳ発生回路の動作を説明するた
めのタイムチャートである。 【符号の説明】 ２５１，３５１ ＤＲＡＭ、２５３，３５３，４５１
スイッチング信号発生回路、２１ ／ＲＡＳ入力回路、
１５３ セルフリフレッシュ信号発生回路、１５５ 内
部／ＲＡＳ発生回路。
してのＤＲＡＭの概略ブロック図である。 【図２】 図１のスイッチング信号発生回路の回路図で
ある。 【図３】 ワード線ＷＬ１が選択された場合の図２に示
すスイッチング信号発生回路の動作を説明するためのタ
イムチャートである。 【図４】 ワード線ＷＬ２が選択された場合の図２に示
すスイッチング信号発生回路の動作を説明するためのタ
イムチャートである。 【図５】 この発明の他の実施例による半導体記憶装置
としてのＤＲＡＭの概略ブロック図である。 【図６】 図５のスイッチング信号発生回路の回路図で
ある。 【図７】 図６のスイッチング信号発生回路の動作を説
明するためのタイムチャートである。 【図８】 この発明のさらに他の実施例による半導体記
憶装置としてのＤＲＡＭのスイッチング信号発生回路を
示した図である。 【図９】 図８に示したスイッチング信号発生回路の動
作を説明するためのタイムチャートである。 【図１０】 従来の半導体記憶装置としてのＤＲＡＭの
概略ブロック図である。 【図１１】 図１０のセンスアンプの回路図である。 【図１２】 図１０のスイッチング信号発生回路の回路
図である。 【図１３】 図２に示したスイッチング信号発生回路の
動作を説明するためのタイムチャートである。 【図１４】 従来の半導体記憶装置での他のＤＲＡＭの
概略ブロック図である。 【図１５】 図１４のセルフリフレッシュ信号発生回路
および内部／ＲＡＳ発生回路の内部構成を示したブロッ
ク図である。 【図１６】 図１５に示したセルフリフレッシュ信号発
生回路および内部／ＲＡＳ発生回路の動作を説明するた
めのタイムチャートである。 【符号の説明】 ２５１，３５１ ＤＲＡＭ、２５３，３５３，４５１
スイッチング信号発生回路、２１ ／ＲＡＳ入力回路、
１５３ セルフリフレッシュ信号発生回路、１５５ 内
部／ＲＡＳ発生回路。
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 一方のビット線にメモリセルが接続され
る第１のビット線対と、 一方のビット線にメモリセルが接続される第２のビット
線対と、 前記第１のビット線対または前記第２のビット線対の電
位を増幅するためのセンスアンプと、 第１の制御信号または第２の制御信号を発生する制御信
号発生手段と、 前記制御信号発生手段が発生する第１の制御信号がその
制御電極に与えられたことに応じて、前記第１のビット
線対と前記センスアンプとを接続するための第１の接続
トランジスタと、 前記制御信号発生手段が発生する第２の制御信号がその
制御電極に与えられたことに応じて、前記第２のビット
線対と前記センスアンプとを接続するための第２の接続
トランジスタと、 外部制御信号が与えられ、それを内部に入力するための
入力手段と、 前記入力手段が入力する外部制御信号に基づいて、前記
第１のビット線対の一方のビット線に接続されたメモリ
セルまたは前記第２のビット線対の一方のビット線に接
続されたメモリセルのデータをセルフリフレッシュする
ためのセルフリフレッシュ信号を発生するセルフリフレ
ッシュ信号発生手段と、 前記セルフリフレッシュ信号発生手段が発生するセルフ
リフレッシュ信号に基づいて、内部制御信号を発生する
内部制御信号発生手段とを備え、 前記制御信号発生手段は、通常動作時には、電源電位レ
ベルよりも高い昇圧電位レベルの前記第１の接続トラン
ジスタに与えられる第１の制御信号または前記第２の接
続トランジスタに与えられる第２の制御信号を発生し、 セルフリフレッシュ動作時には、前記内部制御信号発生
手段が発生する内部制御信号のレベル変化に応じて、一
定期間は電源電位レベルよりも高い昇圧電位レベルの信
号となるよう、また前記一定期間以外は前記電源電位レ
ベルの信号となるよう、前記第１の制御信号または前記
第２の制御信号の電位レベルを切換える切換手段を含
む、半導体記憶装置。
Priority Applications (4)
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|---|---|---|---|
| JP29993094A JP3413298B2 (ja) | 1994-12-02 | 1994-12-02 | 半導体記憶装置 |
| US08/510,627 US5668762A (en) | 1994-12-02 | 1995-08-03 | Semiconductor memory device allowing reduction of power consumed in a shared sense amplifier type sense amplifier |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29993094A JP3413298B2 (ja) | 1994-12-02 | 1994-12-02 | 半導体記憶装置 |
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| JPH08161888A JPH08161888A (ja) | 1996-06-21 |
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Family
ID=17878655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29993094A Expired - Fee Related JP3413298B2 (ja) | 1994-12-02 | 1994-12-02 | 半導体記憶装置 |
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| KR100378690B1 (ko) * | 1998-07-21 | 2003-06-12 | 주식회사 하이닉스반도체 | 대기전류를감소시킨반도체메모리용고전원발생장치 |
| EP1113450B1 (en) * | 1999-12-30 | 2007-04-25 | STMicroelectronics S.r.l. | Voltage boost device for nonvolatile memories, operating in a low consumption standby condition |
| TW466829B (en) * | 2000-09-25 | 2001-12-01 | United Microelectronics Corp | Electricity-saving apparatus of memory circuit |
| AU2003234797A1 (en) * | 2003-05-13 | 2004-12-03 | Fujitsu Limited | Semiconductor storage device |
| JP6043668B2 (ja) * | 2013-03-27 | 2016-12-14 | 株式会社半導体エネルギー研究所 | 半導体装置、半導体装置の駆動方法 |
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| US4649523A (en) * | 1985-02-08 | 1987-03-10 | At&T Bell Laboratories | Semiconductor memory with boosted word line |
| JPH01162296A (ja) * | 1987-12-19 | 1989-06-26 | Sony Corp | Ｄｒａｍ |
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| JP3196237B2 (ja) * | 1991-06-06 | 2001-08-06 | 日本電気株式会社 | 半導体記憶装置 |
| JP3364523B2 (ja) * | 1993-05-31 | 2003-01-08 | 三菱電機株式会社 | 半導体装置 |
-
1994
- 1994-12-02 JP JP29993094A patent/JP3413298B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-03 US US08/510,627 patent/US5668762A/en not_active Expired - Lifetime
- 1995-10-06 DE DE19537310A patent/DE19537310C2/de not_active Expired - Fee Related
- 1995-12-01 KR KR1019950046099A patent/KR100200893B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
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| KR960025776A (ko) | 1996-07-20 |
| JPH08161888A (ja) | 1996-06-21 |
| DE19537310C2 (de) | 2002-03-28 |
| US5668762A (en) | 1997-09-16 |
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