JP3196237B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
特にDRAM型のメモリセルアレイのメモリセルに対し
ディジット線対によりデータを伝達する構成の半導体記
憶装置に関する。
に示すように、複数のメモリセルを配列したメモリセル
アレイ1と、このメモリセルアレイ1の各メモリセルか
らのデータ及び各メモリセルへのデータを伝達する複数
の対をなす第1及び第2のディジット線DL1,DL2
(1対のみ表示、以下同じ)と、これら各対をなす第1及
び第2のディジット線DL1,DL2間のデータを差動
増幅するセンス増幅器2と、各対をなす第1及び第2の
ディジット線DL1,DL2とセンス増幅器2との間の
接続を制御信号TGbにより制御する複数の対をなすN
型の第1及び第2のトランジスタT1,T2とを有する
構成となっていた。
ディジット線DL1,DL2に、ドレインはセンス増幅
器2の入出力端S1,S2にそれぞれ対応して接続さ
れ、ゲートには制御信号TGbが共通に入力される。
部信号の波形図である。
1対(または1個)のメモリセルが選択されると、ディ
ジット線DL1,DL2間には、このメモリセルに記憶
されているデータによる微小な電位差が現れる。
ジスタT1,T2はオフとなり、センス増幅器2の入出
力端S1,S2はディジット線DL1,DL2と切離さ
れる。そしてセンス増幅器2が活性化すると、入出力端
S1,S2間の電位差が急速に増幅され、それぞれ電源
電圧レベル,接地電位レベルに達し、必要に応じて外部
へ出力される。
り、トランジスタT1,T2が導通しディジット線DL
1,DL2を高レベル,低レベルにしメモリセルに再書
込みを行う(リフレッシュ動作)。このとき、高レベル
側のディジット線(例えばDL1)のレベルは、ディジ
ット線DL1がトランジスタT1のソースと接続されて
いるので、トランジスタT1のしきい値電圧により、電
源電圧Vccよりしきい値電圧Vtだけ低いレベルまで
しか上昇しない。
電源電圧Vccレベルまで引上げるため、制御信号TG
bを電源電圧Vccより更にVaだけ上昇させている。
記憶装置は、再書込み時の対をなすディジット線DL
1,DL2の高レベル側のディジット線を電源電圧Vc
cレベルにするため、制御信号TGbを電源電圧Vcc
よりVaだけ高いレベルにする構成となっているので、
制御信号TGbを発生する回路が複雑になるという欠点
があり、また、トランジスタT1,T2のゲートには電
源電圧VccよりVaだけ高い電圧が印加されため、ト
ランジシタT1,T2の耐電圧を高くしなければならな
いという問題点があった。
が簡略化でき、かつトランジスタの耐電圧を高くしなく
て済む半導体記憶装置を提供することにある。
は、複数のメモリセルを配列したメモリセルアレイと、
前記各メモリセルからのデータ及び前記各メモリセルへ
のデータを伝達する複数の対をなす第1及び第2のディ
ジット線と、これら各対をなす第1及び第2のディジッ
ト線間のデ―タを差動増幅するセンス増幅器と、前記各
対をなす第1及び第2のディジット線と前記センス増幅
器との間を所定のタイミングで電源電位となる制御信号
により接続する複数の対をなす第1及び第2のトランジ
スタと、一端をそれぞれ対応する第1及び第2のディジ
ット線と接続し他端に前記制御信号を入力して前記対を
なす第1及び第2のディジット練のうちの電源電位レベ
ル寄りのディジット線を電源電位にブーストする複数の
第1及び第2の容量素子とを有している。
説明する。
である。
記憶装置を相違する点は、一端をそれぞれ対応する第1
及び第2のディジット線DL1,DL2と接続し他端に
それぞれ所定のタイミングで電源電圧Vccとなるブー
スト制御信号BSを入力して対をなす第1及び第2のデ
ィジット線DL1,DL2のうちの電源電圧Vccレベ
ル寄り(高レベル側)のディジット線を電源電圧Vcc
にブーストする第1及び第2の容量素子C1,C2を設
けた点にある。
る。
各部信号の波形図である。
応)が高レベルから低レベルになり再び高レベルにな
り、このレベルを保つ期間までは、各部信号の波形は図
6と同様である。この期間、ブースト制御信号BSは低
レベルである。
Vccレベルにすると、容量素子C1,C2によりディ
ジット線DL1,DL2のうちの高レベル側のディジッ
ト線(図2の例ではDL1)がブーストされ、電源電圧
Vccまで上昇する。ブースト制御信号BSが電源電圧
Vccになるのと同期して制御信号TGを電源電圧Vc
cよりトランジスタT1,T2のしきい値電圧Vt程度
低下させて高レベル側のトランジスタT1をオフさせる
と、ディジット線DL1をより速く電源電圧Vccまで
ブーストすることができる。一方、低レベル側のディジ
ット線DL2は、容量素子C2からの電流はトランジス
タT2及びセンス増幅器2の入出力端S2を介して接地
電位点に流れるため、レベル変動は殆んどなく0Vのま
まとなる。
ィジット線DL1,DL2のうちの高レベル側のディジ
ット線が電源電圧までブーストされるので、制御信号T
Gを電源電圧Vccより高くする必要がなく、制御信号
TGを発生する回路を簡略化することができる。また、
トランジスタT1,T2のゲートには電源電圧Vccよ
り高い電圧は加わらないので、トランジスタT1,T2
の耐電圧を高くしなくて済む。
である。
する第2の制御信号を、トランジスタT1,T2のゲー
トに印加する制御信号TGaと共用したものである。
各部信号の波形図である。
低レベルから高レベルになるときディジット線DL1,
DL2の高レベル側がブーストされる。このとき、トラ
ンジスタT1,T2はオフとならないので、ブースト速
度は第1の実施例よりやや遅いが、回路は更に簡略化さ
れる。
ィジット線に接続し他端に、所定のタイミングで電源電
圧レベルとなる第2の制御信号を入力する容量素子を設
けた構成とすることにより、センス増幅器とディジット
線との間のトランジスタのゲートに印加する制御信号の
レベルを電源電圧より高いレベルにしなくて済むので、
制御信号を発生する回路を簡略化することができ、また
トランジスタの耐電圧を高くしなくて済むという効果が
ある。
各部信号の波形図である。
各部信号の波形図である。
る。
るための各部信号の波形図である。
Claims (1)
- 【請求項1】 複数のメモリセルを配列したメモリセル
アレイと、前記各メモリセルからのデータ及び前記各メ
モリセルへのデータを伝達する複数の対をなす第1及び
第2のディジット線と、これら各対をなす第1及び第2
のディジット線間のデ―タを差動増幅するセンス増幅器
と、前記各対をなす第1及び第2のディジット線と前記
センス増幅器との間を所定のタイミングで電源電位とな
る制御信号により接続する複数の対をなす第1及び第2
のトランジスタと、一端をそれぞれ対応する第1及び第
2のディジット線と接続し他端に前記制御信号を入力し
て前記対をなす第1及び第2のディジット線のうちの電
源電位レベル寄りのディジット線を電源電位にブースト
する複数の第1及び第2の容量素子とを有することを特
徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13455891A JP3196237B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13455891A JP3196237B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04360094A JPH04360094A (ja) | 1992-12-14 |
JP3196237B2 true JP3196237B2 (ja) | 2001-08-06 |
Family
ID=15131138
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13455891A Expired - Fee Related JP3196237B2 (ja) | 1991-06-06 | 1991-06-06 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3196237B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3413298B2 (ja) * | 1994-12-02 | 2003-06-03 | 三菱電機株式会社 | 半導体記憶装置 |
-
1991
- 1991-06-06 JP JP13455891A patent/JP3196237B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04360094A (ja) | 1992-12-14 |
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