JPH01162296A - Ｄｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＤＲＡＭ　（ダイナミックランダムアクセスメ
モリ）に関するものであり、特にそのワード線に昇圧手
段を有したＤＲＡＭに関する。

〔発明の概要〕

本発明は、ワード線を電源電圧より高い電圧に昇圧する
昇圧手段を有したＤＲＡＭにおいて、その昇圧動作をＲ
ＡＳサイクルの終了時にのみ関連させたものとすること
により、酸化膜等への負担を軽減して素子の信顛性の向
上環を実現するものである。

〔従来の技術〕

ＤＲＡＭとして、第４図に示すメモリセルを有する構成
のものが周知である。すなわち、各メモリセル４０は、
アクセストランジスタ４１とキャパシタ４２より構成さ
れる。アクセストランジスタ４１のゲートはワード線Ｗ
Ｌとされ、そのアクセストランジスタ４１のソース・ド
レインの一方はビットｋＩＡＢＬに接続し、他方は上記
キャパシタ４２に接続する。

このような構造のメモリセルでは、キャパシタ４２に電
源電圧Ｖｄｄの電圧で書き込みを行う場合には、上記ア
クセストランジスタ４１で閾値電圧Ｖい分たけの電圧降
下が生ずるため、ワード線ＷＬを昇圧する必要が生ずる
。このため、従来のＤＲＡＭの中には、ワード線の昇圧
手段として、例えば第５図に示すようなプートストラッ
プ回路を設けたものが知られている。

このブートストラップ回路を具備するＤＲＡＭについて
簡単に説明すると、デコーダ５４からの信号によってト
ランジスタ５８が１つだけ選択されてオンになる。この
ためメモリセル５２に接続され且つ選択されたワード線
５１は接続線５７に接続するが、この接続線５７には、
ブートストラップ回路を構成する昇圧回路５５及びその
スイッチング回路５６が接続されており、ワード線が選
択される場合には接続線５７は電源電圧Ｖｄｄ（例えば
５Ｖ）より高い電圧（例えば６〜７■程度）とされる。

上記昇圧回路５５は、キャパシタ５８を有し、信号ΦＢ
により高電圧（例えば８〜９■程度）を発生させる。上
記スイッチング回路５６は、ワード線の選択信号を利用
した信号ΦＷＬ’。

ΦＷＬ′によって、トランジスタ５９を介して接続線５
７を放電させ、或いはキャパシタ６０によってトランジ
スタ６１のゲート電圧を引き上げながら動作する。

さらに上記ＤＲＡＭの動作について、第６図を参照して
簡単に説明すると、当初、ＲＡＳ信号（ロウアドレスス
トローブ信号）、信号ΦＷＬ’及び信号ΦＢが各々゛Ｈ
”レベル（高レベル；例えば電源電圧Ｖｄｄ）であり、
信号ΦＷＬ′は“Ｌ”レベル（低レベル：接地電圧ＧＮ
Ｄ）とされる。

このとき上記接続線５７は、トランジスタ５９がオン状
態にあり、Ｌ”レベルにされる。次に、ＲＡＳ信号が立
ち下がり、昇圧された電圧を発生させる信号ΦＢもＬ”
レベルに変化する。すると、選択されるワード線が確定
すると共に、上記信号ΦＢにより上記昇圧回路５５のキ
ャパシタ５８の一方の端部の電圧も上昇する。そして、
昇圧回路５５からは例えば８〜９■程度の高電圧が出力
される。続いて、信号ΦＷＬ’、　ΦＷＬ’からトラン
ジスタ５９．６２がオフとなり、接続線５７が接地電圧
ＧＮＤから切り離されると共に、キャパシタ６０もその
電位差を維持したまま、低電圧側の電極が昇圧回路５５
により昇圧されるように切り替わる。従って、接続線５
７は、上記キャパシタ６０によりオン状態に維持される
トランジスタ６１を介して昇圧された電圧にされ、その
電圧がトランジスタ５８を介してワード線５１の電圧Ｖ
Ｗｔを上昇させることになる。

〔発明が解決しようとする問題点〕

上述のようなりＲＡＭでは、例えば４Ｍビット５１６Ｍ
ビットとその微細化が進み、ウェハ上に形成される素子
自体もその寸法が小さくなってきている。

ところが、上述のような構成のＤＲＡＭにおいては、素
子の寸法が小さくなる一方で、電源電圧については必ず
しも小さくなってきていない。このため、例えばゲート
酸化膜に印加される電界は、酸化膜厚の縮小化に反比例
して増大し、上記ブートストラップ回路を用いてワード
線５１を昇圧した分だけ更にゲート酸化膜の破壊が問題
となる。また、絶縁耐圧以下の印加電圧であっても、長
時間の使用による経時的な絶縁破壊（ＴＤＤＢ；ｔｉｍ
ｅ　ｄｅｐｅｎｄｅｎｔ　ｄｉｅｌｅｃｔｒｉｃ　ｂｒ
ｅａｋｄｏｗｎ　）の問題も生ずることになり、素子の
信顛性が劣化することになる。

そこで、本発明は上述の問題点に鑑み、酸化膜等への負
担を軽減して素子の信頼性の向上環を実現するようなり
ＲＡＭの提供を目的とする。

〔問題点を解決するための手段〕

本発明のＤＲＡＭは、上述の問題点を解決するために、
ＲＡＳサイクルの終了時にのみワード線を電源電圧より
昇圧する昇圧手段を備える構成としたことを特徴として
いる。

ここで、ＲＡＳサイクルの終了時にのみとは、少なくと
も再書き込み動作が行われる時を含み、且つＲＡＳサイ
クルの終了時に関連してワード線の電圧の昇圧が行われ
ることを意味する。

〔作用］ 従来の上記ブートストラップ回路を用いたＤＲＡＭでは
、第６図のワード線の電圧ＶＩＧＩＬのように、ＲＡＳ
サイクルの時間ｔ　ＩＩＡ！のときは多少の時間のずれ
はあるものの常に昇圧されたものになる。しかし、本発
明のＤＲＡＭでは、実施例に基づく第１図に示すように
、ＲＡＳサイクルの終了時にのみワード線の電圧ＶＷｔ
を電源電圧より昇圧する。従って、昇圧された高い電圧
がゲート酸化膜等に印加される時間は短くなり、酸化膜
等への負担が軽減されることになる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

本実施例のＤＲＡＭは、ＲＡＳ　（ロウアドレスストロ
ーブ）サイクルの終了時にのみワード線を電源電圧より
昇圧する昇圧手段を備えるために、ゲート酸化膜等への
負担を軽減して、素子の借問性を高めることができる。

はじめに、その基本的な構成について、波形図である第
１図を参照しながら説明すると、まず、本実施例のＤＲ
ＡＭは、ＲＡＳ信号の立ち下がりによって、ワード線を
駆動するための信号ΦＷＬが立ち下がり、その信号ΦＷ
Ｌによって任意の一行のワード線の電圧Ｖ、Ｌも電源電
圧Ｖｄｄである“Ｈ”レベル（例えば５ｖ程度）まで上
昇する。このようにワード線の電圧ＶＷＬが“Ｈ″レベ
ルなったところで、メモリセルからの読み出しやセンス
アンプへのデータの入力が行われるが、まだ、再書き込
み動作は行われない、なお、メモリセルからの読み出し
時のワード線の電圧ｖｗＬは、後述するような高い電圧
で再書き込みされるために、たとえ“Ｈ”レベルであっ
ても十分にセンスアンプを用いて感知することが可能で
ある。

次にＲＡＳサイクルの終了時である■τ丁倍信号立ち上
がりで、リストア信号ΦＲＳＴを接地電圧ＧＮＤである
“Ｌ”レベルから“Ｈ″レベル変化させる。そして、こ
のリストア信号Ｒ３Ｔを利用して、上記ワード線の電圧
Ｖ。Ｌを°°Ｈ”レベルからさらに昇圧された“ＥＨ”
レベルへ変化させる。ここで、Ｈ”レベルと“ＥＨ″レ
ベルの電位差は例えばアクセストランジスタの闇値電圧
Ｖ□以上とされる。このように選択されたワード線の電
圧Ｖ。Ｌを“ＥＨ”レベルにすることで、メモリセルの
アクセストランジスタによって閾値電圧Ｖい分だけ下が
った電位での書き込みがなされた場合であっても、その
キャパシタには十分な電圧が与えられることになる。

以下、リストア信号ΦＲＳＴが“Ｈ″レベルら“Ｌ”レ
ベルに変化して、ワード線の電圧ＶＷｔが°”ＥＨ”レ
ベルからＨ”レベルへ変化し、ワード線の電圧ＶＷｔが
“■１”レベルになる。そして、さらに信号ΦＷＬが°
“Ｌ”レベルから＃Ｈｎレベルへ変化して、ワード線の
電圧■、４ＬがＬ”レベルに戻って、昇圧されたワード
線による書き込みが終了することになる。

このような波形図で示した構成を有する本実施例のＤＲ
ＡＭでは、ワード線の電圧Ｖ。Ｌが、信号ΦＷＬがＬ”
レベルの時全般に亘って昇圧された″ＥＨ”レベルとな
るのではなく、リストア信号ΦＲ３Ｔを“Ｈ”レベルと
している期間にのみ昇圧された“ＥＨ”レベルとなる。

このため、書き込みの特性については昇圧するタイプの
ＤＲＡＭと同等の特性が得られ、これと同時に、アクセ
ストランジスタのゲート酸化膜への負担は小さくなり、
その絶縁破壊や経時的な劣化等についても良好なものと
なり、素子の信幀性が向上する。

以上のような基本的な構成を有する本実施例のＤＲＡＭ
についての更に具体的な例について、第２図および第３
図を参照しながら説明する。

第２図はそのＤＲＡＭの回路構成である。メモリセル２
は、ワード線ｌにゲートが接続するアクセストランジス
タ３と、キャパシタ４により構成される。そのキャパシ
タ４にはデータが記憶され、上記アクセストランジスタ
３を介してデータはビット線ＢＬに読み出される。この
メモリセル２は、図中省略しているが、マトリクス状に
配列される。

マトリクス状に配列されるうちの一行のメモリセル２を
選択するためのワード線１は、選択トランジスタ２２を
介して各ワード線で共通に用いられる接続線１３に接続
する。上記選択トランジスタ２２のゲートは、トランジ
スタ２５を介してデコーダ２１に接続する。このデコー
ダ２１は、アドレス信号が与えられて、そのアドレス信
号に基づいてワード線を選択する。その選択は、トラン
ジスタ２２をオン状態にすることで行われる。また、デ
コーダ２１は、インバーター２３を介し、非選択のワー
ド線をトランジスタ２４を通じて接地電圧ＧＮＤにする
。

上記接続線１３は、各ワード線で共通に用いられ、特に
本実施例のＤＲＡＭでは、ＲＡＳサイクルの終了時のみ
特に昇圧された“’　Ｅ　Ｈ”レベルの電圧を供給する
。その昇圧手段としての昇圧回路は、昇圧用キャパシタ
１０と、リストア信号ΦＲ３Ｔに駆動されるインバータ
ー１１．１２と、同様にリストア信号ΦＲ３Ｔがゲート
に供給される２ＭＯ３）ランジスタ１４と、ワード線を
駆動するための信号ΦＷＬにより制御されるＰＭＯＳト
ランジスタ１５．ＮＭＯ３）ランジスタ１６より構成さ
れている。

ここで、この昇圧回路について更に説明すると、上記昇
圧用キャパシタ１０は、一方の端子が上記接続線１３に
接続され、他方の端子がインバーター１１の出力側に接
続する。この昇圧用キャパシタ１０は、例えばワード線
の昇圧する電圧を２ｖ程度とすれば、従来のものに比較
して３分の１程度のサイズでよい。そのインバーター１
１の入力側にはインバーター１２の出力側が接続され、
そのインバーター１２の入力側にはりストア信号ΦＲ３
Ｔが供給される。上記ＰＭＯ３）ランジスタ１４は、ゲ
ートに上記リストア信号ΦＲ３Ｔが供給されると共にソ
ースに例えば電源電圧Ｖｄｄが供給される。この２ＭＯ
３）ランジスタ１４のドレインには上記ＰＭＯ３）ラン
ジスタ１５のソースが接続され、２ＭＯ３）ランジスタ
１５のドレインにはＮＭＯ３）ランジスタ１６のドレイ
ンが接続する。そのＮＭＯ３）ランジスタ１６のソース
には接地電圧ＧＮＤが供給されており、上記ＰＭＯＳ）
ランジスタ１５とそのＮＭＯ３）ランジスタ１６で、信
号ΦＷＬがゲートに供給されるＣＭＯＳインバーターが
構成され、上記接続線１３に出力信号が現れる。

次に、第３図の波形図を参照しながら、本実施例にかか
るＤＲＡＭの動作の一例について説明すまず、時刻ｔ０
で、ＲＡＳ信号が立ち下がりＲＡＳサイクルが開始する
。このときワード線を選択するための信号ΦＷＬは“Ｈ
”レベル（例えば電源電圧Ｖｄｄ）にあり、ワード線１
の電圧ＶＷＬはＬ”レベル（例えば接地電圧ＧＮＤ）と
なっている。また、ビット線ＢＬ（ｂｉｔ）は、一対の
ビット線がイコライズされて中間レベルにあり、リスト
ア信号ΦＲ３Ｔは“Ｌ″レベルされている。時刻ｔ０で
ＲＡＳ信号が立ち下がり、その時のアドレス信号（ｌｌ
ｄｄｒｅｓｓ）によってＲＯＷアドレスが確定する。そ
して、時刻り、では、その確定したＲＯＷアドレスに基
づいてワード線を選択するための信号ΦＷＬが“°Ｈ″
レベルから“′Ｌ゛ルベルへ変化し、その信号ΦＷＬの
変化に基づいてワード線の電圧ＶＷＬも“Ｌ”レベルか
ら“′Ｈ”レベルへ変化して行く。

再び第２図に示した回路を参照しながら説明すると、ま
ず時刻ｔ０では、信号ΦＷＬは“Ｈ″゛゛レヘルり、リ
ストア信号ΦＲＳＴは”　Ｌ　”レベルであって、ＰＭ
ＯＳトランジスタ１４．ＮＭＯＳトランジスタ１６はオ
ン状態とされ、ＰＭＯＳトランジスタ１５はオフ状態と
される。従って、昇圧用キャパシタ１０の接続線１３例
の電圧及び該キャパシタＩＯのインバーター１１側の電
圧はＬ”レベルとされる。また、このときデコーダ２１
の出力は全て″Ｌ″Ｌｏルであり、全部の行のトランジ
スタ２４はオン状態とされて、各ワード線の電圧Ｖ、Ｉ
Ｌは“Ｌｏ”レベルにされる。次に、時刻ｔ１では、信
号ΦＷＬが“Ｌ゛レベル変化する。すると、デコーダ２
１があるワード線１を選択し、その選択されたワード線
にかかるトランジスタ２２がオン状態になる。これと同
時に、２ＭＯ３）ランジスタ１５がオン、ＮＭＯＳトラ
ンジスタ１６がオフに変わり、昇圧用キャパシタ１０の
接続線１３側の電圧が“■１”レベルに変化すると共に
、接続線１３の電位も上昇する。これが選択されたワー
ド線に至り、ワード線の電圧ｖ＠。

も°°Ｌ”し゛ベルから”°Ｈ′°レベルへ変化して行
くことになる。

このようなワード線の選択が行われた後、第３図に示す
ように、時刻Ｌｘでビット線（ｂｉｔ）にメモリセル内
のデータの差信号が現れる。次に時刻ｔ、でセンスアン
プが駆動し、その差信号がビット線の対の間で互いに増
幅されて行く。また、このセンシング動作と前後して、
例えばライトイネーブル信号ＷＥが時刻ｔｗ＋で“Ｌ”
レベルに変化したものとする（図中破線で示す、）、す
るとＤＲＡＭは書き込み動作を行い、データ入力信号Ｄ
　ｉ　ｈの値を採り込むことができ、その採り込んだ値
によって時刻ｔ＠ｔではビット線のデータを反転若しく
はそのままにすることができる。なお、上記信号ＷＥが
“Ｈ”レベルのままであるときは、データの採り込みを
伴った書き込み動作は行われない。また、時刻り、では
ＣＡＳ信号（カラムアドレスストローブ信号）が立ち下
がり、時刻、でそのＣＡＳ信号が立ち上がる。その時の
アドレス信号が列アドレスを確定させ、読み出し時や書
き込みの際には、既に選択されたワード線およびその確
定した列アドレスに基づいた動作が行われることになる
。

次に、時刻ｔ、で、ＲＡＳ信号が“Ｌ”レベルから“Ｈ
”レベルへ立ち上がり、ＲＡＳサイクルが終了する。こ
のＲＡＳサイクルの終了によって、データの保持動作が
行われていく。まず、リストア信号ΦＲＳＴが時刻ｔ、
で″Ｌ″レベルから“Ｈ”レベルへ立ち上がる。すると
、第２図の回路においては、ＰＭＯＳトランジスタ１４
がオフ状態にされ、続いて昇圧用キャパシタ１０のイン
バーター１１側の端子がＬ”レベルから°°Ｈ”レベル
に持ち上げられる。このとき昇圧用キャパシタ１０は、
その両端で閾値電圧Ｖい以上の電位差を有していたこと
から、その昇圧用キャパシタｌＯの接続線１３側の端子
の電圧は、ｌｌ　ＨＩ＋レベルからより高い電圧に昇圧
された電圧まで持ち上げられることになり、これがワー
ド線に伝達して、時刻ｔ８で、ワード線の電圧ＶＷｔを
電源電圧Ｖｄｄである°“Ｈ”レベルより昇圧された“
ＥＨ”レベルまで押し上げることになる。

このようにワード線の電圧ｖ、１．が“ＥＨ”レベルま
で上昇した場合には、メモリセル２のアクセストランジ
スタ３によって闇値電圧Ｖい分の電圧降下が生じた場合
であっても、簡単にキャパシタ４に電源電圧Ｖｄｄ程度
の電圧で再書き込みすることができる。すなわち、従来
のようにワード線の電圧を選択している時間の全時間に
亘って昇圧したものとするのではなくとも、十分に昇圧
したものと同等の再書き込み特性を得ることができる。

従って、ゲート酸化膜等への負担も軽減されることにな
る。

次に、時刻ｔ、で、リストア信号ΦＲ３Ｔが“Ｈ”レベ
ルから“Ｌ”レベルに変化し、それに従って、時刻ｔ１
゜でワード線の電圧ＶＩＩＩＬも“ＥＨ”レベルから“
Ｈ”レベルへ降下する。ここで、時刻Ｌ８と時刻り、の
時間は、再書き込みに必要な時間である。また、時刻１
＋＋で信号ΦＷＬが°“Ｌ”レベルから″“Ｈ１１レベ
ルへ変化し、時刻ｔＩ！でワード線の電圧Ｖ＠ｔも“Ｈ
″レベルら“Ｌ”レベルへ変化して再書き込み動作を終
了する。以下、例えば時刻ｔ’ｓでビット線のイコライ
ズ等が行われる。

このような動作を行う本実施例のＤＲＡＭは、まず、再
書き込み時の電圧を昇圧手段によって、昇圧させており
、従って、アクセストランジスタにおける闇値電圧Ｖい
分の電圧降下を補償することができ、従来のプートスト
ラップ回路を設けたもの（第５図参照）と同等のデータ
保持特性を得ることができる。

そして、特に本実施例のＤＲＡＭでは、ワード線が“Ｈ
”レベル以上に昇圧される時間は、再書き込みに関する
時間のみであり、例えば１０〜２０　ｎ５ｅｃ程度の時
間だけである。これは従来１００〜１２０ｎｓｅｃ程度
の時間常に”Ｈ’レベル以上に昇圧していたものと比較
して、ゲート酸化膜等に対するストレスが緩和されるこ
とになり、絶縁破壊等を未然に防止することができ、ま
た、経時的な絶縁破壊も防止できる。このため、素子の
信転性が大幅に向上する。

また、従来のプートストラップ回路を設けたもの（第５
図参照）では、回路の素子数が多くなり、また、昇圧用
のキャパシタについても大きくする必要があった。しか
し、第２図に示す回路では、接地電圧ＧＮＤから昇圧す
るのではなく電源電圧Ｖｄｄから昇圧させるのみで良い
ために、その構成も簡素化され、その占有面積も小さ（
なり、例えば、昇圧用キャパシタ１０も３分の１程度で
良いことになる。さらに、第５図の回路では、トランジ
スタ６１のゲートの電圧が電源電圧Ｖｄｄ＋２闇値電圧
■い以上と高電圧になるが、第２図に示す回路では、こ
のような信鎖性上の問題も解決することができる。

また、第５図に示した従来のプートストラップ回路を設
けたＤＲＡＭでは、長いＲＡＳサイクル、例えばページ
モードやスタティックコラムモードで昇圧した接続線５
７のリークによる電圧の低下が問題となるが、本実施例
のＤＲＡＭでは、昇圧されるのは、ＲＡＳサイクルの終
了時のみであり、長いＲＡＳサイクルであってもその低
下等の問題は生じない。

なお、本発明は上述の実施例に限定されることなく、そ
の要旨を逸脱しない範囲での種々の変更が可能である。

〔発明の効果〕

本発明のＤＲＡＭは、ＲＡＳサイクルの終了時のみ昇圧
する構成を有することから、絶縁破壊等を未然に防止す
ることができ、また、経時的な絶縁破壊も防止できる。

このため、素子の信顛性を大幅に向上させることができ
る。また、回路構成を簡素化することが可能であり、長
いＲＡＳサイクルにおける問題も未然に防止することが
可能となる。

【図面の簡単な説明】

第１図は本発明のＤＲＡＭの一例の基本的構成を説明す
るための波形図、第２図はその具体的な回路構成を説明
するための回路図、第３図は第２図のＤＲＡＭの動作を
説明するための波形図、第４図は一般的なりＲＡＭのメ
モリセルの回路図、第５図は従来のプートストラップ回
路を有するＤＲＡＭの回路図、第６図は第５図のＤＲＡ
Ｍの動作を説明するための波形図である。 １・・・ワード線 ２・・・メモリセル ３・・・アクセストランジスタ １０・・・昇圧用キャパシタ １１．１２・・・インバーター １３・・・接続線 １４．１５・・・ＰＭＯＳトランジスタ１６・・・ＮＭ
Ｏ３Ｉ−ランジスタ ＲＡＳ・・・ローアドレスストローブ ＶＷＬ・・・ワード線の電圧 ΦＲ３Ｔ・・・リストア信号 特許出願人　　　ソニー株式会社 代理人弁理士　小部　晃（他２名）

Claims (1)

【特許請求の範囲】
1. ＲＡＳサイクルの終了時にのみワード線を電源電圧より
   昇圧する昇圧手段を備えたＤＲＡＭ。