JPH01162296A - Dram - Google Patents
DramInfo
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- JPH01162296A JPH01162296A JP62322199A JP32219987A JPH01162296A JP H01162296 A JPH01162296 A JP H01162296A JP 62322199 A JP62322199 A JP 62322199A JP 32219987 A JP32219987 A JP 32219987A JP H01162296 A JPH01162296 A JP H01162296A
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Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はDRAM (ダイナミックランダムアクセスメ
モリ)に関するものであり、特にそのワード線に昇圧手
段を有したDRAMに関する。
モリ)に関するものであり、特にそのワード線に昇圧手
段を有したDRAMに関する。
本発明は、ワード線を電源電圧より高い電圧に昇圧する
昇圧手段を有したDRAMにおいて、その昇圧動作をR
ASサイクルの終了時にのみ関連させたものとすること
により、酸化膜等への負担を軽減して素子の信顛性の向
上環を実現するものである。
昇圧手段を有したDRAMにおいて、その昇圧動作をR
ASサイクルの終了時にのみ関連させたものとすること
により、酸化膜等への負担を軽減して素子の信顛性の向
上環を実現するものである。
DRAMとして、第4図に示すメモリセルを有する構成
のものが周知である。すなわち、各メモリセル40は、
アクセストランジスタ41とキャパシタ42より構成さ
れる。アクセストランジスタ41のゲートはワード線W
Lとされ、そのアクセストランジスタ41のソース・ド
レインの一方はビットkIABLに接続し、他方は上記
キャパシタ42に接続する。
のものが周知である。すなわち、各メモリセル40は、
アクセストランジスタ41とキャパシタ42より構成さ
れる。アクセストランジスタ41のゲートはワード線W
Lとされ、そのアクセストランジスタ41のソース・ド
レインの一方はビットkIABLに接続し、他方は上記
キャパシタ42に接続する。
このような構造のメモリセルでは、キャパシタ42に電
源電圧Vddの電圧で書き込みを行う場合には、上記ア
クセストランジスタ41で閾値電圧Vい分たけの電圧降
下が生ずるため、ワード線WLを昇圧する必要が生ずる
。このため、従来のDRAMの中には、ワード線の昇圧
手段として、例えば第5図に示すようなプートストラッ
プ回路を設けたものが知られている。
源電圧Vddの電圧で書き込みを行う場合には、上記ア
クセストランジスタ41で閾値電圧Vい分たけの電圧降
下が生ずるため、ワード線WLを昇圧する必要が生ずる
。このため、従来のDRAMの中には、ワード線の昇圧
手段として、例えば第5図に示すようなプートストラッ
プ回路を設けたものが知られている。
このブートストラップ回路を具備するDRAMについて
簡単に説明すると、デコーダ54からの信号によってト
ランジスタ58が1つだけ選択されてオンになる。この
ためメモリセル52に接続され且つ選択されたワード線
51は接続線57に接続するが、この接続線57には、
ブートストラップ回路を構成する昇圧回路55及びその
スイッチング回路56が接続されており、ワード線が選
択される場合には接続線57は電源電圧Vdd(例えば
5V)より高い電圧(例えば6〜7■程度)とされる。
簡単に説明すると、デコーダ54からの信号によってト
ランジスタ58が1つだけ選択されてオンになる。この
ためメモリセル52に接続され且つ選択されたワード線
51は接続線57に接続するが、この接続線57には、
ブートストラップ回路を構成する昇圧回路55及びその
スイッチング回路56が接続されており、ワード線が選
択される場合には接続線57は電源電圧Vdd(例えば
5V)より高い電圧(例えば6〜7■程度)とされる。
上記昇圧回路55は、キャパシタ58を有し、信号ΦB
により高電圧(例えば8〜9■程度)を発生させる。上
記スイッチング回路56は、ワード線の選択信号を利用
した信号ΦWL’。
により高電圧(例えば8〜9■程度)を発生させる。上
記スイッチング回路56は、ワード線の選択信号を利用
した信号ΦWL’。
ΦWL′によって、トランジスタ59を介して接続線5
7を放電させ、或いはキャパシタ60によってトランジ
スタ61のゲート電圧を引き上げながら動作する。
7を放電させ、或いはキャパシタ60によってトランジ
スタ61のゲート電圧を引き上げながら動作する。
さらに上記DRAMの動作について、第6図を参照して
簡単に説明すると、当初、RAS信号(ロウアドレスス
トローブ信号)、信号ΦWL’及び信号ΦBが各々゛H
”レベル(高レベル;例えば電源電圧Vdd)であり、
信号ΦWL′は“L”レベル(低レベル:接地電圧GN
D)とされる。
簡単に説明すると、当初、RAS信号(ロウアドレスス
トローブ信号)、信号ΦWL’及び信号ΦBが各々゛H
”レベル(高レベル;例えば電源電圧Vdd)であり、
信号ΦWL′は“L”レベル(低レベル:接地電圧GN
D)とされる。
このとき上記接続線57は、トランジスタ59がオン状
態にあり、L”レベルにされる。次に、RAS信号が立
ち下がり、昇圧された電圧を発生させる信号ΦBもL”
レベルに変化する。すると、選択されるワード線が確定
すると共に、上記信号ΦBにより上記昇圧回路55のキ
ャパシタ58の一方の端部の電圧も上昇する。そして、
昇圧回路55からは例えば8〜9■程度の高電圧が出力
される。続いて、信号ΦWL’、 ΦWL’からトラン
ジスタ59.62がオフとなり、接続線57が接地電圧
GNDから切り離されると共に、キャパシタ60もその
電位差を維持したまま、低電圧側の電極が昇圧回路55
により昇圧されるように切り替わる。従って、接続線5
7は、上記キャパシタ60によりオン状態に維持される
トランジスタ61を介して昇圧された電圧にされ、その
電圧がトランジスタ58を介してワード線51の電圧V
Wtを上昇させることになる。
態にあり、L”レベルにされる。次に、RAS信号が立
ち下がり、昇圧された電圧を発生させる信号ΦBもL”
レベルに変化する。すると、選択されるワード線が確定
すると共に、上記信号ΦBにより上記昇圧回路55のキ
ャパシタ58の一方の端部の電圧も上昇する。そして、
昇圧回路55からは例えば8〜9■程度の高電圧が出力
される。続いて、信号ΦWL’、 ΦWL’からトラン
ジスタ59.62がオフとなり、接続線57が接地電圧
GNDから切り離されると共に、キャパシタ60もその
電位差を維持したまま、低電圧側の電極が昇圧回路55
により昇圧されるように切り替わる。従って、接続線5
7は、上記キャパシタ60によりオン状態に維持される
トランジスタ61を介して昇圧された電圧にされ、その
電圧がトランジスタ58を介してワード線51の電圧V
Wtを上昇させることになる。
上述のようなりRAMでは、例えば4Mビット516M
ビットとその微細化が進み、ウェハ上に形成される素子
自体もその寸法が小さくなってきている。
ビットとその微細化が進み、ウェハ上に形成される素子
自体もその寸法が小さくなってきている。
ところが、上述のような構成のDRAMにおいては、素
子の寸法が小さくなる一方で、電源電圧については必ず
しも小さくなってきていない。このため、例えばゲート
酸化膜に印加される電界は、酸化膜厚の縮小化に反比例
して増大し、上記ブートストラップ回路を用いてワード
線51を昇圧した分だけ更にゲート酸化膜の破壊が問題
となる。また、絶縁耐圧以下の印加電圧であっても、長
時間の使用による経時的な絶縁破壊(TDDB;tim
e dependent dielectric br
eakdown )の問題も生ずることになり、素子の
信顛性が劣化することになる。
子の寸法が小さくなる一方で、電源電圧については必ず
しも小さくなってきていない。このため、例えばゲート
酸化膜に印加される電界は、酸化膜厚の縮小化に反比例
して増大し、上記ブートストラップ回路を用いてワード
線51を昇圧した分だけ更にゲート酸化膜の破壊が問題
となる。また、絶縁耐圧以下の印加電圧であっても、長
時間の使用による経時的な絶縁破壊(TDDB;tim
e dependent dielectric br
eakdown )の問題も生ずることになり、素子の
信顛性が劣化することになる。
そこで、本発明は上述の問題点に鑑み、酸化膜等への負
担を軽減して素子の信頼性の向上環を実現するようなり
RAMの提供を目的とする。
担を軽減して素子の信頼性の向上環を実現するようなり
RAMの提供を目的とする。
本発明のDRAMは、上述の問題点を解決するために、
RASサイクルの終了時にのみワード線を電源電圧より
昇圧する昇圧手段を備える構成としたことを特徴として
いる。
RASサイクルの終了時にのみワード線を電源電圧より
昇圧する昇圧手段を備える構成としたことを特徴として
いる。
ここで、RASサイクルの終了時にのみとは、少なくと
も再書き込み動作が行われる時を含み、且つRASサイ
クルの終了時に関連してワード線の電圧の昇圧が行われ
ることを意味する。
も再書き込み動作が行われる時を含み、且つRASサイ
クルの終了時に関連してワード線の電圧の昇圧が行われ
ることを意味する。
〔作用]
従来の上記ブートストラップ回路を用いたDRAMでは
、第6図のワード線の電圧VIGILのように、RAS
サイクルの時間t IIA!のときは多少の時間のずれ
はあるものの常に昇圧されたものになる。しかし、本発
明のDRAMでは、実施例に基づく第1図に示すように
、RASサイクルの終了時にのみワード線の電圧VWt
を電源電圧より昇圧する。従って、昇圧された高い電圧
がゲート酸化膜等に印加される時間は短くなり、酸化膜
等への負担が軽減されることになる。
、第6図のワード線の電圧VIGILのように、RAS
サイクルの時間t IIA!のときは多少の時間のずれ
はあるものの常に昇圧されたものになる。しかし、本発
明のDRAMでは、実施例に基づく第1図に示すように
、RASサイクルの終了時にのみワード線の電圧VWt
を電源電圧より昇圧する。従って、昇圧された高い電圧
がゲート酸化膜等に印加される時間は短くなり、酸化膜
等への負担が軽減されることになる。
本発明の好適な実施例を図面を参照しながら説明する。
本実施例のDRAMは、RAS (ロウアドレスストロ
ーブ)サイクルの終了時にのみワード線を電源電圧より
昇圧する昇圧手段を備えるために、ゲート酸化膜等への
負担を軽減して、素子の借問性を高めることができる。
ーブ)サイクルの終了時にのみワード線を電源電圧より
昇圧する昇圧手段を備えるために、ゲート酸化膜等への
負担を軽減して、素子の借問性を高めることができる。
はじめに、その基本的な構成について、波形図である第
1図を参照しながら説明すると、まず、本実施例のDR
AMは、RAS信号の立ち下がりによって、ワード線を
駆動するための信号ΦWLが立ち下がり、その信号ΦW
Lによって任意の一行のワード線の電圧V、Lも電源電
圧Vddである“H”レベル(例えば5v程度)まで上
昇する。このようにワード線の電圧VWLが“H″レベ
ルなったところで、メモリセルからの読み出しやセンス
アンプへのデータの入力が行われるが、まだ、再書き込
み動作は行われない、なお、メモリセルからの読み出し
時のワード線の電圧vwLは、後述するような高い電圧
で再書き込みされるために、たとえ“H”レベルであっ
ても十分にセンスアンプを用いて感知することが可能で
ある。
1図を参照しながら説明すると、まず、本実施例のDR
AMは、RAS信号の立ち下がりによって、ワード線を
駆動するための信号ΦWLが立ち下がり、その信号ΦW
Lによって任意の一行のワード線の電圧V、Lも電源電
圧Vddである“H”レベル(例えば5v程度)まで上
昇する。このようにワード線の電圧VWLが“H″レベ
ルなったところで、メモリセルからの読み出しやセンス
アンプへのデータの入力が行われるが、まだ、再書き込
み動作は行われない、なお、メモリセルからの読み出し
時のワード線の電圧vwLは、後述するような高い電圧
で再書き込みされるために、たとえ“H”レベルであっ
ても十分にセンスアンプを用いて感知することが可能で
ある。
次にRASサイクルの終了時である■τ丁倍信号立ち上
がりで、リストア信号ΦRSTを接地電圧GNDである
“L”レベルから“H″レベル変化させる。そして、こ
のリストア信号R3Tを利用して、上記ワード線の電圧
V。Lを°°H”レベルからさらに昇圧された“EH”
レベルへ変化させる。ここで、H”レベルと“EH″レ
ベルの電位差は例えばアクセストランジスタの闇値電圧
V□以上とされる。このように選択されたワード線の電
圧V。Lを“EH”レベルにすることで、メモリセルの
アクセストランジスタによって閾値電圧Vい分だけ下が
った電位での書き込みがなされた場合であっても、その
キャパシタには十分な電圧が与えられることになる。
がりで、リストア信号ΦRSTを接地電圧GNDである
“L”レベルから“H″レベル変化させる。そして、こ
のリストア信号R3Tを利用して、上記ワード線の電圧
V。Lを°°H”レベルからさらに昇圧された“EH”
レベルへ変化させる。ここで、H”レベルと“EH″レ
ベルの電位差は例えばアクセストランジスタの闇値電圧
V□以上とされる。このように選択されたワード線の電
圧V。Lを“EH”レベルにすることで、メモリセルの
アクセストランジスタによって閾値電圧Vい分だけ下が
った電位での書き込みがなされた場合であっても、その
キャパシタには十分な電圧が与えられることになる。
以下、リストア信号ΦRSTが“H″レベルら“L”レ
ベルに変化して、ワード線の電圧VWtが°”EH”レ
ベルからH”レベルへ変化し、ワード線の電圧VWtが
“■1”レベルになる。そして、さらに信号ΦWLが°
“L”レベルから#Hnレベルへ変化して、ワード線の
電圧■、4LがL”レベルに戻って、昇圧されたワード
線による書き込みが終了することになる。
ベルに変化して、ワード線の電圧VWtが°”EH”レ
ベルからH”レベルへ変化し、ワード線の電圧VWtが
“■1”レベルになる。そして、さらに信号ΦWLが°
“L”レベルから#Hnレベルへ変化して、ワード線の
電圧■、4LがL”レベルに戻って、昇圧されたワード
線による書き込みが終了することになる。
このような波形図で示した構成を有する本実施例のDR
AMでは、ワード線の電圧V。Lが、信号ΦWLがL”
レベルの時全般に亘って昇圧された″EH”レベルとな
るのではなく、リストア信号ΦR3Tを“H”レベルと
している期間にのみ昇圧された“EH”レベルとなる。
AMでは、ワード線の電圧V。Lが、信号ΦWLがL”
レベルの時全般に亘って昇圧された″EH”レベルとな
るのではなく、リストア信号ΦR3Tを“H”レベルと
している期間にのみ昇圧された“EH”レベルとなる。
このため、書き込みの特性については昇圧するタイプの
DRAMと同等の特性が得られ、これと同時に、アクセ
ストランジスタのゲート酸化膜への負担は小さくなり、
その絶縁破壊や経時的な劣化等についても良好なものと
なり、素子の信幀性が向上する。
DRAMと同等の特性が得られ、これと同時に、アクセ
ストランジスタのゲート酸化膜への負担は小さくなり、
その絶縁破壊や経時的な劣化等についても良好なものと
なり、素子の信幀性が向上する。
以上のような基本的な構成を有する本実施例のDRAM
についての更に具体的な例について、第2図および第3
図を参照しながら説明する。
についての更に具体的な例について、第2図および第3
図を参照しながら説明する。
第2図はそのDRAMの回路構成である。メモリセル2
は、ワード線lにゲートが接続するアクセストランジス
タ3と、キャパシタ4により構成される。そのキャパシ
タ4にはデータが記憶され、上記アクセストランジスタ
3を介してデータはビット線BLに読み出される。この
メモリセル2は、図中省略しているが、マトリクス状に
配列される。
は、ワード線lにゲートが接続するアクセストランジス
タ3と、キャパシタ4により構成される。そのキャパシ
タ4にはデータが記憶され、上記アクセストランジスタ
3を介してデータはビット線BLに読み出される。この
メモリセル2は、図中省略しているが、マトリクス状に
配列される。
マトリクス状に配列されるうちの一行のメモリセル2を
選択するためのワード線1は、選択トランジスタ22を
介して各ワード線で共通に用いられる接続線13に接続
する。上記選択トランジスタ22のゲートは、トランジ
スタ25を介してデコーダ21に接続する。このデコー
ダ21は、アドレス信号が与えられて、そのアドレス信
号に基づいてワード線を選択する。その選択は、トラン
ジスタ22をオン状態にすることで行われる。また、デ
コーダ21は、インバーター23を介し、非選択のワー
ド線をトランジスタ24を通じて接地電圧GNDにする
。
選択するためのワード線1は、選択トランジスタ22を
介して各ワード線で共通に用いられる接続線13に接続
する。上記選択トランジスタ22のゲートは、トランジ
スタ25を介してデコーダ21に接続する。このデコー
ダ21は、アドレス信号が与えられて、そのアドレス信
号に基づいてワード線を選択する。その選択は、トラン
ジスタ22をオン状態にすることで行われる。また、デ
コーダ21は、インバーター23を介し、非選択のワー
ド線をトランジスタ24を通じて接地電圧GNDにする
。
上記接続線13は、各ワード線で共通に用いられ、特に
本実施例のDRAMでは、RASサイクルの終了時のみ
特に昇圧された“’ E H”レベルの電圧を供給する
。その昇圧手段としての昇圧回路は、昇圧用キャパシタ
10と、リストア信号ΦR3Tに駆動されるインバータ
ー11.12と、同様にリストア信号ΦR3Tがゲート
に供給される2MO3)ランジスタ14と、ワード線を
駆動するための信号ΦWLにより制御されるPMOSト
ランジスタ15.NMO3)ランジスタ16より構成さ
れている。
本実施例のDRAMでは、RASサイクルの終了時のみ
特に昇圧された“’ E H”レベルの電圧を供給する
。その昇圧手段としての昇圧回路は、昇圧用キャパシタ
10と、リストア信号ΦR3Tに駆動されるインバータ
ー11.12と、同様にリストア信号ΦR3Tがゲート
に供給される2MO3)ランジスタ14と、ワード線を
駆動するための信号ΦWLにより制御されるPMOSト
ランジスタ15.NMO3)ランジスタ16より構成さ
れている。
ここで、この昇圧回路について更に説明すると、上記昇
圧用キャパシタ10は、一方の端子が上記接続線13に
接続され、他方の端子がインバーター11の出力側に接
続する。この昇圧用キャパシタ10は、例えばワード線
の昇圧する電圧を2v程度とすれば、従来のものに比較
して3分の1程度のサイズでよい。そのインバーター1
1の入力側にはインバーター12の出力側が接続され、
そのインバーター12の入力側にはりストア信号ΦR3
Tが供給される。上記PMO3)ランジスタ14は、ゲ
ートに上記リストア信号ΦR3Tが供給されると共にソ
ースに例えば電源電圧Vddが供給される。この2MO
3)ランジスタ14のドレインには上記PMO3)ラン
ジスタ15のソースが接続され、2MO3)ランジスタ
15のドレインにはNMO3)ランジスタ16のドレイ
ンが接続する。そのNMO3)ランジスタ16のソース
には接地電圧GNDが供給されており、上記PMOS)
ランジスタ15とそのNMO3)ランジスタ16で、信
号ΦWLがゲートに供給されるCMOSインバーターが
構成され、上記接続線13に出力信号が現れる。
圧用キャパシタ10は、一方の端子が上記接続線13に
接続され、他方の端子がインバーター11の出力側に接
続する。この昇圧用キャパシタ10は、例えばワード線
の昇圧する電圧を2v程度とすれば、従来のものに比較
して3分の1程度のサイズでよい。そのインバーター1
1の入力側にはインバーター12の出力側が接続され、
そのインバーター12の入力側にはりストア信号ΦR3
Tが供給される。上記PMO3)ランジスタ14は、ゲ
ートに上記リストア信号ΦR3Tが供給されると共にソ
ースに例えば電源電圧Vddが供給される。この2MO
3)ランジスタ14のドレインには上記PMO3)ラン
ジスタ15のソースが接続され、2MO3)ランジスタ
15のドレインにはNMO3)ランジスタ16のドレイ
ンが接続する。そのNMO3)ランジスタ16のソース
には接地電圧GNDが供給されており、上記PMOS)
ランジスタ15とそのNMO3)ランジスタ16で、信
号ΦWLがゲートに供給されるCMOSインバーターが
構成され、上記接続線13に出力信号が現れる。
次に、第3図の波形図を参照しながら、本実施例にかか
るDRAMの動作の一例について説明すまず、時刻t0
で、RAS信号が立ち下がりRASサイクルが開始する
。このときワード線を選択するための信号ΦWLは“H
”レベル(例えば電源電圧Vdd)にあり、ワード線1
の電圧VWLはL”レベル(例えば接地電圧GND)と
なっている。また、ビット線BL(bit)は、一対の
ビット線がイコライズされて中間レベルにあり、リスト
ア信号ΦR3Tは“L″レベルされている。時刻t0で
RAS信号が立ち下がり、その時のアドレス信号(ll
ddress)によってROWアドレスが確定する。そ
して、時刻り、では、その確定したROWアドレスに基
づいてワード線を選択するための信号ΦWLが“°H″
レベルから“′L゛ルベルへ変化し、その信号ΦWLの
変化に基づいてワード線の電圧VWLも“L”レベルか
ら“′H”レベルへ変化して行く。
るDRAMの動作の一例について説明すまず、時刻t0
で、RAS信号が立ち下がりRASサイクルが開始する
。このときワード線を選択するための信号ΦWLは“H
”レベル(例えば電源電圧Vdd)にあり、ワード線1
の電圧VWLはL”レベル(例えば接地電圧GND)と
なっている。また、ビット線BL(bit)は、一対の
ビット線がイコライズされて中間レベルにあり、リスト
ア信号ΦR3Tは“L″レベルされている。時刻t0で
RAS信号が立ち下がり、その時のアドレス信号(ll
ddress)によってROWアドレスが確定する。そ
して、時刻り、では、その確定したROWアドレスに基
づいてワード線を選択するための信号ΦWLが“°H″
レベルから“′L゛ルベルへ変化し、その信号ΦWLの
変化に基づいてワード線の電圧VWLも“L”レベルか
ら“′H”レベルへ変化して行く。
再び第2図に示した回路を参照しながら説明すると、ま
ず時刻t0では、信号ΦWLは“H″゛゛レヘルり、リ
ストア信号ΦRSTは” L ”レベルであって、PM
OSトランジスタ14.NMOSトランジスタ16はオ
ン状態とされ、PMOSトランジスタ15はオフ状態と
される。従って、昇圧用キャパシタ10の接続線13例
の電圧及び該キャパシタIOのインバーター11側の電
圧はL”レベルとされる。また、このときデコーダ21
の出力は全て″L″Loルであり、全部の行のトランジ
スタ24はオン状態とされて、各ワード線の電圧V、I
Lは“Lo”レベルにされる。次に、時刻t1では、信
号ΦWLが“L゛レベル変化する。すると、デコーダ2
1があるワード線1を選択し、その選択されたワード線
にかかるトランジスタ22がオン状態になる。これと同
時に、2MO3)ランジスタ15がオン、NMOSトラ
ンジスタ16がオフに変わり、昇圧用キャパシタ10の
接続線13側の電圧が“■1”レベルに変化すると共に
、接続線13の電位も上昇する。これが選択されたワー
ド線に至り、ワード線の電圧v@。
ず時刻t0では、信号ΦWLは“H″゛゛レヘルり、リ
ストア信号ΦRSTは” L ”レベルであって、PM
OSトランジスタ14.NMOSトランジスタ16はオ
ン状態とされ、PMOSトランジスタ15はオフ状態と
される。従って、昇圧用キャパシタ10の接続線13例
の電圧及び該キャパシタIOのインバーター11側の電
圧はL”レベルとされる。また、このときデコーダ21
の出力は全て″L″Loルであり、全部の行のトランジ
スタ24はオン状態とされて、各ワード線の電圧V、I
Lは“Lo”レベルにされる。次に、時刻t1では、信
号ΦWLが“L゛レベル変化する。すると、デコーダ2
1があるワード線1を選択し、その選択されたワード線
にかかるトランジスタ22がオン状態になる。これと同
時に、2MO3)ランジスタ15がオン、NMOSトラ
ンジスタ16がオフに変わり、昇圧用キャパシタ10の
接続線13側の電圧が“■1”レベルに変化すると共に
、接続線13の電位も上昇する。これが選択されたワー
ド線に至り、ワード線の電圧v@。
も°°L”し゛ベルから”°H′°レベルへ変化して行
くことになる。
くことになる。
このようなワード線の選択が行われた後、第3図に示す
ように、時刻Lxでビット線(bit)にメモリセル内
のデータの差信号が現れる。次に時刻t、でセンスアン
プが駆動し、その差信号がビット線の対の間で互いに増
幅されて行く。また、このセンシング動作と前後して、
例えばライトイネーブル信号WEが時刻tw+で“L”
レベルに変化したものとする(図中破線で示す、)、す
るとDRAMは書き込み動作を行い、データ入力信号D
i hの値を採り込むことができ、その採り込んだ値
によって時刻t@tではビット線のデータを反転若しく
はそのままにすることができる。なお、上記信号WEが
“H”レベルのままであるときは、データの採り込みを
伴った書き込み動作は行われない。また、時刻り、では
CAS信号(カラムアドレスストローブ信号)が立ち下
がり、時刻、でそのCAS信号が立ち上がる。その時の
アドレス信号が列アドレスを確定させ、読み出し時や書
き込みの際には、既に選択されたワード線およびその確
定した列アドレスに基づいた動作が行われることになる
。
ように、時刻Lxでビット線(bit)にメモリセル内
のデータの差信号が現れる。次に時刻t、でセンスアン
プが駆動し、その差信号がビット線の対の間で互いに増
幅されて行く。また、このセンシング動作と前後して、
例えばライトイネーブル信号WEが時刻tw+で“L”
レベルに変化したものとする(図中破線で示す、)、す
るとDRAMは書き込み動作を行い、データ入力信号D
i hの値を採り込むことができ、その採り込んだ値
によって時刻t@tではビット線のデータを反転若しく
はそのままにすることができる。なお、上記信号WEが
“H”レベルのままであるときは、データの採り込みを
伴った書き込み動作は行われない。また、時刻り、では
CAS信号(カラムアドレスストローブ信号)が立ち下
がり、時刻、でそのCAS信号が立ち上がる。その時の
アドレス信号が列アドレスを確定させ、読み出し時や書
き込みの際には、既に選択されたワード線およびその確
定した列アドレスに基づいた動作が行われることになる
。
次に、時刻t、で、RAS信号が“L”レベルから“H
”レベルへ立ち上がり、RASサイクルが終了する。こ
のRASサイクルの終了によって、データの保持動作が
行われていく。まず、リストア信号ΦRSTが時刻t、
で″L″レベルから“H”レベルへ立ち上がる。すると
、第2図の回路においては、PMOSトランジスタ14
がオフ状態にされ、続いて昇圧用キャパシタ10のイン
バーター11側の端子がL”レベルから°°H”レベル
に持ち上げられる。このとき昇圧用キャパシタ10は、
その両端で閾値電圧Vい以上の電位差を有していたこと
から、その昇圧用キャパシタlOの接続線13側の端子
の電圧は、ll HI+レベルからより高い電圧に昇圧
された電圧まで持ち上げられることになり、これがワー
ド線に伝達して、時刻t8で、ワード線の電圧VWtを
電源電圧Vddである°“H”レベルより昇圧された“
EH”レベルまで押し上げることになる。
”レベルへ立ち上がり、RASサイクルが終了する。こ
のRASサイクルの終了によって、データの保持動作が
行われていく。まず、リストア信号ΦRSTが時刻t、
で″L″レベルから“H”レベルへ立ち上がる。すると
、第2図の回路においては、PMOSトランジスタ14
がオフ状態にされ、続いて昇圧用キャパシタ10のイン
バーター11側の端子がL”レベルから°°H”レベル
に持ち上げられる。このとき昇圧用キャパシタ10は、
その両端で閾値電圧Vい以上の電位差を有していたこと
から、その昇圧用キャパシタlOの接続線13側の端子
の電圧は、ll HI+レベルからより高い電圧に昇圧
された電圧まで持ち上げられることになり、これがワー
ド線に伝達して、時刻t8で、ワード線の電圧VWtを
電源電圧Vddである°“H”レベルより昇圧された“
EH”レベルまで押し上げることになる。
このようにワード線の電圧v、1.が“EH”レベルま
で上昇した場合には、メモリセル2のアクセストランジ
スタ3によって闇値電圧Vい分の電圧降下が生じた場合
であっても、簡単にキャパシタ4に電源電圧Vdd程度
の電圧で再書き込みすることができる。すなわち、従来
のようにワード線の電圧を選択している時間の全時間に
亘って昇圧したものとするのではなくとも、十分に昇圧
したものと同等の再書き込み特性を得ることができる。
で上昇した場合には、メモリセル2のアクセストランジ
スタ3によって闇値電圧Vい分の電圧降下が生じた場合
であっても、簡単にキャパシタ4に電源電圧Vdd程度
の電圧で再書き込みすることができる。すなわち、従来
のようにワード線の電圧を選択している時間の全時間に
亘って昇圧したものとするのではなくとも、十分に昇圧
したものと同等の再書き込み特性を得ることができる。
従って、ゲート酸化膜等への負担も軽減されることにな
る。
る。
次に、時刻t、で、リストア信号ΦR3Tが“H”レベ
ルから“L”レベルに変化し、それに従って、時刻t1
゜でワード線の電圧VIIILも“EH”レベルから“
H”レベルへ降下する。ここで、時刻L8と時刻り、の
時間は、再書き込みに必要な時間である。また、時刻1
++で信号ΦWLが°“L”レベルから″“H11レベ
ルへ変化し、時刻tI!でワード線の電圧V@tも“H
″レベルら“L”レベルへ変化して再書き込み動作を終
了する。以下、例えば時刻t’sでビット線のイコライ
ズ等が行われる。
ルから“L”レベルに変化し、それに従って、時刻t1
゜でワード線の電圧VIIILも“EH”レベルから“
H”レベルへ降下する。ここで、時刻L8と時刻り、の
時間は、再書き込みに必要な時間である。また、時刻1
++で信号ΦWLが°“L”レベルから″“H11レベ
ルへ変化し、時刻tI!でワード線の電圧V@tも“H
″レベルら“L”レベルへ変化して再書き込み動作を終
了する。以下、例えば時刻t’sでビット線のイコライ
ズ等が行われる。
このような動作を行う本実施例のDRAMは、まず、再
書き込み時の電圧を昇圧手段によって、昇圧させており
、従って、アクセストランジスタにおける闇値電圧Vい
分の電圧降下を補償することができ、従来のプートスト
ラップ回路を設けたもの(第5図参照)と同等のデータ
保持特性を得ることができる。
書き込み時の電圧を昇圧手段によって、昇圧させており
、従って、アクセストランジスタにおける闇値電圧Vい
分の電圧降下を補償することができ、従来のプートスト
ラップ回路を設けたもの(第5図参照)と同等のデータ
保持特性を得ることができる。
そして、特に本実施例のDRAMでは、ワード線が“H
”レベル以上に昇圧される時間は、再書き込みに関する
時間のみであり、例えば10〜20 n5ec程度の時
間だけである。これは従来100〜120nsec程度
の時間常に”H’レベル以上に昇圧していたものと比較
して、ゲート酸化膜等に対するストレスが緩和されるこ
とになり、絶縁破壊等を未然に防止することができ、ま
た、経時的な絶縁破壊も防止できる。このため、素子の
信転性が大幅に向上する。
”レベル以上に昇圧される時間は、再書き込みに関する
時間のみであり、例えば10〜20 n5ec程度の時
間だけである。これは従来100〜120nsec程度
の時間常に”H’レベル以上に昇圧していたものと比較
して、ゲート酸化膜等に対するストレスが緩和されるこ
とになり、絶縁破壊等を未然に防止することができ、ま
た、経時的な絶縁破壊も防止できる。このため、素子の
信転性が大幅に向上する。
また、従来のプートストラップ回路を設けたもの(第5
図参照)では、回路の素子数が多くなり、また、昇圧用
のキャパシタについても大きくする必要があった。しか
し、第2図に示す回路では、接地電圧GNDから昇圧す
るのではなく電源電圧Vddから昇圧させるのみで良い
ために、その構成も簡素化され、その占有面積も小さ(
なり、例えば、昇圧用キャパシタ10も3分の1程度で
良いことになる。さらに、第5図の回路では、トランジ
スタ61のゲートの電圧が電源電圧Vdd+2闇値電圧
■い以上と高電圧になるが、第2図に示す回路では、こ
のような信鎖性上の問題も解決することができる。
図参照)では、回路の素子数が多くなり、また、昇圧用
のキャパシタについても大きくする必要があった。しか
し、第2図に示す回路では、接地電圧GNDから昇圧す
るのではなく電源電圧Vddから昇圧させるのみで良い
ために、その構成も簡素化され、その占有面積も小さ(
なり、例えば、昇圧用キャパシタ10も3分の1程度で
良いことになる。さらに、第5図の回路では、トランジ
スタ61のゲートの電圧が電源電圧Vdd+2闇値電圧
■い以上と高電圧になるが、第2図に示す回路では、こ
のような信鎖性上の問題も解決することができる。
また、第5図に示した従来のプートストラップ回路を設
けたDRAMでは、長いRASサイクル、例えばページ
モードやスタティックコラムモードで昇圧した接続線5
7のリークによる電圧の低下が問題となるが、本実施例
のDRAMでは、昇圧されるのは、RASサイクルの終
了時のみであり、長いRASサイクルであってもその低
下等の問題は生じない。
けたDRAMでは、長いRASサイクル、例えばページ
モードやスタティックコラムモードで昇圧した接続線5
7のリークによる電圧の低下が問題となるが、本実施例
のDRAMでは、昇圧されるのは、RASサイクルの終
了時のみであり、長いRASサイクルであってもその低
下等の問題は生じない。
なお、本発明は上述の実施例に限定されることなく、そ
の要旨を逸脱しない範囲での種々の変更が可能である。
の要旨を逸脱しない範囲での種々の変更が可能である。
本発明のDRAMは、RASサイクルの終了時のみ昇圧
する構成を有することから、絶縁破壊等を未然に防止す
ることができ、また、経時的な絶縁破壊も防止できる。
する構成を有することから、絶縁破壊等を未然に防止す
ることができ、また、経時的な絶縁破壊も防止できる。
このため、素子の信顛性を大幅に向上させることができ
る。また、回路構成を簡素化することが可能であり、長
いRASサイクルにおける問題も未然に防止することが
可能となる。
る。また、回路構成を簡素化することが可能であり、長
いRASサイクルにおける問題も未然に防止することが
可能となる。
第1図は本発明のDRAMの一例の基本的構成を説明す
るための波形図、第2図はその具体的な回路構成を説明
するための回路図、第3図は第2図のDRAMの動作を
説明するための波形図、第4図は一般的なりRAMのメ
モリセルの回路図、第5図は従来のプートストラップ回
路を有するDRAMの回路図、第6図は第5図のDRA
Mの動作を説明するための波形図である。 1・・・ワード線 2・・・メモリセル 3・・・アクセストランジスタ 10・・・昇圧用キャパシタ 11.12・・・インバーター 13・・・接続線 14.15・・・PMOSトランジスタ16・・・NM
O3I−ランジスタ RAS・・・ローアドレスストローブ VWL・・・ワード線の電圧 ΦR3T・・・リストア信号 特許出願人 ソニー株式会社 代理人弁理士 小部 晃(他2名)
るための波形図、第2図はその具体的な回路構成を説明
するための回路図、第3図は第2図のDRAMの動作を
説明するための波形図、第4図は一般的なりRAMのメ
モリセルの回路図、第5図は従来のプートストラップ回
路を有するDRAMの回路図、第6図は第5図のDRA
Mの動作を説明するための波形図である。 1・・・ワード線 2・・・メモリセル 3・・・アクセストランジスタ 10・・・昇圧用キャパシタ 11.12・・・インバーター 13・・・接続線 14.15・・・PMOSトランジスタ16・・・NM
O3I−ランジスタ RAS・・・ローアドレスストローブ VWL・・・ワード線の電圧 ΦR3T・・・リストア信号 特許出願人 ソニー株式会社 代理人弁理士 小部 晃(他2名)
Claims (1)
- RASサイクルの終了時にのみワード線を電源電圧より
昇圧する昇圧手段を備えたDRAM。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62322199A JPH01162296A (ja) | 1987-12-19 | 1987-12-19 | Dram |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62322199A JPH01162296A (ja) | 1987-12-19 | 1987-12-19 | Dram |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01162296A true JPH01162296A (ja) | 1989-06-26 |
Family
ID=18141056
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62322199A Pending JPH01162296A (ja) | 1987-12-19 | 1987-12-19 | Dram |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01162296A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02247892A (ja) * | 1989-03-20 | 1990-10-03 | Fujitsu Ltd | ダイナミックランダムアクセスメモリ |
JPH0442494A (ja) * | 1990-06-08 | 1992-02-13 | Nec Corp | Mosダイナミックram |
US5668762A (en) * | 1994-12-02 | 1997-09-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device allowing reduction of power consumed in a shared sense amplifier type sense amplifier |
US6115319A (en) * | 1997-02-14 | 2000-09-05 | Hitachi, Ltd. | Dynamic RAM having word line voltage intermittently boosted in synchronism with an external clock signal |
JP2001243774A (ja) * | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | 半導体記憶装置 |
JP2001250383A (ja) * | 2000-03-07 | 2001-09-14 | Stmicroelectronics Inc | ダイナミックランダムアクセスメモリ用ビット線検知回路及び方法 |
JP2008097804A (ja) * | 2006-10-13 | 2008-04-24 | Hynix Semiconductor Inc | 電圧制御装置および電圧制御方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6313498B2 (ja) * | 1983-05-25 | 1988-03-25 | Nat House Ind |
-
1987
- 1987-12-19 JP JP62322199A patent/JPH01162296A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6313498B2 (ja) * | 1983-05-25 | 1988-03-25 | Nat House Ind |
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JP2001243774A (ja) * | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | 半導体記憶装置 |
JP2001250383A (ja) * | 2000-03-07 | 2001-09-14 | Stmicroelectronics Inc | ダイナミックランダムアクセスメモリ用ビット線検知回路及び方法 |
JP2008097804A (ja) * | 2006-10-13 | 2008-04-24 | Hynix Semiconductor Inc | 電圧制御装置および電圧制御方法 |
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