DE19537310A1 - Halbleiterspeichereinrichtung - Google Patents

Halbleiterspeichereinrichtung

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Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterein­ richtung und insbesondere auf eine Halbleitereinrichtung die eine Reduzierung der Leistungsaufnahme zuläßt.
Fig. 10 zeigt ein schematisches Blockdiagramm eines dynamischen RAM (welcher im weiteren als DRAM bezeichnet wird) als ein Bei­ spiel einer herkömmlichen Halbleiterspeichereinrichtung.
Mit Bezug auf Fig. 10 schließt ein DRAM 1 einen Speicherzellen­ feldabschnitt 3, Zeilendekodierer 9a und 9b, einen Spaltendeko­ dierer 11, eine Lese-/Schreibschaltung 13, einen Adressenpuffer 15, einen Adressenzähler 17, eine Schaltsignalerzeugerschaltung 19, eine /RAS-Eingabeschaltung 21, eine /CAS-Eingabeschaltung 23, eine Datenausgabeschaltung 25, eine Dateneingabeschaltung 27 sowie eine /WE-Eingabeschaltung 29 ein. Desweiteren weist DRAM 1 eine Adresseneingabeanschlußgruppe 31, einen externen /RAS-Signaleingabeanschluß 33, einen externen /CAS-Signalein­ gabeanschluß 35, einen Datenausgabeanschluß 37, einen Daten­ eingabeanschluß 39 sowie einen /WE-Signaleingabeanschluß 41 auf.
Der Speicherzellenfeldabschnitt 3 schließt weiterhin Speicher­ zellenfelder 5a, 5b sowie einen Leseverstärker 7 ein. Zwischen den Speicherzellenfeldern 5a und 5b ist der Leseverstärker 7 vorgesehen. Jedes der Speicherzellenfelder 5a und 5b schließt eine Mehrzahl Speicherzellen ein, von denen jede aus einem Transistor und einem Kondensator besteht, wobei die Speicher­ zellen in einer Matrix angeordnet sind. Mit den jeweiligen Speicherzellen sind Wortleitungen in der Zeilenrichtung verbun­ den und Bitleitungen sind mit den jeweiligen Speicherzellen in Spaltenrichtung verbunden.
Ein externes RAS-Signal wird über den externen RAS-Signalein­ gabeanschluß 33 an die /RAS-Eingabeschaltung 21 eingegeben und eine Ausgabe derselben wird an einen Adressenzähler 17, Adres­ senspeicher 15 und eine Schaltsignalerzeugerschaltung 19 ange­ legt. An die /CAS-Eingabeschaltung 23 wird über den externen /CAS-Signaleingabeanschluß 35 ein externes /CAS-Signal einge­ geben und eine Ausgabe derselben wird an den Adressenzähler 17 und den Adressenpuffer 15 angelegt.
Eine Ausgabe des Adressenzählers 17 wird an den Adressenspeicher 15 angelegt. An den Adressenspeicher 15 werden ebenfalls die Adressensignale A0 bis An der Adresseneingabeanschlußgruppe 31 angelegt. Der Adressenspeicher 15 legt eine Zeilenadresse RA an jeden der Zeilendekodierer 9a und 9b sowie an eine Schaltsignal­ erzeugerschaltung 19 an. Desweiteren legt der Adressenpuffer 15 eine Spaltenadresse CA an den Spaltendekodierer 11 an.
Der Zeilendekodierer 9a wählt in Übereinstimmung mit einer Zei­ lenadresse RA1 eine Wortleitung WL des Speicherzellenfeldes 5a aus, und Zeilendekodierer 9b wählt in Übereinstimmung mit einer Zeilenadresse RA2 eine Wortleitung WL des Speicherzellenfeldes 5b aus. Der Spaltendekodierer 11 wählt (ein Paar) Bitleitungen BL des Speicherzellenfeldes 5a und 5b, jeweils in Übereinstim­ mung mit einer Spaltenadresse CA aus. Die ausgewählten Bitlei­ tungen BL werden mit einer I/O-Leitung verbunden. Die I/O-Lei­ tung ist mit der Lese-/Schreibschaltung 13 verbunden. An die Lese-/Schreibschaltung 13 wird eine Ausgabe der Dateneingabe­ schaltung 27 angelegt und eine Ausgabe der Lese-/Schreibschal­ tung 13 wird an eine Datenausgabeschaltung 25 angelegt. Eine Ausgabe der /WE-Eingabeschaltung 29 wird an die Datenausgabe­ schaltung 25 und Dateneingabeschaltung 27 angelegt.
Ein Schreibfreigabesignal /WE des /WE-Signaleingabeanschluß 41 wird an eine /WE-Eingabeschaltung 29 angelegt. Dementsprechend legt die /WE-Eingabeschaltung 29 ein Schreibfreigabesignal /WE zum Schreiben insbesondere an eine Dateneingabeschaltung 27 an, und die Dateneingabeschaltung 27 legt die über den Dateneingabe­ anschluß 39 eingegebenen Daten an die Lese-/Schreibschaltung 13 an. Im Gegensatz dazu wird die /WE-Eingabeschaltung 29 zum An­ legen der gelesenen Daten an Datenausgabeanschluß 37 betrieben, wobei die gelesenen Daten bzw. der gelesene Datenwert von der Lese-/Schreibschaltung 13 an die Datenausgabeschaltung 25 ange­ legt wurde.
Fig. 11 stellt ein schematisches Diagramm des in Fig. 10 ge­ zeigten Leseverstärkers dar, während Fig. 12 ein schematisches Diagramm der Schaltsignalerzeugerschaltung der Fig. 10 dar­ stellt.
Mit Bezug auf Fig. 11 schließt der Leseverstärker (SA) 7 n-Kanal MOS-Transistoren (die im weiteren als NMOS bezeichnet werden) Q5, Q6, Q7 sowie p-Kanal MOS-Transistoren (die im weiteren als PMOS bezeichnet werden) Q8, Q9 und Q10 ein. Der Leseverstärker 7 ist mit dem Bitleitungspaar BL1, /BL1 des Speicherzellenfeldes 5a über die Anschlußtransistoren Q1 und Q2 verbunden und mit dem Bitleitungspaar BL2, /BL2 des Speicher­ zellenfeldes 5b über die Transistoren Q3, Q4. Die Anschluß-, bzw. Verbindungstransistoren Q1, Q2, Q3 und Q4 sind NMOS. Ein solcher Aufbau, in welchem zwei Sätze von Bitleitungspaaren mit einem Satz Leseverstärker über Verbindungstransistoren ver­ bunden sind, wird als eine gemeinsam benutzte Leseverstärker­ anordnung bzw. eine geteilte Leseverstärkeranordnung bezeichnet.
Die Leseverstärker von Typ gemeinsam benutzter Leseverstärker wurden in jüngeren DRAMS in großen Kapazitäten verwendet.
Eine Speicherzelle MC1, die einen Transistor und einen Konden­ sator aufweist, ist mit der Bitleitung BL1 und der Wortleitung WL1 verbunden, eine Speicherzelle MC2 ist mit einer Bitleitung BL2 und einer Wortleitung WL2 verbunden. Der Leseverstärker 7 schreibt, speichert und liest Daten für und von solchen Speicherzellen MC1 und MC2. Zur Freigabe des Lesens oder ähn­ lichem ist es notwendig, daß das Bitleitungspaar BL1, /BL1 bzw. das Bitleitungspaar BL2, /BL2 mit dem Leseverstärker 7 verbun­ den ist.
Dementsprechend wird ein Steuersignal Φ₁ mit der Steuerelektrode eines jeden Verbindungstransistors Q1 und Q2 verbunden, ein Steuersignal Φ₂ wird an eine Steuerelektrode eines jeden der Verbindungstransistoren Q3 und Q4 angelegt.
Um Daten fehlerfrei in jede der Speicherzellen MC1 und MC2 zu schreiben muß der Leseverstärker 7 ein Signal, welches auf den Pegel eines Versorgungspotentiales verstärkt wurde über die Verbindungstransistoren Q1, Q2, Q3 und Q4 an die Speicherzellen MC1 und MC2 übertragen, ohne das Potential zu verringern. Da die Verbindungstransistoren Q1, Q2, Q3 und Q4 aus NMOS gebildet sind ist es notwendig, daß die Steuersignale Φ₁ und Φ₂, die an die Verbindungstransistoren eingegeben werden, so verstärkt werden, daß sie höher als der Pegel des Versorgungspotentials sind.
Deshalb schließt die Schaltsignalerzeugerschaltung 19 eine Ladungspumpschaltung 103 und eine Ladungspumpschaltung 107, wie sie in Fig. 12 gezeigt sind, ein. Weiterhin schließt die Schalt­ signalerzeugerschaltung 19 Inverter 101a, 101b, 101c, eine Oszillatorschaltung 105, PMOS-Transistoren 109a, 109b, NMOS- Transistoren 111a, 111b und eine NAND-Schaltung 113 ein.
Die Ladungspumpschaltung 103 wird in Reaktion auf eine externe /RAS-Eingabe der /RAS-Eingabeschaltung 21 betrieben. Die La­ dungspumpschaltung 107 wird kontinuierlich in Reaktion auf ein Signal ΦC betrieben, welches von der Oszillatorschaltung 105 ausgegeben wird. Die Ladungspumpschaltungen 103 und 107 erzeugen ein Verstärkungssignal ΦH. Das Verstärkungssignal ΦH wird als ein Steuersignal Φ₁ oder Φ₂ über den PMOS 109b ausgegeben.
Genauergesagt gibt die NAND-Schaltung 113 ein Signal mit einem logisch hohen Pegel in Abhängigkeit der Signalpegel es externen /RAS und der Zeilenadresse RA aus. Demzufolge wird NMOS 111a ein- und NMOS 100b ausgeschaltet. Über den NMOS 111a wird ein Signal mit einem logisch niedrigen Pegel, welches dem Massepo­ tential entspricht an die Steuerelektrode des PMOS 109b ange­ legt und der PMOS 109b wird eingeschaltet. Dementsprechend wird das Verstärkungssignal ΦH an die Steuerelektrode des PMOS 109a über den PMOS 109b angelegt, so daß der PMOS 109a ausgeschaltet wird. Desweiteren wird das Verstärkungssignal ΦH als Steuer­ signal Φ₁ oder Φ₂ über den PMOS 109b ausgegeben.
Auf diese Art und Weise wird das Steuersignal Φ₁ (Φ₂) in Übereinstimmung mit dem an die NAND-Schaltung 113 angelegten Adressensignal RA erzeugt.
Fig. 13 stellt ein Zeitablaufdiagramm dar die die im Lesever­ stärker der Fig. 11 und der Schaltsignalerzeugerschaltung der Fig. 12 erforderlichen Signale zeigt, wobei (a) die Wellenform des externen /RAS zeigt, (b) die Wellenlänge des von der Oszil­ latorschaltung ausgegebenen Signals ΦC zeigt, (c) die Wellen­ form des Verstärkungssignals ΦH darstellt, (d) die Wellenfor­ men der Zeilenadressen RA1 und RA2 zeigt, (e) die Wellenformen der Steuersignale Φ₁ und Φ₂ zeigt, die an den Verbindungstran­ sistor angelegt sind, (f) die Zustände der Wortleitungen WL1 und WL2 zeigt, (g) den Zustand des Bitleitungspaares BL1 und /BL1 zeigt sowie in (h) Zustände des Bitleitungspaares (BL2, /BL2) zeigt.
Der Betrieb der in Fig. 11 und Fig. 12 gezeigten Schaltungen wird mit Bezug auf Fig. 13 beschrieben.
Die Oszillatorschaltung 105 wird selbst dann betrieben, wenn sich das externe /RAS auf den hohen (H) Pegel befindet (Warte­ zustand, standby). Deshalb erzeugt die Ladungspumpschaltung 107 ein Verstärkungssignal ΦH mit verstärkten Pegel.
Ändert sich das externe /RAS auf den L-Pegel so wird die Zeilen­ adresse RA1 (RA2) angenommen. Zum Beispiel befindet sich in Fig. 13 die Zeilenadresse RA1 auf den H-Pegel und dementsprech­ end wird die Wortleitung WL1 ausgewählt. Demzufolge muß das Bitleitungspaar BL2, /BL2, welches den Leseverstärker 7 mit dem Bitleitungspaar BL1, /BL1 teilt, vom Leseverstärker 7 getrennt werden. Dementsprechend befindet sich das Steuersignal Φ₂ auf den L-Pegel.
Danach wird die Wortleitung WL1 ausgewählt und erreicht den H-Pegel. Dementsprechend wird der Datenwert der Speicherzelle MC1 an die Bitleitung WL1 gelesen und der Leseverstärker 7 ver­ stärkt die Potentialdifferenz zwischen den Bitleitungen BL1 und /BL1.
Auf diese Weise wird der Zugriff erlaubt, wenn das externe /RAS den L-Pegel erreicht. Danach gelangt das externe /RAS- Signal auf den H-Pegel und die Wortleitung WL1 gelangt auf den L-Pegel. Zu diesem Zeitpunkt wird der Datenwert, der durch den Leseverstärker 7 verstärkt ist wieder in die Speicherzelle MC1 geschrieben. Dieser Vorgang wird als Wiederherstellungsvorgang (Restore) bezeichnet.
Anschließend wechselt das Steuersignal Φ₂ vom L-Pegel auf den H-Pegel und die Verbindungstransistoren werden alle in den Standby-Zustand versetzt.
Seit kurzer Zeit werden Speicher mit großen Speicherkapazitäten in großem Umfang in tragbaren Ausrüstungen eingesetzt. Der Leistungsverbrauch im Zugriff des Speichers wurde verringert und insbesondere wurde ein DRAM mit einer Selbst-Auffrischfunk­ tion entwickelt, indem die Leistungsaufnahme verringert wird während Daten erhalten bleiben. Hierbei bezeichnet die Selbst- Auffrischfunktion eine Funktion in welcher Daten aller Speicher­ zellen im Chip des DRAM aufeinanderfolgend automatisch aufge­ frischt werden, wenn extern eine Eingabesequenz angelegt wird, die eine vorbestimmte Bedingung erfüllt, wodurch die Beibehal­ tung der Daten gewährleistet ist.
Fig. 14 stellt ein schematisches Blockdiagramm eines DRAM mit einer solchen Selbstauffrischfunktion dar, Fig. 15 ist ein Blockdiagramm welches die Selbstauffrischsignalerzeugerschal­ tung und die interne RAS Erzeugerschaltung, wie sie in Fig. 14 gezeigt sind zeigt.
Mit Bezug auf Fig. 14 werden im wesentlichen die Abschnitte be­ schrieben, die sich von dem DRAM 1 der Fig. 10 unterscheiden. Der in Fig. 14 gezeigte DRAM 151 schließt weiterhin eine Selbstauffrischsignalerzeugerschaltung 153 und eine interne /RAS-Erzeugerschaltung 155 ein. An die Selbstauffrischsignal­ erzeugerschaltung 153 wird ein externes /RAS über den externen /RAS-Signaleingabeanschluß 33 eingegeben und ein externes /CAS- Signal wird über den externen CAS-Signaleingabeanschluß 35 ein­ gegeben. Auf der Grundlage dieser beiden Signale legt die Selbstauffrischsignalerzeugerschaltung 153 ein Selbstauffrisch­ signal ΦSELF an die /RAS-Eingabeschaltung 21 und die interne /RAS-Erzeugerschaltung 155 an. Auf der Grundlage des angelegten Selbstauffrischsignals ΦSELF erzeugt eine interne /RAS-Erzeu­ gerschaltung 155 ein internes (int) /RAS und legt dieses Signal an die /RAS-Eingabeschaltung 21 an.
Die Selbstauffrischerzeugerschaltung 153 und die interne /RAS- Erzeugerschaltung 155 sind wie in Fig. 15 gezeigt aufgebaut. Insbesondere schließen die Selbstauffrischerzeugerschaltung 153 und die interne /RAS-Erzeugerschaltung 155 eine CBR (/CAS before RAS) 201, eine Zeitgeberschaltung 203 (Timer), eine Oszillatorschaltung 205 und eine Frequenzteilerschaltung 207 ein. Ein externes RAS und ein externes /CAS werden in die CBR- Nachweisschaltung 201 eingegeben und eine Ausgabe dieser Schal­ tung wird an die Zeitgeberschaltung 203 eingegeben. An die Zeitgeberschaltung 203 wird ebenfalls das von der Oszillator­ schaltung 205 ausgegebene Signal ΦC angelegt und das Selbst­ auffrischsignal ΦSELF wird von der Zeitgeberschaltung 203 ausgegeben. Das Selbstauffrischsignal ΦSELF wird an die Fre­ quenzteilerschaltung 207 angelegt und die Frequenzteilerschal­ tung 207 gibt auf der Grundlage des Signals ΦC, das von der Oszillatorschaltung 205 ausgegeben wurde sowie auf der Grund­ lage des Selbstauffrischsignals ΦSELF ein internes /RAS aus.
Fig. 16 ist ein Wellenformdiagramm, das den Betrieb der Selbst­ auffrischsignalerzeugerschaltung und der internen /RAS-Erzeuger­ schaltung, wie sie in Fig. 15 gezeigt sind zeigt, wobei (a) ein externes /RAS zeigt, (b) ein externes /CAS zeigt, (c) das Signal ΦC zeigt, (d) das Selbstauffrischsignal ΦSELF zeigt, (e) das interne RAS zeigt sowie (f) die Steuersignale Φ₁ und Φ₂ zeigt.
Mit Bezug auf Fig. 16 wechselt das externe /CAS zum Zeitpunkt der Selbstauffrischung vom H-Pegel zum L-Pegel bevor das externe /RAS vom H-Pegel auf den L-Pegel wechselt. Dies wird durch die CBR-Nachweisschaltung 201 nachgewiesen. Auf der Grundlage des Ergebnisses des Nachweises wird die Zeitgeber­ schaltung 203 betrieben.
Wenn danach der Zeitraum, im welchem sich das externe /RAS auf dem L-Pegel und das externe /CAS auf dem L-Pegel befindet einen vorbestimmten Zeitraum überschreitet, so erzeugt die Zeitgeber­ schaltung 203 ein Selbstauffrischsignal ΦSELF.
Während dann das Selbstauffrischsignal ΦSELF erzeugt wird, er­ zeugt die Frequenztimerschaltung 207 ein internes /RAS-Signal in jedem vorbeschriebenen Zeitraum, welcher durch die Frequenz­ teilung des Oszillatorsignals ΦC erhalten wird. Das Auf­ frischen wird durch den internen Adressenzähler 17 beabsichtig­ ter Weise ausgeführt.
In einem solchen DRAM 151, der die Selbstauffrischfunktion auf­ weist, erzeugt die Schaltsignalerzeugerschaltung 19 die Steuer­ signale Φ₁ bzw. Φ₂ während das interne RAS auf dem L-Pegel ge­ langt und danach der Wiederherstellungsvorgang stattfindet.
Da jedoch das Steuersignal Φ₁ (Φ₂) einmal in jedem ersten Zyklus in dem das interne RAS bzw. das interne RAS seinen Pegel ändert erzeugt wird, verbraucht die Schaltsignalerzeugerschal­ tung die Spannung des Verstärkungssignals ΦH um die Steuer­ elektrode des Verbindungstransistors zu laden. Um dieses ver­ brauchte Spannung zu kompensieren wird die Ladungspumpschaltung 103 in Reaktion auf das externe /RAS-Signal oder das interne /RAS-Signal betrieben um das Verstärkungssignal ΦH zu laden. Dies verhindert die Absenkung des Potentialpegels.
Wenn jedoch die Zykluszeit des externen /RAS-Signals oder des internen /RAS-Signals lang ist so senkt sich der Pegel des Verstärkungssignals ΦH aufgrund von Leckströmen ab. Aufgrund dieser Absenkung des Pegels ist es möglich, daß das vom Lese­ verstärker verstärkte Signal nicht in angemessener Weise während des Auffrischvorgangs in die Speicherzelle geschrieben wird. Dies kann zu einer verkürzten Datenspeicherzeit führen. Um diesem Problem zu begegnen ist die Ladungspumpschaltung, die kontinuierlich betrieben wird vorgesehen, so daß das Verstär­ kungssignal ΦH periodisch verstärkt wird um eine Pegelabsen­ kung zu verhindern.
Da jedoch die Ladungspumpschaltung, die kontinuierlich betrie­ ben wird, vorgesehen ist gibt es einen beträchtlichen Leistungs­ verbrauch.
Dementsprechend ist es die Aufgabe der vorliegenden Erfindung eine Halbleiterspeichereinrichtung vorzusehen, in der der Leist­ ungsverbrauch in der Schaltsignalerzeugerschaltung unterdrückt werden kann.
Diese Aufgabe wird durch eine Halbleiterspeichereinrichtung nach einem der Ansprüche 1, 2 oder 10 gelöst.
Weiterbildungen der Erfindung sind in den Unteransprüchen ange­ geben.
Eine Halbleiterspeichereinrichtung nach einer Ausgestaltung der vorliegenden Erfindung schließt ein erstes Bitleitungspaar (BL1, /BL1), ein zweites Bitleitungspaar (BL2, /BL2), einen Leseverstärker (7) einen Steuersignalerzeugerabschnitt (253, 353, 451) einen ersten Verbindungstransistor (Q1, Q2) und einen zweiten Verbindungstransistor (Q3, Q4) ein. Eine der Bitlei­ tungen (BL1) des ersten Bitleitungspaares (BL1, /BL1) ist mit einer Speicherzelle (MC1) verbunden. Eine Speicherzelle (MC2) ist mit einer der Bitleitungen (BL2) des zweiten Bitleitungs­ paares (BL2, /BL2) verbunden. Der Leseverstärker (7) verstärkt das Potential des ersten Bitleitungspaares (BL1, /BL1) oder des zweiten Bitleitungspaares (BL2, /BL2). Der Steuersignalerzeu­ gerabschnitt (253, 353, 451) erzeugt ein erstes Steuersignal (Φ₁) oder ein zweites Steuersignal (Φ₂) eines verstärkten Potentialpegels das, nur für eine vorbestimmte Zeitperiode höher als der Pegel des Versorgungspotentials ist. Der erste Verbindungstransistor (Q1, Q2) verbindet das erste Bitleitungs­ paar (BL1, /BL1) mit dem Leseverstärker (7) in Reaktion auf das Anlegen des ersten Steuersignals (Φ₁), an seine Steuerelek­ trode. Dabei wurde das Steuersignal (Φ₁) durch den Steuersignal­ erzeugerabschnitt (253, 353, 451) erzeugt. Der zweite Verbin­ dungstransistor (Q3, Q4) verbindet das zweite Bitleitungspaar (BL2, /BL2) mit dem Leseverstärker (7) in Reaktion auf das An­ legen des zweiten Steuersignals (Φ₂), an seine Steuerelektrode, wobei das zweite Steuersignal (Φ₂) durch den Steuersignalerzeu­ gerabschnitt (253, 353, 451) erzeugt wird.
Nach dieser Ausgestaltung wird das erste oder das zweite Steuer­ signal auf einem Potentialpegel bestellt, der höher als der Pegel des Versorgungspotentials ist, jedoch wird dieses Signal nur für eine vorbestimmte Zeitperiode erzeugt und wird an die Steuerperiode des ersten oder zweiten Steuertransistors ange­ legt. Dementsprechend kann, wenn dies mit dem Betrieb verglichen wird, in welchem das erste oder das zweite Steuersignal mit dem verstärkten Potential kontinuierlich erzeugt wird, die Leistungs­ aufnahme reduziert werden.
Nach einer weiteren Ausgestaltung der vorliegenden Erfindung schließt die Halbleiterspeichereinrichtung ein erstes Bitlei­ tungspaar (BL1, /BL1), ein zweites Bitleitungspaar (BL2, /BL2), einen Leseverstärker (7) einen Steuersignalerzeugerabschnitt (451), eine ersten Verbindungstransistor (Q1, Q2), einen zwei­ ten Verbindungstransistor (Q3, Q4), eine Eingabeabschnitt (21), einen Selbstauffrischsignalerzeugerabschnitt (153) und einen internen Steuersignalerzeugerabschnitt (155) ein. Eine Speicher­ zelle (MC1) ist mit einer der Bitleitungen (BL1) des ersten Bitleitungspaares (BL1, /BL1) verbunden. Eine Speicherzelle (MC2) ist mit einer der Bitleitungen (BL2) des zweiten Bitlei­ tungspaares (BL2, /BL2) verbunden. Der Leseverstärker (7) ver­ stärkt das Potential des ersten Bitleitungspaares (BL1, /BL1) oder des zweiten Bitleitungspaares (BL2, /BL2). Der Steuersig­ nalerzeugerabschnitt (451) erzeugt ein erstes Steuersignal (Φ₁) oder ein zweites Steuersignal (Φ₂) Der erste Verbindungstran­ sistor (Q1, Q2) verbindet das erste Bitleitungspaar (BL1, /BL1) und den Leseverstärker (7) in Reaktion auf das Anlegen des ersten Steuersignals (Φ₁) an seiner Steuerelektrode. Das erste Steuersignal (Φ₁) wird durch den Steuersignalerzeugungsabschnitt (451) erzeugt. Der zweite Verbindungstransistor (Q3, Q4) ver­ bindet das zweite Bitleitungspaar (BL2, /BL2) mit dem Lesever­ stärker (7) in Reaktion auf das Anlegen des zweiten Steuersig­ nals (Φ₂) an seiner Steuerelektrode. Das zweite Steuersignal (Φ₂) wird durch den Steuersignalerzeugerabschnitt 451 erzeugt. Der Eingabeabschnitt (21) erhält ein externes Steuersignal (ex­ ternes /RAS), und gibt dieses Signal an das innere der Einrich­ tung ab. Der Selbstauffrischsignalerzeugerabschnitt (153) er­ zeugt ein Selbstauffrischsignal (ΦSELF) zum Selbstauffrischen der Daten einer Speicherzelle (MC1) die mit einer Bitleitung (BL1) des ersten Bitleitungspaares (BL1, /BL1) verbunden ist, oder einer Speicherzelle (MC2) die mit einer der Bitleitungen (BL2) des zweiten Bitleitungspaares (BL2, /BL2) verbunden ist. Das Selbstauffrischsignal (ΦSELF) wird auf der Grundlage des externen Steuersignals (externes /RAS) welches über den Eingabe­ abschnitt (21) eingegeben wird erzeugt. Der interne Steuersig­ nalerzeugerabschnitt (155) erzeugt ein internes Steuersignal (externes RAS) auf der Grundlage des Selbstauffrischsignals (ΦSELF) welches durch den Selbstauffrischsignalerzeugerab­ schnitt (153) erzeugt wird. Der Steuersignalerzeugerabschnitt (451) schließt einen Schaltabschnitt (459a, 459b, 459c, 461, 455) zur Erzeugung eines ersten Steuersignals (Φ₁), welches an den ersten Verbindungstransistor (Q1, Q2) angelegt wird, oder ein zweites Steuersignal (Φ₂) welches an den zweiten Verbin­ dungstransistor (Q3, Q4) angelegt wird mit einem verstärkten Potentialpegel welcher im Normalbetrieb höher als der Pegel der Versorgungsspannung ist und im Selbstauffrischbetrieb umgeschal­ tet wird, um das erste Steuersignal (Φ₁), welches an den ersten Verbindungstransistor (Q1, Q2) angelegt ist, bzw. ein zweites Steuersignal (Φ₂) welches an den zweiten Verbindungstransistor (Q3, Q4) angelegt ist erzeugt, welches einen verstärkten Poten­ tialpegel aufweist, der nur für eine vorbestimmte Zeitperiode größer als der Versorgungsspannungspotentialpegel ist in Reak­ tion auf eine abfallende Flanke eines Pegelwechsels des internen Steuersignals (internes /RAS) welches durch den internen Steuer­ signalerzeugungsabschnitt (155) erzeugt wird.
Gemäß dieser Ausgestaltung wird im Normalbetrieb das erste oder zweite Steuersignal, welches sich konstant auf dem verstärkten Potentiallevel bzw. Pegel befindet, der höher als der Pegel des Versorgungsspannungspotentials ist, an den ersten oder zweiten Verbindungstransistor angelegt um somit den Zugriff ohne Zeitver­ zögerung zu erlauben. Während des Selbstauffrischvorgangs wird das erste oder zweite Steuersignal, welches sich auf dem ver­ stärkten Potentialpegel befindet, der höher als das Versor­ gungsspannungspotential ist nur für einen vorbestimmten Zeit­ raum an den ersten oder zweiten Steuertransistor angelegt, wo­ durch die Leistungsaufnahme reduziert werden kann.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen anhand der Figuren.
Von den Figuren zeigen
Fig. 1 ein schematisches Blockdiagramm eines DRAM als Halb­ leiterspeichereinrichtung in Entsprechung einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 ein schematisches Diagramm einer Schaltsignalerzeuger­ schaltung wie sie in Fig. 1 gezeigt ist;
Fig. 3 ein Zeitablaufdiagramm, welches den Betrieb der in Fig. 2 gezeigten Schaltsignalerzeugerschaltung zeigt, wenn eine Wortleitung WL1 ausgewählt ist;
Fig. 4 ein Zeitablaufdiagramm, welches den Betrieb der in Fig. 2 gezeigten Schaltsignalerzeugerschaltung zeigt, wenn eine Wortleitung WL2 ausgewählt ist;
Fig. 5 ein schematisches Blockdiagramm eines DRAM als Halblei­ terspeichereinrichtung gemäß einer weiteren Ausführungs­ form der vorliegenden Erfindung;
Fig. 6 ein schematisches Diagramm der in Fig. 5 gezeigten Schaltsignalerzeugerschaltung;
Fig. 7 ein Zeitablaufdiagramm, welches den Betrieb der in Fig. 6 gezeigten Schaltsignalerzeugerschaltung zeigt;
Fig. 8 eine Schaltsignalerzeugerschaltung eines DRAM als Halb­ leiterspeichereinrichtung gemäß einer weiteren Ausfüh­ rungsform der vorliegenden Erfindung;
Fig. 9 ein Zeitablaufsdiagramm, welches den Betrieb der in Fig. 8 gezeigten Schaltsignalerzeugerschaltung zeigt;
Fig. 10 ein schematisches Blockdiagramm eines DRAM einer her­ kömmlichen Halbleiterspeichereinrichtung;
Fig. 11 ein schematisches Diagramm des in Fig. 10 gezeigten Leseverstärkers;
Fig. 12 ein schematisches Diagramm der in Fig. 10 gezeigten Schaltsignalerzeugerschaltung;
Fig. 13 ein Zeitablaufsdiagramm,das den Betrieb der in Fig. 12 gezeigten Schaltsignalerzeugerschaltung zeigt;
Fig. 14 ein schematisches Blockdiagramm eines weiteren DRAM als eine weitere herkömmliche Halbleiterspeichereinrichtung;
Fig. 15 ein Blockdiagramm, welches den internen Aufbau der in Fig. 14 gezeigten Selbstauffrischerzeugerschaltung und der internen /RAS-Erzeugerschaltung zeigt;
Fig. 16 ein Zeitablaufsdiagramm, welches den Betrieb der in Fig. 15 gezeigten Selbstauffrischsignalerzeugerschal­ tung der internen /RAS-Erzeugerschaltung zeigt.
Im folgenden werden mit Bezug auf die Fig. 1 und 2 die Ab­ schnitte beschrieben, die von den in Fig. 10 und 12 gezeigten Beispielen verschieden sind.
Ein in Fig. 1 gezeigter DRAM 251 schließt anstelle der Schalt­ signalerzeugerschaltung 19 des in Fig. 10 DRAM 1 eine Schalt­ signalerzeugerschaltung 253 ein. Die Schaltsignalerzeugerschal­ tung 253 weist einen wie in Fig. 2 gezeigten Aufbau auf. Ge­ nauer gesagt schließt die Schaltsignalerzeugerschaltung 253 eine Spannungsverstärkungsschaltung 301, eine Verzögerungsschaltung 303, ein Drei-NAND-Gatter 305, NAND-Gatter 307a, 307b, Inverter 309a, 309b, einen PMOS 311 und einen NMOS 313 ein.
Die Verstärkungsschaltung 301 schließt einen PMOS 315, Inverter 317a und 317b und einen Kondensator 319 ein. Die Verzögerungs­ schaltung 303 schließt die Inverter 321a bis 321d ein.
Es wird die Verbindung beschrieben. Das externe RAS wird an das Drei-NAND-Gatter 305, den Inverter 321a der Verzögerungsschal­ tung 303 und das NAND-Gatter 307a eingegeben. Eine Ausgabe des Inverters 321a wird als ein Signal N1 an das Drei-NAND-Gatter 305 über die Inverter 321b und 321c bereitgestellt. Eine Aus­ gabe des Inverters 321a wird ebenfalls als ein Signal N2 für das NAND-Gatter 307a über die Inverter 321b, 321c und 321d be­ reitgestellt. Das Zeilenadreßsignal RA1 wird an das Drei-NAND- Gatter 305 eingegeben. Eine Ausgabe des Drei-NAND-Gatters 305 wird über den Inverter 309a an die Verstärkungsschaltung 301 eingegeben.
Insbesondere wird die Ausgabe des Inverters 309a an den Inver­ ter 317a der Verstärkungsschaltung 301 und der Steuerelektrode des PMOS 315 eingegeben. Der PMOS 315 ist mit einer seiner Source/Drain mit dem Spannungsversorgungspotential Vcc verbun­ den. Die andere der Source-Drain des PMOS 315 ist mit einer der Elektroden des Kondensators 319 so wie mit einer der Source/ Drain des PMOS 311 verbunden. Eine Ausgabe des Inverters 317a wird über den Inverter 317b an die andere Elektrode des Konden­ sators 319 angelegt.
Eine Ausgabe des NAND-Gatters 307a wird an das NAND-Gatter 307b eingegeben. Das Zeilenadressensignal RA2 wird an das NAND-Gatter 307b eingegeben. Eine Ausgabe des NAND-Gatters 307b wird an die Steuerelektrode des PMOS 311 und NMOS 313 über den Inverter 309b angelegt. Der NMOS 313 ist mit einer seiner Source/Drain mit dem Massepotential verbunden. Die andere Source/Drain von jeweils PMOS 311 und NMOS 313 sind miteinander verbunden und das Steuersignal Φ₁ wird von hier ausgegeben.
Fig. 3 stellt ein Zeitablaufdiagramm der Signale dar, die in der Schaltsignalerzeugerschaltung der Fig. 2 erforderlich sind wenn eine Wortleitung WL1 ausgewählt ist, wobei (a) die Wellen­ form des externen /RAS zeigt, (b) zeigt die Wellenform der Zeilenadressensignale RA1, RA2, (c) zeigt die Wellenform des Signals N1, (d) zeigt die Wellenform des Signals N2, (e) zeigt den Zustand am Knoten A, (f) die Wellenform eines Signals Φx, (g) zeigt den Zustand am Knoten B und (h) zeigt die Wellenform des Steuersignals Φ₁.
Der Betrieb wenn die Wortleitung WL1 ausgewählt ist, d. h. wenn der Speicher M1 ausgewählt ist wird mit Bezug auf die Fig. 3 und 2 beschrieben.
Als erstes ändert das externe /RAS vom H-Pegel auf den L-Pegel. Aufgrund dieser Änderung des Signalpegels ändert sich das Adressensignal RA1 von dem L-Pegel auf den H-Pegel während das Zeilenadressensignal RA2 auf dem L-Pegel bleibt. Die Signale N1 und N2 sind verzögerte Signale der invertierten Phase und syn­ chron mit dem externen /RAS, und werden über die Verzögerungs­ schaltung 303 erhalten. Mit dem Empfangen des externen /RAS und des von der Verzögerungsschaltung 303 ausgegebenen Signals N1 gibt das Drei-NAND-Gatter 305 ein Signal mit dem H-Pegel aus und aufgrund des Inverters 309a befindet sich der Knoten A auf dem L-Pegel. Dementsprechend wird der PMOS 315 eingeschaltet und das Signal ΦX befindet sich auf dem Erzeugungspotential Vcc.
Währenddessen befindet sich der Ausgang des NAND-Gatters 307a aufgrund des externen /RAS und des von der Verzögerungsschal­ tung 303 ausgegebenen Signals N2 auf dem H-Pegel. Das NAND- Gatter 307b gibt ein Signal mit dem H-Pegel aus wenn es die Ausgabe des NAND-Gatters 307a und des Zeilenadressensignals RA2 empfängt. Das Signal wird durch den Inverter 309b invertiert und der Knoten B gelangt auf den L-Pegel.
Der PMOS 311 empfängt das L-Pegelsignal am Knoten B und wird eingeschaltet, und der das Signal mit L-Pegel am Knoten B empfangende NMOS 313 wird ausgeschaltet. Deshalb wird der Versorgungspotentialpegel Vcc, der den Pegel des Signals ΦX darstellt als Steuersignal Φ₁ über PMOS 311 ausgegeben.
Anschließend, nachdem das externe /RAS für einen vorbestimmten Zeitraum auf dem L-Pegel gehalten wird, steigt das externe /RAS auf den H-Pegel an. Dementsprechend gelangt der Ausgang des Drei-NAND-Gatters 305 auf den L-Pegel und wird dort nur während des Zeitraums gehalten, in dem sich das externe /RAS, das Signal N1 und die Zeilenadresse RA1 alle auf dem H-Pegel befin­ den. Der Ausgang des Inverters 309a wird nur für diese Zeit­ periode auf dem H-Pegel gehalten und der Knoten A gelangt auf den H-Pegel. Dementsprechend wird PMOS 315 ausgeschaltet und die Elektrode des Kondensators 319, die mit dem Inverter 317b verbunden ist, gelangt auf den H-Pegel. Dementsprechend ist das Signal ΦX auf einen verstärkten Potentialpegel verstärkt bzw. angehoben, der nur für diese Zeitperiode höher als der Pegel des Versorgungsspannungspotential Vcc ist. Das verstärkte Signal ΦX wird als das verstärkte Steuersignal Φ₁ über PMOS 311 ausgegeben.
Wenn danach das Signal N1, welches von der Verzögerungsschal­ tung 303 ausgegeben wird, den L-Pegel erreicht kehrt der Knoten A vom H-Pegel auf den L-Pegel zurück. Dementsprechend kehrt das Signal ΦX vom verstärkten Potentialpegel zum Versorgungs­ potentialpegel zurück.
Insbesondere wird nach dem Anstieg des externen /RAS das Steuer­ signal Φ₁ verstärkt und auf dem verstärkten Potentialpegel, der höher als der Versorgungspotentialpegel ist, für einen vorbe­ stimmten Zeitraum gehalten. Deshalb werden die Verbindungstran­ sistoren Q1 und Q2 des in Fig. 1 gezeigten Leseverstärkers mit Sicherheit eingeschaltet und der Datenwert des Leseverstärkers 7 wird vollständig zur Speicherzelle MC1 übertragen. Somit ist der Wiederherstellungsvorgang sichergestellt.
Fig. 4 stellt ein Zeitablaufdiagramm der in der Schaltschaltung erforderlichen Signale dar, wenn die Wortleitung WL2 ausgewählt ist, wobei (a) die Wellenform des externen /RAS zeigt, (b) die Wellenform der Zeilenadressensignale RA1 und RA2 zeigt, (c) den Zustand am Knoten A zeigt, (d) die Wellenform des Signals ΦX zeigt, (e) den Zustand im Knoten B zeigt und (f) die Wellenform des Steuersignals Φ₁ zeigt.
Der Betrieb wenn Wortleitung WL2 ausgewählt ist, d. h., wenn die Speicherzelle MC2 ausgewählt ist, wird mit Bezug auf die Fig. 4 und 2 beschrieben.
Zuerst wechselt das externe /RAS vom H-Pegel zum L-Pegel. Das Zeilenadressensignal RA2 wechselt vom L-Pegel zum H-Pegel und das Zeilenadressensignal RA1 wird auf dem L-Pegel gehalten. Das NAND-Gatter 307a, welches das externe /RAS empfängt gibt ein Signal mit H-Pegel aus und NAND-Gatter 307b, welches dieses Signal und das Zeilenadressensignal RA2 erhält stellt eine Aus­ gabe mit L-Pegel bereit. Demzufolge erreicht der Ausgang des Inverters 309b den H-Pegel und Knoten B gelangt ebenfalls auf den H-Pegel. Dementsprechend wird PMOS 311 abgeschaltet und NMOS 313 angeschaltet. Das Steuersignal Φ₁ gelangt aufgrund des mit dem Massepotential verbundenen NMOS 313 den L-Pegel.
Insbesondere ist die Speicherzelle MC1 vom Leseverstärker 7 ge­ trennt, wenn die Speicherzelle MC2 ausgewählt ist.
Auf diese Weise werden die Steuersignale Φ₁ oder Φ₂ nur für eine vorbestimmte Zeitperiode nach dem Anstieg des externen /RAS verstärkt und das komplementäre Steuersignal Φ₂ oder Φ₁ gelangt auf den L-Pegel.
Obwohl in Fig. 2 eine Schaltung zur Erzeugung des Steuersignals Φ₁ gezeigt ist, wird in der Schaltung zur Erzeugung des Steuersignals Φ₂ die Zeilenadresse RA1 durch die Zeilen­ adresse RA2 ersetzt.
Nachdem in der oben beschriebenen Weise ein Bitleitungspaar mit dem Leseverstärker verbunden ist, steigt die Wortleitung WL1 oder WL2 an und ein kleines Potential in den Speicherzellen MC1 oder MC2 wird auf die Bitleitungen BL1 oder BL2 ausgelesen. Die Bitleitung BL1 oder BL2 befindet sich im Anfangszustand auf einem Zwischenpotential zwischen dem Versorgungspotentialpegel und dem Massepegel und erhält eine kleine Amplitude durch die Ladungen aus der Speicherzelle MC1 oder MC2. Demzufolge kann selbst wenn das an den Steuerelektroden der Verbindungstransis­ toren Q1 oder Q2 eingegebene Steuersignal Φ₁ oder Φ₂ nicht verstärkt wurde, die Potentialdifferenz in der Bitleitung BL1 oder BL2 in ausreichender Weise an den Leseverstärker 7 über­ tragen werden.
Währenddessen wird zum Zeitpunkt des Wiederherstellungsvorgangs das Steuersignal Φ₁ oder Φ₂ nur für eine vorbestimmte Zeit­ periode, die für die Wiederherstellung notwendig ist, verstärkt, d. h. nur für die Verzögerungszeit der Verzögerungsschaltung 303. Dementsprechend kann das durch den Leseverstärker 7 ver­ stärkte Signal vollständig in die Speicherzelle MC1 oder MC2 geschrieben werden. Dementsprechend wird die Ladungspumpschal­ tung 107, die in der herkömmlichen Schaltsignalerzeugerschal­ tung 19 erforderlich war, überflüssig. Da die Ladungspumpschal­ tung 107 kontinuierlich betrieben wurde kann die Leistungsauf­ nahme bzw. der Leistungsverbrauch durch die Eliminierung dieser Schaltung verringert werden.
Fig. 5 stellt ein schematisches Blockdiagramm eines DRAM als Halbleiterspeichereinrichtung gemäß einer anderen Ausführungs­ form der vorliegenden Erfindung dar.
Hauptsächlich werden Abschnitte beschrieben, die von dem her­ kömmlichen, in Fig. 14 gezeigten Beispiel verschieden sind. Insbesondere schließt der DRAM 351 dieser Ausführungsform an­ stelle der in Fig. 14 gezeigten Schaltsignalerzeugerschaltung 19 eine Schaltsignalerzeugerschaltung 353 ein. Die Schaltsig­ nalerzeugerschaltung 353 ist wie in Fig. 6 gezeigt aufgebaut. Die in Fig. 6 gezeigte Schaltsignalerzeugerschaltung 353 ist mit Ausnahme der folgenden Punkte der in Fig. 2 gezeigten Schaltsignalerzeugerschaltung 253 ähnlich. Insbesondere weist der in Fig. 5 gezeigte DRAM 351 eine Selbstauffrischsignaler­ zeugerschaltung 153 und eine interne /RAS-Erzeugerschaltung 155 für eine Selbstauffrischfunktion auf und die Schaltsignaler­ zeugerschaltung 353 wird in Reaktion auf ein internes RAS und nicht in Reaktion auf ein externes /RAS zum Zeitpunkt der Selbstauffrischung betrieben.
Genauer gesagt schließt die Schaltsignalerzeugerschaltung 353 anstelle des Drei-NAND-Gatters 305, welches das externe RAS empfängt, der Verzögerungsschaltung 303 und dem NAND-Gatter 307a der Fig. 2 ein Drei-NAND-Gatter 401, eine Verzögerungs­ schaltung 403 und ein NAND-Gatter 405 ein. An das Drei-NAND- Gatter 401, die Verzögerungsschaltung 403 und das NAND-Gatter 405 wird das interne (IND) /RAS eingegeben.
Fig. 7 stellt ein Zeitablaufdiagramm der in Fig. 6 gezeigten Schaltsignalerzeugerschaltung erzeugten Signale dar, wobei (a) die Wellenform des externen /RAS zeigt, (b) die Wellenform des externen /CAS zeigt, (c) die Wellenform des internen /RAS zeigt, und (d) die Wellenform der Steuersignale Φ₁ und Φ₂ zeigt.
Mit Bezug auf Fig. 7 wird der Betrieb kurz beschrieben. Wie bereits erwähnt wechselt zum Zeitpunkt des Selbstauffrisch­ betriebs das externe /CAS vom H-Pegel auf den L-Pegel bevor der Wechsel des externen RAS vom H-Pegel zum L-Pegel stattfin­ det. Nachdem dann das externe /RAS und das externe /CAS für einen vorbestimmten Zeitraum auf dem L-Pegel gehalten werden wird das Selbstauffrischsignal ΦSELF von der Selbstauffrisch­ signalerzeugerschaltung 153 erzeugt und in Reaktion darauf wechselt das interne /RAS vom L-Pegel zum H-Pegel. Folglich wird der Potentialpegel des Steuersignals Φ₁ oder Φ₂ auf den ver­ stärken Potentialpegel gehoben, der höher als das Versorgungs­ potential Vcc ist. Demzufolge ist es wie in dem auf Bezug auf Fig. 4 beschriebenen Ausführungsbeispiel nicht notwendig, die Steuersignale Φ₁ oder Φ₂ konstant auf dem verstärkten Potential­ pegel zu setzen. Daher kann der Leistungsverbrauch beim Selbst­ auffrischen um diesen Betrag reduziert werden. Dementsprechend kann die Lebensdauer tragbarer Ausrüstung, die durch die Leis­ tungsaufnahme beim Selbstauffrischvorgang beeinflußt wird ver­ bessert werden.
Fig. 8 zeigt eine Schaltsignalerzeugerschaltung eines DRAM als Halbleiterspeichereinrichtung gemäß einer weiteren Ausführungs­ form der vorliegenden Erfindung.
In dem in Fig. 5 gezeigten DRAM 351 wird im normalen Betrieb ein Steuersignal Φ₁ oder Φ₂ für eine vorbestimmte Zeitperiode nachdem Anstieg des externen /RAS verstärkt und an den Lesever­ stärker 7 angelegt, im Selbstauffrischbetrieb wird das Steuer­ signal Φ₁ oder Φ₂, welches nach dem Anstieg des internen /RAS für eine vorbestimmten Zeit verstärkt wird an den Leseverstärker 7 angelegt. Wenn bei einem solchen Verfahren der Wiederherstel­ lungsvorgang während dem normalen Betrieb gestartet wird so ist eine vorbestimmte Zeitperiode für die Verstärkung nach dem An­ stieg des externen /RAS notwendig, wodurch höhere Zykluszeiten verhindert werden. Dementsprechend ist in dem in Fig. 8 gezeig­ ten Ausführungsbeispiel eine Schaltsignalerzeugerschaltung ge­ zeigt, die ein Steuersignal Φ₁ oder Φ₂ erzeugen kann welches im Normalbetrieb konstant auf den verstärkten Potentialpegel ver­ stärkt ist und die ein Steuersignal Φ₁ oder Φ₂ erzeugen kann welches im Selbstauffrischbetrieb nur für eine vorbestimmte Zeitperiode verstärkt ist.
Mit Bezug auf Fig. 8 schließt die Schaltsignalerzeugerschaltung 451 Ladungspumpschaltungen 453a, 453, eine Verstärkerschaltung 454, eine Oszillatorschaltung 455, Verzögerungsschaltungen 457a und 457b, NAND-Gatter 459a, 459b, 459c, ein NOR-Gatter 461, In­ verter 463a und 463b, PMOS-Transistoren 456a, 456b, NMOS-Tran­ sistoren 467a, 467b und ein Drei-NAND-Gatter 469 ein.
Die Oszillationsschaltung 455 schließt ein NOR-Gatter 471 und die Inverter 473a und 473 ein. Die Verzögerungsschaltung 457a schließt Inverter 457a, 457b und 457c ein. Die Verzögerungs­ schaltung 457b schließt Inverter 477a, 477b und 477c ein. Die Verstärkerschaltung 454 schließt Inverter 481a, 481b, einen Kondensator 483 und einen PMOS 479 ein.
Die Verbindung wird beschrieben. Das externe /RAS und das Selbstauffrischsignal ΦSELF werden in das NOR-Gatter 461 ein­ gegeben. Eine Ausgabe des NOR-Gatters 461 wird in die Ladungs­ pumpschaltung 453a eingegeben. Das Selbstauffrischsignal ΦSELF wird in das NOR-Gatter 471 der Oszillatorschaltung 455 einge­ geben und eine Ausgabe des Inverters 473b wird ebenfalls an das NOR-Gatter 471 angelegt. Eine Ausgabe des NOR-Gatters 471 wird über die Inverter 473a und 473b an die Ladungspumpschaltung 473b als Signal ΦC eingegeben. Die Ladungspumpschaltung 453a und 453b verstärken Signale und stellen ein Verstärkungssignal ΦH bereit.
In der Zwischenzeit wird das interne (INT) /RAS in das NAND- Gatter 459a sowie in den Inverter 475a der Verzögerungsschal­ tung 457a eingegeben. Eine Ausgabe des Inverters 475a wird über die Inverter 475b und 475c an das NAND-Gatter 459a eingegeben. Eine Ausgabe des NAND-Gatters 459a wird in das NAND-Gatter 459b eingegeben. Das Selbstauffrischsignal ΦSELF wird ebenfalls in das NAND-Gatter 459b eingegeben. Eine Ausgabe des NAND-Gatters 459b wird in Inverter 481a der Verstärkungsschaltung 454 einge­ geben sowie an die Steuerelektrode des PMOS 479. Eine der Source/Drain des PMOS 479 wird mit dem Versorgungspotential Vcc verbunden und die andere Drain/Source wird mit einer Elektrode des Kondensators 483 verbunden. An die andere Elektrode des Kondensators 483 wird eine Ausgabe des Inverters 481a über den Inverter 481b angelegt. Von einer Elektrode des Kondensators 483 wird ein Verstärkungssignal ΦH ausgegeben.
Das Verstärkungssignal ΦH wird an eine der Source/Drain eines jeden der PMOS-Transistoren 465a und 465b angelegt. Die jeweils andere der Source/Drain der PMOS 465a und 465b ist mit einer der Source/Drain der NMOS 467a und 467b verbunden. Die jeweils andere der Source/Drain jedes der NMOS 467a und 467b ist mit dem Massepotential verbunden. Eine der Source/Drain des NMOS 467a ist mit der Steuerelektrode des PMOS 465b verbunden und eine der Source/Drain des NMOS 467b ist mit der Steuerelektrode des PMOS 465a verbunden.
Das externe /RAS wird an das Drei-NAND-Gatter 469 angelegt und weiter an den Inverter 477a der Verzögerungsschaltung 457b. Eine Ausgabe des Inverters 477a wird über die Inverter 477b und 477c an das NAND-Gatter 459c angelegt. Das Selbstauffrischsignal ΦSELF wird ebenfalls an das NAND-Gatter 459c angelegt. Eine Ausgabe des NAND-Gatters 459c wird an das Drei-NAND-Gatter 469 angelegt. An den anderen Eingang des Drei-NAND-Gatters 469 wird das Zeilenadreßsignal RA2 (RA1) angelegt. Eine Ausgabe des Drei-NAND-Gatters 469 wird an die Steuerelektrode des NMOS 467a über den Inverter 463b angelegt und an die Steuerelektrode des NMOS 467b über den Inverter 463a. Dementsprechend wird das Steuersignal Φ₁ (Φ₂) vorgesehen.
Fig. 9 stellt ein Zeitablaufdiagramm der Signale der in Fig. 9 gezeigten Schaltsignalerzeugerschaltung dar, wobei (a) die Wellenform des externen /RAS zeigt, (b) die Wellenform des ex­ ternen /CAS, (c) die Wellenform des Selbstauffrischsignals ΦSELF, (d) die Wellenform des internen /RAS, (e) die Wellen­ form des Signals ΦC (f) die Wellenform des Verstärkungssig­ nals ΦH, (g) die Wellenform am Knoten C, (h) die Wellenform am Knoten D, (i) die Wellenformen der Zeilenadressen RA1 und RA2, 8, (j) die Wellenformen der Steuersignale Φ₁, Φ₂ und (k) die Zustände der Wortleitungen WL1 und WL2 zeigt.
Der Betrieb wird mit Bezug auf Fig. 9 beschrieben. Im Normal­ betrieb befindet sich das Selbstauffrischsignal ΦSELF auf dem L-Pegel. Dementsprechend stellt das NOR-Gatter 461 ein Signal mit dem H-Pegel oder dem L-Pegel bereit und zwar in Abhängig­ keit von dem Signalpegel des externen RAS. Im Gegensatz dazu gibt die Oszillationsschaltung 455 ein Signal ΦC mit dem H-Pegel aus. In diesem Zustand werden die Ladungspumpschaltun­ gen 453a und 453b in ähnlicher Weise wie die herkömmlichen Ladungspumpschaltungen 103 und 107, die in Fig. 12 gezeigt sind betrieben.
Da währenddessen ein Selbstauffrischsignal ΦSELF mit L-Pegel in das NAND-Gatter 469b eingegeben ist, erreicht die Ausgabe des­ selben den H-Pegel. Ein H-Pegelsignal wird in die Verstärkungs­ schaltung 454 eingegeben. Dementsprechend wird der Knoten C am H-Pegel des Versorgungspotentials Vcc gehalten. Dementsprechend wird die Verstärkungsschaltung 454 nicht betrieben.
Das Selbstauffrischsignal ΦSELF mit L-Pegel wird ebenfalls in das NAND-Gatter 459c eingegeben und die Ausgabe desselben be­ findet sich auf dem H-Pegel. Dementsprechend ist die Ausgabe des Drei-NAND-Gatters 469 durch die Pegel des externen /RAS und der Zeilenadresse RA2 (RA1) bestimmt. Insbesondere ist in diesem Zustand die Beziehung zwischen dem Inverter 101b und dem NAND-Gatter 113 äquivalent zu der Beziehung zwischen dem Drei- NAND-Gatter 469 und Inverter 469b.
Auf diese Weise wird die Schaltung im Normalbetrieb auf ähnliche Weise wie das in Fig. 12 gezeigte Beispiel betrieben und dem­ entsprechend wird das Verstärkungssignal ΦH konstant auf dem verstärkten Pegel gehalten. Dementsprechend wird das Steuersig­ nal Φ₁ (Φ₂) konstant auf dem verstärkten Pegel ausgegeben.
Wenn jedoch der Selbstauffrischbetrieb beginnt, dann wird die Schaltsignalerzeugerschaltung 451 in gleicher Weise wie die in Fig. 6 gezeigten Ausführungsbeispiele betrieben. Insbesondere erreicht das Selbstauffrischsignal ΦSELF während des Selbst­ auffrischbetriebs den H-Pegel. Dementsprechend gelangt die Aus­ gabe des NOR-Gatters 461 auf den L-Pegel und die Ausgabe des NOR-Gatters 471 der Oszillatorschaltung 455 gelangt auf eben­ falls auf den L-Pegel und das Signal ΦC, welches von der Oszillationsschaltung 455 ausgegeben wird erreicht ebenfalls den L-Pegel. Demzufolge beenden die Ladungspumpschaltungen 453a und 453b ihren Betrieb. Demzufolge gelangt das Verstärkungssig­ nal ΦH auf den Pegel des Versorgungspotentials Vcc. Dann ändert sich das interne /RAS vom H-Pegel auf den L-Pegel. Dement­ sprechend stellt das NAND-Gatter 459a ein Signal H-Pegel be­ reit. Der Zeitraum in welchem die Ausgabe des NAND-Gatters 459a auf dem H-Pegel gehalten wird entspricht der Verzögerungszeit der Verzögerungsschaltung 457a. Das NAND-Gatter 459b stellt ein L-Pegelsignal für den Zeitraum bereit, indem sich die Ein­ gaben beide auf dem H-Pegel befinden, d. h. dem Zeitpunkt, der der Verzögerungszeit der Verzögerungsschaltung 457a entspricht. Dementsprechend wird PMOS 479 eingeschaltet und das Verstär­ kungssignal ΦH wird auf den Versorgungsspannungspotential Vcc gehalten.
Danach fährt das NAND-Gatter 459a mit der Ausgabe des L-Pegel­ signals für einen vorbestimmten Zeitraum nach dem Anstieg des internen /RAS fort. Dementsprechend stellt das NAND-Gatter 459b ebenfalls das H-Signal für diesen Zeitraum bereit und lädt den Kondensator 483. So wird vom Kondensator 483 nur für eine vor­ bestimmte Zeitperiode ein Verstärkungssignal ΦH erzeugt. Dem­ entsprechend wird das Steuersignal Φ₁ ebenfalls ausgegeben und nur für diese Zeitperiode verstärkt gehalten.
Auf diese Weise wird im Unterschied zum Selbstauffrischbetrieb das Verstärkungssignal ΦH wie im herkömmlichen Beispiel kon­ stant erzeugt während im Selbstauffrischbetrieb das Verstär­ kungssignal ΦH nur für die erforderliche Zeitperiode erzeugt wird. Dementsprechend ist im Normalbetrieb der Wiederherstel­ lungsvorgang innerhalb des Zyklus, in dem sich das externe /RAS auf dem L-Pegel befindet abgeschlossen, während im Selbstauf­ frischbetrieb der Wiederherstellungsvorgang nach dem Anstieg des internen /RAS-Signals stattfindet. Dementsprechend kann die Zykluszeit im normalen Lesebetrieb verbessert werden während die Leistungsaufnahme im Selbstauffrischbetrieb reduziert wird. Im Selbstauffrischbetrieb wird bevorzugt, daß die Auffrisch­ periode solang wie möglich gewählt wird, um so die Leistungsauf­ nahme zu reduzieren. Dementsprechend stellt es kein Problem dar, wenn der Wiederherstellungsvorgang nach dem Anstieg des internen /RAS-Signals stattfindet.
Zusammenfassend, nach den Ausführungsbeispielen der vorliegen­ den Erfindung wird ein erstes oder ein zweites Steuersignal mit einem verstärkten Potentialpegel, der höher als der Versorgungs­ potentialpegel ist nur für eine vorbestimmte Zeit an eine Steu­ erelektrode eines ersten Verbindungstransistors zum Verbinden eines ersten Bitleitungspaares mit einem Leseverstärker ange­ legt bzw. an eine Steuerelektrode eines zweiten Verbindungstran­ sistors zur Verbindung eines zweiten Bitleitungspaares mit dem Leseverstärker angelegt. Wenn dies dann mit dem Betrieb ver­ glichen wird in welchem das erste bzw. zweite Steuersignal, welches ständig auf den Verstärkungspotentialpegel gesetzt wird erzeugt wird kann die Leistungsaufnahme reduziert werden.

Claims (10)

1. Halbleiterspeichereinrichtung mit:
einem ersten Bitleitungspaar (BL1, /BL1), wobei eine der Bit­ leitungen (BL1) mit einer Speicherzelle (MC1) verbunden ist;
einem zweiten Bitleitungspaar (BL2, /BL2), wobei eine der Bit­ leitungen (BL2) mit einer Speicherzelle (MC2) verbunden ist;
einem Leseverstärker (7) zur Verstärkung des Potentials des ersten Bitleitungspaares (BL1, /BL1) oder des zweiten Bitlei­ tungspaares (BL2, /BL2);
einer Steuersignalerzeugereinrichtung (253, 353, 451) zur Er­ zeugung eines ersten Steuersignals (Φ₁) oder eines zweiten Steuersignals (Φ₂) mit einem verstärkten Potentialpegel, der nur für einen vorbestimmten Zeitraum höher als ein Versorgungs­ potentialpegel ist;
einem ersten Verbindungstransistor (Q1, Q2) zur Verbindung des ersten Bitleitungspaares (BL1, /BL1) mit dem Leseverstärker (7) als Reaktion auf das an seiner Steuerelektrode angelegte erste Steuersignal (Φ₁), welches von der Steuersignalerzeugerein­ richtung (253, 353, 451) erzeugt wird; und
einem zweiten Verbindungstransistor (Q3, Q4) zum Verbinden des zweiten Bitleitungspaares (BL2, /BL2) mit dem Leseverstärker (7) als Reaktion auf das an seiner Steuerelektrode angelegte zweite Steuersignal (Φ₂), welches von der Steuersignalerzeugerein­ richtung (253, 353, 451) erzeugt ist.
2. Halbleiterspeichereinrichtung mit:
einem ersten Bitleitungspaar (BL1, /BL1), wobei eine der Bit­ leitungen (BL1) mit einer Speicherzelle (MC1) verbunden ist;
einem zweiten Bitleitungspaar (BL2, /BL2), wobei eine der Bit­ leitungen (BL2) mit einer Speicherzelle (MC2) verbunden ist;
einem Leseverstärker (7) zum Verstärken des Potentials des ersten Bitleitungspaares (BL1, /BL1) oder des zweiten Bitlei­ tungspaares (BL2, /BL2);
einer Steuersignalerzeugereinrichtung (451) zum Erzeugen eines ersten Steuersignals (Φ₁) oder eines zweiten Steuersignals (Φ₂);
einem ersten Verbindungstransistor (Q1, Q2) zum Verbinden des ersten Bitleitungspaares (BL1, /BL1) mit dem Leseverstärker (7) in Reaktion auf das an seiner Steuerelektrode angelegte erste Steuersignal (Φ₁), welches von der Steuersignalerzeugerein­ richtung (451) erzeugt wird;
einem zweiten Verbindungstransistor (Q3, Q4) zum Verbinden des zweiten Bitleitungspaares (BL2, /BL2) mit dem Leseverstärker (7) in Reaktion auf das an seiner Steuerelektrode angelegte zweite Steuersignal (Φ₂), welches durch die Steuersignaler­ zeugereinrichtung (451) erzeugt wird;
einer Eingabeeinrichtung (21), die ein externes Steuersignal (externes /RAS) zum internen Eingeben des Signals empfängt;
eine Selbstauffrischsignalerzeugereinrichtung zum Erzeugen eines Selbstauffrischsignals (ΦSELF) zum Selbstauffrischen des Datenwerts der Speicherzelle (MC1), die mit einer der Bitlei­ tungen (BL1) des ersten Bitleitungspaares (BL1, /BL1) verbunden ist, bzw. des Datenwertes der Speicherzelle (MC2), die mit einer der Bitleitungen (BL2) des zweiten Bitleitungspaares (BL2, /BL2) verbunden ist, auf der Grundlage des externen Steuersig­ nals (externes /RAS), welches über die Eingabeeinrichtung (21) eingegeben ist; und
eine interne Steuersignalerzeugereinrichtung (155) zum Erzeugen eines internen Steuersignals (internes /RAS) auf der Grundlage des Selbstauffrischsignals (ΦSELF), welches durch die Selbst­ auffrischsignalerzeugereinrichtung erzeugt ist; wobei
die Steuersignalerzeugereinrichtung (451) eine erste Erzeuger­ einrichtung (459a, 459b, 459c, 461, 455) zum Erzeugen eines dritten Steuersignals im Normalbetrieb aufweist, wobei das dritte Steuersignal einen verstärkten Potentialpegel aufweist der höher als ein Versorgungspotentialpegel ist und als das erste Steuersignal (Φ₁) an den ersten Verbindungstransistor (Q1, Q2) angelegt wird oder zur Erzeugung eines vierten Steuer­ signals mit einem verstärkten Potentialpegel, der höher als ein Versorgungspotentialpegel ist und als das zweite Steuersignal (Φ₂) an den zweiten Steuertransistor (Q3, Q4) angelegt wird, und
die Steuersignalerzeugereinrichtung (451) eine zweite Erzeuger­ einrichtung aufweist, zum Erzeugen eines fünften Steuersignals im Selbstauffrischbetrieb mit verstärktem Potentialpegel, der nur für einen vorbestimmten Zeitraum höher als der Versorgungs­ spannungspegel ist und als das erste Steuersignal (Φ₁) an den ersten Steuertransistor (Q1, Q2) angelegt wird oder zum Erzeugen eines sechsten Steuersignals mit verstärktem Po­ tentialpegel, das nur für einen vorbestimmten Zeitraum höher als der Versorgungspotentialpegel ist und das als das zweite Steuersignal (Φ₂) an den zweiten Verbindungstransistor (Q3, Q4) angelegt wird, in Reaktion auf die abfallende Flanke der Pegel­ änderung des internen Steuersignals (internes /RAS), welches durch die interne Steuersignalerzeugereinrichtung (155) erzeugt wird.
3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Steuersignalerzeugereinrichtung (253, 353, 451) aufweist:
eine Verzögerungseinrichtung (303, 403, 475a) zum Empfangen eines vorbestimmten Signals (internes /RAS, externes /RAS) zum Verzögern des empfangenen Signals (internes /RAS, externes /RAS) um einen vorbestimmten Zeitpunkt; und
eine Verstärkungseinrichtung (301, 454) zum Erzeugen eines Verstärkungssignals (ΦH) auf der Grundlage des empfangenen Signals (internes /RAS, externes /RAS) zum Erzeugen des ersten Steuersignals (Φ₁) oder des zweiten Steuersignals (Φ₂) des verstärkten Potentialpegels, das der vorbestimmten Zeitperiode entspricht, um die das empfangene Signal (internes /RAS, exter­ nes /RAS) durch die Verzögerungseinrichtung (303, 403, 475a) verzögert ist.
4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Steuersignalerzeugereinrichtung (253, 353, 451) eine Schaltsignalerzeugerschaltung (253, 353, 451) einschließt, zum Erzeugen eines ersten Schaltsignals (Φ₁) zum Ein- oder Aus­ schalten des ersten Verbindungstransistors (Q1, Q2) oder zum Erzeugen eines zweiten Schaltsignals (Φ₂) zum Ein- oder Aus­ schalten des zweiten Verbindungstransistors (Q3, Q4).
5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1, 3 oder 4, weiter aufweisend:
einer Eingabeeinrichtung (21) die ein externes Steuersignal (externes /RAS) zur internen Eingabe dieses Signals empfängt; wobei
die Steuersignalerzeugereinrichtung (253, 353, 451) im Normal­ betrieb das erste Steuersignal (Φ₁), das an den ersten Steuer­ transistor (Q1, Q2) anzulegen ist oder das zweite Steuersignal (Φ₂), das an den zweiten Steuertransistor (Q3, Q4) anzulegen ist erzeugt, mit verstärkten Potentialpegel der nur für den vorbestimmten Zeitraum höher ist, als der Versorgungspotential­ pegel, in Reaktion auf die abfallende Flanke der Pegeländerung des externen Steuersignals (externes /RAS) welches über die Eingabeeinrichtung (21) eingegeben ist.
6. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch ge­ kennzeichnet, daß die Eingabeeinrichtung (21) eine /RAS-Eingabenschaltung (21) aufweist, die ein externes RAS-Signal empfängt und intern ein­ gibt.
7. Halbleiterspeichereinrichtung nach Anspruch 1, weiter auf­ weisend:
eine Eingabeeinrichtung (21), die ein externes Steuersignal (externes /RAS) empfängt und intern eingibt; eine Selbstauffrischsignalerzeugereinrichtung (153) zum Erzeu­ gen eines Selbstauffrischsignals (ΦSELF) zum Selbstauffrischen des Datenwerts einer Speicherzelle (MC1) die mit einer der Bit­ leitungen (BL1) des ersten Bitleitungspaares (BL1, /BL1) ver­ bunden ist oder zum Selbstauffrischen des Datenwerts der Spei­ cherzelle (MC2) die mit einer der Bitleitungen (BL2) des zweiten Bitleitungspaares (BL2, /BL2) verbunden ist, auf der Grundlage des externen Steuersignals (externes RAS) welches über die Eingabeeinrichtung eingegeben ist; und
eine interne Steuersignalerzeugereinrichtung (155) zum Erzeugen eines internen Steuersignals (internes /RAS) auf der Grundlage des Selbstauffrischsignals (ΦSELF) welches von der Selbstauf­ frischsignalerzeugereinrichtung (153) erzeugt ist; wobei
die Steuersignalerzeugereinrichtung (253, 353, 451) im Selbst­ auffrischbetrieb das erste Steuersignal (Φ₁) erzeugt, welches an den ersten Verbindungstransistor (Q1, Q2) anzulegen ist, bzw. das zweite Steuersignal (Φ₂) erzeugt, welches an dem zweiten Verbindungstransistor (Q3, Q4) anzulegen ist, mit einem verstärkten Potentialpegel, welcher nur für eine vorbestimmte Zeitperiode höher als der Versorgungspotentialpegel ist, in Reaktion auf die abfallende Flanke der Pegeländerung des inter­ nen Steuersignals (internes /RAS) welches durch die interne Steuersignalerzeugereinrichtung (155) erzeugt ist.
8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch ge­ kennzeichnet, daß die Eingabeeinrichtung (21) eine /RAS-Eingabeschaltung (21) aufweist, die ein externes /RAS-Signal zum internen Eingeben des Signals empfängt.
9. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch ge­ kennzeichnet, daß die Eingabeeinrichtung (21) eine /RAS-Eingabeschaltung (21) aufweist, zum Empfangen eines externen /RAS-Signals und zum internen Eingeben des Signals, und die interne Steuersignalerzeugereinrichtung (155) eine interne /RAS-Signalerzeugerschaltung (155) zum Erzeugen eines internen /RAS-Signals auf der Grundlage des von der Selbstauffrischsig­ nalerzeugereinrichtung (153) erzeugten Selbstauffrischsignals (ΦSELF) aufweist.
10. Halbleiterspeichereinrichtung mit:
einem ersten Bitleitungspaar (BL1, /BL1), wobei eine der Bit­ leitungen (BL1) mit einer Speicherzelle (MC1) verbunden ist;
einem zweiten Bitleitungspaar (BL2, /BL2), wobei eine der Bit­ leitungen (BL2) mit einer Speicherzelle (MC2) verbunden ist;
einem Leseverstärker (7) zur Verstärkung des Potentials des ersten Bitleitungspaares (BL1, /BL1) oder des zweiten Bitlei­ tungspaares (BL2, /BL2);
einer Steuersignalerzeugereinrichtung (253, 353, 451) zum Er­ zeugen eines ersten Steuersignals (Φ₁) oder eines zweiten Steuersignales (Φ₂) mit einem verstärkten Potentialpegel, der nur für einen vorbestimmten Zeitraum höher als ein Versorgungs­ potentialpegel ist;
einer ersten Verbindungseinrichtung (Q1, Q2) die auf das erste Steuersignal (Φ₁) reagiert, welches von der Steuersignaler­ zeugereinrichtung (253, 353, 451) zum Verbinden des ersten Bit­ leitungspaares (BL1, /BL1) mit dem Leseverstärker (7) erzeugt ist; und
eine zweite Verbindungseinrichtung (Q3, Q4), die auf ein zweites Steuersignal (Φ₂) reagiert, welches durch die Steuersignaler­ zeugereinrichtung (253, 353, 451) zum Verbinden des zweiten Bitleitungspaares (BL2, /BL2) mit dem Leseverstärker (7) erzeugt ist.
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