JP4531886B2

JP4531886B2 - 強誘電体メモリ装置

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Publication number: JP4531886B2
Application number: JP22576299A
Authority: JP
Inventors: 東鎭鄭
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1998-08-07
Filing date: 1999-08-09
Publication date: 2010-08-25
Anticipated expiration: 2019-08-09
Also published as: KR100282045B1; JP2000076870A; US6034884A; KR20000013392A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関するものであり、より詳しくは、Ｈａｌｆ−Ｖｃｃプレートスキム（ｐｌａｔｅｓｋｉｍ）を用いる不揮発性ＤＲＡＭ装置に関するものである。
【０００２】
【従来の技術】
強誘電体メモリは、短い書込み時間（ｓｈｏｒｔｗｒｉｔｅｔｉｍｅ）及び高い書込み耐久性を含むそれらの潜在的に高性能なものなので未来の不揮発性メモリとして優れた可能性を有する。ＤＲＡＭのようなメモリセル構造は、強誘電体キャパシタ及びＭＯＳトランジスタで構成され、安定された動作を可能にしてきた。ＤＲＡＭのようなメモリセル構造は１９８９年１２月に開催されたＩＥＥＥＪ．Ｓｏｌｉｄ−ｓｔａｔｅＣｉｒｃｕｉｔｓ，ｖｏｌ．２３，１１７１〜１１７５ページに“Ａｎｅｘｐｅｒｉｍｅｎｔａｌ５１２−ｂｉｔｎｏｎｖｏｌａｔｉｌｅＭｅｍｏｒｙｗｉｔｈｆｅｒｒｏｅｌｅｃｔｒｉｃｓｔｏｒａｇｅｃｅｌｌ”という題目で掲載された。
【０００３】
強誘電体メモリの書込み時間（ｗｒｉｔｅｔｉｍｅ）は不揮発性メモリ、即ち、フラッシュメモリの書込み時間よりサイズが少なくとも１次数ほど（ａｔｌｅａｓｔｏｎｅｏｒｄｅｒｏｆｍａｇｎｉｔｕｄｅ）短くなるが、ＤＲＡＭの書込み時間よりやや更に長い。これはたとえこの動作のための回路及び読み出し／書込み動作がＤＲＡＭと似ていてもプレートラインが強誘電体メモリでパルスとして駆動されなければならないからである。強誘電体メモリの書込み耐久性はフラッシュメモリのそれより数次数のサイズほど長くなるが、ＤＲＡＭの書込み耐久性より数次数のサイズほど短い。書込み耐久性は書込み動作中に分極スイッチングにより強誘電体キャパシタの疲労（ｆａｔｉｇｕｅ）により制限される。強誘電体メモリの不利な点は低い密度であり、ＤＲＡＭのようなセル構造で次の二つ問題点を招く。プレート（ｐｌａｔｅ）がパルスされたプレートラインで分離されなければならなく、１Ｔ／１Ｃセルよりむしろ２Ｔ／２Ｃ（ｔｗｏ−ｔｒａｎｓｉｓｔｏｒａｎｄｔｗｏ−ｃａｐａｃｉｔｏｒ）セルが相補ビットライン（ｃｏｍｐｌｅｍｅｎｔａｒｙｂｉｔｌｉｎｅｓ）に基準電圧を発生する難しさなので現在使用されなければならなく、疲労により信号減少を考慮しなければならない。前記パルスされたプレートラインは結局アクティブパワー消耗の増加Ｆを招く。減少されたパワー消耗を軽減するためには、ただ８個のメモリセルが一本のサブプレートライン（ｓｕｂ−ｐｌａｔｅｌｉｎｅ）に連結された多分割されたプレートライン構造（ｍｕｌｔｉ−ｄｉｖｉｄｅｄｐｌａｔｅ−ｌｉｎｅａｒｃｈｉｔｅｃｔｕｒｅ）が１９９４年に開催されたＩＳＳＣＣＤｉｇ．Ｔｅｃｈ．２６８〜２２９ペ−ジにＴＳｕｍｉ，Ｎ．Ｍｏｒｉｗａｋｉ氏外多数により“Ａ２５６ｋｂｎｏｎｖｏｌａｔｉｌｅｆｅｒｒｏｅｌｅｃｔｒｉｃｍｅｍｏｒｙａｔ３Ｖａｎｄ１００ｎｓ”という題目で掲載された。だが、この構造はその上にセルアレイ領域を広め、やはりＤＲＡＭより遅い速度を有する。他のメモリが有しない異なる不利な点は書込み動作だけではなく、読み出し動作中に分極スイッチングによる低い読み出し耐久性である。
【０００４】
シャドウＲＡＭ構造（ｓｈａｄｏｗＲＡＭａｒｃｈｉｔｅｃｔｕｒｅ）は強誘電体メモリに関連して異なる構造である。このような構造はパルスされたプレート強誘電体メモリの以前問題点が克服できる。シャドウＲＡＭは二つの動作モード即ち、フェロモード（ｆｅｒｒｏ−ｍｏｄｅ）（ｆｅｒｒｏｅｌｅｃｔｒｉｃｍｅｍｏｒｙｍｏｄｅ）及びＤＲＡＭモードを用いる。フェロモードでは、分割されたプレートラインが供給電圧Ｖｃｃで固定されて貯えられた電圧がＤＲＡＭでのように検出される。情報が不揮発性情報で安全に貯えられるべき時、シャドウＲＡＭはフェロモードで動作され、そうしないとＤＲＡＭモードで動作される。貯えられた電圧が０Ｖ又はＶｃｃの反面、プレート電圧がＶｃｃなので、ＤＲＡＭモードで書込み及び読み出し動作中分極スイッチングは起こらない。結果的な単極動作（ｒｅｓｕｌｔｉｎｇｕｎｉｐｏｌａｒｏｐｅｒａｔｉｏｎ）はＤＲＡＭに匹敵できるほど高い書込み／読み出し耐久性を可能にする。高速及び低電力動作（ｈｉｇｈ−ｓｐｅｅｄａｎｄｌｏｗ−ｐｏｗｅｒｏｐｅｒａｔｉｏｎ）はプレートラインの電圧が固定されているのでＤＲＡＭモードで達成できる。しかし、プレートがフェロモードでパルスされたプレートラインで分割されなければならないので密度は向上されない。たとえシャドウＲＡＭ構造が前述したようにパルスされたプレート強誘電体メモリの問題点を克服しても、異なる問題点が起こる。再貯蔵動作が、（貯えられた電圧として貯えられた）揮発性情報が再貯蔵動作中に（分極として貯えられた）不揮発性情報で変換され、パワーオフ以前に必要である。予期しないパワーオフに対する信頼性はパルスされたプレート強誘電体メモリのそれより低い。強誘電体キャパシタの分極状態が貯えられた電圧に関係なくＤＲＡＭモードで同一な方向にあるので再貯蔵動作が要求される。シャドウＲＡＭ構造の異なる問題点はモードスイッチング（ｍｏｄｅｓｗｉｔｃｈｉｎｇ）なので使用するのに難しいことである。追加的に、シャドウＲＡＭはＤＲＡＭ及びＳＲＡＭを含んだメモリと互換不可能であり、これは追加的なピンがモードスイッチングを要求するために必要だからである。
【０００５】
前述したパルスされたプレート強誘電体メモリ及びシャドウＲＡＭの問題点を克服するための新しい構造の不揮発性ＤＲＡＭ装置がＩＥＩＣＥＴＲＡＮＳ．ＥＬＥＣＴＲＯＮ．，ＶＯＬ．Ｅ７９−Ｃ，Ｎｏ．２Ｆｅｂｒｕａｒｙ１９９６年にＫ．Ｔａｋｅｕｃｈｉ氏外多数により“ｈａｌｆ−ＶｃｃＰｌａｔｅＮｏｎｖｏｌａｔｉｌｅＤＲＡＭｓｗｉｔｈＦｅｒｒｏｅｌｅｃｔｒｉｃ
Ｃａｐａｃｉｔｏｒｓ”という題目で掲載された。
【０００６】
図１は、従来の技術によるＨａｌｆ−Ｖｃｃプレート不揮発性ＤＲＡＭのコア回路図である。
図１に示されたＨａｌｆ−Ｖｃｃプレート不揮発性ＤＲＡＭ装置は前述した論文に掲載されている。メモリセルアレイ１０は動作モード即ち、フェロモード及びＤＲＡＭモード）によりビットラインＢＬ１及びＢＬＯで二つのプリチャージ電圧０Ｖ及びＶｃｃ／２の中一つを選択的に提供できるプリチャージ回路１４を除外してＤＲＡＭのそれと同一である。例えば、分極が検出されるフェロモード（ｆｅｒｒｏ−ｍｏｄｅ）では、プリチャージ電圧が０Ｖであり、これとは違って、ＤＲＡＭモードでは、プリチャージ電圧がＶｃｃ／２である。共通プレート（ｃｏｍｍｏｎｐｌａｔｅ、以後ＰＬと称する）の電圧はフェロモード及びＤＲＡＭモードでＶｃｃ／２として固定される。たとえ従来の動作手続きが一つのトランジスタと一つの強誘電体キャパシタで構成される１Ｔ／１Ｃセル構造に応用可能にしても、従来のメモリセル１２は２個のトランジスタＴｒ及び２個の強誘電体キャパシタＣ_Fで構成される。不幸にも、１Ｔ／１Ｃセル構造は相補ビットラインに基準電圧を生成する回路が開発されるのに難しいので今は非実用的である。アレイ１０は又ＤＲＡＭのそれらと同一な回路を含み、回路は図１に示されたように連結された３個のＮＭＯＳトランジスタＭ１、Ｍ２、そしてＭ３で構成されたプリチャージ回路１４、感知増幅器１６そして入／出力ライン（Ｉ／Ｏｌｉｎｅｓ）に各々連結されたスイッチＭ４及びＭ５で構成された熱パスゲート回路（Ｙ−ｐａｓｓｇａｔｅｃｉｒｃｕｉｔ）１８を含む。
【０００７】
図２は、メモリセル１２の基本的な動作を説明するための図面である。
これはリコール動作（ｒｅｃａｌｌｏｐｅｒａｔｉｏｎ）、読み出し／書込み動作（ｒｅａｄ／ｗｒｉｔｅｏｐｅｒａｔｉｏｎ）、そしてパワーオフで構成されている。電源が点いた後リコール動作では、強誘電体キャパシタＣ_Fに保たれる分極状態（ｐｏｌａｒｉｚａｔｉｏｎｓｔａｔｅｓ）が検出される（フェロモード）。第１リコール段階では、共通プレートＰＬの電圧がリコール動作を準備するためにＶｃｃ／２で設定される。この動作は不揮発性情報（ｎｏｎｖｏｌａｔｉｌｅｉｎｆｏｒｍａｔｉｏｎ）を損失なしで、フローティング状態にある、ストレージノードＳＮ１及びＳＮ０の電圧を増加させることにより遂行される。この際、ワードラインＷＬは非活性化状態にある。第２リコール段階では、不揮発性情報（分極状態）が揮発性情報（貯えられた電圧）で変換され、ＤＲＡＭのリフレッシュ動作と類似した動作がビットラインＢＬ１及びＢＬ０を０Ｖでプリチャージする時まで遂行される。ワードラインが活性化された直後のビットライン電圧は、強誘電体キャパシタＣ_Fとビットラインのキャパシタンス比（ｃａｐａｃｉｔａｎｃｅｒａｔｉｏ）により主に決定され、次の通りキャパシタの分極状態に依存する。ワードラインが活性化された後のビットライン電圧はもしビットラインキャパシタンスが強誘電体キャパシタのそれよりずっとさらに大きければ０Ｖ付近に留まり、これはビットライン電圧がワードライン活性化前に０Ｖの反面、ストレージ電圧が約Ｖｃｃ／２だからである。プレートラインＰＬ電圧がＶｃｃ／２なので、キャパシタの分極状態はワードラインが活性化された後に同一な方向よりなる。２Ｔ／２Ｃセルに関連し、２個のキャパシタ分極状態は逆に設定される。これは２個の分極状態の中一つがワードラインが活性化された後スイッチされることを意味する。スイッチされたキャパシタの実効キャパシタンス（ｅｆｆｅｃｔｉｖｅｃａｐａｃｉｔａｎｃｅ）は交換されなかったキャパシタ（ｎｏｎ−ｓｗｉｔｃｈｅｄｃａｐａｃｉｔｏｒ）のそれより大きく、これは付加の電荷（ａｄｄｉｔｉｏｎａｌｃｈａｒｇｅｓ）がスイッチされたキャパシタへ流れるからである。結局、ワードラインが活性化された後ビットラインＢＬ電圧は図２に示されたように交換されなかったキャパシタに連結されたビットラインＢＬ０に関連したことよりスイッチされたキャパシタに連結されたビットラインＢＬ１に関連してさらに高い。各ビットライン間の電圧差は感知増幅器回路１６により検出されて増幅される。その後、ワードラインが非活性化されて一本のワードラインに関連してリコール動作が完了される。リコールされる不揮発性情報を有するメモリセル１２に連結された全てのワードラインに関連してリコールが反復的に遂行されることである。
【０００８】
リコール動作を完了した後、メモリセル１２はダイナミックＲＡＭと同一な方法で動作される。読み出し／書込み動作では、貯えられた電圧がビットラインＢＬ１及びＢＬ０をＶｃｃ／２でプリチャージすることにより、検出される（ＤＲＡＭモード）プレートラインＰＬ電圧はＶｃｃ／２で固定されている。分極はパルスされたプレート強誘電体メモリ（ｐｕｌｓｅｄ−ｐｌａｔｅｆｅｒｒｏｅｌｅｃｔｒｉｃｍｅｍｏｒｙ）とは違って、分極状態に関係なしで読み出し動作中にスイッチされない点に注意しなければならない。ＤＲＡＭでのようにリフレッシュ動作がＤＲＡＭモードで遂行されることである。読み出し動作でのようにリフレッシュ動作で分極スイッチング（ｐｏｌａｒｉｚａｔｉｏｎｓｗｉｔｃｈｉｎｇ）は起こらない。
【０００９】
電源が点いた時、揮発性情報から不揮発性情報への再貯蔵動作はシャドウＲＡＭとは違って要求されない。これは従来のメモリのＤＲＡＭモードで情報が書込み動作中に変化されても不揮発性情報（分極状態）が常に揮発性情報（貯えられた）と同時に起こるからである。パワーオフ過程中には、ワードラインが情報損失を防止するために非活性化状態にある。情報を安定的に貯えるためには、プレートＰＬ電圧が従来のパワ−オフ過程中にＶｃｃ／２から０Ｖへ減少される。この過程はストレ−ジノ−ドＳＮ１電圧がリフレッシュ動作を停止させた後漏洩電流によりプレートＰＬ電圧よりさらに早く低まることを防止する。
【００１０】
前述したように、従来の技術による不揮発性ダイナミックＲＡＭ装置によると、読み出し／書込み動作が遂行される以前に全てのメモリセルに対する分極感知動作即ち、フェロモードでリコール動作を遂行しなければならないことが従来の問題点である。又、リコール動作でストレージノードに貯えられた電圧が時間の経過により消失できるので、ＤＲＡＭと同一に、リフレッシュ動作が遂行されなければならないことが従来の異なる問題点である。
【００１１】
【発明が解決しようとする課題】
本発明の目的はリコール動作及びリフレッシュ動作が要求されないｈａｌｆ−Ｖｃｃ共通プレートスキムを使用する不揮発性ＤＲＡＭ装置を提供することである。
【００１２】
【課題を解決するための手段】
前述したような目的を達成するための本発明の一特徴によると、不揮発性ＤＲＡＭ装置が提供される。メモリ装置は複数のワードラインと、少なくとも一本のプレートライン、ワードラインと交差するように配列された少なくとも一対のビットラインと、そして複数のメモリセルとを含む。メモリセル各々はビットラインの間に連結されて２個のアクセストランジスタ及び２個の強誘電体キャパシタで構成される。それに、各メモリセルの強誘電体キャパシタの各一電極は対応するアクセストランジスタを通じて対応するビットラインに連結され、アクセストランジスタは対応するワードラインに共通に連結される。各メモリセルの強誘電体キャパシタの他の電極は少なくとも一つのプレートラインに共通に連結される。メモリ装置はそれにプレートラインに連結されたプレート電圧供給回路を含み、それはプレートラインで第１電圧と第２電圧との中一つの電圧を供給する。メモリ装置はそれに一対のビットラインに連結されたプリチャージ回路を含む。プリチャージ回路は先ず第１、第２そして第３プリチャージ信号に応答してデータ読み出し又は書込み動作が遂行される前にビットラインを第１電圧、第２電圧、そして第３電圧で段階的にプリチャージする。その後、それはデータ読み出し又は書込み動作が遂行された後ビットラインを第２、そして第１電圧で段階的にプリチャージする。
【００１３】
この実施形態において、第１電圧は接地電圧であり、第２電圧は供給電圧の半分であり、第３電圧は供給電圧である。
【００１４】
この実施形態において、ワードラインはデータ書込み又は読み出し動作前後に少なくとも一対のビットラインがプリチャージ手段により第２電圧でプリチャージされる時同時に活性化される。
【００１５】
この実施形態において、プリチャージ手段は、少なくとも一対のビットラインの間に直列に形成される電流通路と第１プリチャージ信号を受け入れるゲートを有し、電流通路間の接続点は第２電圧が供給される第１及び第２ＮＭＯＳトランジスタと、少なくとも一対のビットラインの間に直列に形成される電流通路と第２プリチャージ信号を受け入れるゲートを有し、電流通路間の接続点は第１電圧が供給される第３及び第４ＮＭＯＳトランジスタと、少なくとも一対のビットラインの間に直列に形成される電流通路と第３プリチャージ信号を受け入れるゲートを有し、電流通路間の接続点は第３電圧が供給される第１及び第２ＰＭＯＳトランジスタで構成される。
【００１６】
このような装置により、強誘電体キャパシタの分極を検出するリコール動作を遂行なしでキャパシタに貯えられたデータの書込み／読み出すことができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態による参照図面図３乃至図５に基づき詳細に説明する。
後述する本発明のより徹底的な理解を提供するため特定の例が例を挙げられて限定されて詳細に説明される。しかし、本発明がこのような詳細な項目がなくても前述した説明だけにより実施できることはこの分野の熟練された者に自明である。又、本発明の要旨を不明瞭にすることを防止するために、よく知られた回路に対してはブロック形態で示される。
【００１８】
図３は、本発明の望ましい実施形態によるＨａｌｆ−Ｖｃｃ共通プレート不揮発性ＤＲＡＭ装置のコア回路図である。
図３で、共通プレート不揮発性ＤＲＡＭ装置１００は不揮発性情報を貯えるためのメモリセルアレイ１０２を含む。メモリセルアレイ１０２には、複数のワードラインＷＬ１〜ＷＬｉと一つの共通プレートラインＰＬが提供される。メモリセルアレイ１０２の列方向に配列された一対のビットラインＢＬｎ及びＢＬｎＢの間には、複数のメモリセルＭＣ１〜ＭＣｉが連結されている。メモリセルＭＣｉ各々は２個のスイッチトランジスタ（アクセストランジスタ又は電荷伝達トランジスタとも呼ばれる）Ｔｒと２個の強誘電体キャパシタＣ_Fで構成されている。各メモリセルＭＣｉの強誘電体キャパシタＣ_Fは初期に反対の分極状態で設定されるものである。各強誘電体キャパシタＣ_Fの一電極は対応するスイッチトランジスタＴｒを通じて対応するビットラインＢＬｎに連結され、その他の電極は共通プレートラインＰＬに連結される。ビットラインＢＬｎＢは対応するスイッチトランジスタＴｒを通じて対応する各強誘電体キャパシタＣ_Fの一電極に連結され、各強誘電体キャパシタＣ_Fの他の電極は共通プレートラインＰＬに連結される。メモリセルＭＣ１〜ＭＣｉのスイッチトランジスタＴｒのゲート電極は対応するワードラインＷＬ１〜ＷＬｉに共通に連結される。例えば、メモリセルＭＣ１のトランジスタＴｒのゲート電極はワードラインＷＬ１に共通に連結される。
【００１９】
メモリセルアレイ１０２に提供される共通プレートラインＰＬはプレート電圧供給回路１０４に連結されている。プレート電圧供給回路１０４は信号ＰＲＥ＿ＰＬに応答して共通プレートラインＰＬで（共通で）Ｖｃｃ／２又は０電圧を供給する。例えば、信号ＰＲＥ＿ＰＬがハイレベルの時、共通プレートラインＰＬはＶｃｃ／２電圧で駆動され、信号ＰＲＥ＿ＰＬがローレベルの時、共通プレートラインＰＬは接地される。プレート電圧供給回路１０４がたとえ図面には示されなかったが、信号ＰＲＥ＿ＰＬによりスイッチオン／オフされるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタで構成できることはこの分野の通常的な知識を習得した者に自明である。
【００２０】
図３に示されたように、各ビットラインＢＬｎ及びＢＬｎＢには、ビットラインプリチャージ回路１０６が連結されている。ビットラインプリチャージ回路１０６はプリチャージ信号ＰＲＥ１、ＰＲＥ２そしてＰＲＥ３に応答してビットラインＢＬｎ及びＢＬｎＢを０Ｖ、Ｖｃｃ／２の中いずれか一つでプリチャージする。ビットラインプリチャージ回路１０６は４個のＮＭＯＳトランジスタＭ６〜Ｍ９及び２個のＰＭＯＳトランジスタＭ１０、Ｍ１１で構成される。
【００２１】
ＮＭＯＳトランジスタＭ６は、ビットラインＢＬｎとＶｃｃ／２電圧を受け入れる電源端子Ｎ１の間に形成される電流通路そしてプリチャージ信号ＰＲＥ１を伝達する信号ラインＬ１に連結されたゲートを有する。ゲートが信号ラインＬ１に共通に連結されたＮＭＯＳトランジスタＭ７は電源端子Ｎ１とビットラインＢＬｎＢとの間に形成される電流通路を有する。ＮＭＯＳトランジスタＭ６及びＭ７はプリチャージ信号ＰＲＥ１に応答してビットラインＢＬｎ及びＢＬｎＢをＶｃｃ／２電圧でプリチャージするプリチャージ回路（ｐｒｅｃｈａｒｇｅｃｉｒｃｕｉｔ）で機能する。ゲートがプリチャージ信号ＰＲＥ２を伝達するための信号ラインＬ２に連結されたＮＭＯＳトランジスタＭ８は接地電圧Ｖｓｓを受け入れる電源端子Ｎ２とビットラインＢＬｎＢとの間に形成される電流通路を有する。ＮＭＯＳトランジスタＭ８はビットラインＢＬｎと接地電圧Ｖｓｓとの間に形成される電流通路そしてプリチャージ信号ＰＲＥ２を伝達する信号Ｌ２に連結されたゲートを有する。ＮＭＯＳトランジスタＭ８及びＭ９はプリチャージ信号ＰＲＥ２に応答してビットラインＢＬｎ及びＢＬｎＢを接地電圧でプリチャージするプリチャージ回路で機能する。各ゲートがプリチャージ信号ＰＲＥ３を伝達するための信号ラインＬ３に共通に連結されたＰＭＯＳトランジスタはビットラインＢＬｎ及びＢＬｎＢの間に直列に形成された電流通路を有し、電流通路の間には、電源電圧Ｖｃｃが印加される電源端子Ｎ３が連結されている。ＰＭＯＳトランジスタＭ１０及びＭ１１はプリチャージ信号ＰＲＥ３に応答してビットラインＢＬｎ及びＢＬｎＢを電源電圧Ｖｃｃでプリチャージするプリチャージ回路で機能する。
【００２２】
図３で、各ビットラインＢＬｎ及びＢＬｎＢには、感知増幅器回路１０８が連結されている。感知増幅器回路１０８は信号ＳＡＥに応答してビットラインＢＬｎ及びＢＬｎＢ間の電圧差を検出して増幅する。増幅されたビットラインＢＬｎ及びＢＬｎＢ電圧は信号Ｙ及びＹＢに制御される熱パスゲート回路１１０を通じて対応する入出力ラインＩＯ及びＩＯＢへ伝達される。熱パスゲート回路１１０は図３に示されたように連結された２個のＣＭＯＳ伝送ゲートＴＧ１及びＴＧ２で構成される。
【００２３】
図３に示されたように、図示の便宜上、ただ一つのプレート電圧供給回路１０４に対応するメモリセルＭＣ１〜ＭＣｉ及びそれに関連されたビットラインプリチャージ回路１０６、感知増幅器回路１０８、そして熱パスゲート回路１１０が示されているが、プレート電圧供給回路１０４と同一に構成された多数のプレート電圧供給回路１０４に各々対応するこれらがやはり同一に構成できることは自明である。
【００２４】
読み出し動作
図４は、図３に示された不揮発性ＤＲＡＭ装置の読み出し動作を説明するためのタイミング図である。
図４において、参照符号ＷＬｎは図面に示されないメモリセル即ち、図３のプレート電圧供給回路１０４と異なる一つに対応するワードラインを示す。図４で、“Ｈ”は電源電圧Ｖｃｃレベルを示して“Ｌ”は接地電圧Ｖｓｓレベルを示す。ここで、ワードラインＷＬ１〜ＷＬｉが活性化される時の“Ｈ”が電源電圧Ｖｃｃの割りに高い昇圧電圧レベルを示すことに注意しなければならない。説明の便宜上、この分野によく知られたアドレッシング方法によりワードラインＷＬ１に連結されたメモリセルＭＣ１が選択され、ビットラインＢＬｎに連結された強誘電体キャパシタＣ_Fの分極状態が状態点Ａにあり、そしてビットラインＢＬｎＢに連結された強誘電体キャパシタＣ_Fの分極状態が状態点Ｃにあると仮定しよう。
【００２５】
時点ｔ１では、ビットラインプリチャージ回路１０６に供給される信号ＰＲＥ１、ＰＲＥ２、そしてＰＲＥ３が各々“Ｌ”、“Ｈ”、そして“Ｈ”レベルよりなり、ワードラインＷＬ１〜ＷＬｉは“Ｌ”レベルである。これはメモリセルＭＣ１のキャパシタの分極状態は初期状態即ち、状態点Ａ及び状態点Ｃに保たれるようにそして信号ＰＲＥ２によりターンオンされたトランジスタＭ８及びＭ９を通じてビットラインＢＬｎ及びＢＬｎＢが接地電圧で設定されるようにする。その後、時点ｔ２では、信号ＰＲＥ１、ＰＲＥ２、そしてＰＲＥ３が各々“Ｈ”、“Ｌ”、そして“Ｈ”レベルよりなり、共通プレートラインＰＬに対応するワードラインＷＬ１〜ＷＬｉは“Ｈ”レベルよりなり、そしてプレート電圧供給回路１０４へ供給される信号ＰＲＥ＿ＰＬは“Ｈ”レベルよりなる。“Ｈ”レベルの信号ＰＲＥ１によりＮＭＯＳトランジスタＭ６及びＭ７がターンオンされ、これはビットラインＢＬｎ及びＢＬｎＢがターンオンされたトランジスタＭ６及びＭ７を通じてＶｃｃ／２電圧でプリチャ−ジされる。これと同時に、メモリセルＭＣ１〜ＭＣｉに共通に連結されたプレートラインＰＬはＶｃｃ／２電圧で駆動される。この際、メモリセルＭＣ１〜ＭＣｉの強誘電体キャパシタＣ_Fの分極状態は、図４に示されたように、時点ｔ１と同一な状態点Ａ及びＣに保たれる。これはプレートラインＰＬ電圧とビットラインＢＬｎ及びＢＬｎＢ上の電圧が同一だからである。その結果で、従来の技術とは違って、選択されないワードラインに連結されたメモリセルに貯えられたデータはリコール動作（又は、リフレッシュ動作）の遂行なしで影響を与えない。
【００２６】
続けて、時点ｔ３では、信号ＰＲＥ１、ＰＲＥ２、そしてＰＲＥ３は全て“Ｌ”レベルよりなり、ワードラインＷＬ１〜ＷＬｉは“Ｌ”レベルよりなる。これはビットラインＢＬｎ及びＢＬｎＢが“Ｌ”レベルの信号ＰＲＥ３によりタ−ンオンされたＰＭＯＳトランジスタＭ１０及びＭ１１を通じてＶｃｃ電圧でプリチャージされる。たとえビットラインＢＬｎ及びＢＬｎＢがＶｃｃ電圧でプリチャージされてプレート電圧供給回路１０６に印加される信号ＰＲＥ＿ＰＬはやはり“Ｈ”レベルに保たれても（時点ｔ３で、共通プレートラインＰＬ電圧は以前と同一に“Ｈ”レベルに保たれる）、共通プレートラインＰＬに連結されたメモリセルに対応するワードラインＷＬ１〜ＷＬｉが“Ｌ”レベルなので、ワードラインＷＬ１〜ＷＬｉに連結されたメモリセルのキャパシタＣ_Ｆは以前ｔ２と同一な状態点Ａ及びＣを有する。即ち、対応するスイッチトランジスタＴｒを通じてビットラインＢＬｎに連結された強誘電体キャパシタＣ_Ｆの各分極状態は状態点Ａにあり、対応するスイッチトランジスタＴｒを通じてビットラインＢＬｎＢに連結された強誘電体キャパシタＣ_Ｆの各分極状態は状態点Ｃにある。
【００２７】
図４に示されたように、信号ＰＲＥ１、ＰＲＥ２、そしてＰＲＥ３は、時点ｔ４で、各々“Ｌ”、“Ｌ”、そして“Ｈ”になり、ワードラインＷＬ１〜ＷＬｉはやはり“Ｌ”レベルに保たれる。信号ＰＲＥ１、ＰＲＥ２、そしてＰＲＥ３に制御されるビットラインプリチャージ回路１０６のＮＭＯＳトランジスタＭ６〜Ｍ９及びＰＭＯＳトランジスタＭ１０、Ｍ１１は全てタ−ンオフされる（又は、ビットラインプリチャージ回路１０６が非活性化される）。即ち回路１０６に連結されたビットラインＢＬｎ及びＢＬｎＢはフローティングされる。次の時点ｔ５では、図４に示されたように、選択された（又は、アドレッシングされた）ワードラインＷＬ１が“Ｈ”状態になり、選択されなかったワードラインＷＬｉ及び信号ＰＲＥ＿ＰＬがやはり“Ｌ”レベルと“Ｈ”レベルに保たれる。だから、選択されたワードラインＷＬ１に連結されたメモリセルＭＣ１のスイッチトランジスタＴｒはターンオンされる。即ち、ビットラインＢＬｎ及びＢＬｎＢに各々連結された強誘電体キャパシタＣ_Ｆ両端には、正の電圧が各々印加される。これはビットラインＢＬｎに連結された強誘電体キャパシタＣ_Ｆの分極ドメインが状態点Ａから状態点ＢへスイッチングされてビットラインＢＬｎＢに連結された強誘電体キャパシタＣ_Ｆの分極ドメインが状態点Ｃから状態点Ｂへ移動される。結果的に、図４に示されたように、ビットラインＢＬｎ及びＢＬｎＢの電圧がスイッチング及びノンスイッチングにより電源電圧Ｖｃｃ以下で低まる。この際、スイッチされたキャパシタＣ_Ｆに対応するビットラインＢＬｎの電圧がノンスイッチされたキャパシタＣ_Ｆに対応するビットラインＢＬｎＢの電圧より常に低いという点に注意しなければならない。
【００２８】
その後、時点ｔ６では、感知動作が遂行される。即ち、図４に示されたように、信号ＳＡＥが“Ｈ”レベルよりなる時、ビットラインＢＬｎ電圧は感知増幅器回路１０８により電源電圧Ｖｃｃで増幅され、ビットラインＢＬｎＢ電圧はそれにより接地電圧Ｖｓｓになる。感知増幅されたビットラインＢＬｎ及びＢＬｎＢ上の電圧は信号Ｙ及びＹＢに応じて制御される熱パスゲート回路１１０を通じて対応する入出力ラインＩＯ及びＩＯＢへ各々伝達される。これと同時に、スイッチされたキャパシタ（即ち、ビットラインＢＬｎに連結された強誘電体キャパシタＣ_F）に対する再書込み動作が遂行される。即ち、ビットラインＢＬｎ及びＢＬｎＢ各々が感知増幅器回路１０８により接地電圧Ｖｓｓと電源電圧Ｖｃｃになり、選択されたワードラインＷＬ１が“Ｈ”レベルに保たれ、そして共通プレートラインＰＬが以前と同一なＶｃｃ／２電圧に保たれるので、ビットラインＢＬｎに対応する強誘電体キャパシタＣ_F両端には、陰の電圧が印加される。その結果、図４に示されたように、時点ｔ６では、感知動作と共に再書込み動作が遂行されてそれの分極ドメインが状態点Ｃから状態点Ｄへ分極される（即ち、時点ｔ５で反転された分極ドメインが初期分極状態になる）。反面、ビットラインＢＬｎＢに対応する強誘電体キャパシタＣ_F両端には、正の電圧が印加される。これはキャパシタＣ_Fが状態点Ｃに保たれる。
【００２９】
次の時点ｔ７では、信号ＰＲＥ１、ＰＲＥ２、そしてＰＲＥ３が“Ｈ”、“Ｌ”、そして“Ｈ”レベルよりなることにより、ビットラインＢＬｎ及びＢＬｎＢは信号ＰＲＥ１に制御されるＮＭＯＳトランジスタＭ６及びＭ７を通じてＶｃｃ／２電圧でプリチャージされる。この際、図４に示されたように、共通プレートラインＰＬに連結されたメモリセルに対応するワードラインＷＬ１〜ＷＬｉ全てが“Ｈ”レベルで活性化される。従って、各メモリセルＭＣ１〜ＭＣｉの強誘電体キャパシタＣ_Fの両端には、同一な電圧が印加される。即ち、ビットラインＢＬｎ及びＢＬｎＢ上には、ＮＭＯＳトランジスタＭ６及びＭ７で構成されたプリチャージ回路を通じてＶｃｃ／２電圧が印加されて共通プレートラインＰＬ上には、プレート電圧供給回路１０４からのＶｃｃ／２電圧が印加される。選択されなかったワードラインに関連されたメモリセルのデータ損失が防止できる。時点ｔ７で、強誘電体キャパシタＣ_Fの分極状態は、図４に示されたように、以前状態と同一に保たれる。
【００３０】
次の読み出し動作を遂行するために、時点ｔ８では、信号ＰＲＥ１、ＰＲＥ２、そしてＰＲＥ３が各々“Ｌ”、“Ｈ”、そして“Ｈ”レベルよりなり、信号ＰＲＥ＿ＰＬが“Ｌ”レベルよりなる。これはビットラインＢＬｎ及びＢＬｎＢが信号ＰＲＥ２に制御されるトランジスタＭ８及びＭ９を通じて接地電圧Ｖｓｓでプリチャージされる。その後、時点ｔ９では、選択されたワードラインＷＬ１が“Ｌ”レベルで非活性化され、その結果読み出し動作が完了される。この際、時点ｔ９で、強誘電体キャパシタＣ_Fの分極状態は、図４に示されたように、以前状態と同一に保たれる。
【００３１】
前述したように、読み出し動作は一連のビットラインプリチャージ動作、感知動作、そしてビットラインプリチャージ動作により遂行される。結果的に、従来の技術の不揮発性ＤＲＡＭ装置とは違って、本発明による不揮発性ＤＲＡＭ装置はリコール動作又はリフレッシュ動作を必要としない。
【００３２】
書込み動作
図５は、図３に示された不揮発性ＤＲＡＭ装置の書込み動作を説明するためのタイミング図である。
図５において、参照符号ＷＬｉは図面に示されないメモリセル即ち、図３のプレート電圧供給回路１０４と他の一つに対応するワードラインを示す。図５において、図４と同一に“Ｈ”は電源電圧Ｖｃｃレベルを示して“Ｌ”は接地電圧Ｖｓｓレベルを示す。ここで、ワードラインＷＬ１〜ＷＬｉが活性化される時の“Ｈ”が電源電圧Ｖｃｃの割りに高い昇圧電圧レベルを示すことに注意しなければならない。説明の便宜上、この分野でよく知られたアドレッシング方法によりワードラインＷＬ１に連結されたメモリセルＭＣ１が選択され、ビットラインＢＬｎに連結された強誘電体キャパシタＣ_Fの分極状態が状態点Ａにあり、そしてビットラインＢＬｎＢに連結された強誘電体キャパシタＣ_Fの分極状態が状態点Ｃにあると仮定しよう。
【００３３】
図５に示されたように、時点ｔ１〜ｔ５での各動作は図４のそれと同一なので、説明の重複を避けるために、それに対する説明は略される。
【００３４】
時点ｔ６では、信号ＰＲＥ１、ＰＲＥ２、そしてＰＲＥ３が図４でのように各々“Ｈ”、“Ｌ”、そして“Ｈ”レベルよりなり、各メモリセルに共通に連結されたプレートラインＰＬ上の電圧はＶｃｃ／２になり、そして感知増幅器回路１０８に印加される信号ＳＡＥが“Ｈ”レベルよりなる。結果的に、時点ｔ６で、読み出し動作と同一に感知動作が遂行されてビットラインＢＬｎは接地電圧Ｖｓｓになり、ビットラインＢＬｎＢは電源電圧Ｖｃｃになる。このような条件下で、前述したように、ビットラインＢＬｎに対応する強誘電体キャパシタＣ_Fは瞬間的に状態点Ｂから状態点Ｄへスイッチされ、ビットラインＢＬｎＢに対応する強誘電体キャパシタＣ_Fは状態点Ｂに保たれる。その後、熱パスゲート回路１１０が活性化されると、選択されたメモリセルに書込まれる入出力ラインＩＯ及びＩＯＢ上の外部データが感知増幅器回路１０８を通じて対応するビットラインＢＬｎ及びＢＬｎＢ上へ各々伝達される。そのようなデータ入力過程により、図５に示されたように、ビットラインＢＬｎは電源電圧Ｖｃｃになり、ビットラインＢＬｎＢは接地電圧Ｖｓｓになると仮定しよう。このような仮定下で、ビットラインＢＬｎに対応する強誘電体キャパシタＣ_F両端には、正の電圧が印加され、ビットラインＢＬｎＢに対応する強誘電体キャパシタＣ_F両端には、陰の電圧が印加される。これはビットラインＢＬｎに連結された強誘電体キャパシタＣ_Fが状態点Ａを経て状態点Ｄから状態点Ｂへスイッチされて、そしてビットラインＢＬｎＢに連結された強誘電体キャパシタＣ_Fが状態点Ｂを経て状態点Ａから状態点Ｄへスイッチされる。その結果、外部データが選択されたワードラインＷＬ１に連結されたメモリセルに書込まれる。ビットラインＢＬｎ及びＢＬｎＢを次の動作を準備するための継続される時点ｔ７〜ｔ９に関連された動作は図４のそれと同一なので、それに対する説明は略される。
【００３５】
例示的な望ましい実施形態を用いて本発明を説明したが、本発明の範囲は開示された実施形態に限られないことはよく理解されることである。むしろ、本発明の範囲は多様な変形例及びその類似した構成を全て含めるようにしようとするものである。従って、請求範囲はそのような変形例及びその類似した構成全てを含むことが可能なように広く解析されなければならない。
【００３６】
【発明の効果】
前述した本発明の書込み及び読み出し動作によると、時点ｔ２及びｔ７では、共通プレートラインＰＬに連結された選択されなかったワードラインに連結されたメモリセルのデータが損失されることを防止するためにメモリセルの強誘電体キャパシタ各々の両端が同一な電圧（例えば、Ｈａｌｆ−Ｖｃｃ（Ｖｃｃ／２）電圧）で設定される。即ち、前述したように、共通プレートラインＰＬをＶｃｃ／２電圧で設定した状態で、データ書込み／読み出し動作前後にビットラインＶｃｃ／２電圧でプリチャージする時全てのワードラインが活性化されるようにすることにより強誘電体キャパシタ両端電圧が同一に設定される。これで、従来の技術で説明されたリコール動作又はリフレッシュ動作を遂行しないで書込み／読み出し動作が遂行できる。
【図面の簡単な説明】
【図１】従来の技術による不揮発性ＤＲＡＭのコア回路図である。
【図２】従来の技術による基本的な動作を説明するための図である。
【図３】本発明の望ましい実施形態による不揮発性ＤＲＡＭのコア回路図である。
【図４】本発明の読み出し動作による図３に使用される信号のタイミング図である。
【図５】本発明の書込み動作による図３に使用される信号のタイミング図である。
【符号の説明】
１，１００不揮発性ＤＲＡＭ
１２，１０２メモリセル
１４，１０６ビットラインプリチャージ回路
１６，１０８感知増幅器回路
１８，１１０熱パスゲート回路

Claims

複数のワードラインと、
少なくとも一本のプレートラインと、
前記ワードラインと交差するように配列された少なくとも一対のビットラインと、
各々が前記ビットラインの間に連結され、２個のトランジスタ及び２個の強誘電体キャパシタで構成される複数のメモリセルと、
前記各メモリセルの前記強誘電体キャパシタの各一電極は対応するアクセストランジスタを通じて対応するビットラインに連結され、前記アクセストランジスタは対応するワードラインに共通に連結され、
前記各メモリセルの前記強誘電体キャパシタの他の電極は前記少なくとも一本のプレートラインに共通に連結され、
前記プレートラインに連結され、前記プレートラインへ第１電圧である接地電圧と第２電圧である供給電圧の半分の電圧との中一つの電圧を供給する手段と、
前記一対のビットラインに連結され、第１、第２そして第３プリチャージ信号に応答してデータ読み出し又は書込み動作が遂行される前に前記ビットラインを前記第１電圧、前記第２電圧、そして第３電圧である供給電圧で段階的にプリチャージして前記データ読み出し又は書込み動作が遂行された後前記ビットラインを前記第２電圧、そして前記第１電圧で段階的にプリチャージする手段とを含む強誘電体メモリ装置。
前記ワードラインは前記データ書込み又は読み出し動作前後に前記少なくとも一対のビットラインが前記プリチャージ手段により前記第２電圧でプリチャージされる時同時に活性化されることを特徴とする請求項１に記載の強誘電体メモリ装置。
前記プリチャージ手段は、
前記少なくとも一対のビットラインの間に直列に形成される電流通路と前記第１プリチャージ信号を受け入れるゲートとを有し、前記電流通路間の接続点は前記第２電圧が供給される第１及び第２ＮＭＯＳトランジスタと、
前記少なくとも一対のビットラインの間に直列に形成される電流通路と前記第２プリチャージ信号を受け入れるゲートとを有し、前記電流通路間の接続点は前記第１電圧が供給される第３及び第４ＮＭＯＳトランジスタと、
前記少なくとも一対のビットラインの間に直列に形成される電流通路と前記第３プリチャージ信号を受け入れるゲートとを有し、前記電流通路間の接続点は前記第３電圧が供給される第１及び第２ＰＭＯＳトランジスタとを含むことを特徴とする請求項２に記載の強誘電体メモリ装置。