JP2730530B2 - 半導体集積回路及びその駆動方法 - Google Patents
半導体集積回路及びその駆動方法Info
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路及び
その駆動方法に関し、特に外部からの電源電圧より高い
電圧を発生しかつ外部からのクロック信号に従って動作
する半導体集積回路及びその駆動方法に関する。
その駆動方法に関し、特に外部からの電源電圧より高い
電圧を発生しかつ外部からのクロック信号に従って動作
する半導体集積回路及びその駆動方法に関する。
【０００２】
【従来の技術】シングルチップ・マイクロコンピュータ
（以下、１チップマイコンという）をはじめ、現在、メ
モリを内蔵する半導体集積回路は、電子機器やシステム
制御等の幅広い分野で使用されている。これら半導体集
積回路に内蔵されるメモリも目的に応じて数々の種類が
あり、それぞれの特徴を生かして用いられている。
（以下、１チップマイコンという）をはじめ、現在、メ
モリを内蔵する半導体集積回路は、電子機器やシステム
制御等の幅広い分野で使用されている。これら半導体集
積回路に内蔵されるメモリも目的に応じて数々の種類が
あり、それぞれの特徴を生かして用いられている。
【０００３】１チップマイコンで命令コード及びデータ
を格納するメモリとして、ＲＯＭを例にとってみると大
きく２つのタイプがあり、半導体チップの製造工程でＲ
ＯＭに書き込むデータ（以下、ＲＯＭコード）をつくり
込むマスクＲＯＭと、半導体チップ製造後にユーザーが
任意のＲＯＭコードを書き込むことの可能なＰＲＯＭと
がある。一般的には同一の製造技術を用いれば、同一容
量のＲＯＭではマスクＲＯＭの方がＰＲＯＭに比較し
て、少ない工程数で小さく出来る。
を格納するメモリとして、ＲＯＭを例にとってみると大
きく２つのタイプがあり、半導体チップの製造工程でＲ
ＯＭに書き込むデータ（以下、ＲＯＭコード）をつくり
込むマスクＲＯＭと、半導体チップ製造後にユーザーが
任意のＲＯＭコードを書き込むことの可能なＰＲＯＭと
がある。一般的には同一の製造技術を用いれば、同一容
量のＲＯＭではマスクＲＯＭの方がＰＲＯＭに比較し
て、少ない工程数で小さく出来る。
【０００４】従って、マスクＲＯＭ内蔵の１チップマイ
コンはあるまとまった数量以上のものを生産すると１個
あたりのコストが安くなるので大量生産に適しており、
一方ＰＲＯＭ内蔵の１チップマイコンは、必要に応じて
任意にユーザーがＲＯＭコードを書き込むことが出来
き、また必要な数だけつくることが出来るので、プログ
ラムの開発、評価及び小量生産に適しているといえる。
コンはあるまとまった数量以上のものを生産すると１個
あたりのコストが安くなるので大量生産に適しており、
一方ＰＲＯＭ内蔵の１チップマイコンは、必要に応じて
任意にユーザーがＲＯＭコードを書き込むことが出来
き、また必要な数だけつくることが出来るので、プログ
ラムの開発、評価及び小量生産に適しているといえる。
【０００５】さて、上述したように、それぞれに特徴の
あるＲＯＭであるが、１チップマイコンとして見た場
合、マスクＲＯＭを内蔵した場合でも、ＰＲＯＭを内蔵
した場合でも、基本には同一性能のものが要求される。
しかしながら、ＰＲＯＭは、拡散工程完了後にＲＯＭコ
ードの書き込みを行う為にマスクＲＯＭとは構造上の相
違によりお互いの基本性能には差異があり、動作電源電
圧範囲、アクセススピードといった点でＰＲＯＭが不利
となっている。従ってＰＲＯＭでは、これら欠点を補う
ための回路的工夫がいろいろと取られている。
あるＲＯＭであるが、１チップマイコンとして見た場
合、マスクＲＯＭを内蔵した場合でも、ＰＲＯＭを内蔵
した場合でも、基本には同一性能のものが要求される。
しかしながら、ＰＲＯＭは、拡散工程完了後にＲＯＭコ
ードの書き込みを行う為にマスクＲＯＭとは構造上の相
違によりお互いの基本性能には差異があり、動作電源電
圧範囲、アクセススピードといった点でＰＲＯＭが不利
となっている。従ってＰＲＯＭでは、これら欠点を補う
ための回路的工夫がいろいろと取られている。
【０００６】そこでまず、マスクＲＯＭとＰＲＯＭの相
違点、ＰＲＯＭで行われている工夫について、以降、図
面を参照して説明する。
違点、ＰＲＯＭで行われている工夫について、以降、図
面を参照して説明する。
【０００７】図２はマスクＲＯＭの基本回路構成を示し
た回路図である。
た回路図である。
【０００８】このマスクＲＯＭは、ソースを接地電位点
と接続しＲＯＭコードに従って完成したＮチャネル・エ
ンハンスメント型として形成されたトランジスタ又は未
形成状態のトランジスタとして行方向，列方向に配置さ
れた複数のメモリセルトランジスタＭＴａを含むメモリ
セルアレイ９１と、複数のメモリセルトランジスタＭＴ
ａの各行（図２では１行のみ表示）それぞれと対応して
設けられ対応する行のメモリセルトランジスタＭＴａの
ゲートと接続して選択レベルのとき対応する行のメモリ
セルトランジスタＭＴａを選択状態とする複数のワード
線ＷＬ（図２には１本のみ表示）と、複数のメモリセル
トランジスタＭＴａの各列それぞれと対応して設けられ
対応する列の選択状態のメモリセルトランジスタＭＴａ
のデータを伝達する複数のビット線ＢＬと、複数の論理
ゲートＧ９２及びインバータＩＶ９２を含み行アドレス
信号ＡＤｒに従って複数のワード線ＷＬのうちの１本を
選択レベルとする行選択回路９２と、列アドレス信号Ａ
Ｄｃに従って複数のビット線ＢＬのうちの１本を選択す
る列選択回路９３と、選択されたビット線ＢＬに伝達さ
れたデータを検知，増幅して出力（Ｄｏ）するセンス増
幅回路９４とを有する構成となっている。
と接続しＲＯＭコードに従って完成したＮチャネル・エ
ンハンスメント型として形成されたトランジスタ又は未
形成状態のトランジスタとして行方向，列方向に配置さ
れた複数のメモリセルトランジスタＭＴａを含むメモリ
セルアレイ９１と、複数のメモリセルトランジスタＭＴ
ａの各行（図２では１行のみ表示）それぞれと対応して
設けられ対応する行のメモリセルトランジスタＭＴａの
ゲートと接続して選択レベルのとき対応する行のメモリ
セルトランジスタＭＴａを選択状態とする複数のワード
線ＷＬ（図２には１本のみ表示）と、複数のメモリセル
トランジスタＭＴａの各列それぞれと対応して設けられ
対応する列の選択状態のメモリセルトランジスタＭＴａ
のデータを伝達する複数のビット線ＢＬと、複数の論理
ゲートＧ９２及びインバータＩＶ９２を含み行アドレス
信号ＡＤｒに従って複数のワード線ＷＬのうちの１本を
選択レベルとする行選択回路９２と、列アドレス信号Ａ
Ｄｃに従って複数のビット線ＢＬのうちの１本を選択す
る列選択回路９３と、選択されたビット線ＢＬに伝達さ
れたデータを検知，増幅して出力（Ｄｏ）するセンス増
幅回路９４とを有する構成となっている。
【０００９】ここで、複数のメモリセルトランジスタＭ
Ｔａのうち、完成したＮチャネル・エンハンスメント型
のトランジスタの閾値電圧Ｖｔは約０．７Ｖである。
Ｔａのうち、完成したＮチャネル・エンハンスメント型
のトランジスタの閾値電圧Ｖｔは約０．７Ｖである。
【００１０】ＲＯＭコードのデータは、このＮチャネル
・エンハンスメント型のトランジスタを形成するかどう
かで決る。このトランジスタが形成された場合には、ワ
ード線ＷＬが選択レベルになると、このトランジスタが
オン状態となり、このトランジスタを介してセンス増幅
回路９４に電流が流れ、また対応するメモリセルトラン
ジスタが完成されたＮチャネル・エンハンスメント型の
トランジスタとして形成されていない場合には、ワード
線ＷＬが選択レベルになってもビット線ＢＬには電流が
流れない。この電流が流れるか流れないかを検出してセ
ンス増幅回路９４はデータ出力Ｄｏとして“１”あるい
は“０”を出力する。
・エンハンスメント型のトランジスタを形成するかどう
かで決る。このトランジスタが形成された場合には、ワ
ード線ＷＬが選択レベルになると、このトランジスタが
オン状態となり、このトランジスタを介してセンス増幅
回路９４に電流が流れ、また対応するメモリセルトラン
ジスタが完成されたＮチャネル・エンハンスメント型の
トランジスタとして形成されていない場合には、ワード
線ＷＬが選択レベルになってもビット線ＢＬには電流が
流れない。この電流が流れるか流れないかを検出してセ
ンス増幅回路９４はデータ出力Ｄｏとして“１”あるい
は“０”を出力する。
【００１１】次に、ＰＲＯＭ、ここでは特にＥＰＲＯＭ
（ＵＶ−Ｅｒａｓａｂｌｅ ＰＲＯＭ）を例にとって、
その基本回路構成について図３（Ａ），（Ｂ）を参照し
て説明する。
（ＵＶ−Ｅｒａｓａｂｌｅ ＰＲＯＭ）を例にとって、
その基本回路構成について図３（Ａ），（Ｂ）を参照し
て説明する。
【００１２】このＥＰＲＯＭは、メモリセルトランジス
タＭＴｂがフローティングゲートを有するトランジスタ
となっており、メモリセルトランジスタＭＴｂにデータ
を電気的に書き込むための回路を含んでいる点でマスク
ＲＯＭと相違している。このメモリセルトランジスタＭ
Ｔｂでは、フローティングゲートに蓄えられている電荷
に応じてその閾値電圧Ｖｔが変化し、電荷が蓄えられて
いない状態（初期状態，消費状態）のセルをオンビット
セルと呼び、この時の閾値電圧Ｖｔは約２．５〜３Ｖと
なる。また、書込み回路２８によりビット線ＢＬを、ワ
ード線電圧制御回路２４によりワード線ＷＬをそれぞれ
所定の高電圧（Ｖｈｐ，Ｖｈｗ）にすることにより、選
択されたメモリセルトランジスタのフローティングゲー
トに負電荷を蓄えると閾値電圧Ｖｔは約９Ｖ程度とな
り、これをオフビットセルと呼ぶ。
タＭＴｂがフローティングゲートを有するトランジスタ
となっており、メモリセルトランジスタＭＴｂにデータ
を電気的に書き込むための回路を含んでいる点でマスク
ＲＯＭと相違している。このメモリセルトランジスタＭ
Ｔｂでは、フローティングゲートに蓄えられている電荷
に応じてその閾値電圧Ｖｔが変化し、電荷が蓄えられて
いない状態（初期状態，消費状態）のセルをオンビット
セルと呼び、この時の閾値電圧Ｖｔは約２．５〜３Ｖと
なる。また、書込み回路２８によりビット線ＢＬを、ワ
ード線電圧制御回路２４によりワード線ＷＬをそれぞれ
所定の高電圧（Ｖｈｐ，Ｖｈｗ）にすることにより、選
択されたメモリセルトランジスタのフローティングゲー
トに負電荷を蓄えると閾値電圧Ｖｔは約９Ｖ程度とな
り、これをオフビットセルと呼ぶ。
【００１３】ＲＯＭコードのデータは、メモリセルトラ
ンジスタＭＴｂのフローティングゲートの電荷量による
閾値電圧Ｖｔの差により決る。メモリセルトランジスタ
ＭＴｂがオンビットセルの場合には、ワード線ＷＬが約
５Ｖの選択レベルになると、このメモリセルトランジス
タＭＴｂがオン状態となり、このメモリセルトランジス
タを介してセンス増幅回路２７に電流が流れ、またオフ
ビットセルの場合には、ワード線ＷＬが選択レベルにな
ってもメモリセルトランジスタは導通しないので電流が
流れない。この電流が流れるか流れないかを検出してセ
ンス増幅回路２７はデータ出力Ｄｏとして“１”あるい
は“０”を出力する。
ンジスタＭＴｂのフローティングゲートの電荷量による
閾値電圧Ｖｔの差により決る。メモリセルトランジスタ
ＭＴｂがオンビットセルの場合には、ワード線ＷＬが約
５Ｖの選択レベルになると、このメモリセルトランジス
タＭＴｂがオン状態となり、このメモリセルトランジス
タを介してセンス増幅回路２７に電流が流れ、またオフ
ビットセルの場合には、ワード線ＷＬが選択レベルにな
ってもメモリセルトランジスタは導通しないので電流が
流れない。この電流が流れるか流れないかを検出してセ
ンス増幅回路２７はデータ出力Ｄｏとして“１”あるい
は“０”を出力する。
【００１４】行選択回路２２のトランジスタＴ２２は、
メモリセルトランジスタＭＴｂへの書込み時にワード線
ＷＬを高電圧（Ｖｈｗ）にする場合に、インバータＩＶ
２２の出力とワード線電圧制御回路２４の出力とを分離
する。書込み時、このトランジスタＴ２２のゲートに
は、ゲート電圧制御回路２５により、少なくともこのト
ランジスタＴ２２の閾値電圧Ｖｔｎのレベルを印加す
る。インバータＩＶ２２の出力レベルは、データを書き
込むメモリセルトランジスタの選択あるいは非選択に応
じて電源電圧Ｖｄｄあるいは接地電位レベルとなり、選
択時には電源電圧Ｖｄｄレベルとなる。ワード線電圧制
御回路２４は書込み時には常に高電圧Ｖｈｗをワード線
ＷＬに供給する。この時、トランジスタＴ２２は、ソー
スレベル及びドレインレベルに対してゲートレベルがマ
イナスのレベルとなるので、このトランジスタＴ２２は
非導通となる。
メモリセルトランジスタＭＴｂへの書込み時にワード線
ＷＬを高電圧（Ｖｈｗ）にする場合に、インバータＩＶ
２２の出力とワード線電圧制御回路２４の出力とを分離
する。書込み時、このトランジスタＴ２２のゲートに
は、ゲート電圧制御回路２５により、少なくともこのト
ランジスタＴ２２の閾値電圧Ｖｔｎのレベルを印加す
る。インバータＩＶ２２の出力レベルは、データを書き
込むメモリセルトランジスタの選択あるいは非選択に応
じて電源電圧Ｖｄｄあるいは接地電位レベルとなり、選
択時には電源電圧Ｖｄｄレベルとなる。ワード線電圧制
御回路２４は書込み時には常に高電圧Ｖｈｗをワード線
ＷＬに供給する。この時、トランジスタＴ２２は、ソー
スレベル及びドレインレベルに対してゲートレベルがマ
イナスのレベルとなるので、このトランジスタＴ２２は
非導通となる。
【００１５】従って、ワード線ＷＬのレベルは、ワード
線電圧制御回路２４より供給されるレベル（Ｖｈｗ）に
引き上げられる。一方、非選択時には、インバータＩＶ
２２の出力は接地電位レベルとなる。この時、トランジ
スタＴ２２には、インバータＩＶ２２の出力が接続され
ているソースのレベルに対してゲートが少なくとも閾値
電圧Ｖｔｎ分高いレベルとなるのでソース，ドレインが
導通状態になり、ワード線ＷＬのレベルを常に接地電位
レベルに引き下げる。従って、非選択時にはワード線Ｗ
Ｌのレベルがメモリセルトランジスタへの書込みに必要
な高電圧にはならないため、ビット線ＢＬのレベルに関
わらずオフビットセルにはならない。
線電圧制御回路２４より供給されるレベル（Ｖｈｗ）に
引き上げられる。一方、非選択時には、インバータＩＶ
２２の出力は接地電位レベルとなる。この時、トランジ
スタＴ２２には、インバータＩＶ２２の出力が接続され
ているソースのレベルに対してゲートが少なくとも閾値
電圧Ｖｔｎ分高いレベルとなるのでソース，ドレインが
導通状態になり、ワード線ＷＬのレベルを常に接地電位
レベルに引き下げる。従って、非選択時にはワード線Ｗ
Ｌのレベルがメモリセルトランジスタへの書込みに必要
な高電圧にはならないため、ビット線ＢＬのレベルに関
わらずオフビットセルにはならない。
【００１６】メモリセルトランジスタＭＴｂのデータの
読出し動作時には、ワード線電圧制御回路２４はワード
線とは電気的に分離される。トランジスタＴ２２のゲー
トにはゲート電圧制御回路２５より（Ｖｄｄ＋Ｖｔｎ）
以上のレベル（Ｖｇ）が印加される。選択時、インバー
タＩＶ２２の出力は電源電圧Ｖｄｄレベルとなる。この
とき、トランジスタＴ２２のゲートには、電源電圧Ｖｄ
ｄよりさらに少なくともその閾値電圧分高いレベルが印
加してあるので、電源電圧Ｖｄｄに対し電圧降下を起こ
さずにドレイン側に伝達され、ワード線ＷＬを電源電圧
Ｖｄｄレベルの選択レベルとする。
読出し動作時には、ワード線電圧制御回路２４はワード
線とは電気的に分離される。トランジスタＴ２２のゲー
トにはゲート電圧制御回路２５より（Ｖｄｄ＋Ｖｔｎ）
以上のレベル（Ｖｇ）が印加される。選択時、インバー
タＩＶ２２の出力は電源電圧Ｖｄｄレベルとなる。この
とき、トランジスタＴ２２のゲートには、電源電圧Ｖｄ
ｄよりさらに少なくともその閾値電圧分高いレベルが印
加してあるので、電源電圧Ｖｄｄに対し電圧降下を起こ
さずにドレイン側に伝達され、ワード線ＷＬを電源電圧
Ｖｄｄレベルの選択レベルとする。
【００１７】非選択時には、インバータＩＶ２２の出力
の接地電位がトランジスタＴ２２を伝わり、ワード線Ｗ
Ｌを非選択レベルとする。
の接地電位がトランジスタＴ２２を伝わり、ワード線Ｗ
Ｌを非選択レベルとする。
【００１８】仮に、トランジスタＴ２２のゲートのレベ
ルが電源電圧Ｖｄｄであるとすると、非選択時には特に
問題ないが、選択時にはトランジスタＴ２２によるその
閾値電圧分の電圧降下が生じワード線ＷＬの選択レベル
が（Ｖｄｄ−Ｖｔｎ）までしか上がらなくなり、アクセ
ス速度、動作電源電圧範囲で問題となる。従って、通常
読出し動作時には、トランジスタＴ２２のゲートには、
電源電圧Ｖｄｄより少なくとも閾値電圧Ｖｔｎ分高いレ
ベルを印加することが必要とされる。
ルが電源電圧Ｖｄｄであるとすると、非選択時には特に
問題ないが、選択時にはトランジスタＴ２２によるその
閾値電圧分の電圧降下が生じワード線ＷＬの選択レベル
が（Ｖｄｄ−Ｖｔｎ）までしか上がらなくなり、アクセ
ス速度、動作電源電圧範囲で問題となる。従って、通常
読出し動作時には、トランジスタＴ２２のゲートには、
電源電圧Ｖｄｄより少なくとも閾値電圧Ｖｔｎ分高いレ
ベルを印加することが必要とされる。
【００１９】さて、通常半導体集積回路には、基本的に
は高電位側の電源電圧Ｖｄｄと接地電位とが電源から供
給される。従って、上述したように、電源電圧Ｖｄｄ以
上のレベルの高電圧（Ｖｈｇ，Ｖｈｗ，Ｖｈｐ）が必要
となる時は、内部に昇圧回路を設けて必要に応じてその
レベルを生成する。ＰＲＯＭの場合、一般にはチャージ
ポンプ回路が広く用いられ、このＥＰＲＯＭも同様であ
る。このＥＰＲＯＭのチャージポンプ回路２３の回路図
を図３（Ｂ）に示す。
は高電位側の電源電圧Ｖｄｄと接地電位とが電源から供
給される。従って、上述したように、電源電圧Ｖｄｄ以
上のレベルの高電圧（Ｖｈｇ，Ｖｈｗ，Ｖｈｐ）が必要
となる時は、内部に昇圧回路を設けて必要に応じてその
レベルを生成する。ＰＲＯＭの場合、一般にはチャージ
ポンプ回路が広く用いられ、このＥＰＲＯＭも同様であ
る。このＥＰＲＯＭのチャージポンプ回路２３の回路図
を図３（Ｂ）に示す。
【００２０】このチャージポンプ回路２３は、ソース及
びゲートに電源電圧Ｖｄｄを受けるＮチャネル型のトラ
ンジスタＴ２３ａと、ソース及びゲートをトランジスタ
Ｔ２３ａのドレインと接続する（節点Ａ１）Ｎチャネル
型のトランジスタＴ２３ｂと、ソース及びゲートをトラ
ンジスタＴ２３ｂのドレインと接続し（節点Ａ２）ドレ
インを高電圧Ｖｈｗの出力端とするＮチャネル型のトラ
ンジスタＴ２３ｃと、一端をトランジスタＴ２３ａのド
レインと接続し他端にクロック信号ＣＫを受けるコンデ
ンサＣ２３ａと、入力端にクロック信号ＣＫを受けるイ
ンバータＩＶ２３と、一端をトランジスタＴ２３ｂのド
レインと接続し他端をインバータＩＶ２３の出力端と接
続するコンデンサＣ２３ｂとを含む構成となっている。
なお、図３（Ｂ）には高電圧Ｖｈｗについてのみ表示し
ているが他の高電圧Ｖｈｇ，Ｖｈｐについても同様であ
る。
びゲートに電源電圧Ｖｄｄを受けるＮチャネル型のトラ
ンジスタＴ２３ａと、ソース及びゲートをトランジスタ
Ｔ２３ａのドレインと接続する（節点Ａ１）Ｎチャネル
型のトランジスタＴ２３ｂと、ソース及びゲートをトラ
ンジスタＴ２３ｂのドレインと接続し（節点Ａ２）ドレ
インを高電圧Ｖｈｗの出力端とするＮチャネル型のトラ
ンジスタＴ２３ｃと、一端をトランジスタＴ２３ａのド
レインと接続し他端にクロック信号ＣＫを受けるコンデ
ンサＣ２３ａと、入力端にクロック信号ＣＫを受けるイ
ンバータＩＶ２３と、一端をトランジスタＴ２３ｂのド
レインと接続し他端をインバータＩＶ２３の出力端と接
続するコンデンサＣ２３ｂとを含む構成となっている。
なお、図３（Ｂ）には高電圧Ｖｈｗについてのみ表示し
ているが他の高電圧Ｖｈｇ，Ｖｈｐについても同様であ
る。
【００２１】次に、このチャージポンプ回路２３の動作
について説明する。
について説明する。
【００２２】まず、クロック信号ＣＫが“１”レベルす
なわちＶｄｄレベルの時に、節点Ａ１からＡ２に電流が
流れる。次にクロック信号ＣＫが“０”即ち接地電位レ
ベルとなると、インバータＩＶ２３の出力が“１”とな
りコンデンサＣ２３ｂによる容量カップリングにより節
点Ａ２の電位が上昇し、トランジスタＴ２３ｃを通じて
高電圧Ｖｈｗが出力される。また、逆にコンデンサＣ２
３ａによる容量カップリングにより節点Ａ１の電位は下
がろうとするが、この時トランジスタＴ２３ａを通じて
電流が供給される。再びクロック信号ＣＫが“１”にな
ると、インバータＩＶ２３の出力が“０”となり、この
ためコンデンサＣ２３ｂの容量カップリングによって節
点Ａ２の電位は下がろうとするが、逆にコンデンサＣ２
３ａによる容量カップリングにより節点Ａ１の電位が上
昇するので、トランジスタＴ２３ｂを通じて節点Ａ１か
らＡ２に電流が流れることにより、前にクロック信号Ｃ
Ｋが“１”であった時よりも電位は上がる。このように
して、クロック信号ＣＫを供給し続けておくと常に電源
電圧Ｖｄｄ供給端側から高電圧出力端側に電流が流れ、
また高電圧出力端には常に電源電圧Ｖｄｄに対し所定の
電位だけ昇圧したレベルの電位を得ることができる。高
電圧Ｖｈｗが所望のレベルになるまでの時間及び電圧
は、コンデンサＣ２３ａ，Ｃ２３ｂと、高電圧出力端に
付加される容量及びクロック周波数によって決まる。な
お、クロック信号源としては、安定した周波数のクロッ
ク信号が外部より常に得られる場合には外部より入力
し、また外部のクロック信号が安定して得られない可能
性がある場合にはリングオシレータなどの自励発振回路
により安定したクロック信号を得る必要がある。
なわちＶｄｄレベルの時に、節点Ａ１からＡ２に電流が
流れる。次にクロック信号ＣＫが“０”即ち接地電位レ
ベルとなると、インバータＩＶ２３の出力が“１”とな
りコンデンサＣ２３ｂによる容量カップリングにより節
点Ａ２の電位が上昇し、トランジスタＴ２３ｃを通じて
高電圧Ｖｈｗが出力される。また、逆にコンデンサＣ２
３ａによる容量カップリングにより節点Ａ１の電位は下
がろうとするが、この時トランジスタＴ２３ａを通じて
電流が供給される。再びクロック信号ＣＫが“１”にな
ると、インバータＩＶ２３の出力が“０”となり、この
ためコンデンサＣ２３ｂの容量カップリングによって節
点Ａ２の電位は下がろうとするが、逆にコンデンサＣ２
３ａによる容量カップリングにより節点Ａ１の電位が上
昇するので、トランジスタＴ２３ｂを通じて節点Ａ１か
らＡ２に電流が流れることにより、前にクロック信号Ｃ
Ｋが“１”であった時よりも電位は上がる。このように
して、クロック信号ＣＫを供給し続けておくと常に電源
電圧Ｖｄｄ供給端側から高電圧出力端側に電流が流れ、
また高電圧出力端には常に電源電圧Ｖｄｄに対し所定の
電位だけ昇圧したレベルの電位を得ることができる。高
電圧Ｖｈｗが所望のレベルになるまでの時間及び電圧
は、コンデンサＣ２３ａ，Ｃ２３ｂと、高電圧出力端に
付加される容量及びクロック周波数によって決まる。な
お、クロック信号源としては、安定した周波数のクロッ
ク信号が外部より常に得られる場合には外部より入力
し、また外部のクロック信号が安定して得られない可能
性がある場合にはリングオシレータなどの自励発振回路
により安定したクロック信号を得る必要がある。
【００２３】一方、１チップマイコンのような、ＥＰＲ
ＯＭ等を組み込んでシステムとして使用される半導体集
積回路は低消費電力が要求され、システム停止状態で
は、スタンバイモードという、内部システムクロックを
停止し、また定常的に電流が流れるパスがある場合には
そのパスもカットしてほとんど電流の流れない状態にす
るモードを備えるのが一般的である。このような従来の
半導体集積回路の第１の例として、ＥＰＲＯＭを内蔵
し、スタンバイモードを備える１チップマイコンの場合
のブロック図を図４に示す。
ＯＭ等を組み込んでシステムとして使用される半導体集
積回路は低消費電力が要求され、システム停止状態で
は、スタンバイモードという、内部システムクロックを
停止し、また定常的に電流が流れるパスがある場合には
そのパスもカットしてほとんど電流の流れない状態にす
るモードを備えるのが一般的である。このような従来の
半導体集積回路の第１の例として、ＥＰＲＯＭを内蔵
し、スタンバイモードを備える１チップマイコンの場合
のブロック図を図４に示す。
【００２４】この半導体集積回路は、伝達されたクロッ
ク信号（ＣＫ）に従って各部の動作の指示，制御を行う
と共に所定の処理を実行する中央処理部１と、この中央
処理部１の指示，制御に従いかつ高電圧Ｖｈを受けてデ
ータの書込み，読出し動作を行い、アクティブレベルの
スタンバイ信号ＳＴＢＹに従って所定の回路の電流パス
をカットするＥＰＲＯＭ部２と、スタンバイモード時に
アクティブレベルのスタンバイ信号ＳＴＢＹを出力する
スタンバイ制御回路３と、外部からのクロック信号ＣＫ
をバッファ増幅するバッファ回路Ｂ１と、カウンタ４１
ｘ，フリップフロップ回路４２及び論理ゲートＧ４１を
備えスタンバイ信号ＳＴＢＹがインアクティブレベルの
通常の動作時にはバッファ回路Ｂ１経由のクロック信号
ＣＫを中央処理部１に伝達しスタンバイ信号ＳＴＢＹが
アクティブレベルになると中央処理部１へのクロック信
号ＣＫの伝達を停止しスタンバイ信号ＳＴＢＹがインア
クティブレベルに変化したタイミングから所定時間の後
にクロック信号ＣＫの中央処理部１への伝達を再開する
クロック伝達制御回路４ｘと、スタバイ信号ＳＴＢＹが
インアクティブレベルのとき所定の周波数で発振し内部
発振クロック信号ＩＣＫを出力する自励発振回路５と、
この自励発振回路５からの内部発振クロックＩＣＫを受
けて電源電圧Ｖｄｄより高い電位の高電圧ＶｈをＥＰＲ
ＯＭ部２に供給するチャージポンプ回路８とを有する構
成となっている。ここで、自励発振回路５を用いてチャ
ージポンプ回路８に内部発振クロックＩＣＫを供給して
いるのは、消費電力対策として外部入力のクロック信号
ＣＫの周波数が、所定の周波数から動作可能周波数の上
限までの広範囲に変化する可能性があり、チャージポン
プ回路８に安定して一定の周波数のクロック信号ＣＫの
供給が見込めないため、高電圧Ｖｈが変化する可能性が
あるからである。
ク信号（ＣＫ）に従って各部の動作の指示，制御を行う
と共に所定の処理を実行する中央処理部１と、この中央
処理部１の指示，制御に従いかつ高電圧Ｖｈを受けてデ
ータの書込み，読出し動作を行い、アクティブレベルの
スタンバイ信号ＳＴＢＹに従って所定の回路の電流パス
をカットするＥＰＲＯＭ部２と、スタンバイモード時に
アクティブレベルのスタンバイ信号ＳＴＢＹを出力する
スタンバイ制御回路３と、外部からのクロック信号ＣＫ
をバッファ増幅するバッファ回路Ｂ１と、カウンタ４１
ｘ，フリップフロップ回路４２及び論理ゲートＧ４１を
備えスタンバイ信号ＳＴＢＹがインアクティブレベルの
通常の動作時にはバッファ回路Ｂ１経由のクロック信号
ＣＫを中央処理部１に伝達しスタンバイ信号ＳＴＢＹが
アクティブレベルになると中央処理部１へのクロック信
号ＣＫの伝達を停止しスタンバイ信号ＳＴＢＹがインア
クティブレベルに変化したタイミングから所定時間の後
にクロック信号ＣＫの中央処理部１への伝達を再開する
クロック伝達制御回路４ｘと、スタバイ信号ＳＴＢＹが
インアクティブレベルのとき所定の周波数で発振し内部
発振クロック信号ＩＣＫを出力する自励発振回路５と、
この自励発振回路５からの内部発振クロックＩＣＫを受
けて電源電圧Ｖｄｄより高い電位の高電圧ＶｈをＥＰＲ
ＯＭ部２に供給するチャージポンプ回路８とを有する構
成となっている。ここで、自励発振回路５を用いてチャ
ージポンプ回路８に内部発振クロックＩＣＫを供給して
いるのは、消費電力対策として外部入力のクロック信号
ＣＫの周波数が、所定の周波数から動作可能周波数の上
限までの広範囲に変化する可能性があり、チャージポン
プ回路８に安定して一定の周波数のクロック信号ＣＫの
供給が見込めないため、高電圧Ｖｈが変化する可能性が
あるからである。
【００２５】次に、この半導体集積回路の動作について
説明する。
説明する。
【００２６】スタンバイモードになると、スタンバイ制
御回路３からアクティブレベルのスタンバイ信号ＳＴＢ
Ｙが出力され、フリップフロップ回路４２はリセットさ
れて“０”レベル出力となり、論理ゲートＧ４１の出力
が“０”固定となるので、中央処理部１へのクロック信
号ＣＫの伝達が停止して中央処理部１は動作を停止し、
またカウンタ４１ｘもクリアされ続ける。さらに、スタ
ンバイ信号ＳＴＢＹがアクティブレベルになると、自励
発振回路５が発振動作を停止し、ＥＰＲＯＭ部２はセン
ス増幅回路等に含まれる定常電流パスをカットすること
により、スタンバイモード時に極低消費電力とすること
が出来る。
御回路３からアクティブレベルのスタンバイ信号ＳＴＢ
Ｙが出力され、フリップフロップ回路４２はリセットさ
れて“０”レベル出力となり、論理ゲートＧ４１の出力
が“０”固定となるので、中央処理部１へのクロック信
号ＣＫの伝達が停止して中央処理部１は動作を停止し、
またカウンタ４１ｘもクリアされ続ける。さらに、スタ
ンバイ信号ＳＴＢＹがアクティブレベルになると、自励
発振回路５が発振動作を停止し、ＥＰＲＯＭ部２はセン
ス増幅回路等に含まれる定常電流パスをカットすること
により、スタンバイモード時に極低消費電力とすること
が出来る。
【００２７】スタンバイモードが外部割り込み端子等
（図示せず）からの割り込み入力等により解除される
と、スタンバイ信号ＳＴＢＹアクティブレベルからイン
アクティブレベルになる。すると、カウンタ４１ｘのク
リアが解除され、外部からバッファ回路Ｂ１を介して入
力されるクロック信号ＣＫのカウント動作を開始する。
同時に自励発振回路５は発振を開始し、チャージポンプ
回路８は昇圧動作を開始し、またＥＰＲＯＭ部２に存在
する定常電流パスも接続される。しかし、フリップフロ
ップ回路４２はカウンタ４１ｘからオーバーフロー信号
ＯＶＦが発生するまでの間はリセット状態のままである
ので、論理ゲートＧ４１の出力も“０”固定となってお
り、中央処理部１は依然として動作停止状態のままであ
る。カウンタ４１ｘがオーバーフローするとオーバーフ
ロー信号ＯＶＦの“１”レベルのパルスによりフリップ
フロップ回路４２がセットされる。すると、論理ゲート
Ｇ４１からはクロック信号ＣＫが供給され始め、中央処
理部１が動作を開始し、ＥＰＲＯＭ部２へのアクセスを
はじめる。
（図示せず）からの割り込み入力等により解除される
と、スタンバイ信号ＳＴＢＹアクティブレベルからイン
アクティブレベルになる。すると、カウンタ４１ｘのク
リアが解除され、外部からバッファ回路Ｂ１を介して入
力されるクロック信号ＣＫのカウント動作を開始する。
同時に自励発振回路５は発振を開始し、チャージポンプ
回路８は昇圧動作を開始し、またＥＰＲＯＭ部２に存在
する定常電流パスも接続される。しかし、フリップフロ
ップ回路４２はカウンタ４１ｘからオーバーフロー信号
ＯＶＦが発生するまでの間はリセット状態のままである
ので、論理ゲートＧ４１の出力も“０”固定となってお
り、中央処理部１は依然として動作停止状態のままであ
る。カウンタ４１ｘがオーバーフローするとオーバーフ
ロー信号ＯＶＦの“１”レベルのパルスによりフリップ
フロップ回路４２がセットされる。すると、論理ゲート
Ｇ４１からはクロック信号ＣＫが供給され始め、中央処
理部１が動作を開始し、ＥＰＲＯＭ部２へのアクセスを
はじめる。
【００２８】スタンバイ信号ＳＴＢＹがアクティブレベ
ルからインアクティブレベルになってカウンタ４１ｘが
カウントを開始しオーバーフロー信号ＯＶＦが発生する
までの時間は、スタンバイが解除されてからＥＰＲＯＭ
部２がアクセス可能状態になるまでの時間で決められ
る。具体的には、ＥＰＲＯＭ部２の内部の定常電流パス
の接続，安定時間と、チャージポンプ回路８の出力（Ｖ
ｈ）の立ち上り時間であるが、定常電流パスの接続，安
定時間は数十ｎｓのオーダーであり、システムの実行ク
ロックサイクルに比べるとほとんど問題ないほど短いの
で、基本的にはチャージポンプ回路８の出力（Ｖｈ）の
立ち上り時間によって決定される。この時間は約数十μ
ｓから数百μｓのオーダーの時間を要する。しかしなが
ら、数十μｓという時間は、数十ｎｓというクロックサ
イクルで動作するシステムにおいてはかなりの時間を要
するといえる。従って、スタンバイ状態からの応答性の
良さが要求される場合には、スタンバイ信号ＳＴＢＹに
よって、自励発振回路５を停止することなくチャージポ
ンプ回路８を常に動作させる必要があるが、この場合、
その分の電力消費が増加してしまう。せっかくの低消費
電流のモードが生かされないこととなる。
ルからインアクティブレベルになってカウンタ４１ｘが
カウントを開始しオーバーフロー信号ＯＶＦが発生する
までの時間は、スタンバイが解除されてからＥＰＲＯＭ
部２がアクセス可能状態になるまでの時間で決められ
る。具体的には、ＥＰＲＯＭ部２の内部の定常電流パス
の接続，安定時間と、チャージポンプ回路８の出力（Ｖ
ｈ）の立ち上り時間であるが、定常電流パスの接続，安
定時間は数十ｎｓのオーダーであり、システムの実行ク
ロックサイクルに比べるとほとんど問題ないほど短いの
で、基本的にはチャージポンプ回路８の出力（Ｖｈ）の
立ち上り時間によって決定される。この時間は約数十μ
ｓから数百μｓのオーダーの時間を要する。しかしなが
ら、数十μｓという時間は、数十ｎｓというクロックサ
イクルで動作するシステムにおいてはかなりの時間を要
するといえる。従って、スタンバイ状態からの応答性の
良さが要求される場合には、スタンバイ信号ＳＴＢＹに
よって、自励発振回路５を停止することなくチャージポ
ンプ回路８を常に動作させる必要があるが、この場合、
その分の電力消費が増加してしまう。せっかくの低消費
電流のモードが生かされないこととなる。
【００２９】上述した１チップマイコンと異なり、チャ
ージポンプ回路８へのクロック信号を外部からのクロッ
ク信号ＣＫから得るようにした例があるが（例えば特開
平１−２４１６５９参照）、この場合、スタンバイ状態
からの復帰を遅滞なく行うため常にクロック信号ＣＫを
外部から入力し続けることが前提であり、そのクロック
信号ＣＫをスタンバイ時に低周波数に切換えるようにし
ている。
ージポンプ回路８へのクロック信号を外部からのクロッ
ク信号ＣＫから得るようにした例があるが（例えば特開
平１−２４１６５９参照）、この場合、スタンバイ状態
からの復帰を遅滞なく行うため常にクロック信号ＣＫを
外部から入力し続けることが前提であり、そのクロック
信号ＣＫをスタンバイ時に低周波数に切換えるようにし
ている。
【００３０】このような半導体集積回路の例（第２の
例）のチャージポンプ回路及びそのクロック入力に係わ
る回路部分を図５に示す。
例）のチャージポンプ回路及びそのクロック入力に係わ
る回路部分を図５に示す。
【００３１】この半導体集積回路は、外部からのクロッ
ク信号ＣＫを所定の周波数に分周する分周回路６ｘと、
インバータＩＶ７１及び論理ゲートＧ７１〜Ｇ７３を備
えスタンバイ信号ＳＴＢＹがアクティブレベルのときは
分周回路６ｘで分周された分周クロック信号ＤＣＫをチ
ャージポンプ回路８に供給し、インアクティブレベルの
ときは外部からのクロック信号ＣＫをそのままチャージ
ポンプ回路８に供給する切換回路７とを有する構成とな
っている。なお、上述の分周回路６ｘ及び切換回路７は
図４に示された自励発振回路５に代わるものであって、
この部分以外は図４と同じであってもよいし、他の回路
であってもよい。
ク信号ＣＫを所定の周波数に分周する分周回路６ｘと、
インバータＩＶ７１及び論理ゲートＧ７１〜Ｇ７３を備
えスタンバイ信号ＳＴＢＹがアクティブレベルのときは
分周回路６ｘで分周された分周クロック信号ＤＣＫをチ
ャージポンプ回路８に供給し、インアクティブレベルの
ときは外部からのクロック信号ＣＫをそのままチャージ
ポンプ回路８に供給する切換回路７とを有する構成とな
っている。なお、上述の分周回路６ｘ及び切換回路７は
図４に示された自励発振回路５に代わるものであって、
この部分以外は図４と同じであってもよいし、他の回路
であってもよい。
【００３２】次に、この半導体集積回路の動作について
説明する。
説明する。
【００３３】通常動作モード時、スタンバイ信号ＳＴＢ
Ｙはインアクティブレベル（“０”レベル）であり、イ
ンバータＩＶ７１の出力は“１”レベルとなる。従っ
て、論理ゲートＧ７１，Ｇ７３を通して外部からのクロ
ック信号ＣＫがチャージポンプ回路８に伝達され、論理
ゲートＧ７２の出力は“０”レベルに固定される。
Ｙはインアクティブレベル（“０”レベル）であり、イ
ンバータＩＶ７１の出力は“１”レベルとなる。従っ
て、論理ゲートＧ７１，Ｇ７３を通して外部からのクロ
ック信号ＣＫがチャージポンプ回路８に伝達され、論理
ゲートＧ７２の出力は“０”レベルに固定される。
【００３４】次に、通常動作モードからスタンバイモー
ドになると、スタンバイ信号ＳＴＢＹが“０”レベルか
ら“１”レベルとなり、インバータＩＶ７１の出力は
“０”レベルとなるので外部からのクロック信号ＣＫは
論理ゲートＧ７１により“０”レベルに固定され、分周
回路６ｘからの分周クロック信号ＤＣＫが論理ゲートＧ
７２，Ｇ７３を通してチャージポンプ回路８に伝達され
る。
ドになると、スタンバイ信号ＳＴＢＹが“０”レベルか
ら“１”レベルとなり、インバータＩＶ７１の出力は
“０”レベルとなるので外部からのクロック信号ＣＫは
論理ゲートＧ７１により“０”レベルに固定され、分周
回路６ｘからの分周クロック信号ＤＣＫが論理ゲートＧ
７２，Ｇ７３を通してチャージポンプ回路８に伝達され
る。
【００３５】こうして、この半導体集積回路では、スタ
ンバイモード中は、外部よりクロック信号ＣＫを入力し
続けることによりスタンバイモードから通常動作モード
への復帰を遅滞なく行うとともに、スタンバイモード
中、チャージポンプ回路８を駆動するクロックの周波数
を下げ、低消費電力対策を行っている。
ンバイモード中は、外部よりクロック信号ＣＫを入力し
続けることによりスタンバイモードから通常動作モード
への復帰を遅滞なく行うとともに、スタンバイモード
中、チャージポンプ回路８を駆動するクロックの周波数
を下げ、低消費電力対策を行っている。
【００３６】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、第１の例では、スタンバイモード時、自励
発振回路５を停止するため、低消費電力とすることがで
きる反面、スタンバイモードから通常動作モードへの復
帰時にチャージポンプ回路８の出力電圧（Ｖｈ）の立上
り時間が長くなるため、復帰時間が長くなるという問題
点があり、第２の例では、通常動作モードでは外部から
のクロック信号ＣＫによりチャージポンプ回路８を駆動
し、スタンバイモード時には外部からのクロック信号Ｃ
Ｋを分周してチャージポンプ回路８を駆動する構成とな
っているので、スタンバイモード時の低消費電力を実現
しつつ、通常動作モードへの復帰時間を短縮することが
できる反面、通常動作モード時の外部からのクロック信
号の周波数が変更される可能性があり、変更された場合
にはチャージポンプ回路８からの高電圧Ｖｈのレベルが
変化し、ＥＰＲＯＭ部２のデータの書込み動作や読出し
動作に悪影響を及ぼす、という問題点がある。
集積回路は、第１の例では、スタンバイモード時、自励
発振回路５を停止するため、低消費電力とすることがで
きる反面、スタンバイモードから通常動作モードへの復
帰時にチャージポンプ回路８の出力電圧（Ｖｈ）の立上
り時間が長くなるため、復帰時間が長くなるという問題
点があり、第２の例では、通常動作モードでは外部から
のクロック信号ＣＫによりチャージポンプ回路８を駆動
し、スタンバイモード時には外部からのクロック信号Ｃ
Ｋを分周してチャージポンプ回路８を駆動する構成とな
っているので、スタンバイモード時の低消費電力を実現
しつつ、通常動作モードへの復帰時間を短縮することが
できる反面、通常動作モード時の外部からのクロック信
号の周波数が変更される可能性があり、変更された場合
にはチャージポンプ回路８からの高電圧Ｖｈのレベルが
変化し、ＥＰＲＯＭ部２のデータの書込み動作や読出し
動作に悪影響を及ぼす、という問題点がある。
【００３７】本発明の目的は、スタンバイモード時の低
消費電力を維持すると共にスタンバイモードから通常動
作モードへの復帰時間を短縮し、かつ通常動作モード時
には外部からのクロック信号の周波数の変化に影響され
ることなく一定の高電圧を得ることができ、安定した動
作特性を得ることができる半導体集積回路及びその駆動
方法を提供することにある。
消費電力を維持すると共にスタンバイモードから通常動
作モードへの復帰時間を短縮し、かつ通常動作モード時
には外部からのクロック信号の周波数の変化に影響され
ることなく一定の高電圧を得ることができ、安定した動
作特性を得ることができる半導体集積回路及びその駆動
方法を提供することにある。
【００３８】
【課題を解決するための手段】本発明の半導体集積回路
は、伝達されたクロック信号に従って所定の動作を行う
と共に電源電圧より高い高電圧を受けて所定の処理動作
を行う内部回路と、通常動作モードになると所定時間経
過後から外部から供給される第１のクロック信号を前記
内部回路に伝達しスタンバイモードになると前記第１の
クロック信号の内部回路への伝達を停止してこの内部回
路の動作を停止させるクロック伝達制御回路と、前記通
常動作モード時に所定の周波数で発振し前記スタンバイ
モード時には発振を停止する自励発振回路と、前記通常
動作モード時には前記自励発振回路の出力信号を選択し
前記スタンバイモード時には外部から供給される第２の
クロック信号を選択する切換回路と、この切換回路で選
択された信号を受けて前記高電圧を発生し前記内部回路
に供給するチャージポンプ回路とを有している。
は、伝達されたクロック信号に従って所定の動作を行う
と共に電源電圧より高い高電圧を受けて所定の処理動作
を行う内部回路と、通常動作モードになると所定時間経
過後から外部から供給される第１のクロック信号を前記
内部回路に伝達しスタンバイモードになると前記第１の
クロック信号の内部回路への伝達を停止してこの内部回
路の動作を停止させるクロック伝達制御回路と、前記通
常動作モード時に所定の周波数で発振し前記スタンバイ
モード時には発振を停止する自励発振回路と、前記通常
動作モード時には前記自励発振回路の出力信号を選択し
前記スタンバイモード時には外部から供給される第２の
クロック信号を選択する切換回路と、この切換回路で選
択された信号を受けて前記高電圧を発生し前記内部回路
に供給するチャージポンプ回路とを有している。
【００３９】また、外部から供給される第１のクロック
信号を分周する分周回路を設け、外部から供給される第
２のクロック信号を前記分周回路の出力信号とし、更に
外部から供給される第２のクロック信号の周波数を、自
励発振回路の発振周波数と同一かそれより低い周波数と
して構成される。また、内部回路を、高電圧を受けて所
定の処理動作を行うＥＰＲＯＭ回路，ＥＥＰＲＯＭ回
路，ダイナミック型ＲＡＭ回路及びスタティック型ＲＡ
Ｍを含むメモリ回路のうちの１つとして構成される。
信号を分周する分周回路を設け、外部から供給される第
２のクロック信号を前記分周回路の出力信号とし、更に
外部から供給される第２のクロック信号の周波数を、自
励発振回路の発振周波数と同一かそれより低い周波数と
して構成される。また、内部回路を、高電圧を受けて所
定の処理動作を行うＥＰＲＯＭ回路，ＥＥＰＲＯＭ回
路，ダイナミック型ＲＡＭ回路及びスタティック型ＲＡ
Ｍを含むメモリ回路のうちの１つとして構成される。
【００４０】本発明の半導体集積回路の駆動方法は、ス
タンバイモードになると外部からの第２のクロック信号
の供給を停止し、前記スタンバイモードから通常動作モ
ードに移行する際には、前記通常動作モードに移行する
前の所定のタイミングで前記外部からの第２のクロック
信号の供給を再開するようにして構成される。
タンバイモードになると外部からの第２のクロック信号
の供給を停止し、前記スタンバイモードから通常動作モ
ードに移行する際には、前記通常動作モードに移行する
前の所定のタイミングで前記外部からの第２のクロック
信号の供給を再開するようにして構成される。
【００４１】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００４２】図１は本発明の一実施の形態を示すブロッ
ク図である。
ク図である。
【００４３】この実施の形態は、伝達されたクロック信
号（ＣＫ）に従って各部の動作指示，制御を行うと共に
所定の処理を実行する内部回路のうちの１つの中央処理
部１と、この中央処理部１の指示，制御に従いかつ高電
圧Ｖｈを受けてデータの書込み，読出し動作を行い、ま
たアクティブレベルのスタンバイ信号ＳＴＢＹに従って
所定の回路の電流パスをカットする内部回路のうちの他
の１つのＥＰＲＯＭ部２と、スタンバイモード時にアク
ティブレベルのスタンバイ信号ＳＴＢＹを出力するスタ
ンバイ制御回路３と、外部から供給されるクロック信号
ＣＫをバッファ増幅するバッファ回路Ｂ１と、カウンタ
４１，フリップフロップ回路４２及び論理ゲートＧ４１
を備えスタンバイ信号ＳＴＢＹがインアクティブレベル
の通常動作モード時にはバッファ回路Ｂ１経由の外部か
らのクロック信号（ＣＫ）を中央処理部１に伝達しスタ
ンバイ信号ＳＴＢＹがアクティブレベルのスタンバイモ
ードになると中央処理部１へのクロック信号（ＣＫ）の
伝達を停止しスタンバイ信号ＳＴＢＹがインアクティブ
レベルに変化したタイミングから所定時間後にクロック
信号（ＣＫ）の中央処理部１への伝達を再開するクロッ
ク伝達制御回路４と、スタンバイ信号ＳＴＢＹがインア
クティブレベルのときに所定の周波数で発振し内部発振
クロック信号ＩＣＫを出力する自励発振回路５と、バッ
ファ回路Ｂ１経由の外部からのクロック信号ＣＫを分周
し分周クロック信号ＤＣＫを出力する分周回路６と、イ
ンバータＩＶ７１及び論理ゲートＧ７１〜Ｇ７３を備え
スタンバイ信号ＳＴＢＹがアクティブレベルのときは分
周クロック信号ＤＣＫを選択しインアクティブレベルの
ときは内部発振クロック信号ＩＣＫを選択する切換回路
７と、この切換回路７により選択されたクロック信号を
受けて電源電圧Ｖｄｄより高い電位の高電圧Ｖｈ及びこ
の高電圧Ｖｈと同等かこれより低いＶｈａをＥＰＲＯＭ
部２に供給するチャージポンプ回路８とを有する構成と
なっている。
号（ＣＫ）に従って各部の動作指示，制御を行うと共に
所定の処理を実行する内部回路のうちの１つの中央処理
部１と、この中央処理部１の指示，制御に従いかつ高電
圧Ｖｈを受けてデータの書込み，読出し動作を行い、ま
たアクティブレベルのスタンバイ信号ＳＴＢＹに従って
所定の回路の電流パスをカットする内部回路のうちの他
の１つのＥＰＲＯＭ部２と、スタンバイモード時にアク
ティブレベルのスタンバイ信号ＳＴＢＹを出力するスタ
ンバイ制御回路３と、外部から供給されるクロック信号
ＣＫをバッファ増幅するバッファ回路Ｂ１と、カウンタ
４１，フリップフロップ回路４２及び論理ゲートＧ４１
を備えスタンバイ信号ＳＴＢＹがインアクティブレベル
の通常動作モード時にはバッファ回路Ｂ１経由の外部か
らのクロック信号（ＣＫ）を中央処理部１に伝達しスタ
ンバイ信号ＳＴＢＹがアクティブレベルのスタンバイモ
ードになると中央処理部１へのクロック信号（ＣＫ）の
伝達を停止しスタンバイ信号ＳＴＢＹがインアクティブ
レベルに変化したタイミングから所定時間後にクロック
信号（ＣＫ）の中央処理部１への伝達を再開するクロッ
ク伝達制御回路４と、スタンバイ信号ＳＴＢＹがインア
クティブレベルのときに所定の周波数で発振し内部発振
クロック信号ＩＣＫを出力する自励発振回路５と、バッ
ファ回路Ｂ１経由の外部からのクロック信号ＣＫを分周
し分周クロック信号ＤＣＫを出力する分周回路６と、イ
ンバータＩＶ７１及び論理ゲートＧ７１〜Ｇ７３を備え
スタンバイ信号ＳＴＢＹがアクティブレベルのときは分
周クロック信号ＤＣＫを選択しインアクティブレベルの
ときは内部発振クロック信号ＩＣＫを選択する切換回路
７と、この切換回路７により選択されたクロック信号を
受けて電源電圧Ｖｄｄより高い電位の高電圧Ｖｈ及びこ
の高電圧Ｖｈと同等かこれより低いＶｈａをＥＰＲＯＭ
部２に供給するチャージポンプ回路８とを有する構成と
なっている。
【００４４】次にこの実施の形態の動作について説明す
る。
る。
【００４５】通常動作モード時には、スタンバイ信号Ｓ
ＴＢＹはインアクティブレベルの“０”レベルとなって
いる。このとき、切換回路７のインバータＩＶ７１の出
力は“１”レベルとなっているので、論理ゲートＧ７１
により内部発振クロック信号ＩＣＫが論理ゲートＧ７３
に伝達され、一方、論理ゲートＧ７２の出力は“０”レ
ベルに固定されるので、論理ゲートＧ７３の出力端、す
なわち切換回路７から内部発振クロック信号ＩＣＫがチ
ャージポンプ回路８に供給される。また、クロック伝達
制御回路４はバッファ回路Ｂ１経由の外部からのクロッ
ク信号（ＣＫ）を中央処理部１に伝達し、この中央処理
部１の指示，制御のもとにＥＰＲＯＭ部２を含む各部が
動作する。このときの動作は図４に示された従来例と同
様である。
ＴＢＹはインアクティブレベルの“０”レベルとなって
いる。このとき、切換回路７のインバータＩＶ７１の出
力は“１”レベルとなっているので、論理ゲートＧ７１
により内部発振クロック信号ＩＣＫが論理ゲートＧ７３
に伝達され、一方、論理ゲートＧ７２の出力は“０”レ
ベルに固定されるので、論理ゲートＧ７３の出力端、す
なわち切換回路７から内部発振クロック信号ＩＣＫがチ
ャージポンプ回路８に供給される。また、クロック伝達
制御回路４はバッファ回路Ｂ１経由の外部からのクロッ
ク信号（ＣＫ）を中央処理部１に伝達し、この中央処理
部１の指示，制御のもとにＥＰＲＯＭ部２を含む各部が
動作する。このときの動作は図４に示された従来例と同
様である。
【００４６】動作モードが通常動作モードからスタンバ
イモードになると、スタンバイ制御回路３はこれを検知
し、スタンバイ信号ＳＴＢＹをアクティブレベルの
“１”レベルとする。この結果、クロック伝達制御回路
４は、フリップフロップ回路４１がリセットされるため
論理ゲートＧ４１の出力が“０”レベルに固定され、中
央処理部１へのクロック信号（ＣＫ）の伝達を停止し、
中央処理部１は動作を停止する。また、カウンタ４１も
クリアされ続ける。一方、自励発振回路５は発振を停止
し、ＥＰＲＯＭ部２はセンス増幅回路等に含まれる定常
電流パスをカットし、低消費電力状態とする。また、切
換回路７では、分周回路６で外部からのクロック信号Ｃ
Ｋを分周した分周クロック信号ＤＣＫが選択され、チャ
ージポンプ回路８に供給され、チャージポンプ回路８
は、高電圧Ｖｈと同一がこれより低い電圧Ｖｈａを出力
する。
イモードになると、スタンバイ制御回路３はこれを検知
し、スタンバイ信号ＳＴＢＹをアクティブレベルの
“１”レベルとする。この結果、クロック伝達制御回路
４は、フリップフロップ回路４１がリセットされるため
論理ゲートＧ４１の出力が“０”レベルに固定され、中
央処理部１へのクロック信号（ＣＫ）の伝達を停止し、
中央処理部１は動作を停止する。また、カウンタ４１も
クリアされ続ける。一方、自励発振回路５は発振を停止
し、ＥＰＲＯＭ部２はセンス増幅回路等に含まれる定常
電流パスをカットし、低消費電力状態とする。また、切
換回路７では、分周回路６で外部からのクロック信号Ｃ
Ｋを分周した分周クロック信号ＤＣＫが選択され、チャ
ージポンプ回路８に供給され、チャージポンプ回路８
は、高電圧Ｖｈと同一がこれより低い電圧Ｖｈａを出力
する。
【００４７】動作モードがスタンバイモードから通常動
作モードへと移行すると、スタンバイ制御回路３はこれ
を検知し、スタンバイ信号ＳＴＢＹをインアクティブレ
ベル（“０”レベル）とする。この結果、切換回路７は
自励発振回路５からの内部発振クロック信号ＩＣＫを選
択してチャージポンプ回路８に供給し、チャージポンプ
回路８はこれを受けて高電圧Ｖｈを発生しＥＰＲＯＭ部
２に供給する。また、クロック伝達制御回路４では、カ
ウンタ４１のクリアが解除されてカウントを開始し所定
時間後にオーバーフロー信号ＯＶＦを出力してフリップ
フロップ回路４２をセットし、論理ゲート４１から、バ
ッファ回路Ｂ１経由の外部からのクロック信号（ＣＫ）
を中央処理部１に伝達し、通常動作が再開される。
作モードへと移行すると、スタンバイ制御回路３はこれ
を検知し、スタンバイ信号ＳＴＢＹをインアクティブレ
ベル（“０”レベル）とする。この結果、切換回路７は
自励発振回路５からの内部発振クロック信号ＩＣＫを選
択してチャージポンプ回路８に供給し、チャージポンプ
回路８はこれを受けて高電圧Ｖｈを発生しＥＰＲＯＭ部
２に供給する。また、クロック伝達制御回路４では、カ
ウンタ４１のクリアが解除されてカウントを開始し所定
時間後にオーバーフロー信号ＯＶＦを出力してフリップ
フロップ回路４２をセットし、論理ゲート４１から、バ
ッファ回路Ｂ１経由の外部からのクロック信号（ＣＫ）
を中央処理部１に伝達し、通常動作が再開される。
【００４８】この実施の形態では、通常動作モード時、
自励発振回路５からの内部発振クロック信号ＩＣＫによ
ってチャージポンプ回路８が駆動されるので、外部から
のクロック信号ＣＫの周波数の変化に影響されることな
く、常に一定の電位の高電圧ＶｈをＥＰＲＯＭ部２に供
給することができ、ＥＰＯＲＭ部２の動作特性を一定に
保つことができる。また、スタンバイモード時にも分周
回路６からの分周クロック信号ＤＣＫによってチャージ
ポンプ回路８が駆動され続けるので、通常動作モードに
移行したときのチャージポンプ回路８からの高電圧Ｖｈ
の立上り時間が無視できる程度か極めてわずかとなり、
通常動作モードへの復帰時間を短縮する（カウンタ４１
のオーバーフローまでのカウント値を小さくする）こと
ができる。また、自励発振回路５はリング発振器等で構
成され、比較的消費電流が大きいが、分周回路６はフリ
ップフロップ回路等で構成され、この消費電流も少ない
ので、スタンバイモード時の消費電力をその差の分だけ
低減することができる。
自励発振回路５からの内部発振クロック信号ＩＣＫによ
ってチャージポンプ回路８が駆動されるので、外部から
のクロック信号ＣＫの周波数の変化に影響されることな
く、常に一定の電位の高電圧ＶｈをＥＰＲＯＭ部２に供
給することができ、ＥＰＯＲＭ部２の動作特性を一定に
保つことができる。また、スタンバイモード時にも分周
回路６からの分周クロック信号ＤＣＫによってチャージ
ポンプ回路８が駆動され続けるので、通常動作モードに
移行したときのチャージポンプ回路８からの高電圧Ｖｈ
の立上り時間が無視できる程度か極めてわずかとなり、
通常動作モードへの復帰時間を短縮する（カウンタ４１
のオーバーフローまでのカウント値を小さくする）こと
ができる。また、自励発振回路５はリング発振器等で構
成され、比較的消費電流が大きいが、分周回路６はフリ
ップフロップ回路等で構成され、この消費電流も少ない
ので、スタンバイモード時の消費電力をその差の分だけ
低減することができる。
【００４９】また、分周回路６による分周クロック信号
ＤＣＫの周波数を自励発振回路５による内部発振クロッ
ク信号ＩＣＫの周波数より低くすることにより、更に消
費電力を低減することができる。ただし、この場合、チ
ャージポンプ回路８の出力電圧（Ｖｈａ）も低くなり、
その分通常動作モードへの移行時間が長くなるので、ど
の程度の周波数にするかは、消費電力の低減と移行時間
の短縮とを勘案して決める必要がある。
ＤＣＫの周波数を自励発振回路５による内部発振クロッ
ク信号ＩＣＫの周波数より低くすることにより、更に消
費電力を低減することができる。ただし、この場合、チ
ャージポンプ回路８の出力電圧（Ｖｈａ）も低くなり、
その分通常動作モードへの移行時間が長くなるので、ど
の程度の周波数にするかは、消費電力の低減と移行時間
の短縮とを勘案して決める必要がある。
【００５０】また、更に消費電力を低減する方法とし
て、スタンバイモードの所定の期間、外部からのクロッ
ク信号ＣＫの供給を停止する方法がある。
て、スタンバイモードの所定の期間、外部からのクロッ
ク信号ＣＫの供給を停止する方法がある。
【００５１】この場合、この実施の形態の半導体集積回
路を次のように駆動する。
路を次のように駆動する。
【００５２】まず、スタンバイモードになると、外部か
らのクロック信号ＣＫの供給を停止する。そして、スタ
ンバイモードから通常動作モードに移行する際には、通
常動作モードに移行する前の所定のタイミングで外部か
らのクロック信号ＣＫの供給を再開してから、通常動作
モードへと移行する。外部からのクロック信号ＣＫの供
給を再開するタイミングは、チャージポンプ回路８によ
る高電圧Ｖｈの立上り時間により決定される。
らのクロック信号ＣＫの供給を停止する。そして、スタ
ンバイモードから通常動作モードに移行する際には、通
常動作モードに移行する前の所定のタイミングで外部か
らのクロック信号ＣＫの供給を再開してから、通常動作
モードへと移行する。外部からのクロック信号ＣＫの供
給を再開するタイミングは、チャージポンプ回路８によ
る高電圧Ｖｈの立上り時間により決定される。
【００５３】このような駆動方法とすることにより、ス
タンバイモードになってから、外部からのクロック信号
ＣＫの供給を再開するまでの期間、分周回路６からチャ
ージポンプ回路８まで回路動作を全て停止させることが
できるので、その分、更に消費電流を低減することがで
きる。しかも、通常動作モードに移行するときは、高電
圧Ｖｈは十分立上っているので、通常動作モードへの移
行時間を短かくすることができる。
タンバイモードになってから、外部からのクロック信号
ＣＫの供給を再開するまでの期間、分周回路６からチャ
ージポンプ回路８まで回路動作を全て停止させることが
できるので、その分、更に消費電流を低減することがで
きる。しかも、通常動作モードに移行するときは、高電
圧Ｖｈは十分立上っているので、通常動作モードへの移
行時間を短かくすることができる。
【００５４】なお、この実施の形態では、内部回路とし
て中央処理部１及びＥＰＲＯＭ部２を踏む回路とした
が、これらは他の回路であってもよい。
て中央処理部１及びＥＰＲＯＭ部２を踏む回路とした
が、これらは他の回路であってもよい。
【００５５】
【発明の効果】以上説明したように本発明は、通常動作
モード時には自励発振回路の出力信号によってチャージ
ポンプ回路を駆動する構成となっているので、外部から
のクロック信号の周波数が変っても一定の高電圧を得る
ことができて安定した動作特性を得ることができ、スタ
ンバイモード時には自励発振回路の動作を停止して外部
からのクロック信号によりチャージポンプ回路を駆動す
る構成としたので、チャージポンプ回路を駆動する回路
の差の分、消費電力を低減することができ、また、外部
からのクロック信号の供給をスタンバイモード時の所定
の期間停止させることにより更に消費電力を低減するこ
とができ、しかも、スタンバイモードから通常動作モー
ドへの移行時にはチャージポンプ回路が駆動されていて
高電圧が十分立上っているので、通常動作モードへの復
帰時間（移行時間）を短縮することができる効果があ
る。
モード時には自励発振回路の出力信号によってチャージ
ポンプ回路を駆動する構成となっているので、外部から
のクロック信号の周波数が変っても一定の高電圧を得る
ことができて安定した動作特性を得ることができ、スタ
ンバイモード時には自励発振回路の動作を停止して外部
からのクロック信号によりチャージポンプ回路を駆動す
る構成としたので、チャージポンプ回路を駆動する回路
の差の分、消費電力を低減することができ、また、外部
からのクロック信号の供給をスタンバイモード時の所定
の期間停止させることにより更に消費電力を低減するこ
とができ、しかも、スタンバイモードから通常動作モー
ドへの移行時にはチャージポンプ回路が駆動されていて
高電圧が十分立上っているので、通常動作モードへの復
帰時間（移行時間）を短縮することができる効果があ
る。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
【図２】従来の半導体集積回路に含まれるマスクＲＯＭ
回路の一例を示す回路図である。
回路の一例を示す回路図である。
【図３】従来の半導体集積回路に含まれるＥＰＲＯＭ回
路の一例を示す回路図である。
路の一例を示す回路図である。
【図４】従来の半導体集積回路の第１の例を示すブロッ
ク図である。
ク図である。
【図５】従来の半導体集積回路の第２の例を示す回路図
である。
である。
１ 中央処理部 ２ ＥＰＲＯＭ部 ３ スタンバイ制御回路 ４，４ｘ クロック伝達制御回路 ５ 自励発振回路 ６，６ｘ 分周回路 ７ 切換回路 ８ チャージポンプ回路 ２１ メモリセルアレイ ２２ 行選択回路 ２３ チャージポンプ回路 ２４ ワード線電圧制御回路 ２５ ゲート電圧制御回路 ２６ 列選択回路 ２７ センス増幅回路 ２８ 書込み回路 ４１ カウンタ ４２ フリップフリョプ回路 ＩＶ７１ インバータ Ｇ４１，Ｇ７１〜Ｇ７３ 論理ゲート
Claims (5)
- 【請求項１】 伝達されたクロック信号に従って所定の
動作を行うと共に電源電圧より高い高電圧を受けて所定
の処理動作を行う内部回路と、通常動作モードになると
所定時間経過後から外部から供給される第１のクロック
信号を前記内部回路に伝達しスタンバイモードになると
前記第１のクロック信号の内部回路への伝達を停止して
この内部回路の動作を停止させるクロック伝達制御回路
と、前記通常動作モード時に所定の周波数で発振し前記
スタンバイモード時には発振を停止する自励発振回路
と、前記通常動作モード時には前記自励発振回路の出力
信号を選択し前記スタンバイモード時には外部から供給
される第２のクロック信号を選択する切換回路と、この
切換回路で選択された信号を受けて前記高電圧を発生し
前記内部回路に供給するチャージポンプ回路とを有する
ことを特徴とする半導体集積回路。 - 【請求項２】 外部から供給される第１のクロック信号
を分周する分周回路を設け、外部から供給される第２の
クロック信号を前記分周回路の出力信号とした請求項１
記載の半導体記憶装置。 - 【請求項３】 外部から供給される第２のクロック信号
の周波数を、自励発振回路の発振周波数と同一かそれよ
り低い周波数とした請求項１記載の半導体集積回路。 - 【請求項４】 内部回路を、高電圧を受けて所定の処理
動作を行うＥＰＲＯＭ回路，ＥＥＰＲＯＭ回路，ダイナ
ミック型ＲＡＭ回路及びスタティック型ＲＡＭを含むメ
モリ回路のうちの１つとした請求項１記載の半導体記憶
装置。 - 【請求項５】 スタンバイモードになると外部からの第
２のクロック信号の供給を停止し、前記スタンバイモー
ドから通常動作モードに移行する際には、前記通常動作
モードに移行する前の所定のタイミングで前記外部から
の第２のクロック信号の供給を再開するようにした請求
項１記載の半導体集積回路の駆動方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28292395A JP2730530B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体集積回路及びその駆動方法 |
| US08/740,387 US5941990A (en) | 1995-10-31 | 1996-10-29 | Semiconductor integrated circuit having voltage generation circuit driven by two different clock signals |
| KR1019960050529A KR100220107B1 (ko) | 1995-10-31 | 1996-10-31 | 두 차동 클록신호에 의해서 구동된 전압 발생 회로를 갖는 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28292395A JP2730530B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体集積回路及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09128985A JPH09128985A (ja) | 1997-05-16 |
| JP2730530B2 true JP2730530B2 (ja) | 1998-03-25 |
Family
ID=17658871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28292395A Expired - Fee Related JP2730530B2 (ja) | 1995-10-31 | 1995-10-31 | 半導体集積回路及びその駆動方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5941990A (ja) |
| JP (1) | JP2730530B2 (ja) |
| KR (1) | KR100220107B1 (ja) |
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| JPH1185562A (ja) * | 1997-09-04 | 1999-03-30 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| KR100248153B1 (ko) * | 1997-11-22 | 2000-03-15 | 김영환 | 원칩 마이크로 컴퓨터의 리셋신호 제어회로 |
| DE19803663B4 (de) * | 1998-01-30 | 2004-09-16 | Siemens Ag | Verfahren zum energiesparenden Betreiben eines Steuergeräts |
| EP1126586A1 (en) * | 2000-02-11 | 2001-08-22 | SCG France SAS | Regulated auxiliary power supply |
| DE10030795B4 (de) | 2000-06-29 | 2009-08-13 | Texas Instruments Deutschland Gmbh | Gleichspannungswandlerschaltung |
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| JP2004078717A (ja) * | 2002-08-21 | 2004-03-11 | Matsushita Electric Ind Co Ltd | セルライブラリデータベース、並びにこれを用いた集積回路のタイミング検証システム及び耐電圧検証システム |
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| JP4366319B2 (ja) * | 2005-01-31 | 2009-11-18 | パナソニック株式会社 | 半導体集積回路及びそのテスト方法 |
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| DE102008051222B4 (de) * | 2008-10-14 | 2017-05-11 | Atmel Corp. | Schaltung eines Funksystems, Verwendung und Verfahren zum Betrieb |
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1995
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1996
- 1996-10-29 US US08/740,387 patent/US5941990A/en not_active Expired - Fee Related
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