JPH0789586B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0789586B2 JPH0789586B2 JP20367886A JP20367886A JPH0789586B2 JP H0789586 B2 JPH0789586 B2 JP H0789586B2 JP 20367886 A JP20367886 A JP 20367886A JP 20367886 A JP20367886 A JP 20367886A JP H0789586 B2 JPH0789586 B2 JP H0789586B2
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- Japan
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- cap layer
- undoped
- thickness
- impurity concentration
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、詳しくは、寄生抵抗の減少
に特に好適な構造を有する電界効果型の半導体装置に関
する。
に特に好適な構造を有する電界効果型の半導体装置に関
する。
従来、ヘテロ接合界面に形成される２次元電子ガスをト
ランジスタの能動層に利用したデバイスにおいて、高性
能化のための一方法として、ソース・ゲート間抵抗の低
減化が要求されていた。そのため、ソース電極をゲート
電極に対してセルフアラインによって形成する方法が行
なわれている。また、GaAs/AlGaAsヘテロ接合FETにおい
て、n+−GaAsキヤツプ層を厚膜化し、そのキヤツプ層を
低抵抗とすることにより、ソース・ゲート間抵抗を低減
する方法が考えられている。この方法は、ソース・ゲー
ト間の領域において、２次元電子ガスとn+−GaAsキヤツ
プ層内のバルク電子の両者を電気伝導の担体として用い
ることにより抵抗の低減化を図るものである。これは、
応用物理学会講演予稿集3P−Ｔ−11（1986年４月）に論
じられている。
ランジスタの能動層に利用したデバイスにおいて、高性
能化のための一方法として、ソース・ゲート間抵抗の低
減化が要求されていた。そのため、ソース電極をゲート
電極に対してセルフアラインによって形成する方法が行
なわれている。また、GaAs/AlGaAsヘテロ接合FETにおい
て、n+−GaAsキヤツプ層を厚膜化し、そのキヤツプ層を
低抵抗とすることにより、ソース・ゲート間抵抗を低減
する方法が考えられている。この方法は、ソース・ゲー
ト間の領域において、２次元電子ガスとn+−GaAsキヤツ
プ層内のバルク電子の両者を電気伝導の担体として用い
ることにより抵抗の低減化を図るものである。これは、
応用物理学会講演予稿集3P−Ｔ−11（1986年４月）に論
じられている。
前記n+−GaAsキヤツプ層厚膜化によるソース・ゲート間
抵抗の低減化の方法は、n+−GaAsキヤツプ層自身の低抵
抗化を図るため、160nmの膜厚を有していた。したがつ
てオーミツク電極７は膜厚が160nmのn+−GaAs層６上に
形成されている（第２図）。
抵抗の低減化の方法は、n+−GaAsキヤツプ層自身の低抵
抗化を図るため、160nmの膜厚を有していた。したがつ
てオーミツク電極７は膜厚が160nmのn+−GaAs層６上に
形成されている（第２図）。
また２次元電子ガスへのオーミツク接触の検討から、n+
−GaAsキヤツプ層が150nmの厚みを有すると、もはやオ
ーミツク合金層が２次元電子ガス層へ到達していないこ
とが明らかとなつている（応用物理学会予稿集2p−Ｓ−
14（1986年４月））。
−GaAsキヤツプ層が150nmの厚みを有すると、もはやオ
ーミツク合金層が２次元電子ガス層へ到達していないこ
とが明らかとなつている（応用物理学会予稿集2p−Ｓ−
14（1986年４月））。
したがつて、n+−GaAsキヤツプ層の厚膜化はn+−GaAsキ
ヤツプ層自身の抵抗の低減化は可能であるが、逆に、２
次元電子ガスへのオーミツクという立場から言えば、Ga
Asキヤツプ層と２次元電子ガスとのオーミツク性はオー
ミツクアロイ層が寄与しない分だけ不利に働き、限界が
ある。
ヤツプ層自身の抵抗の低減化は可能であるが、逆に、２
次元電子ガスへのオーミツクという立場から言えば、Ga
Asキヤツプ層と２次元電子ガスとのオーミツク性はオー
ミツクアロイ層が寄与しない分だけ不利に働き、限界が
ある。
また、高耐圧化のためには、ゲート直下の半導体層とし
て、アンドープ層もしくはn-層を設けた構造が知られて
いる。この構造の場合、エピタキシヤル結晶を用いた場
合、当然に、ソース電極及びドレイン電極の下方に該ア
ンドープ層もしくはn-層が設けられる。したがって、n+
−GaAsキヤツプ層が極度に厚い場合、オーミツク合金層
が該キヤツプ層を貫通することが不可能となり、該アン
ドープ層もしくはn-層にもオーミツク合金層は貫通しな
い。そのため、アンドープ層もしくはn-層の存在は、２
次元電子ガスへのオーミツク性を悪くし、結果的に、ソ
ース・ゲート間抵抗の低減化に役立たなくなるという問
題があつた。
て、アンドープ層もしくはn-層を設けた構造が知られて
いる。この構造の場合、エピタキシヤル結晶を用いた場
合、当然に、ソース電極及びドレイン電極の下方に該ア
ンドープ層もしくはn-層が設けられる。したがって、n+
−GaAsキヤツプ層が極度に厚い場合、オーミツク合金層
が該キヤツプ層を貫通することが不可能となり、該アン
ドープ層もしくはn-層にもオーミツク合金層は貫通しな
い。そのため、アンドープ層もしくはn-層の存在は、２
次元電子ガスへのオーミツク性を悪くし、結果的に、ソ
ース・ゲート間抵抗の低減化に役立たなくなるという問
題があつた。
本発明の目的は、キヤツプ層を厚膜化し、低抵抗化を図
りつつ、オーミツク合金層を２次元電子へガスへ到達さ
せることにより、ソース・ゲート間抵抗を低減化させる
ことにある。
りつつ、オーミツク合金層を２次元電子へガスへ到達さ
せることにより、ソース・ゲート間抵抗を低減化させる
ことにある。
上記目的は、n+キヤツプ層を厚膜化し、かつ、ソース・
ドレイン電極を形成する際、該n+(ヤツプ層に、当該キ
ヤツプ層を貫通しないようにして、言い換えれば、深さ
が当該キヤツプ層の厚さを超えない孔を形成し、その孔
の少なくとも側壁に接するようにオーミツク電極を形成
することにより、達成される。
ドレイン電極を形成する際、該n+(ヤツプ層に、当該キ
ヤツプ層を貫通しないようにして、言い換えれば、深さ
が当該キヤツプ層の厚さを超えない孔を形成し、その孔
の少なくとも側壁に接するようにオーミツク電極を形成
することにより、達成される。
第１図は、AlGaAs/GaAsヘテロ接合を用いた本発明によ
るFET（電界効果型トランジスタ）の断面図である。n+
−GaAsキヤツプ層６は、厚膜化されていて低抵抗化を図
つているのは従来技術通りである。ソース電極７及びド
レイン電極８を形成する際、n+−GaAsキヤツプ層６に孔
を形成したのち電極７、８をキヤップ層６に設けられた
上記孔に形成するのは、２次元電子ガス層へのオーミツ
ク合金層による電場の到達が可能となるように、電極と
２次元電子ガス層の距離を縮小させるためである。ま
た、該オーミツク電極７、８とキヤップ層６に設けられ
た上記孔が隙間なく接するように形成するのは、横方向
のn+キヤツプ層を通して流れる電流に対する抵抗が大き
くならないようにするためである。
るFET（電界効果型トランジスタ）の断面図である。n+
−GaAsキヤツプ層６は、厚膜化されていて低抵抗化を図
つているのは従来技術通りである。ソース電極７及びド
レイン電極８を形成する際、n+−GaAsキヤツプ層６に孔
を形成したのち電極７、８をキヤップ層６に設けられた
上記孔に形成するのは、２次元電子ガス層へのオーミツ
ク合金層による電場の到達が可能となるように、電極と
２次元電子ガス層の距離を縮小させるためである。ま
た、該オーミツク電極７、８とキヤップ層６に設けられ
た上記孔が隙間なく接するように形成するのは、横方向
のn+キヤツプ層を通して流れる電流に対する抵抗が大き
くならないようにするためである。
以下、本発明の実施例を説明する。
実施例 本発明を第１図を用いて説明する。まず半絶縁性GaAs基
板１上に、周知のMBE（分子線エピタキシー）装置によ
り、基板温度650℃を条件のもとで、アンドープGaAs層
（１μｍ）２、アンドープAlXGa1-XAs層（ｘ＝0.3、通
常ｘ＝0.2より0.4程度のもの、厚さ40Å、通常20Å〜60
Å）３、n+−AlGaAs層（濃度:1.8×1018cm-3、厚さ:350
Å）４、アンドープAlGaAs層（厚さ:100Å）５、n+−Ga
As層（濃度:3×1018cm-3、厚さ:1600Å）６を、順次、
エピタキシヤル法により成長する。
板１上に、周知のMBE（分子線エピタキシー）装置によ
り、基板温度650℃を条件のもとで、アンドープGaAs層
（１μｍ）２、アンドープAlXGa1-XAs層（ｘ＝0.3、通
常ｘ＝0.2より0.4程度のもの、厚さ40Å、通常20Å〜60
Å）３、n+−AlGaAs層（濃度:1.8×1018cm-3、厚さ:350
Å）４、アンドープAlGaAs層（厚さ:100Å）５、n+−Ga
As層（濃度:3×1018cm-3、厚さ:1600Å）６を、順次、
エピタキシヤル法により成長する。
アンドープAlGaAs層５はゲート電極９に接する層であ
り、ゲートリーク電流をおさえ、耐圧を大きくするため
に設けられたものである。
り、ゲートリーク電流をおさえ、耐圧を大きくするため
に設けられたものである。
次に、メサエツチにより素子間分離を行なつた後、CVD
法によりSiO2膜（厚さ5000Å）10を形成し、通常のホト
リソグラフイ・プロセスを用いて、ソース電極７、及び
ドレイン電極８のための孔を形成するが、その方法とし
てはまずSiO210をドライエツチを用いて孔あけしたの
ち、引き続き、n+−GaAsキャップ層６の露出された部分
をウエットエッチして、深さが500Å程度の孔を形成す
る。この際、n+−GaAsキャップ層６の膜厚が1600Åの場
合には、深さ300Å程度以上のエツチングにより低抵抗
化の効果があらわれる。さらにSiO210をウエツトエツチ
してサイドエツチさせ、リフトオフしやすい形にする。
次に、Au/Ni/AuGeを蒸着し、熱処理（400℃２分）を行
ないソース電極７、ドレイン電極８を形成する。さら
に、EB（電子線）描画法を用いて、ゲートパターン形成
する。その際、n+−GaAs層６はCCl2F2/He系選択性ドラ
イエツチングにより、制御性よく、アンドープAlGaAs層
５の手前までエツチング除去し、かつ、ゲート金属がn+
−GaAsキヤツプ層に接しないようにするため、n+−GaAs
キャップ層６をサイドエツチし、0.05〜0.1μｍ程度の
すき間11を設けた。これは耐圧を大きくとるために必要
な工程である。Alを蒸着し、リフトオフすることによ
り、ゲート長0.3μｍ、ゲート幅150μｍのゲート電極９
を形成した。
法によりSiO2膜（厚さ5000Å）10を形成し、通常のホト
リソグラフイ・プロセスを用いて、ソース電極７、及び
ドレイン電極８のための孔を形成するが、その方法とし
てはまずSiO210をドライエツチを用いて孔あけしたの
ち、引き続き、n+−GaAsキャップ層６の露出された部分
をウエットエッチして、深さが500Å程度の孔を形成す
る。この際、n+−GaAsキャップ層６の膜厚が1600Åの場
合には、深さ300Å程度以上のエツチングにより低抵抗
化の効果があらわれる。さらにSiO210をウエツトエツチ
してサイドエツチさせ、リフトオフしやすい形にする。
次に、Au/Ni/AuGeを蒸着し、熱処理（400℃２分）を行
ないソース電極７、ドレイン電極８を形成する。さら
に、EB（電子線）描画法を用いて、ゲートパターン形成
する。その際、n+−GaAs層６はCCl2F2/He系選択性ドラ
イエツチングにより、制御性よく、アンドープAlGaAs層
５の手前までエツチング除去し、かつ、ゲート金属がn+
−GaAsキヤツプ層に接しないようにするため、n+−GaAs
キャップ層６をサイドエツチし、0.05〜0.1μｍ程度の
すき間11を設けた。これは耐圧を大きくとるために必要
な工程である。Alを蒸着し、リフトオフすることによ
り、ゲート長0.3μｍ、ゲート幅150μｍのゲート電極９
を形成した。
本実施例による半導体装置は、耐圧:11V、gm:280ms/m
m、Rs:0.8Ω・mm、Rc:0.2Ω・mm、と高性能を示し、高
周波特性としては、12GHzにおいて、NF（雑音指数）:0.
9dB、Gain（利得）:12dBであつた。
m、Rs:0.8Ω・mm、Rc:0.2Ω・mm、と高性能を示し、高
周波特性としては、12GHzにおいて、NF（雑音指数）:0.
9dB、Gain（利得）:12dBであつた。
なお、ゲート直下のアンドープAlGaAs層５は、耐圧を小
さくしない程度に２×1017cm-3以下のn-−AlGaAs層を用
いてもよい。この場合、耐圧は少し悪くなるが、ソース
・ゲート間抵抗はより小さくなる。また、このゲート直
下の層がアンドープもしくはn-層の場合、ソース電極と
ゲート電極の間の領域では、オーミツク合金層も浸透し
ないため、アンドープ層５の膜厚は150Å以下が望まし
い。しかし、あまり薄すぎても耐圧を大きくとることが
不可能となるので50Å以上の膜厚が必要となり、結局ア
ンドープ層５の膜厚は50〜150Åが適切である。
さくしない程度に２×1017cm-3以下のn-−AlGaAs層を用
いてもよい。この場合、耐圧は少し悪くなるが、ソース
・ゲート間抵抗はより小さくなる。また、このゲート直
下の層がアンドープもしくはn-層の場合、ソース電極と
ゲート電極の間の領域では、オーミツク合金層も浸透し
ないため、アンドープ層５の膜厚は150Å以下が望まし
い。しかし、あまり薄すぎても耐圧を大きくとることが
不可能となるので50Å以上の膜厚が必要となり、結局ア
ンドープ層５の膜厚は50〜150Åが適切である。
本発明によれば、n+−GaAs層膜化キヤツプ層と電極真下
の２次元電子が２へのオーミツクという二つの電流経路
についての抵抗の低減化を図ることにより、ソース・ゲ
ート間抵抗を低減することが可能となり、また、アンド
ープ又はn-−AlGaAs層をゲート直下に設け、かつ、ゲー
ト金属とn+−GaAsキヤツプ層を接触しないように設ける
ことにより、耐圧を大きくとることが可能となり、トラ
ンジスタの高性能化を達成する効果がある。
の２次元電子が２へのオーミツクという二つの電流経路
についての抵抗の低減化を図ることにより、ソース・ゲ
ート間抵抗を低減することが可能となり、また、アンド
ープ又はn-−AlGaAs層をゲート直下に設け、かつ、ゲー
ト金属とn+−GaAsキヤツプ層を接触しないように設ける
ことにより、耐圧を大きくとることが可能となり、トラ
ンジスタの高性能化を達成する効果がある。
第１図は本発明の実施例のトランジスタの断面図、第２
図は従来技術であるトランジスタの断面図である。 ５……ゲート直下のアンドープ（又はn-）AlGaAs層、６
……n+−GaAsキヤツプ層、7,8……ソース、ドレイン電
極、９……ゲート電極、10……SiO2、11……ゲート電極
とn+−GaAsキヤツプ層のすき間。
図は従来技術であるトランジスタの断面図である。 ５……ゲート直下のアンドープ（又はn-）AlGaAs層、６
……n+−GaAsキヤツプ層、7,8……ソース、ドレイン電
極、９……ゲート電極、10……SiO2、11……ゲート電極
とn+−GaAsキヤツプ層のすき間。
Claims (7)
- 【請求項１】アンドープ若しくは低不純物濃度の半導体
膜と、当該アンドープ若しくは低不純物濃度の半導体膜
上に形成された、高い不純物濃度を有するキャップ層
と、当該キャップ層上に所定の間隔を介して互いに離間
して形成されたソース電極およびドレイン電極と、当該
ソース電極とドレイン電極の間の上記キャップ層に形成
された開口部によって露出された、上記アンドープ若し
くは低不純物濃度の半導体膜の表面上に形成されたゲー
ト電極を具備し、上記キャップ層の厚さは、上記ソース
電極およびドレイン電極の下に形成される合金層が二次
元電子ガス層に到達できるキャップ層の厚さより大き
く、上記ソース電極およびドレイン電極の下部は、上記
キャップ層に互いに離間して形成された孔内にそれぞれ
形成され、当該孔の深さは、上記キャップ層の膜厚より
小さく、かつ、上記孔の底部と上記アンドープ若しくは
低不純物濃度の半導体膜の上面の間の距離は、上記合金
属が上記二次元電子ガス層に到達できる上記キャップ層
の厚さ以下であることを特徴とする半導体装置。 - 【請求項２】上記キャップ層の厚さは150nm以上である
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。 - 【請求項３】上記孔の底部と上記アンドープ若しくは低
不純物濃度の半導体膜の上面の間の距離は1300Å以下で
あることを特徴とする特許請求の範囲第１項若しくは第
２項記載の半導体装置。 - 【請求項４】上記アンドープ若しくは低不純物濃度の半
導体膜の厚さは50Å〜150Åであることを特徴とする特
許請求の範囲第１項から第３項のいずれか一に記載の半
導体装置。 - 【請求項５】上記アンドープ若しくは低不純物濃度の半
導体膜の不純物濃度は、２×1017cm-3以下であることを
特徴とする特許請求の範囲第１項から第４項のいずれか
一に記載の半導体装置。 - 【請求項６】上記ゲート電極と上記開口部の側面は互い
に離間していることを特徴とする特許請求の範囲第１項
から第５項のいずれか一に記載の半導体装置。 - 【請求項７】上記キャップ層はｎ型GaAsからなることを
特徴とする特許請求の範囲第１項から第６項のいずれか
一に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20367886A JPH0789586B2 (ja) | 1986-09-01 | 1986-09-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20367886A JPH0789586B2 (ja) | 1986-09-01 | 1986-09-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6360570A JPS6360570A (ja) | 1988-03-16 |
| JPH0789586B2 true JPH0789586B2 (ja) | 1995-09-27 |
Family
ID=16478031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20367886A Expired - Lifetime JPH0789586B2 (ja) | 1986-09-01 | 1986-09-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789586B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172197A (en) * | 1990-04-11 | 1992-12-15 | Hughes Aircraft Company | Hemt structure with passivated donor layer |
| JP2924239B2 (ja) * | 1991-03-26 | 1999-07-26 | 三菱電機株式会社 | 電界効果トランジスタ |
| EP0642175B1 (en) * | 1993-09-07 | 2004-04-28 | Murata Manufacturing Co., Ltd. | Semiconductor element with Schottky electrode and process for producing the same |
| US7501670B2 (en) * | 2007-03-20 | 2009-03-10 | Velox Semiconductor Corporation | Cascode circuit employing a depletion-mode, GaN-based FET |
-
1986
- 1986-09-01 JP JP20367886A patent/JPH0789586B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6360570A (ja) | 1988-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |