JP3164150B2 - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、リセス構造を有す
る化合物半導体電界効果型トランジスタに関する。
る化合物半導体電界効果型トランジスタに関する。
【０００２】
【従来の技術】ＩｎＧａＡｓ層をチャネル層とし、Ｉｎ
ＧａＰ層を電子供給層とするリセス型電界効果型トラン
ジスタが、ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ
ＬＥＴＴＥＲＳ， ＶＯＬ． １４， ＮＯ． ８，
ｐｐ４０６−４０８ （１９９３）に記載されている。
ＧａＰ層を電子供給層とするリセス型電界効果型トラン
ジスタが、ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ
ＬＥＴＴＥＲＳ， ＶＯＬ． １４， ＮＯ． ８，
ｐｐ４０６−４０８ （１９９３）に記載されている。
【０００３】この構造は、図４に示すようにＧａＡｓ基
板１上にアンドープＧａＡｓバッファ層２を１０ｎｍ、
アンドープＩｎ0.25Ｇａ0.75Ａｓチャネル層３を１０ｎ
ｍ、Ｓｉドープでｎ型不純物濃度２×１０18ｃｍ-3のＩ
ｎ0.48Ｇａ0.52Ｐ電子供給層４を２５ｎｍ、Ｓｉドープ
でｎ型不純物濃度２×１０18ｃｍ-3のｎ−ＧａＡｓキャ
ップ層６を順次積層した後、リセス形成領域に開口を有
する酸化膜（ＳｉＯ2）のマスクを形成し、この開口か
らＧａＡｓキャップ層６を選択ドライエッチングにより
Ｉｎ0.48Ｇａ0.52Ｐ電子供給層４上に達するエッチング
を行いリセスを形成する。その後、ゲート電極１１、オ
ーミック電極（ソース電極９，ドレイン電極１０）、さ
らに保護膜１２を形成して図４に示すような電界効果型
トランジスタ構造を得る。
板１上にアンドープＧａＡｓバッファ層２を１０ｎｍ、
アンドープＩｎ0.25Ｇａ0.75Ａｓチャネル層３を１０ｎ
ｍ、Ｓｉドープでｎ型不純物濃度２×１０18ｃｍ-3のＩ
ｎ0.48Ｇａ0.52Ｐ電子供給層４を２５ｎｍ、Ｓｉドープ
でｎ型不純物濃度２×１０18ｃｍ-3のｎ−ＧａＡｓキャ
ップ層６を順次積層した後、リセス形成領域に開口を有
する酸化膜（ＳｉＯ2）のマスクを形成し、この開口か
らＧａＡｓキャップ層６を選択ドライエッチングにより
Ｉｎ0.48Ｇａ0.52Ｐ電子供給層４上に達するエッチング
を行いリセスを形成する。その後、ゲート電極１１、オ
ーミック電極（ソース電極９，ドレイン電極１０）、さ
らに保護膜１２を形成して図４に示すような電界効果型
トランジスタ構造を得る。
【０００４】本構造において、室温における２次元シー
ト電子濃度は１．４〜１．５×１０ 12ｃｍ-2、移動度は
７０００ｃｍ2／Ｖ・ｓｅｃを示し、この電界効果型ト
ランジスタの特性は、最大トランスコンダクタンスｇｍ
maxが約４８０ｍＳ／ｍｍ、ゲート・ドレイン間の耐圧
ＢＶｇｄは７Ｖ以上、ゲート幅２００μｍのトランジス
タにおいて最高発振周波数ｆｍａｘ＝１９１ＧＨｚ、カ
ットオフ周波数ｆＴ＝７６ＧＨｚが得られたことが記載
されている。
ト電子濃度は１．４〜１．５×１０ 12ｃｍ-2、移動度は
７０００ｃｍ2／Ｖ・ｓｅｃを示し、この電界効果型ト
ランジスタの特性は、最大トランスコンダクタンスｇｍ
maxが約４８０ｍＳ／ｍｍ、ゲート・ドレイン間の耐圧
ＢＶｇｄは７Ｖ以上、ゲート幅２００μｍのトランジス
タにおいて最高発振周波数ｆｍａｘ＝１９１ＧＨｚ、カ
ットオフ周波数ｆＴ＝７６ＧＨｚが得られたことが記載
されている。
【０００５】
【発明が解決しようとする課題】しかし、この従来の電
界効果型トランジスタの製造プロセスでは、リセス形成
後、蒸気圧の低いＰ系結晶であるＩｎ0.48Ｇａ0.52Ｐ電
子供給層４が露出した状態のまま、熱処理の加わるオー
ミック電極形成工程や、高温状態に長時間曝されるＳｉ
Ｏ2保護膜の成膜工程を行うこととなる。これらの工程
は、通常３００〜４００℃の温度で行われる。一方、半
導体結晶表面からのＰの乖離は約３００℃辺りから生じ
る。従って、リセス底面や場合によってはショットキ部
の結晶が荒れることとなり、ゲート・ドレイン間の耐圧
性等の素子特性が悪かったり、素子特性の揃った電界効
果型トランジスタを再現性よく製造することが困難であ
ったり、素子特性の信頼性に悪い影響を及ぼす場合があ
った。
界効果型トランジスタの製造プロセスでは、リセス形成
後、蒸気圧の低いＰ系結晶であるＩｎ0.48Ｇａ0.52Ｐ電
子供給層４が露出した状態のまま、熱処理の加わるオー
ミック電極形成工程や、高温状態に長時間曝されるＳｉ
Ｏ2保護膜の成膜工程を行うこととなる。これらの工程
は、通常３００〜４００℃の温度で行われる。一方、半
導体結晶表面からのＰの乖離は約３００℃辺りから生じ
る。従って、リセス底面や場合によってはショットキ部
の結晶が荒れることとなり、ゲート・ドレイン間の耐圧
性等の素子特性が悪かったり、素子特性の揃った電界効
果型トランジスタを再現性よく製造することが困難であ
ったり、素子特性の信頼性に悪い影響を及ぼす場合があ
った。
【０００６】本発明は、このような従来の問題点に鑑み
てなされたものであり、素子特性が優れ、同時に素子特
性の揃ったものを再現性よく製造しうる電界効果型トラ
ンジスタおよびその製造方法を提供することを目的とす
る。
てなされたものであり、素子特性が優れ、同時に素子特
性の揃ったものを再現性よく製造しうる電界効果型トラ
ンジスタおよびその製造方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本出願の発明は、以下の
事項に関する。 （１） ＧａＡｓ基板上に、バッファ層を形成する工程
と、このバッファ層の上にアンドープＩｎＧａＡｓまた
はアンドープＧａＡｓからなるチャネル層を形成する工
程と、このチャネル層の上にドープされたＩｎＧａＰか
らなる電子供給層を形成する工程と、この電子供給層の
上にドープまたはアンドープＡｌＧａＡｓからなるショ
ットキ層を形成する工程と、このショットキ層の上にド
ープされたＧａＡｓからなるキャップ層を形成する工程
と、このキャップ層の上にリセス形成のための開口を有
するフォトレジストを形成する工程と、この開口からキ
ャップ層をエッチングし、前記ショットキ層が底面に露
出したリセスを形成する工程と、このリセスを形成した
基板全面に酸化膜を成膜した後、前記リセス底面に達す
るゲート形成用の開口を形成する工程と、ゲート形成用
の開口を設けた基板表面にゲート電極用金属を成膜する
工程と、成膜されたゲート電極用金属を所定形状に加工
した後、酸化膜を除去しゲート電極を形成する工程とを
有する電界効果型トランジスタの製造方法。 （２） 前記の酸化膜にゲート形成用の開口を形成する
工程が、前記酸化膜をエッチングして前記ショットキ層
の表面を露出させる工程である上記（１）記載の電界効
果型トランジスタの製造方法。 （３） 前記の酸化膜にゲート形成用の開口を形成する
工程が、前記酸化膜をエッチングした後、さらに前記シ
ョットキ層の表面を掘り下げてエッチングを行い２段リ
セス構造を形成する工程である上記（１）記載の電界効
果型トランジスタの製造方法。 （４） ＧａＡｓ基板上に、バッファ層を形成する工程
と、このバッファ層の上にアンドープＩｎＧａＡｓまた
はアンドープＧａＡｓからなるチャネル層を形成する工
程と、このチャネル層の上にドープされたＩｎＧａＰか
らなる電子供給 層を形成する工程と、この電子供給層の
上にドープまたはアンドープＡｌＧａＡｓからなるショ
ットキ層を形成する工程と、このショットキ層の上にド
ープまたはアンドープＧａＡｓからなるゲートリセス層
を形成する工程と、このゲート リセス層の上にドープさ
れたＡｌＧａＡｓからなるエッチング停止層を形成する
工程と、このエッチング停止層の上にドープされたＧａ
Ａｓからなるキャップ層を形成する工程と、このキャッ
プ層の上にリセス形成のための開口を有するフォトレジ
ストを形成する工程と、この開口からキャップ層をエッ
チングし、前記エッチング停止層が底面に露出した１段
目のリセスを形成する工程と、この１段目のリセスを形
成した基板全面に酸化膜を成膜した後、前記１段目のリ
セス底面に達するゲート形成用の開口を形成する工程
と、このゲート形成用の開口から、さらにエッチングに
よりショットキ層を露出させ２段目のリセス底面を形成
する工程と、このゲート形成用の開口を設けた基板表面
にゲート電極用金属を成膜する工程と、成膜されたゲー
ト電極用金属を所定形状に加工した後、酸化膜を除去し
ゲート電極を形成する工程とを有する電界効果型トラン
ジスタの製造方法。 （５） 前記のキャップ層のエッチングを結晶選択ドラ
イエッチングで行う上記（１）〜（４）のいずれかに記
載の電界効果型トランジスタの製造方法。 （６） 前記のキャップ層のエッチングと、ショットキ
層を露出させ２段目のリセス底面を形成するエッチング
の両方を、結晶選択ドライエッチングで行う上記（４）
記載の電界効果型トランジスタの製造方法。 本発明によ
り、アンドープＩｎＧａＡｓまたはアンドープＧａＡｓ
からなるチャネル層と、ドープされたＩｎＧａＰからな
る電子供給層と、リセス内に設けられたゲート電極とを
有するリセス型電界効果型トランジスタにおいて、前記
電子供給層の上にドープまたはアンドープＡｌＧａＡｓ
からなるショットキ層が設けられ、このショットキ層が
リセスの底面を構成し、このショットキ層に接して前記
ゲート電極が設けられたことを特徴とする電界効果型ト
ランジスタを形成することができる。
事項に関する。 （１） ＧａＡｓ基板上に、バッファ層を形成する工程
と、このバッファ層の上にアンドープＩｎＧａＡｓまた
はアンドープＧａＡｓからなるチャネル層を形成する工
程と、このチャネル層の上にドープされたＩｎＧａＰか
らなる電子供給層を形成する工程と、この電子供給層の
上にドープまたはアンドープＡｌＧａＡｓからなるショ
ットキ層を形成する工程と、このショットキ層の上にド
ープされたＧａＡｓからなるキャップ層を形成する工程
と、このキャップ層の上にリセス形成のための開口を有
するフォトレジストを形成する工程と、この開口からキ
ャップ層をエッチングし、前記ショットキ層が底面に露
出したリセスを形成する工程と、このリセスを形成した
基板全面に酸化膜を成膜した後、前記リセス底面に達す
るゲート形成用の開口を形成する工程と、ゲート形成用
の開口を設けた基板表面にゲート電極用金属を成膜する
工程と、成膜されたゲート電極用金属を所定形状に加工
した後、酸化膜を除去しゲート電極を形成する工程とを
有する電界効果型トランジスタの製造方法。 （２） 前記の酸化膜にゲート形成用の開口を形成する
工程が、前記酸化膜をエッチングして前記ショットキ層
の表面を露出させる工程である上記（１）記載の電界効
果型トランジスタの製造方法。 （３） 前記の酸化膜にゲート形成用の開口を形成する
工程が、前記酸化膜をエッチングした後、さらに前記シ
ョットキ層の表面を掘り下げてエッチングを行い２段リ
セス構造を形成する工程である上記（１）記載の電界効
果型トランジスタの製造方法。 （４） ＧａＡｓ基板上に、バッファ層を形成する工程
と、このバッファ層の上にアンドープＩｎＧａＡｓまた
はアンドープＧａＡｓからなるチャネル層を形成する工
程と、このチャネル層の上にドープされたＩｎＧａＰか
らなる電子供給 層を形成する工程と、この電子供給層の
上にドープまたはアンドープＡｌＧａＡｓからなるショ
ットキ層を形成する工程と、このショットキ層の上にド
ープまたはアンドープＧａＡｓからなるゲートリセス層
を形成する工程と、このゲート リセス層の上にドープさ
れたＡｌＧａＡｓからなるエッチング停止層を形成する
工程と、このエッチング停止層の上にドープされたＧａ
Ａｓからなるキャップ層を形成する工程と、このキャッ
プ層の上にリセス形成のための開口を有するフォトレジ
ストを形成する工程と、この開口からキャップ層をエッ
チングし、前記エッチング停止層が底面に露出した１段
目のリセスを形成する工程と、この１段目のリセスを形
成した基板全面に酸化膜を成膜した後、前記１段目のリ
セス底面に達するゲート形成用の開口を形成する工程
と、このゲート形成用の開口から、さらにエッチングに
よりショットキ層を露出させ２段目のリセス底面を形成
する工程と、このゲート形成用の開口を設けた基板表面
にゲート電極用金属を成膜する工程と、成膜されたゲー
ト電極用金属を所定形状に加工した後、酸化膜を除去し
ゲート電極を形成する工程とを有する電界効果型トラン
ジスタの製造方法。 （５） 前記のキャップ層のエッチングを結晶選択ドラ
イエッチングで行う上記（１）〜（４）のいずれかに記
載の電界効果型トランジスタの製造方法。 （６） 前記のキャップ層のエッチングと、ショットキ
層を露出させ２段目のリセス底面を形成するエッチング
の両方を、結晶選択ドライエッチングで行う上記（４）
記載の電界効果型トランジスタの製造方法。 本発明によ
り、アンドープＩｎＧａＡｓまたはアンドープＧａＡｓ
からなるチャネル層と、ドープされたＩｎＧａＰからな
る電子供給層と、リセス内に設けられたゲート電極とを
有するリセス型電界効果型トランジスタにおいて、前記
電子供給層の上にドープまたはアンドープＡｌＧａＡｓ
からなるショットキ層が設けられ、このショットキ層が
リセスの底面を構成し、このショットキ層に接して前記
ゲート電極が設けられたことを特徴とする電界効果型ト
ランジスタを形成することができる。
【０００８】前述のように、図４に示したような従来の
構造では、ＩｎＧａＰからなる電子供給層４がショット
キ層を兼ねていた。これに対して本発明では、ＩｎＧａ
Ｐからなる電子供給層の上に、別途ＡｌＧａＡｓからな
るショットキ層を設け、これをリセスの底面とする。従
って、リセス形成後に底面が露出した状態で、加熱を必
要とする処理を行ってもリセス底面が荒れることがな
く、素子特性に優れ、かつ特性の揃ったリセス型の電界
効果型トランジスタが得られる。
構造では、ＩｎＧａＰからなる電子供給層４がショット
キ層を兼ねていた。これに対して本発明では、ＩｎＧａ
Ｐからなる電子供給層の上に、別途ＡｌＧａＡｓからな
るショットキ層を設け、これをリセスの底面とする。従
って、リセス形成後に底面が露出した状態で、加熱を必
要とする処理を行ってもリセス底面が荒れることがな
く、素子特性に優れ、かつ特性の揃ったリセス型の電界
効果型トランジスタが得られる。
【０００９】また、このＡｌＧａＡｓからなるショット
キ層は、ショットキ層の上に設けられるキャップ層をエ
ッチングしてリセスを形成する際のエッチングストップ
層としても働く。
キ層は、ショットキ層の上に設けられるキャップ層をエ
ッチングしてリセスを形成する際のエッチングストップ
層としても働く。
【００１０】さらに本発明では、前記リセス底面を構成
するショットキ層の表面の一部が掘り下げて２段目のリ
セスを形成し、この２段目のリセス底面に接して前記ゲ
ート電極を設けるようにしてもよい。
するショットキ層の表面の一部が掘り下げて２段目のリ
セスを形成し、この２段目のリセス底面に接して前記ゲ
ート電極を設けるようにしてもよい。
【００１１】このようにすると、表面の影響が少なくな
りさらに素子特性が向上する。
りさらに素子特性が向上する。
【００１２】さらに本発明により、アンドープＩｎＧａ
ＡｓまたはアンドープＧａＡｓからなるチャネル層と、
ドープされたＩｎＧａＰからなる電子供給層と、リセス
内に設けられたゲート電極とを有するリセス型電界効果
型トランジスタにおいて、前記電子供給層の上にドープ
またはアンドープＡｌＧａＡｓからなるショットキ層、
ドープまたはアンドープＧａＡｓからなるゲートリセス
層およびドープされたＡｌＧａＡｓからなるエッチング
停止層の積層構造が設けられ、このエッチング停止層が
１段目のリセス底面を構成し、１段目のリセス底面の一
部がエッチング停止層および前記ゲートリセス層を貫通
して掘り下げられることにより前記ショットキ層が２段
目のリセス底面を構成し、この２段目のリセス底面に接
して前記ゲート電極が設けられたことを特徴とする電界
効果型トランジスタを形成することができる。
ＡｓまたはアンドープＧａＡｓからなるチャネル層と、
ドープされたＩｎＧａＰからなる電子供給層と、リセス
内に設けられたゲート電極とを有するリセス型電界効果
型トランジスタにおいて、前記電子供給層の上にドープ
またはアンドープＡｌＧａＡｓからなるショットキ層、
ドープまたはアンドープＧａＡｓからなるゲートリセス
層およびドープされたＡｌＧａＡｓからなるエッチング
停止層の積層構造が設けられ、このエッチング停止層が
１段目のリセス底面を構成し、１段目のリセス底面の一
部がエッチング停止層および前記ゲートリセス層を貫通
して掘り下げられることにより前記ショットキ層が２段
目のリセス底面を構成し、この２段目のリセス底面に接
して前記ゲート電極が設けられたことを特徴とする電界
効果型トランジスタを形成することができる。
【００１３】この構造では、ＡｌＧａＡｓからなるエッ
チング停止層が１段目のリセス形成の際の結晶選択ドラ
イエッチングのエッチングストップ層として機能し、Ａ
ｌＧａＡｓからなるショットキ層が２段目のリセス形成
の際の結晶選択ドライエッチングのエッチングストップ
層として機能する。従って、２段リセス構造をさらに精
度良く形成することができるので、しきい電圧のばらつ
きをさらに大幅に低減することができる。
チング停止層が１段目のリセス形成の際の結晶選択ドラ
イエッチングのエッチングストップ層として機能し、Ａ
ｌＧａＡｓからなるショットキ層が２段目のリセス形成
の際の結晶選択ドライエッチングのエッチングストップ
層として機能する。従って、２段リセス構造をさらに精
度良く形成することができるので、しきい電圧のばらつ
きをさらに大幅に低減することができる。
【００１４】尚、本発明においてリセスの底面には、後
述するように必要に応じて保護膜等が設けられていても
よく、このような場合においても、この保護膜等を除い
た面をリセス底面というものとする。
述するように必要に応じて保護膜等が設けられていても
よく、このような場合においても、この保護膜等を除い
た面をリセス底面というものとする。
【００１５】
【発明の実施の形態】次に、図面を参照しながら本発明
の実施形態を詳細に説明する。以下の説明において、各
層の化合物半導体の組成比および膜厚は、以下の例にお
ける好ましい範囲であるが、必ずしもそれに限定される
ものではなく、素子の構成に合わせて適宜変更すること
ができる。また、チャネル層としてアンドープＧａＡｓ
を用いてもよい。
の実施形態を詳細に説明する。以下の説明において、各
層の化合物半導体の組成比および膜厚は、以下の例にお
ける好ましい範囲であるが、必ずしもそれに限定される
ものではなく、素子の構成に合わせて適宜変更すること
ができる。また、チャネル層としてアンドープＧａＡｓ
を用いてもよい。
【００１６】［実施形態１］図１を用いて、本発明の電
界効果トランジスタの実施形態を説明する。
界効果トランジスタの実施形態を説明する。
【００１７】図１（ａ）は、この実施形態の電界効果ト
ランジスタを構成するための半導体結晶の積層構造であ
る。まず、例えば有機金属気相成長法（ＭＯＶＰＥ法）
によりＧａＡｓ（１００）基板１上にアンドープＧａＡ
ｓ（バックグラウンドｐ型不純物濃度≦２×１０-15ｃ
ｍ-3）１００〜４００ｎｍと、アンドープＡｌuＧａ1- u
Ａｓ（０．１５≦ｕ≦０．２５、バックグランドｐ型不
純物濃度≦３×１０-15ｃｍ-3）１００〜３００ｎｍ
と、アンドープＧａＡｓ（バックグラウンドｐ型不純物
濃度≦２×１０-15ｃｍ-3）１０〜３０ｎｍとからなる
バッファ層２、アンドープＩｎxＧａ1-xＡｓ（０．１５
≦ｘ≦０．２５）チャネル層３を１０〜１５ｎｍ、Ｓｉ
ドープでｎ型不純物濃度２〜４×１０18ｃｍ-3のＩｎy
Ｇａ1-yＰ（０．４８≦ｙ≦０．８）電子供給４を１０
〜２０ｎｍ、Ｓｉドープでｎ型不純物濃度５×１０16〜
１×１０18ｃｍ-3のＡｌzＧａ1-zＡｓ（０．１５≦ｚ≦
０．２５）ショットキ層５を３０〜４５ｎｍ、最後にＳ
ｉドープでｎ型不純物濃度３×１０18ｃｍ-3のＧａＡｓ
キャップ層６を７０〜１００ｎｍ順次成長する。
ランジスタを構成するための半導体結晶の積層構造であ
る。まず、例えば有機金属気相成長法（ＭＯＶＰＥ法）
によりＧａＡｓ（１００）基板１上にアンドープＧａＡ
ｓ（バックグラウンドｐ型不純物濃度≦２×１０-15ｃ
ｍ-3）１００〜４００ｎｍと、アンドープＡｌuＧａ1- u
Ａｓ（０．１５≦ｕ≦０．２５、バックグランドｐ型不
純物濃度≦３×１０-15ｃｍ-3）１００〜３００ｎｍ
と、アンドープＧａＡｓ（バックグラウンドｐ型不純物
濃度≦２×１０-15ｃｍ-3）１０〜３０ｎｍとからなる
バッファ層２、アンドープＩｎxＧａ1-xＡｓ（０．１５
≦ｘ≦０．２５）チャネル層３を１０〜１５ｎｍ、Ｓｉ
ドープでｎ型不純物濃度２〜４×１０18ｃｍ-3のＩｎy
Ｇａ1-yＰ（０．４８≦ｙ≦０．８）電子供給４を１０
〜２０ｎｍ、Ｓｉドープでｎ型不純物濃度５×１０16〜
１×１０18ｃｍ-3のＡｌzＧａ1-zＡｓ（０．１５≦ｚ≦
０．２５）ショットキ層５を３０〜４５ｎｍ、最後にＳ
ｉドープでｎ型不純物濃度３×１０18ｃｍ-3のＧａＡｓ
キャップ層６を７０〜１００ｎｍ順次成長する。
【００１８】続いて、図１（ｂ）に示すように、リセス
形成のためにフォトレジスト７（ＰＲ）を塗布し、０．
４〜０．６μｍの開口パターンを形成し、結晶選択ドラ
イエッチング技術を用いることによりＧａＡｓキャップ
層６のみをエッチングする。エッチングは、ＡｌzＧａ
1-zＡｓショットキ層５上で停止する。リセス幅は０．
４〜１μｍとする。
形成のためにフォトレジスト７（ＰＲ）を塗布し、０．
４〜０．６μｍの開口パターンを形成し、結晶選択ドラ
イエッチング技術を用いることによりＧａＡｓキャップ
層６のみをエッチングする。エッチングは、ＡｌzＧａ
1-zＡｓショットキ層５上で停止する。リセス幅は０．
４〜１μｍとする。
【００１９】続いて、図１（ｃ）に示すように、酸化膜
８（ＳｉＯ2）を成膜しドライエッチング技術によりゲ
ート形成用の開口を行う。
８（ＳｉＯ2）を成膜しドライエッチング技術によりゲ
ート形成用の開口を行う。
【００２０】図１（ｃ）に続いて、ゲートメタルとなる
ＷＳｉ−ＴｉＮ−Ｐｔ−Ａｕをスパッタ法により形成す
る。ゲートメタルの不要部分を除去し、さらに酸化膜を
除去してＴ型ゲート電極１１を形成する。ゲート長は
０．１５〜０．３μｍである。
ＷＳｉ−ＴｉＮ−Ｐｔ−Ａｕをスパッタ法により形成す
る。ゲートメタルの不要部分を除去し、さらに酸化膜を
除去してＴ型ゲート電極１１を形成する。ゲート長は
０．１５〜０．３μｍである。
【００２１】さらに、保護膜１２となる酸化膜（ＳｉＯ
2）を３００〜３５０℃で成膜し、オーミック電極（ソ
ース電極９、ドレイン電極１０）をＮｉ−ＡｕＧｅ−Ａ
ｕの蒸着により形成し４００℃で熱処理を行い、図１
（ｄ）に示す本発明の電界効果トランジスタを得る。
2）を３００〜３５０℃で成膜し、オーミック電極（ソ
ース電極９、ドレイン電極１０）をＮｉ−ＡｕＧｅ−Ａ
ｕの蒸着により形成し４００℃で熱処理を行い、図１
（ｄ）に示す本発明の電界効果トランジスタを得る。
【００２２】実施形態１の構造（図１（ｄ））における
層厚、組成、キャリア濃度の最適値は、ＧａＡｓ（１０
０）基板１直上のアンドープＧａＡｓバッファ層は３０
０ｎｍ、その上のアンドープＡｌuＧａ1-uＡｓバッファ
層はｕ＝０．２、１００ｎｍ、その上のアンドープＧａ
Ａｓバッファ層は２０ｎｍ、アンドープＩｎxＧａ1-xＡ
ｓチャネル層３はｘ＝０．２、１２ｎｍ、ＳｉドープＩ
ｎyＧａ1-yＰ電子供給層４はｙ＝０．４８、１５ｎｍ、
不純物濃度３×１０18ｃｍ-3、ＳｉドープＡｌ zＧａ1-z
Ａｓショットキ層５はｚ＝０．２、３５ｎｍ、１×１０
17ｃｍ-3である。
層厚、組成、キャリア濃度の最適値は、ＧａＡｓ（１０
０）基板１直上のアンドープＧａＡｓバッファ層は３０
０ｎｍ、その上のアンドープＡｌuＧａ1-uＡｓバッファ
層はｕ＝０．２、１００ｎｍ、その上のアンドープＧａ
Ａｓバッファ層は２０ｎｍ、アンドープＩｎxＧａ1-xＡ
ｓチャネル層３はｘ＝０．２、１２ｎｍ、ＳｉドープＩ
ｎyＧａ1-yＰ電子供給層４はｙ＝０．４８、１５ｎｍ、
不純物濃度３×１０18ｃｍ-3、ＳｉドープＡｌ zＧａ1-z
Ａｓショットキ層５はｚ＝０．２、３５ｎｍ、１×１０
17ｃｍ-3である。
【００２３】図１（ａ）の積層構造で評価した室温にお
ける２次元シートキャリア濃度は１．９〜２．２×１０
12ｃｍ-2、移動度は４０００〜６０００ｃｍ2／Ｖ・ｓ
ｅｃを示した。本発明の電界効果トランジスタの特性
は、リセス幅０．７μｍ、ゲート長が０．１８μｍの構
造のもので、しきい電圧Ｖｔｈ＝−１．２Ｖ、最大ドレ
イン電流Ｉmaxが約６５０ｍＡ／ｍｍ、最大トランスコ
ンダクタンスｇｍmaxが約５００ｍＳ／ｍｍ、ゲート・
ドレイン間の耐圧ＢＶｇｄは９Ｖ以上、最高発振周波数
ｆｍａｘ＝２１０ＧＨｚ、カットオフ周波数ｆＴ＝６０
ＧＨｚが得られた。このように、従来の構造に比べ特に
ゲート・ドレイン間の耐圧が改善されていることがわか
る。また、素子特性の再現性も優れていた。
ける２次元シートキャリア濃度は１．９〜２．２×１０
12ｃｍ-2、移動度は４０００〜６０００ｃｍ2／Ｖ・ｓ
ｅｃを示した。本発明の電界効果トランジスタの特性
は、リセス幅０．７μｍ、ゲート長が０．１８μｍの構
造のもので、しきい電圧Ｖｔｈ＝−１．２Ｖ、最大ドレ
イン電流Ｉmaxが約６５０ｍＡ／ｍｍ、最大トランスコ
ンダクタンスｇｍmaxが約５００ｍＳ／ｍｍ、ゲート・
ドレイン間の耐圧ＢＶｇｄは９Ｖ以上、最高発振周波数
ｆｍａｘ＝２１０ＧＨｚ、カットオフ周波数ｆＴ＝６０
ＧＨｚが得られた。このように、従来の構造に比べ特に
ゲート・ドレイン間の耐圧が改善されていることがわか
る。また、素子特性の再現性も優れていた。
【００２４】［実施形態２］図２は、実施形態１で示し
た製造プロセスのなかで、酸化膜８（ＳｉＯ2）を成膜
しドライエッチング技術によりゲート形成用の開口を行
った後に、ＡｌzＧａ1-zＡｓショットキ層５にリセスを
形成し、２段リセス構造（埋め込みゲート構造）にした
ものである。
た製造プロセスのなかで、酸化膜８（ＳｉＯ2）を成膜
しドライエッチング技術によりゲート形成用の開口を行
った後に、ＡｌzＧａ1-zＡｓショットキ層５にリセスを
形成し、２段リセス構造（埋め込みゲート構造）にした
ものである。
【００２５】実施形態２の構造（図２参照）における層
厚、組成、キャリア濃度の最適値で実施形態１と異なる
のは、ＳｉドープＡｌzＧａ1-zＡｓショットキ層５の層
厚で、層厚は４００ｎｍとし、その他ショットキ層５に
形成するリセス深さは１０ｎｍが最適である。
厚、組成、キャリア濃度の最適値で実施形態１と異なる
のは、ＳｉドープＡｌzＧａ1-zＡｓショットキ層５の層
厚で、層厚は４００ｎｍとし、その他ショットキ層５に
形成するリセス深さは１０ｎｍが最適である。
【００２６】この構造においても、従来の構造に比べ特
にゲート・ドレイン間の耐圧が改善されており、素子特
性の再現性も優れている。
にゲート・ドレイン間の耐圧が改善されており、素子特
性の再現性も優れている。
【００２７】実施形態１および２において、リセス幅
は、素子の用途に合わせて選択すればよく、低雑音素子
ならばリセス幅は０．４μｍ、高出力素子ならば１μｍ
という選択をする。ゲート長は、使用周波数帯域により
選択する。また、保護膜の成膜温度は３２０℃が最適で
ある。
は、素子の用途に合わせて選択すればよく、低雑音素子
ならばリセス幅は０．４μｍ、高出力素子ならば１μｍ
という選択をする。ゲート長は、使用周波数帯域により
選択する。また、保護膜の成膜温度は３２０℃が最適で
ある。
【００２８】また、半導体結晶の成長方法として、ＭＯ
ＶＰＥ法としたが、分子線エピタキシャル法（ＭＢＥ
法）、有機金属分子線エピタキシャル法（ＭＯ−ＭＢＥ
法）を用いてもよい。
ＶＰＥ法としたが、分子線エピタキシャル法（ＭＢＥ
法）、有機金属分子線エピタキシャル法（ＭＯ−ＭＢＥ
法）を用いてもよい。
【００２９】このように、実施形態１または２に示した
電界効果トランジスタでは、リセス形成後にＰ系結晶よ
りも蒸気圧の高いＡｓ系結晶のみが露出するので、保護
膜となる酸化膜（ＳｉＯ2）成長やその他の高温処理の
際に、結晶からＶ族原子の乖離がほとんどなくなるの
で、リセス底面の荒れによる耐圧特性の不安定性が回避
できる。
電界効果トランジスタでは、リセス形成後にＰ系結晶よ
りも蒸気圧の高いＡｓ系結晶のみが露出するので、保護
膜となる酸化膜（ＳｉＯ2）成長やその他の高温処理の
際に、結晶からＶ族原子の乖離がほとんどなくなるの
で、リセス底面の荒れによる耐圧特性の不安定性が回避
できる。
【００３０】また、実施形態１および２において、Ｉｎ
yＧａ1-yＰ電子供給層４のＩｎ組成を、アンドープＩｎ
xＧａ1-xＡｓチャネル層３側で高くして格子歪みを緩和
するようにし、ＡｌzＧａ1-zＡｓショットキ層５との界
面で格子整合するような組成傾斜を行ってもよい。この
組み合わせはいくつも考えられるが、例えば、チャネル
層３のＩｎ組成をｘ＝０．２５にした場合、チャネル側
のＩｎyＧａ1-yＰ電子供給層４のＩｎ組成を０．６と
し、ＡｌzＧａ1-zＡｓショットキ層５の界面でｙ＝０．
４８となるような組成傾斜を行う。ＭＯＶＰＥ法を採用
した場合は、原料ガスの供給をプログラミングできるの
で容易に組成傾斜した結晶成長が行える。
yＧａ1-yＰ電子供給層４のＩｎ組成を、アンドープＩｎ
xＧａ1-xＡｓチャネル層３側で高くして格子歪みを緩和
するようにし、ＡｌzＧａ1-zＡｓショットキ層５との界
面で格子整合するような組成傾斜を行ってもよい。この
組み合わせはいくつも考えられるが、例えば、チャネル
層３のＩｎ組成をｘ＝０．２５にした場合、チャネル側
のＩｎyＧａ1-yＰ電子供給層４のＩｎ組成を０．６と
し、ＡｌzＧａ1-zＡｓショットキ層５の界面でｙ＝０．
４８となるような組成傾斜を行う。ＭＯＶＰＥ法を採用
した場合は、原料ガスの供給をプログラミングできるの
で容易に組成傾斜した結晶成長が行える。
【００３１】従って、アンドープＩｎxＧａ1-xＡｓチャ
ネル層３のＩｎ組成を高めに設定したときでも、ｎ−Ｉ
ｎyＧａ1-yＰ電子供給層４のＩｎ組成に傾斜をもたせる
ことによりショットキ層５と電子供給層４と間の格子整
合を図ることができるので、信頼性の向上が可能とな
る。
ネル層３のＩｎ組成を高めに設定したときでも、ｎ−Ｉ
ｎyＧａ1-yＰ電子供給層４のＩｎ組成に傾斜をもたせる
ことによりショットキ層５と電子供給層４と間の格子整
合を図ることができるので、信頼性の向上が可能とな
る。
【００３２】［実施形態３］本発明のさらに異なる実施
形態を、図３を用いて説明する。
形態を、図３を用いて説明する。
【００３３】図３（ａ）は、実施形態３の電界効果型ト
ランジスタを構成するための半導体結晶の積層構造であ
る。
ランジスタを構成するための半導体結晶の積層構造であ
る。
【００３４】まず、図３（ａ）に示すように、例えば有
機金属気相成長法（ＭＯＶＰＥ法）によりＧａＡｓ（１
００）基板１上に、実施形態１と同様の条件で、３層か
らなるバッファ層２、チャネル層３、電子供給４までを
形成する。この電子供給層４の上にさらに、Ｓｉドープ
でｎ型不純物濃度５×１０16〜１×１０18ｃｍ-3のＡｌ
zＧａ1-zＡｓ（０．１５≦ｚ≦０．２５）ショットキ層
５０を２０〜３０ｎｍ、ＳｉドープまたはアンドープＧ
ａＡｓ層５１を５〜１０ｎｍ、Ｓｉドープでｎ型不純物
濃度５×１０16〜１×１０18ｃｍ-3のＡｌzＧａ1-zＡｓ
エッチング停止層５２を５〜１０ｎｍを成長した後、最
後にＳｉドープでｎ型不純物濃度３×１０18ｃｍ-3のＧ
ａＡｓキャップ層６を７０〜１００ｎｍ順次成長する。
機金属気相成長法（ＭＯＶＰＥ法）によりＧａＡｓ（１
００）基板１上に、実施形態１と同様の条件で、３層か
らなるバッファ層２、チャネル層３、電子供給４までを
形成する。この電子供給層４の上にさらに、Ｓｉドープ
でｎ型不純物濃度５×１０16〜１×１０18ｃｍ-3のＡｌ
zＧａ1-zＡｓ（０．１５≦ｚ≦０．２５）ショットキ層
５０を２０〜３０ｎｍ、ＳｉドープまたはアンドープＧ
ａＡｓ層５１を５〜１０ｎｍ、Ｓｉドープでｎ型不純物
濃度５×１０16〜１×１０18ｃｍ-3のＡｌzＧａ1-zＡｓ
エッチング停止層５２を５〜１０ｎｍを成長した後、最
後にＳｉドープでｎ型不純物濃度３×１０18ｃｍ-3のＧ
ａＡｓキャップ層６を７０〜１００ｎｍ順次成長する。
【００３５】続いて、図３（ｂ）に示すように、リセス
形成のためにフォトレジスト（ＰＲ）を塗布し、０．４
〜０．６μｍの開口パターンを形成し、結晶選択ドライ
エッチング技術を用いることによりＧａＡｓキャップ層
６のみをエッチングする。エッチングは、ＡｌzＧａ1-z
Ａｓエッチング停止層５２上で停止する。リセス幅は
０．４〜１μｍとする。
形成のためにフォトレジスト（ＰＲ）を塗布し、０．４
〜０．６μｍの開口パターンを形成し、結晶選択ドライ
エッチング技術を用いることによりＧａＡｓキャップ層
６のみをエッチングする。エッチングは、ＡｌzＧａ1-z
Ａｓエッチング停止層５２上で停止する。リセス幅は
０．４〜１μｍとする。
【００３６】続いて、図３（ｃ）に示すように、酸化膜
（ＳｉＯ2）を成膜しドライエッチング技術によりゲー
ト形成用の開口を行う。
（ＳｉＯ2）を成膜しドライエッチング技術によりゲー
ト形成用の開口を行う。
【００３７】次に、図３（ｄ）に示すように、ＡｌzＧ
ａ1-zＡｓエッチング停止層５２をウエット処理により
除去した後、再度結晶選択ドライエッチング技術により
ＧａＡｓ層ゲートリセス層５１を選択エッチングしてＡ
ｌzＧａ1-zＡｓショットキ層５０を露出さる。
ａ1-zＡｓエッチング停止層５２をウエット処理により
除去した後、再度結晶選択ドライエッチング技術により
ＧａＡｓ層ゲートリセス層５１を選択エッチングしてＡ
ｌzＧａ1-zＡｓショットキ層５０を露出さる。
【００３８】その後、実施形態１と同様にしてＴ型ゲー
ト電極１１を形成し、保護膜１２、オーミック電極（ソ
ース電極９、ドレイン電極１０）を形成して本発明の電
界効果トランジスタを得る。
ト電極１１を形成し、保護膜１２、オーミック電極（ソ
ース電極９、ドレイン電極１０）を形成して本発明の電
界効果トランジスタを得る。
【００３９】実施形態３の構造（図３（ｅ）参照）にお
ける層厚、組成、キャリア濃度の最適値は、ＧａＡｓ
（１００）基板１直上のアンドープＧａＡｓバッファ層
は３００ｎｍ、その上のアンドープＡｌuＧａ1-uＡｓバ
ッファ層はｕ＝０．２、１００ｎｍ、その上のアンドー
プＧａＡｓバッファ層は２０ｎｍ、アンドープＩｎxＧ
ａ1-xＡｓチャネル層３はｘ＝０．２、１２ｎｍ、Ｓｉ
ドープＩｎyＧａ1-yＰ電子供給層４はｙ＝０．４８、１
５ｎｍ、不純物濃度３×１０18ｃｍ-3、ＳｉドープＡｌ
zＧａ1-zＡｓショットキ層５０はｚ＝０．２、２５ｎ
ｍ、不純物濃度１×１０17ｃｍ-3、ＳｉドープＧａＡｓ
ゲートリセス層５１は５ｎｍ、不純物濃度１×１０17ｃ
ｍ-3、ＳｉドープＡｌzＧａ1-zＡｓエッチング停止層５
２はｚ＝０．２、１０ｎｍ、１×１０17ｃｍ-3である。
ける層厚、組成、キャリア濃度の最適値は、ＧａＡｓ
（１００）基板１直上のアンドープＧａＡｓバッファ層
は３００ｎｍ、その上のアンドープＡｌuＧａ1-uＡｓバ
ッファ層はｕ＝０．２、１００ｎｍ、その上のアンドー
プＧａＡｓバッファ層は２０ｎｍ、アンドープＩｎxＧ
ａ1-xＡｓチャネル層３はｘ＝０．２、１２ｎｍ、Ｓｉ
ドープＩｎyＧａ1-yＰ電子供給層４はｙ＝０．４８、１
５ｎｍ、不純物濃度３×１０18ｃｍ-3、ＳｉドープＡｌ
zＧａ1-zＡｓショットキ層５０はｚ＝０．２、２５ｎ
ｍ、不純物濃度１×１０17ｃｍ-3、ＳｉドープＧａＡｓ
ゲートリセス層５１は５ｎｍ、不純物濃度１×１０17ｃ
ｍ-3、ＳｉドープＡｌzＧａ1-zＡｓエッチング停止層５
２はｚ＝０．２、１０ｎｍ、１×１０17ｃｍ-3である。
【００４０】実施形態３において、リセス幅は、素子の
用途に合わせて選択すればよく、低雑音素子ならばリセ
ス幅は０．４μｍ、高出力素子ならば１μｍという選択
をする。ゲート長は、使用周波数帯域により選択する。
また、保護膜の成膜温度は３２０℃が最適である。
用途に合わせて選択すればよく、低雑音素子ならばリセ
ス幅は０．４μｍ、高出力素子ならば１μｍという選択
をする。ゲート長は、使用周波数帯域により選択する。
また、保護膜の成膜温度は３２０℃が最適である。
【００４１】また、半導体結晶の成長方法として、ＭＯ
ＶＰＥ法としたが、分子線エピタキシャル法（ＭＢＥ
法）、有機金属分子線エピタキシャル法（ＭＯ−ＭＢＥ
法）を用いてもよい。
ＶＰＥ法としたが、分子線エピタキシャル法（ＭＢＥ
法）、有機金属分子線エピタキシャル法（ＭＯ−ＭＢＥ
法）を用いてもよい。
【００４２】図３（ａ）の積層構造で評価した室温にお
ける２次元シートキャリア濃度は１．９〜２．２×１０
12ｃｍ-2、移動度は４０００〜６０００ｃｍ2／Ｖ・ｓ
ｅｃを示した。本発明の電界効果トランジスタの特性
は、リセス幅１．０μｍ、ゲート長が０．１８μｍの構
造のもので、しきい電圧Ｖｔｈ＝−１．２Ｖ、最大ドレ
イン電流Ｉmaxが約６００ｍＡ／ｍｍ、最大トランスコ
ンダクタンスｇｍmaxが約４５０ｍＳ／ｍｍ、ゲート・
ドレイン間の耐圧ＢＶｇｄは１０Ｖ以上、最高発振周波
数ｆｍａｘ＝２２０ＧＨｚ、カットオフ周波数ｆＴ＝５
５ＧＨｚが得られた。
ける２次元シートキャリア濃度は１．９〜２．２×１０
12ｃｍ-2、移動度は４０００〜６０００ｃｍ2／Ｖ・ｓ
ｅｃを示した。本発明の電界効果トランジスタの特性
は、リセス幅１．０μｍ、ゲート長が０．１８μｍの構
造のもので、しきい電圧Ｖｔｈ＝−１．２Ｖ、最大ドレ
イン電流Ｉmaxが約６００ｍＡ／ｍｍ、最大トランスコ
ンダクタンスｇｍmaxが約４５０ｍＳ／ｍｍ、ゲート・
ドレイン間の耐圧ＢＶｇｄは１０Ｖ以上、最高発振周波
数ｆｍａｘ＝２２０ＧＨｚ、カットオフ周波数ｆＴ＝５
５ＧＨｚが得られた。
【００４３】このように、従来の構造に比べ特にゲート
・ドレイン間の耐圧が改善されていることがわかる。ま
た、素子特性の再現性も優れていた。
・ドレイン間の耐圧が改善されていることがわかる。ま
た、素子特性の再現性も優れていた。
【００４４】また、実施形態３では、２段目のリセスも
結晶選択ドライエッチングを適用するので、しきい電圧
Ｖｔｈのばらつきは、実施形態２で示した構造よりもさ
らに大幅に低減できる。
結晶選択ドライエッチングを適用するので、しきい電圧
Ｖｔｈのばらつきは、実施形態２で示した構造よりもさ
らに大幅に低減できる。
【００４５】また、実施形態３においても、ＩｎyＧａ
1-yＰ電子供給層４のＩｎ組成を、アンドープＩｎxＧａ
1-xＡｓチャネル層３側で高くして格子歪みを緩和する
ようにし、ＡｌzＧａ1-zＡｓショットキ層５０との界面
で格子整合するような組成傾斜を行ってもよい。
1-yＰ電子供給層４のＩｎ組成を、アンドープＩｎxＧａ
1-xＡｓチャネル層３側で高くして格子歪みを緩和する
ようにし、ＡｌzＧａ1-zＡｓショットキ層５０との界面
で格子整合するような組成傾斜を行ってもよい。
【００４６】
【発明の効果】本発明によれば、素子特性が優れ、同時
に素子特性の揃ったものを再現性よく製造しうる電界効
果型トランジスタおよびその製造方法を提供することが
できる。
に素子特性の揃ったものを再現性よく製造しうる電界効
果型トランジスタおよびその製造方法を提供することが
できる。
【図１】本発明の電界効果型トランジスタの製造工程の
１例を示す図である。
１例を示す図である。
【図２】本発明により製造される電界効果型トランジス
タの１例を示す図である。
タの１例を示す図である。
【図３】本発明の電界効果型トランジスタの製造工程の
１例を示す図である。
１例を示す図である。
【図４】従来の電界効果型トランジスタを示す図であ
る。
る。
１ ＧａＡｓ基板 ２ バッファ層 ３ ＩｎＧａＡｓチャネル層 ４ ＩｎＧａＰ電子供給層 ５ ＡｌＧａＡｓショットキ層 ６ ＧａＡｓキャップ層 ７ フォトレジスト ８ 酸化膜 ９ ソース電極 １０ ドレイン電極 １１ ゲート電極 １２ 保護膜 ５０ ショットキ層 ５１ ゲートリセス層 ５２ エッチング停止層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/778 H01L 21/3065 H01L 21/338 H01L 29/812
Claims (6)
- 【請求項１】 ＧａＡｓ基板上に、バッファ層を形成す
る工程と、 このバッファ層の上にアンドープＩｎＧａＡｓまたはア
ンドープＧａＡｓからなるチャネル層を形成する工程
と、 このチャネル層の上にドープされたＩｎＧａＰからなる
電子供給層を形成する工程と、 この電子供給層の上にドープまたはアンドープＡｌＧａ
Ａｓからなるショットキ層を形成する工程と、 このショットキ層の上にドープされたＧａＡｓからなる
キャップ層を形成する工程と、 このキャップ層の上にリセス形成のための開口を有する
フォトレジストを形成する工程と、 この開口からキャップ層をエッチングし、前記ショット
キ層が底面に露出したリセスを形成する工程と、 このリセスを形成した基板全面に酸化膜を成膜した後、
前記リセス底面に達するゲート形成用の開口を形成する
工程と、 ゲート形成用の開口を設けた基板表面にゲート電極用金
属を成膜する工程と、 成膜されたゲート電極用金属を所定形状に加工した後、
酸化膜を除去しゲート電極を形成する工程とを有する電
界効果型トランジスタの製造方法。 - 【請求項２】 前記の酸化膜にゲート形成用の開口を形
成する工程が、前記酸化膜をエッチングして前記ショッ
トキ層の表面を露出させる工程である請求項１記載の電
界効果型トランジスタの製造方法。 - 【請求項３】 前記の酸化膜にゲート形成用の開口を形
成する工程が、前記酸化膜をエッチングした後、さらに
前記ショットキ層の表面を掘り下げてエッチングを行い
２段リセス構造を形成する工程である請求項１記載の電
界効果型トランジスタの製造方法。 - 【請求項４】 ＧａＡｓ基板上に、バッファ層を形成す
る工程と、 このバッファ層の上にアンドープＩｎＧａＡｓまたはア
ンドープＧａＡｓからなるチャネル層を形成する工程
と、 このチャネル層の上にドープされたＩｎＧａＰからなる
電子供給層を形成する工程と、 この電子供給層の上にドープまたはアンドープＡｌＧａ
Ａｓからなるショットキ層を形成する工程と、 このショットキ層の上にドープまたはアンドープＧａＡ
ｓからなるゲートリセス層を形成する工程と、 このゲートリセス層の上にドープされたＡｌＧａＡｓか
らなるエッチング停止層を形成する工程と、 このエッチング停止層の上にドープされたＧａＡｓから
なるキャップ層を形成する工程と、 このキャップ層の上にリセス形成のための開口を有する
フォトレジストを形成する工程と、 この開口からキャップ層をエッチングし、前記エッチン
グ停止層が底面に露出した１段目のリセスを形成する工
程と、 この１段目のリセスを形成した基板全面に酸化膜を成膜
した後、前記１段目のリセス底面に達するゲート形成用
の開口を形成する工程と、 このゲート形成用の開口から、さらにエッチングにより
ショットキ層を露出させ２段目のリセス底面を形成する
工程と、 このゲート形成用の開口を設けた基板表面にゲート電極
用金属を成膜する工程と、 成膜されたゲート電極用金属を所定形状に加工した後、
酸化膜を除去しゲート電極を形成する工程とを有する電
界効果型トランジスタの製造方法。 - 【請求項５】 前記のキャップ層のエッチングを結晶選
択ドライエッチングで行う請求項１〜４のいずれかに記
載の電界効果型トランジスタの製造方法。 - 【請求項６】 前記のキャップ層のエッチングと、ショ
ットキ層を露出させ２段目のリセス底面を形成するエッ
チングの両方を、結晶選択ドライエッチングで行う請求
項４記載の電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31863597A JP3164150B2 (ja) | 1997-11-19 | 1997-11-19 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31863597A JP3164150B2 (ja) | 1997-11-19 | 1997-11-19 | 電界効果型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11150263A JPH11150263A (ja) | 1999-06-02 |
| JP3164150B2 true JP3164150B2 (ja) | 2001-05-08 |
Family
ID=18101345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31863597A Expired - Fee Related JP3164150B2 (ja) | 1997-11-19 | 1997-11-19 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3164150B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191022A (ja) | 2003-12-24 | 2005-07-14 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ及びその製造方法 |
-
1997
- 1997-11-19 JP JP31863597A patent/JP3164150B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11150263A (ja) | 1999-06-02 |
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