JP2708492B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2708492B2 JP2708492B2 JP63222314A JP22231488A JP2708492B2 JP 2708492 B2 JP2708492 B2 JP 2708492B2 JP 63222314 A JP63222314 A JP 63222314A JP 22231488 A JP22231488 A JP 22231488A JP 2708492 B2 JP2708492 B2 JP 2708492B2
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- semiconductor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ヘテロ接合を有する半導体装置の製造方法
に係り、特に寄生抵抗の小さい電界効果トランジスタの
製造方法に関する。
に係り、特に寄生抵抗の小さい電界効果トランジスタの
製造方法に関する。
近年、AlGaAs/GaAs系超格子においては、ジャパニー
ズ・ジャーナル・オブ・アプライド・フィジックス,11
（1985年）第1498頁から第1502頁（Jpn.J.Appl.Vol.24,
No.11,pp1498〜1502）に論じられているように、不純物
イオン注入により、AlとGaの相互拡散が生じ無秩序化が
起こることが知られている。
ズ・ジャーナル・オブ・アプライド・フィジックス,11
（1985年）第1498頁から第1502頁（Jpn.J.Appl.Vol.24,
No.11,pp1498〜1502）に論じられているように、不純物
イオン注入により、AlとGaの相互拡散が生じ無秩序化が
起こることが知られている。
上記従来技術は、イオン注入により無秩序化を生ぜし
めるため、例えば、電界効果トランジスタに適用する場
合、浅いｎ型領域の形成が困難であること、また、注入
イオン活性化の為の熱処理時にチャネル部の不純物も拡
散し閾値の制御が困難となるという問題があった。
めるため、例えば、電界効果トランジスタに適用する場
合、浅いｎ型領域の形成が困難であること、また、注入
イオン活性化の為の熱処理時にチャネル部の不純物も拡
散し閾値の制御が困難となるという問題があった。
本発明の目的は、電子デバイス、特に電界効果トラン
ジスタにおいて、チャネル部を無秩序化することなく、
ヘテロ接合を有するオーミック領域のみを選択的に無秩
序化することにある。
ジスタにおいて、チャネル部を無秩序化することなく、
ヘテロ接合を有するオーミック領域のみを選択的に無秩
序化することにある。
上記目的は、半導体基板上に、第３のIII−Ｖ族半導
体層の不純物濃度が第１および第２のIII−Ｖ族半導体
層の不純物濃度より大きく、かつ第３のIII−Ｖ族半導
体層と第２のIII−Ｖ族半導体層とは禁止帯幅が異なる
という条件の下で、第１、第２および第３のIII−Ｖ族
半導体層をこの順序で積層形成する工程と、第３のIII
−Ｖ族半導体層の形成前または形成の途中で第３のIII
−Ｖ族半導体層の不純物原子からなる原子層ドープを形
成する工程と、第３のIII−Ｖ族半導体層および原子層
ドープの一部を選択的に除去する工程と、この選択的除
去工程後に、選択的に残った第３のIII−Ｖ族半導体層
と上記第２のIII−Ｖ族半導体層の間を熱処理によって
無秩序化する工程を有する半導体装置の製造方法により
達成できる。例えば、SiドープGaAs/AlGaAsヘテロ構造
を有する電界効果トランジスタの製造方法において、オ
ーミック領域を形成する上記SiドープGaAs層のSi濃度を
チャネル部のSi濃度に比して大きくし、さらに上記Siド
ープGaAs層中の下層部（層中または下層との界面）にSi
の原子層ドーピングを施し、かつ熱処理することにより
達成できる。
体層の不純物濃度が第１および第２のIII−Ｖ族半導体
層の不純物濃度より大きく、かつ第３のIII−Ｖ族半導
体層と第２のIII−Ｖ族半導体層とは禁止帯幅が異なる
という条件の下で、第１、第２および第３のIII−Ｖ族
半導体層をこの順序で積層形成する工程と、第３のIII
−Ｖ族半導体層の形成前または形成の途中で第３のIII
−Ｖ族半導体層の不純物原子からなる原子層ドープを形
成する工程と、第３のIII−Ｖ族半導体層および原子層
ドープの一部を選択的に除去する工程と、この選択的除
去工程後に、選択的に残った第３のIII−Ｖ族半導体層
と上記第２のIII−Ｖ族半導体層の間を熱処理によって
無秩序化する工程を有する半導体装置の製造方法により
達成できる。例えば、SiドープGaAs/AlGaAsヘテロ構造
を有する電界効果トランジスタの製造方法において、オ
ーミック領域を形成する上記SiドープGaAs層のSi濃度を
チャネル部のSi濃度に比して大きくし、さらに上記Siド
ープGaAs層中の下層部（層中または下層との界面）にSi
の原子層ドーピングを施し、かつ熱処理することにより
達成できる。
第１図（ａ）〜第１図（ｃ）により本発明の作用を説
明する。GaAs基板１の上に分子線エピタキシー（MBE）
法又は有機金属気相成分（MOCVD）法を用いてアンドー
プGaAs2,AlGaAs3,SiドープGaAs4を順次エピタキシャル
成長する（第１図（ａ））。この時、SiドープGaAs層４
中の下層部にSiの原子層ドーピングを施しておく（図示
せず）。次に第１図（ｂ）に移り、ドライエッチングに
よりSiドープGaAs層４およびSiの原子層ドープの一部を
選択的に除去した後、SiO2膜５を堆積する。次に第１図
（ｃ）に移り、熱処理を施すとSiドープGaAs4からSi
が、AlGaAs3中へ拡散しこれに伴なって無秩序化領域６
が形成される。なお、参考のため第２図に、原子層ドー
ピングを施さず、700℃で３時間熱処理した場合のSiド
ープGaAs層４のSi濃度と無秩序化領域６の厚みの関係を
示す。
明する。GaAs基板１の上に分子線エピタキシー（MBE）
法又は有機金属気相成分（MOCVD）法を用いてアンドー
プGaAs2,AlGaAs3,SiドープGaAs4を順次エピタキシャル
成長する（第１図（ａ））。この時、SiドープGaAs層４
中の下層部にSiの原子層ドーピングを施しておく（図示
せず）。次に第１図（ｂ）に移り、ドライエッチングに
よりSiドープGaAs層４およびSiの原子層ドープの一部を
選択的に除去した後、SiO2膜５を堆積する。次に第１図
（ｃ）に移り、熱処理を施すとSiドープGaAs4からSi
が、AlGaAs3中へ拡散しこれに伴なって無秩序化領域６
が形成される。なお、参考のため第２図に、原子層ドー
ピングを施さず、700℃で３時間熱処理した場合のSiド
ープGaAs層４のSi濃度と無秩序化領域６の厚みの関係を
示す。
SiドープGaAs層４に５×1018cm-3,AlGaAs層３に２×1
018cm-3Siをドープした場合、６の厚みは50nm程形成さ
れるが、３と２の界面ではSi濃度が低い為ほとんど無秩
序化は生じない。これにより６のみ選択的無秩序化が達
成される。これは、Si濃度の増大に伴う、無秩序化の増
大を利用したもので、高濃度ドーピングした領域のヘテ
ロ界面のみを選択的に無秩序化し、ヘテロ界面でのバン
ド不連続ΔＥcに寄因する接触抵抗ρcを低減化するもの
である。
018cm-3Siをドープした場合、６の厚みは50nm程形成さ
れるが、３と２の界面ではSi濃度が低い為ほとんど無秩
序化は生じない。これにより６のみ選択的無秩序化が達
成される。これは、Si濃度の増大に伴う、無秩序化の増
大を利用したもので、高濃度ドーピングした領域のヘテ
ロ界面のみを選択的に無秩序化し、ヘテロ界面でのバン
ド不連続ΔＥcに寄因する接触抵抗ρcを低減化するもの
である。
以下、本発明の実施例を図を用いて説明する。
参考例１ まず、本発明の参考例１として、原子層ドーピングを
施さない場合を、を第３図（ａ）〜第３図（ｄ）を用い
て説明する。第３図（ａ）に示す如く、半絶縁性GaAs基
板11上に、MBE法によりアンドープGaAs層12（厚さ500n
m）、アンドープAl0.3Ga0.7As層13（厚さ6nm）、Siドー
プAlGaAs層14（厚さ35nm、Si濃度2.4×1018cm-3）、ア
ンドープAl0.3Ga0.7As層15（厚さ10nm）、Siドープのｎ
+−GaAs層16（厚さ160nm、Si濃度５×1018cm-3）を順次
エピタキシャル成長する。次に気相成長法（CVD法）に
よりSiO2膜17（厚さ20nm）を堆積し、その後ゲート電極
形成用リセスエッチを行なうためのホトマスク18を形成
する。次に第３図（ｂ）に移り、SiO2膜17をCF4系の反
応性イオンエッチング（RIE）法により除去し、続いてC
Cl2Ｆ2ガスを用いたRIEにより ｎ+−GaAs層16を除去する。
施さない場合を、を第３図（ａ）〜第３図（ｄ）を用い
て説明する。第３図（ａ）に示す如く、半絶縁性GaAs基
板11上に、MBE法によりアンドープGaAs層12（厚さ500n
m）、アンドープAl0.3Ga0.7As層13（厚さ6nm）、Siドー
プAlGaAs層14（厚さ35nm、Si濃度2.4×1018cm-3）、ア
ンドープAl0.3Ga0.7As層15（厚さ10nm）、Siドープのｎ
+−GaAs層16（厚さ160nm、Si濃度５×1018cm-3）を順次
エピタキシャル成長する。次に気相成長法（CVD法）に
よりSiO2膜17（厚さ20nm）を堆積し、その後ゲート電極
形成用リセスエッチを行なうためのホトマスク18を形成
する。次に第３図（ｂ）に移り、SiO2膜17をCF4系の反
応性イオンエッチング（RIE）法により除去し、続いてC
Cl2Ｆ2ガスを用いたRIEにより ｎ+−GaAs層16を除去する。
続いて、ホトマスク18及びSiO217を全部除去した後、
再びSiO2膜19（20nm）をCVD法により堆積する。次に第
３図（ｃ）に移り、SiO2膜19で結晶表面を保護した上
で、Ｈ2気流中で700℃、３時間の熱処理を行なう。700
℃より高い高温で熱処理を施すと１時間以下で良いが、
チャネル部保護のためには、より低置での熱処理が好ま
しい。
再びSiO2膜19（20nm）をCVD法により堆積する。次に第
３図（ｃ）に移り、SiO2膜19で結晶表面を保護した上
で、Ｈ2気流中で700℃、３時間の熱処理を行なう。700
℃より高い高温で熱処理を施すと１時間以下で良いが、
チャネル部保護のためには、より低置での熱処理が好ま
しい。
800℃以上の高温で行なう場合には、ランプ加熱の所
謂ラピット・サーマル・アニーリング法を用いると良
い。前記の熱処理により、ｎ+−GaAs層16からのSi拡散
により、無秩序化層20が形成され、ｎ+−GaAs層16とア
ンドープAl0.3Ga0.7As層15間のヘテロ界面は無秩序化さ
れる。尚ｎ+−GaAs層16に８×1018cm-3のSiをドープす
るとアンドープAl0.3Ga0.7As13とアンドープGaAs12間の
ヘテロ界面も無秩序化できる。次に第３図（ｄ）に移
り、ホトリソグラフィを用いソース・ドレイン電極とな
るAuGe合極100、100′を形成する。さらに、ゲート電極
材としてAlを蒸着・リフトオフしてゲート電極101を形
成し、電界効果トランジスタが完成する。このFET構造
では、ｎ+−GaAs層16とアンドープAl0.3Ga0.7As層15間
の接触抵抗は、熱処理を施さなかつたものに比して約1/
10となった。
謂ラピット・サーマル・アニーリング法を用いると良
い。前記の熱処理により、ｎ+−GaAs層16からのSi拡散
により、無秩序化層20が形成され、ｎ+−GaAs層16とア
ンドープAl0.3Ga0.7As層15間のヘテロ界面は無秩序化さ
れる。尚ｎ+−GaAs層16に８×1018cm-3のSiをドープす
るとアンドープAl0.3Ga0.7As13とアンドープGaAs12間の
ヘテロ界面も無秩序化できる。次に第３図（ｄ）に移
り、ホトリソグラフィを用いソース・ドレイン電極とな
るAuGe合極100、100′を形成する。さらに、ゲート電極
材としてAlを蒸着・リフトオフしてゲート電極101を形
成し、電界効果トランジスタが完成する。このFET構造
では、ｎ+−GaAs層16とアンドープAl0.3Ga0.7As層15間
の接触抵抗は、熱処理を施さなかつたものに比して約1/
10となった。
実施例１ 本発明の実施例１を第４図〜第４図（ｄ）を用いて説
明する。第４図（ａ）に示す如く、半絶縁性GaAs基板21
の上にMBE法によりBeドープGaAs層22（厚さ500nm、Be濃
度３×1016cm-3）、SiドープGaAs層23（厚さ35nm、Si濃
度1.5×1018cm-3）、アンドープAl0.3Ga0.7As層24（厚
さ15nm）、アンドープGaAs層25（厚さ5nm）、SiドープA
l0.3Ga0.7As層26（厚さ5nm、Si濃度3.5×1018cm-3）、S
iドープGaAs層27（厚さ5nm、Si濃度５×1018cm-3）を順
次積層する。この時、SiドープGaAs層27中の下層部にSi
の原子層ドーピング30を施しておく。ドーピングレベル
は、１×1013cm-2程度（１×1019cm-3以上に相当）とす
る。
明する。第４図（ａ）に示す如く、半絶縁性GaAs基板21
の上にMBE法によりBeドープGaAs層22（厚さ500nm、Be濃
度３×1016cm-3）、SiドープGaAs層23（厚さ35nm、Si濃
度1.5×1018cm-3）、アンドープAl0.3Ga0.7As層24（厚
さ15nm）、アンドープGaAs層25（厚さ5nm）、SiドープA
l0.3Ga0.7As層26（厚さ5nm、Si濃度3.5×1018cm-3）、S
iドープGaAs層27（厚さ5nm、Si濃度５×1018cm-3）を順
次積層する。この時、SiドープGaAs層27中の下層部にSi
の原子層ドーピング30を施しておく。ドーピングレベル
は、１×1013cm-2程度（１×1019cm-3以上に相当）とす
る。
さらに、結晶表面にSiO2膜28（厚さ200nm）、及びリ
セスエッチ用のホトマスク29を形成する。
セスエッチ用のホトマスク29を形成する。
次に第４図（ｂ）に移り、SiO2膜28をCF4系のRIEによ
り除去し、続いてCCl2Ｆ2ガスを用いたRIEによりSiドー
プGaAs層27,30を除去する。
り除去し、続いてCCl2Ｆ2ガスを用いたRIEによりSiドー
プGaAs層27,30を除去する。
さらに、J100に浸漬することによりSiドープAl0.3Ga
0.7As層26及びホトマスク29を除去する。
0.7As層26及びホトマスク29を除去する。
次に第４図（ｃ）に移り、SiO228を除去した後、再び
SiO2膜31（厚さ200nm）を全面に堆積する。さらに試料
全体を、参考例１に示したものと同じ方法で熱処理し、
無秩序化層32を形成する。原子層ドープにより比較的低
温で無秩序化が可能となる。
SiO2膜31（厚さ200nm）を全面に堆積する。さらに試料
全体を、参考例１に示したものと同じ方法で熱処理し、
無秩序化層32を形成する。原子層ドープにより比較的低
温で無秩序化が可能となる。
次に第４図（ｄ）に移り、参考例１と全く同じ工程で
ソース・ドレイン電極33、33′及びゲート電極34を形成
することにより電界効果トランジスタが完成する。この
FETにおいては、層27〜26間、層26〜25間、層25〜24
間、層24〜23間のヘテロ界面が無秩序化されることによ
り、これらのヘテロ界面から成る接触抵抗が低減され無
秩序化しない構造に比して1/10以下となった。
ソース・ドレイン電極33、33′及びゲート電極34を形成
することにより電界効果トランジスタが完成する。この
FETにおいては、層27〜26間、層26〜25間、層25〜24
間、層24〜23間のヘテロ界面が無秩序化されることによ
り、これらのヘテロ界面から成る接触抵抗が低減され無
秩序化しない構造に比して1/10以下となった。
〔発明の効果〕 本発明によれば、例えば2DEG（Two-Dimentional Elec
tron Gasの略）FET及びHIGFET（Hetero Insulated gat
e）において結晶成長後に所定の領域のみに700℃以下の
低温で無秩序化領域が形成できるため、ヘテロ界面に於
る接触抵抗を低減化することができ、かつウェハ間でバ
ラツキがなく、高いスループットで無秩序化層を形成す
ることができる。
tron Gasの略）FET及びHIGFET（Hetero Insulated gat
e）において結晶成長後に所定の領域のみに700℃以下の
低温で無秩序化領域が形成できるため、ヘテロ界面に於
る接触抵抗を低減化することができ、かつウェハ間でバ
ラツキがなく、高いスループットで無秩序化層を形成す
ることができる。
また、アニール温度及びSi濃度を制御することによ
り、容易にSiの拡散距離を制御できるため、電界効果ト
ランジスタにおける短チャネル効果を抑止する効果があ
る。
り、容易にSiの拡散距離を制御できるため、電界効果ト
ランジスタにおける短チャネル効果を抑止する効果があ
る。
第１図（ａ）〜第１図（ｃ）は、本発明の作用の説明を
するための断面図、第２図は、Si濃度と無秩序化層厚み
の関係を示す図、第３図（ａ）〜第３図（ｄ）は、本発
明の参考例１の断面図、第４図（ａ）〜第４図（ｄ）
は、本発明の第１の実施例の断面図である。 符号の説明 １……基板、２……アンドープGaAs層、３……AlGaAs
層、４……SiドープGaAs層、５……SiO2膜、６……無秩
序化層、11……半絶縁性GaAs基板、12……アンドープGa
As層、13……アンドープAl0.3Ga0.7As層、14……Siドー
プAlGaAs層、15……アンドープAl0.3Ga0.7As層、16……
SiドープGaAs層、17,19……SiO2膜、18……ホトマス
ク、20……無秩序化層、100,100′……ソース・ドレイ
ン電極、101……ゲート電極、21……半絶縁性GaAs基
板、22……BeドープGaAs層、23……SiドープGaAs層、24
……アンドープAl0.3Ga0.7As層、25……アンドープGaAs
層、26……SiドープAl0.3Ga0.7As層、27……SiドープGa
As層、28,31……SiO2膜、29……ホトマスク、30……電
子層ドーピング領域、32……無秩序化層、33,33′……
ソース・ドレイン電極、34……ゲート電極。
するための断面図、第２図は、Si濃度と無秩序化層厚み
の関係を示す図、第３図（ａ）〜第３図（ｄ）は、本発
明の参考例１の断面図、第４図（ａ）〜第４図（ｄ）
は、本発明の第１の実施例の断面図である。 符号の説明 １……基板、２……アンドープGaAs層、３……AlGaAs
層、４……SiドープGaAs層、５……SiO2膜、６……無秩
序化層、11……半絶縁性GaAs基板、12……アンドープGa
As層、13……アンドープAl0.3Ga0.7As層、14……Siドー
プAlGaAs層、15……アンドープAl0.3Ga0.7As層、16……
SiドープGaAs層、17,19……SiO2膜、18……ホトマス
ク、20……無秩序化層、100,100′……ソース・ドレイ
ン電極、101……ゲート電極、21……半絶縁性GaAs基
板、22……BeドープGaAs層、23……SiドープGaAs層、24
……アンドープAl0.3Ga0.7As層、25……アンドープGaAs
層、26……SiドープAl0.3Ga0.7As層、27……SiドープGa
As層、28,31……SiO2膜、29……ホトマスク、30……電
子層ドーピング領域、32……無秩序化層、33,33′……
ソース・ドレイン電極、34……ゲート電極。
フロントページの続き (72)発明者 加賀谷 修 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 河田 雅彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭63−187667（ＪＰ，Ａ)
Claims (3)
- 【請求項１】半導体基板上に、第３のIII−Ｖ族半導体
層の不純物濃度が第１および第２のIII−Ｖ族半導体層
の不純物濃度より大きく、かつ上記第３のIII−Ｖ族半
導体層と上記第２のIII−Ｖ族半導体層とは禁止帯幅が
異なるという条件の下で、上記第１、第２および第３の
III−Ｖ族半導体層をこの順序で積層形成する工程と、
上記第３のIII−Ｖ族半導体層の形成前または形成の途
中で第３のIII−Ｖ族半導体層の不純物原子からなる原
子層ドープを形成する工程と、上記第３のIII−Ｖ族半
導体層および上記原子層ドープの一部を選択的に除去す
る工程と、該選択的除去工程後に、選択的に残った上記
第３のIII−Ｖ族半導体層と上記第２のIII−Ｖ族半導体
層の間を熱処理によって無秩序化する工程を有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】前記第２のIII−Ｖ族半導体層としてAlGaA
sを用い、前記第３のIII−Ｖ族半導体層としてGaAsを用
い、前記添加される不純物としてSiを用いることを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記第３のIII−Ｖ族半導体層に添加され
るSiの濃度を５×1018cm-3以上とすることを特徴とする
請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222314A JP2708492B2 (ja) | 1988-09-07 | 1988-09-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63222314A JP2708492B2 (ja) | 1988-09-07 | 1988-09-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0272636A JPH0272636A (ja) | 1990-03-12 |
| JP2708492B2 true JP2708492B2 (ja) | 1998-02-04 |
Family
ID=16780418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63222314A Expired - Lifetime JP2708492B2 (ja) | 1988-09-07 | 1988-09-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708492B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2906768B2 (ja) * | 1991-10-01 | 1999-06-21 | 日本電気株式会社 | ヘテロ構造電界効果トランジスタの製造方法 |
| EP2416089B1 (en) * | 2009-03-31 | 2020-04-22 | Mitsubishi Electric Corporation | Refrigeration device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63185766A (ja) * | 1987-01-23 | 1988-08-01 | Canon Inc | シ−ト材取扱い装置 |
-
1988
- 1988-09-07 JP JP63222314A patent/JP2708492B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0272636A (ja) | 1990-03-12 |
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