JP2894801B2 - 半導体トランジスタおよびその製造方法 - Google Patents
半導体トランジスタおよびその製造方法Info
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- JP2894801B2 JP2894801B2 JP2172212A JP17221290A JP2894801B2 JP 2894801 B2 JP2894801 B2 JP 2894801B2 JP 2172212 A JP2172212 A JP 2172212A JP 17221290 A JP17221290 A JP 17221290A JP 2894801 B2 JP2894801 B2 JP 2894801B2
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- Japan
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- compound semiconductor
- mesa portion
- element region
- amorphous
- mesa
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- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にInP、InGaAsをはじ
めとするInを含む化合物半導体動作層からなる超高速、
超高周波帯用電界効果トランジスタあるいはヘテロ接合
バイポーラトランジスタに関するものである。
めとするInを含む化合物半導体動作層からなる超高速、
超高周波帯用電界効果トランジスタあるいはヘテロ接合
バイポーラトランジスタに関するものである。
InPあるいはInGaAsなどのInを含む化合物半導体結晶
は電子飽和速度や電子移動度が大きいところから超高周
波帯用素子材料として注目されている。
は電子飽和速度や電子移動度が大きいところから超高周
波帯用素子材料として注目されている。
ショットキ障壁型電界効果トランジスタ（MESFET）お
よび変調ドープ型電界効果トランジスタなどで良好な特
性が得られている。
よび変調ドープ型電界効果トランジスタなどで良好な特
性が得られている。
従来技術によるInPを動作層とする電界効果トランジ
スタについて、第３図を参照して説明する。
スタについて、第３図を参照して説明する。
半絶縁性InP基板１の上にアンドープAlInAsバッファ
層２、SiドープInGaAs動作層４、アンドープAlInAs絶縁
層５が積層した、メサ部を構成して素子間分離を行なっ
ている。
層２、SiドープInGaAs動作層４、アンドープAlInAs絶縁
層５が積層した、メサ部を構成して素子間分離を行なっ
ている。
表面にメサ部を横切ってゲート電極６が形成され、ゲ
ート電極６を挟んでソース電極７とドレイン電極８とが
形成されている。
ート電極６を挟んでソース電極７とドレイン電極８とが
形成されている。
従来の電界効果トランジスタにおいては、ゲート電極
がメサ部を横切って高濃度の動作層と直接に接してい
る。
がメサ部を横切って高濃度の動作層と直接に接してい
る。
その部分でショットキバリアが低くなって、ゲートリ
ーク電流が生じて素子特性を劣化されるという問題があ
った。
ーク電流が生じて素子特性を劣化されるという問題があ
った。
本発明の半導体トランジスタは、化合物半導体基板上
に形成されたメサ型の素子領域と、前記基板上に素子領
域のメサ部の側壁及び上面を横切るように形成されたゲ
ート電極と、素子領域のメサ部の上面においてゲート電
極を挟んで形成されたソース電極及びドレイン電極とを
有する半導体トランジスタにおいて、前記素子領域はIn
を含む化合物半導体からなる動作層を少なくとも有し、
前記素子領域の少なくともメサ部の側壁はアモルファス
のIII−Ｖ族化合物半導体層で覆われており、前記素子
領域のメサ部の側壁を横切るゲート電極は前記アモルフ
ァスのIII−Ｖ族化合物半導体層上に形成されているこ
とを特徴とする。
に形成されたメサ型の素子領域と、前記基板上に素子領
域のメサ部の側壁及び上面を横切るように形成されたゲ
ート電極と、素子領域のメサ部の上面においてゲート電
極を挟んで形成されたソース電極及びドレイン電極とを
有する半導体トランジスタにおいて、前記素子領域はIn
を含む化合物半導体からなる動作層を少なくとも有し、
前記素子領域の少なくともメサ部の側壁はアモルファス
のIII−Ｖ族化合物半導体層で覆われており、前記素子
領域のメサ部の側壁を横切るゲート電極は前記アモルフ
ァスのIII−Ｖ族化合物半導体層上に形成されているこ
とを特徴とする。
また、本発明の半導体トランジスタの製造方法は、In
を含む化合物半導体基板上に形成されたメサ型の素子領
域と、前記基板上に素子領域のメサ部の側壁及び上面を
横切るように形成されたゲート電極と、素子領域のメサ
部の上面においてゲート電極を挟んで形成されたソース
電極及びドレイン電極とを有する半導体トランジスタの
製造方法において、Inを含む化合物半導体基板の一主面
上にInを含む化合物半導体からなる動作層を少なくとも
含む積層体を形成する工程と、前記積層体にマスク材を
形成した後エッチングを行って素子領域となるメサ部を
形成する工程と、アモルファスのIII−Ｖ族化合物半導
体を堆積してから前記マスク材を除去することにより前
記マスク材上の前記アモルファスIII−Ｖ族化合物半導
体層を除去して前記メサ部の側壁及びその周囲をアモル
ファスのIII−Ｖ族化合物半導体層で覆う工程と、前記
基板上に前記メサ部の側壁の前記アモルファスIII−Ｖ
族化合物半導体層上およびメサ部の上面を横切るゲート
電極を形成する工程と、前記メサ部の上面に前記ソース
電極および前記ドレイン電極を形成する工程とを有する
ことを特徴とする。
を含む化合物半導体基板上に形成されたメサ型の素子領
域と、前記基板上に素子領域のメサ部の側壁及び上面を
横切るように形成されたゲート電極と、素子領域のメサ
部の上面においてゲート電極を挟んで形成されたソース
電極及びドレイン電極とを有する半導体トランジスタの
製造方法において、Inを含む化合物半導体基板の一主面
上にInを含む化合物半導体からなる動作層を少なくとも
含む積層体を形成する工程と、前記積層体にマスク材を
形成した後エッチングを行って素子領域となるメサ部を
形成する工程と、アモルファスのIII−Ｖ族化合物半導
体を堆積してから前記マスク材を除去することにより前
記マスク材上の前記アモルファスIII−Ｖ族化合物半導
体層を除去して前記メサ部の側壁及びその周囲をアモル
ファスのIII−Ｖ族化合物半導体層で覆う工程と、前記
基板上に前記メサ部の側壁の前記アモルファスIII−Ｖ
族化合物半導体層上およびメサ部の上面を横切るゲート
電極を形成する工程と、前記メサ部の上面に前記ソース
電極および前記ドレイン電極を形成する工程とを有する
ことを特徴とする。
InP系あるいはInGaAs系などのInを含む化合物半導体
においては、GaAs系に比べて金属・半導体障壁が低いた
めに絶縁特性が悪いことはよく知られている。
においては、GaAs系に比べて金属・半導体障壁が低いた
めに絶縁特性が悪いことはよく知られている。
メサ側壁において高濃度の半導体動作層が露出するた
めに、ゲート電極金属と接触する部分でリーク電流が生
じる。
めに、ゲート電極金属と接触する部分でリーク電流が生
じる。
このリーク電流を回避するために、メサ側壁をアモル
ファスGaAsあるいはアモルファスAlInAsで覆うことによ
り、動作層の界面近傍を空乏化して、絶縁耐圧の高い半
導体接合が得られる。
ファスGaAsあるいはアモルファスAlInAsで覆うことによ
り、動作層の界面近傍を空乏化して、絶縁耐圧の高い半
導体接合が得られる。
さらに絶縁膜と動作層とが同じIII−Ｖ族半導体層で
あることから、動作層の構成元素が絶縁膜に拡散するこ
とを妨げると共に、熱膨張係数の違いが小さく素子特性
の信頼性向上にも寄与している。
あることから、動作層の構成元素が絶縁膜に拡散するこ
とを妨げると共に、熱膨張係数の違いが小さく素子特性
の信頼性向上にも寄与している。
またSiO2などをマスク材として全面にアモルファスII
I−Ｖ族化合物半導体層を堆積してから、マスク材と共
に不要のアモルファスIII−Ｖ族化合物半導体層を除去
する方法により、製造工程を容易にするばかりでなく、
RIE法などのドライエッチングを経ないので、プラズマ
による表面損傷を避けることができる。さらに低温プロ
セスであるので素子特性の変動も小さい。
I−Ｖ族化合物半導体層を堆積してから、マスク材と共
に不要のアモルファスIII−Ｖ族化合物半導体層を除去
する方法により、製造工程を容易にするばかりでなく、
RIE法などのドライエッチングを経ないので、プラズマ
による表面損傷を避けることができる。さらに低温プロ
セスであるので素子特性の変動も小さい。
本発明の電界効果トランジスタの一実施例について、
第１図を参照して説明する。
第１図を参照して説明する。
半絶縁性InP基板１の上に厚さ１μｍのアンドープAlI
nAsバッファ層２、厚さ20nmのSiドープInGaAs動作層
４、厚さ20nmのアンドープAlInAs絶縁層５が順次エピタ
キシャル成長され、素子領域となるメサ部が形成されて
いる。
nAsバッファ層２、厚さ20nmのSiドープInGaAs動作層
４、厚さ20nmのアンドープAlInAs絶縁層５が順次エピタ
キシャル成長され、素子領域となるメサ部が形成されて
いる。
メサ部の側壁と周囲とがアモルファスAlInAs絶縁層あ
るいはアモルファスGaAs絶縁層３で覆われ、Ti/Pt/Auか
らなるゲート電極６とAuGe/Niからなるソース電極７と
ドレイン電極８とが形成されている。
るいはアモルファスGaAs絶縁層３で覆われ、Ti/Pt/Auか
らなるゲート電極６とAuGe/Niからなるソース電極７と
ドレイン電極８とが形成されている。
ここでは絶縁層としてアモルファスAlInAsあるいはア
モルファスGaAsを用いたが、アモルファスAlGaAsなど絶
縁抵抗が大きく、動作層との界面特性の良好な他のアモ
ルファスIII−Ｖ族化合物半導体で置き換えることがで
きる。
モルファスGaAsを用いたが、アモルファスAlGaAsなど絶
縁抵抗が大きく、動作層との界面特性の良好な他のアモ
ルファスIII−Ｖ族化合物半導体で置き換えることがで
きる。
第４図（ａ）に本実施例の電界効果トランジスタのソ
ース−ゲート間電流電圧特性、第４図（ｂ）に従来技術
による電界効果トランジスタのソース−ゲート間電流電
圧特性を示す。
ース−ゲート間電流電圧特性、第４図（ｂ）に従来技術
による電界効果トランジスタのソース−ゲート間電流電
圧特性を示す。
本実施例において、ゲート電極金属と接するメサ部の
側壁がアモルファスAlInAs絶縁層あるいはアモルファス
GaAs絶縁層で覆われているため、ゲートリーク電流が小
さくなり、耐圧が向上していることがわかる。
側壁がアモルファスAlInAs絶縁層あるいはアモルファス
GaAs絶縁層で覆われているため、ゲートリーク電流が小
さくなり、耐圧が向上していることがわかる。
つぎに本発明の電界効果トランジスタの製造方法の一
実施例について、第２図（ａ）〜（ｄ）を参照して説明
する。
実施例について、第２図（ａ）〜（ｄ）を参照して説明
する。
はじめに第２図（ａ）に示すように、半絶縁性InP基
板１の上に厚さ１μｍのアンドープAlInAsバッファ層
２、厚さ20nmのSiドープInGaAs動作層４、厚さ20nmのア
ンドープAlInAs絶縁層５を順次エピタキシャル成長した
のち、全面にSiO2あるいはSi3N4からなるマスク材９を
形成し、フォトリソグラフィによりマスク材９を選択エ
ッチングする。
板１の上に厚さ１μｍのアンドープAlInAsバッファ層
２、厚さ20nmのSiドープInGaAs動作層４、厚さ20nmのア
ンドープAlInAs絶縁層５を順次エピタキシャル成長した
のち、全面にSiO2あるいはSi3N4からなるマスク材９を
形成し、フォトリソグラフィによりマスク材９を選択エ
ッチングする。
つぎに第２図（ｂ）に示すように、アンドープAlInAs
バッファ層２が露出するまでウェットエッチングするこ
とにより、素子領域となるメサ部を形成する。
バッファ層２が露出するまでウェットエッチングするこ
とにより、素子領域となるメサ部を形成する。
つぎに第２図（ｃ）に示すように、例えばMOCVD法あ
るいはMBE法などによりアモルファスAlInAs絶縁層ある
いはアモルファスGaAs絶縁層３を堆積する。
るいはMBE法などによりアモルファスAlInAs絶縁層ある
いはアモルファスGaAs絶縁層３を堆積する。
つぎに第２図（ｄ）に示すように、アンドープAlInAs
絶縁層５の上の不要のアモルファスGaAs絶縁層３をマス
ク材９と共にエッチング除去する。
絶縁層５の上の不要のアモルファスGaAs絶縁層３をマス
ク材９と共にエッチング除去する。
つぎにTi−Pt−Auからなるゲート電極６を形成し、Au
Ge−Niからなるソース−ドレイン電極7,8（図示せず）
を形成して素子部が完成する。
Ge−Niからなるソース−ドレイン電極7,8（図示せず）
を形成して素子部が完成する。
従来メサ部の側壁と周囲とに絶縁膜を形成するには、
全面に堆積してからRIE法により選択エッチングする方
法と、高温で選択エピタキシャル成長する方法とが用い
られてきた。
全面に堆積してからRIE法により選択エッチングする方
法と、高温で選択エピタキシャル成長する方法とが用い
られてきた。
本発明により従来の製造方法と比べてはるかに表面損
傷の少ない簡単の工程が実現された。
傷の少ない簡単の工程が実現された。
本発明によりゲート電極金属がメサ部の側壁を覆う部
分でゲートリーク電流が増大したり、ゲート耐圧が劣化
するという問題を解決することができた。
分でゲートリーク電流が増大したり、ゲート耐圧が劣化
するという問題を解決することができた。
リーク電流が小さく十分な耐圧ををもつInPあるいはI
nGaAs系電界効果トランジスタが実現された。
nGaAs系電界効果トランジスタが実現された。
さらに低温プロセスで表面損傷の少ない簡単な製造工
程により電界効果トランジスタを製造することが可能に
なった。
程により電界効果トランジスタを製造することが可能に
なった。
第１図は本発明の電界効果トランジスタの一実施例を示
す斜視図、第２図（ａ）〜（ｄ）は本発明の半導体装置
の製造方法の一実施例を工程順に示す断面図、第３図は
従来技術による電界効果トランジスタを示す斜視図、第
４図（ａ）は本実施例の電界効果トランジスタのソース
−ゲート間電流電圧特性を示すグラフ、第４図（ｂ）は
従来技術による電界効果トランジスタのソース−ゲート
間電流電圧特性を示すグラフ。 １……半絶縁性InP基板、２……アンドープAlInAsバッ
ファ層、３……アモルファスGaAs絶縁層、４……Siドー
プInGaAsチャネル層、５……アンドープAlInAs絶縁層、
６……Ti/Pt/Auゲート電極、７……AuGe/Niソース電
極、８……AuGe/Niドレイン電極、９……マスク材。
す斜視図、第２図（ａ）〜（ｄ）は本発明の半導体装置
の製造方法の一実施例を工程順に示す断面図、第３図は
従来技術による電界効果トランジスタを示す斜視図、第
４図（ａ）は本実施例の電界効果トランジスタのソース
−ゲート間電流電圧特性を示すグラフ、第４図（ｂ）は
従来技術による電界効果トランジスタのソース−ゲート
間電流電圧特性を示すグラフ。 １……半絶縁性InP基板、２……アンドープAlInAsバッ
ファ層、３……アモルファスGaAs絶縁層、４……Siドー
プInGaAsチャネル層、５……アンドープAlInAs絶縁層、
６……Ti/Pt/Auゲート電極、７……AuGe/Niソース電
極、８……AuGe/Niドレイン電極、９……マスク材。
Claims (4)
- 【請求項１】化合物半導体基板上に形成されたメサ型の
素子領域と、前記基板上に素子領域のメサ部の側壁及び
上面を横切るように形成されたゲート電極と、素子領域
のメサ部の上面においてゲート電極を挟んで形成された
ソース電極及びドレイン電極とを有する半導体トランジ
スタにおいて、 前記素子領域はInを含む化合物半導体からなる動作層を
少なくとも有し、 前記素子領域の少なくともメサ部の側壁はアモルファス
のIII−Ｖ族化合物半導体層で覆われており、 前記素子領域のメサ部の側壁を横切るゲート電極は前記
アモルファスのIII−Ｖ族化合物半導体層上に形成され
ていることを特徴とする半導体トランジスタ。 - 【請求項２】前記アモルファスのIII−Ｖ族化合物半導
体層は前記メサ部の側壁に加えてメサ部の周囲の前記化
合物半導体基板表面を覆っており、 前記ゲート電極は前記メサ部の周囲の前記基板上まで延
長され、該延長された部分は前記メサ部周囲を覆う前記
アモルファスのIII−Ｖ族化合物半導体層上に形成され
ていることを特徴とする請求項１に記載の半導体トラン
ジスタ。 - 【請求項３】前記基板がInを含む化合物半導体基板であ
ることを特徴とする請求項１または請求項２に記載の半
導体トランジスタ。 - 【請求項４】Inを含む化合物半導体基板上に形成された
メサ型の素子領域と、前記基板上に素子領域のメサ部の
側壁及び上面を横切るように形成されたゲート電極と、
素子領域のメサ部の上面においてゲート電極を挟んで形
成されたソース電極及びドレイン電極とを有する半導体
トランジスタの製造方法において、 Inを含む化合物半導体基板の一主面上にInを含む化合物
半導体からなる動作層を少なくとも含む積層体を形成す
る工程と、 前記積層体にマスク材を形成した後エッチングを行って
素子領域となるメサ部を形成する工程と、 アモルファスのIII−Ｖ族化合物半導体を堆積してから
前記マスク材を除去することにより前記マスク材上の前
記アモルファスIII−Ｖ族化合物半導体層を除去して前
記メサ部の側壁及びその周囲をアモルファスのIII−Ｖ
族化合物半導体層で覆う工程と、 前記基板上に前記メサ部の側壁の前記アモルファスIII
−Ｖ族化合物半導体層上およびメサ部の上面を横切るゲ
ート電極を形成する工程と、 前記メサ部の上面に前記ソース電極および前記ドレイン
電極を形成する工程とを有することを特徴とする半導体
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172212A JP2894801B2 (ja) | 1990-06-29 | 1990-06-29 | 半導体トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2172212A JP2894801B2 (ja) | 1990-06-29 | 1990-06-29 | 半導体トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461383A JPH0461383A (ja) | 1992-02-27 |
| JP2894801B2 true JP2894801B2 (ja) | 1999-05-24 |
Family
ID=15937675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2172212A Expired - Lifetime JP2894801B2 (ja) | 1990-06-29 | 1990-06-29 | 半導体トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2894801B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4011982A4 (en) | 2019-08-09 | 2022-11-23 | Konica Minolta, Inc. | RESIN COMPOSITION, FILAMENTAL MATERIAL, THREE-DIMENSIONAL; GENERATIVELY MANUFACTURED OBJECT AND METHOD FOR MANUFACTURING A THREE-DIMENSIONAL, GENERATIVELY MANUFACTURED OBJECT |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61131526A (ja) * | 1984-11-30 | 1986-06-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02151042A (ja) * | 1988-12-02 | 1990-06-11 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
1990
- 1990-06-29 JP JP2172212A patent/JP2894801B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0461383A (ja) | 1992-02-27 |
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