JP3587542B2

JP3587542B2 - 電力消費を節減する方法および装置

Info

Publication number: JP3587542B2
Application number: JP17213093A
Authority: JP
Inventors: デビッド・エイ・リーク
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1992-06-19
Filing date: 1993-06-21
Publication date: 2004-11-10
Anticipated expiration: 2019-11-10
Also published as: US5423047A; JPH06187074A

Description

【０００１】
【産業上の利用分野】
この発明は、コンピュータ・システム・アーキテクチュアおよび集積回路デバイスに関するものである。より詳細にいえば、この発明は、コンピュータ・システムにおけるデバイスの電力消費を最小限にすることに関するものである。
【０００２】
【従来の技術】
コンピュータ・システムにおけるデバイスは、アドレス・バスを通して送信されるアドレス信号、および、データ・バスを通して送信されるデータ信号を用いて通信のために結合されることが多い。アドレス・バスおよびデータ・バスを介する通信のために結合されたデバイスに典型的に含まれているものは、アドレス・バスを介してアドレスを受信するための回路、そのアドレスに応答する回路、および、データ・バスを介してデータを送信するための回路である。
【０００３】
例えば、典型的なメモリ・デバイスではアドレス・バスを介してアドレスを受け入れ、これに次いで、データを蓄積する内部メモリ・アレイへアクセスする。このメモリ・デバイスに典型的に含まれているものは、メモリ・アレイをアクセスをするための回路、メモリ・アレイの内容をセンスするための回路、および、データ・バスを介してメモリ・アレイからデータを伝送するための回路である。
【０００４】
不都合なことに、アドレス・バスを介してアドレスを受け入れるための、そのアドレスに応答するための、そして、データ・バスを介してデータを伝送するためのデバイスの回路は、典型的には、使用されないときでも一定の直流電流が流れるものである。例えば典型的なメモリ・デバイスにおいては、メモリ・アレイをアクセスするための、そのメモリ・アレイの内容をセンスするための、そして、データ・バスを介してメモリ・アレイからデータを伝送するための回路は、アドレス・バス上のアドレス変移の間に直流電流が流れるものである。その結果としてそのデバイスは過度の直流電流を消費し、このためにシステムは過度の電力を消費することになる。
【０００５】
ある種のこれまでのデバイスは、電力の消費を節減するスタンバイ・モードを有している。このようなデバイスは、ＣＰＵに対して、そのデバイスが必要とされないときにスタンバイ・モードへの切り替えを要求する。次いで、デバイスが必要になったときには、ＣＰＵによってノーマル・モードに戻るように切り替えられる。しかしながら、このスタンバイ・モードは、通常のシステムの操作におけるアクセスの間のデバイスの電力消費を節減するのには不適当なものである。デバイスのモードを切り替えるために必要とされるオーバヘッドは、そのデバイスに対するスループットを著しく減少させるものである。
【０００６】
【発明の概要および目的】
この発明の一つの目的は、コンピュータ・システムにおけるデバイスの電力消費を節減することにある。
【０００７】
この発明の別の目的は、コンピュータ・システムにおいてアドレス・バスに結合されたデバイスのノーマル動作の間に、その電力消費を節減することにある。
【０００８】
この発明の別の目的は、アドレス・バスを介して検出されたアドレスの遷移に従って、ある一つのデバイス内の回路を選択的に可能化し、また、不可能化することにある。
【０００９】
この発明の別の目的は、アドレス遷移を検出して、メモリ・アレイのアクセス回路、センス・アンプ回路および出力バッファ回路を可能化および不可能化することにより、メモリ・デバイスの電力消費を節減することにある。
【００１０】
この発明の更に別の目的は、検出されたアドレスの遷移に従って不使用の回路を選択的に可能化および不可能化することにより、システムのバッテリ寿命を増大させることにある。
【００１１】
この発明のこれらの目的および他の目的は、電力消費を節減するようにアドレス遷移の検出を用いる方法および装置によって付与されるものである。デバイスのアドレス遷移の検出および電力消費の回路は、アドレス・バスのアドレスの遷移を検出する。アドレス遷移の検出回路によれば、アドレスの遷移を処理するための回路が可能化される。ある一つのメモリ・デバイスのアドレス遷移のための新規なデータを処理する所定の回路を構成するものは、センス・アンプ回路、ドレイン・バイアス回路およびドレイン・バイアス基準回路である。ある一つのメモリ・デバイスは、アドレスの遷移をデコードし、メモリ・アレイにおけるメモリ・セルをアクセスし、センス・アンプ回路によってセンスされた論理ビットをラッチすることによりアドレスを処理する。その後で、アドレス遷移の検出および電力消費の回路により、新規なアドレスの遷移に対する新規なデータを処理するための回路が不可能化される。ある一つのメモリ・デバイスに対して、次のアドレスの遷移が検出されるまで直流の電力消費を節減するように、アドレス遷移の検出および電力消費の回路により、センス・アンプ回路、ドレイン・バイアス回路およびドレイン・バイアス基準回路が不可能化される。
【００１２】
この発明の別の目的、特徴および利点については、添付の図面および以下の詳細な説明から明かにされよう。
【００１３】
この発明の説明は添付された図のものを例としてなされているが、これに限定されるものではない。なお、図における参照記号は同一または類似のものを指示するものである。
【００１４】
【実施例】
図１は、バス１４を介してメモリ・デバイス１２との通信のために結合されたＣＰＵ１０を示すブロック図である。バス１４を構成するものは、アドレス・ライン、データ・ラインおよび制御信号ラインである。バス１４で表されるものは、コンピュータ・システムの要素間での通信のために用いられる多様なバスである。
【００１５】
メモリ・デバイス１２にはバス１４のアドレス部分１６が結合されており、これを介してアドレスを受け入れるようにされている。メモリ・デバイス１２にはバス１４のデータ部分１８が結合されており、これを介してデータを伝送するようにされている。メモリ・デバイス１２にはバス１４のコントロール部分（図示されない）も結合されており、これを介して制御信号を伝送するようにされている。一つの実施例に対しては、このメモリ・デバイス１２はフラッシュ・メモリ・デバイスにされている。
【００１６】
図２は、一つの実施例に対するメモリ・デバイス１２の回路要素を例示するブロック図である。メモリ・アクセス論理回路２２にはバス１４のアドレス部分１６が結合されており、これを介してアドレスを受け入れるようにされている。このメモリ・アクセス論理回路２２によれば、受け入れられたアドレスのデコードがなされ、アクセス信号バス３０を介してメモリ・アレイ・アクセス信号が発生される。
【００１７】
メモリ・アレイ２０には、フラッシュ・メモリ・デバイス１２のためのメモリ・セルが含まれている。メモリ・アレイ２０にはアクセス信号バス３０が結合されており、これを介してメモリ・アレイ・アクセス信号を受け入れるようにされている。そのメモリ・アレイ・アクセス信号によてメモリ・アレイ２０で選択されたメモリ・セルがビット・ラインのセットに結合するようにされる。一つの実施例では、メモリ・アレイ２０には４メガバイトのデータが保持されている。
【００１８】
メモリ・アレイ２０のそれぞれのビット・ラインの出力は、ドレイン・バイアス回路（ＤＢ）、センス・アンプ回路（ＳＡ）、センス・アンプ・ラッチ回路（ＳＡＬ）、および、出力バッファ回路（ＯＢ）を介する伝送のために結合されている。
【００１９】
例えば、メモリ・アレイ２０のビット・ラインの出力４０は、ＤＢ０５０、ＳＡ０５１、ＳＡＬ０５２、およびＯＢ０５４を介する伝送のために結合されている。同様にして、メモリ・アレイ２０のビット・ラインの出力４１は、ＤＢ１、ＳＡ１、ＳＡＬ１、およびＯＢ１を介する伝送のために結合されており、また、メモリ・アレイ２０のビット・ラインの出力４２は、ＤＢｎ、ＳＡｎ、ＳＡＬｎ、およびＯＢｎを介する伝送のために結合されている。一つの実施例では、メモリ・アレイ２０のビット・ラインの出力は１６個の出力から構成されている。
【００２０】
複数のＤＢ、複数のＳＡ、複数のＳＡＬ、および複数のＯＢの機能は実質的に同様なものであり、以下の説明はＤＢ０５０、ＳＡ０５１、ＳＡＬ０５２、およびＯＢ０５４を例としてなされる。
【００２１】
ＤＢ０５０はビット・ライン出力４０に接続されたメモリ・アレイ２０のメモリ・セルのドレイン・バイアス電圧レベルを制御する。このＤＢ０５０はメモリ・セルに対するドレイン・バイアス電圧レベルが高いレベルに達することがなく、また、該メモリ・セルの論理状態が反転するのを確実にすることである。ＤＢ０５０はＤＢ０５０が可能化されたときに直流電流が流れるトランジスタ・バイアス回路を含んでいる。このＤＢ０５０は、信号ライン３３を介してドレイン・バイアス基準信号を受信する。
【００２２】
ドレイン・バイアス基準信号３３は、ドレイン・バイアス基準回路（ＤＢＲ）２６によって発生される。このドレイン・バイアス基準信号３３はＤＢ０５０により使用されて、メモリ・アレイ２０をアクセスするために、ビット・ライン４０に結合されたメモリ・セルのドレイン・バイアス電圧レベルをセットする。ＤＢＲ２６はＤＢＲ２６が可能化されたときに直流電流が流れるトランジスタ・バイアス回路を備えている。
【００２３】
ＤＢ０５０は、ビット・ラインの出力４０に結合されているメモリ・セルによって流される電流をＳＡ０へ流す。このＳＡ０５１は、ビット・ライン４０の電圧を基準電圧と比較して、ビット・ライン４０に結合されているメモリ・セルの論理状態を決定する。ＳＡ０５１はＳＡ０５１が可能化されたときに直流電流を流すトランジスタ・バイアス回路を備えている。
【００２４】
ＳＡＬ０５２は、ＳＡ０５１からのデータをラッチする。ＯＢ０５４はバス１４のデータ部分１８を介する伝送のために、ビット・ラインの出力４０上のデータ・ビットをバッファする。
【００２５】
アドレス遷移の検出および電力節減回路（ＡＴＤ＆ＰＯＷＥＲ）２４は、バス１４のアドレス部分１６を介してアドレスを受け入れるように結合されている。ＡＴＤ＆ＰＯＷＥＲ２４は、バス１４のアドレス部分１６を介してアドレスの遷移を検出し、また、メモリ・デバイス１２による電力消費を節減する回路を可能化し、不可能化する制御信号を発生する。
【００２６】
ＡＴＤ＆ＰＯＷＥＲ２４は信号ライン３１へドレイン・バイアス可能化（ＤＢＥＮ）信号を発生する。この信号ライン３１は、ＤＢＲ２６およびドレイン・バイアス回路（ＤＢ０−ＤＢｎ）にその信号を伝送するために結合されている。ＤＢＥＮ信号３１の高い論理状態により、ＤＢＲ２６およびＤＢ０−ＤＢｎ内のトランジスタ・バイアス回路がオンにスイッチされる。ＤＢＥＮ信号３１の低い論理状態によって、ＤＢＲ２６およびＤＢ０−ＤＢｎ内のトランジスタ・バイアス回路がオフにスイッチされる。
【００２７】
ＡＴＤ＆ＰＯＷＥＲ２４は信号ライン３４へセンス・アンプ可能化（ＳＡＥＮ）信号を発生する。この信号ライン３４はセンス・アンプ回路ＳＡ０−ＳＡｎに対する伝送のために結合されている。ＳＡＥＮ信号３４の高い論理状態により、センス・アンプ回路ＳＡ０−ＳＡｎ内のトランジスタ回路がオンにスイッチされる。そして、ＳＡＥＮ信号３４の高い論理状態によって、センス・アンプ回路ＳＡ０−ＳＡｎ内のトランジスタ回路をオフに切り替える。
【００２８】
ＡＴＤ＆ＰＯＷＥＲ２４は、信号ライン３５へセンス・アンプ・ラッチ可能化（ＳＡＬＥＮ）信号を発生する。この信号ライン３５は、センス・アンプ・ラッチ回路ＳＡＬ０−ＳＡＬｎに対する伝送のために結合されている。このＳＡＬＥＮ信号３５は、センス・アンプ・ラッチ回路ＳＡＬ０−ＳＡＬｎにセンス・アンプ回路ＳＡ０−ＳＡｎの出力をラッチさせる。
【００２９】
図３には、ＡＴＤ＆ＰＯＷＥＲ２４の一つの実施例が示されている。このＡＴＤ＆ＰＯＷＥＲ２４は、アドレス遷移の検出回路（ＡＴＤ）６４および論理ゲート７０−７３によって構成されている。このＡＴＤ６４は、ＳＡＬＥＮ信号３５、ＡＴＤ＿ＭＰ信号６１およびＡＴＤ＿ＰＷＲ信号６０を発生する。
【００３０】
ＡＴＤ６４は、バス１４のアドレス部分１６の各アドレス信号に対するアドレスの遷移を検出し、遷移を検出したときはいつでも一つのパルスを発生する。ＡＴＤ＿ＭＰ信号６１は、アドレス信号に対して発生されたＡＴＤパルスの加算である。ＡＴＤ＿ＰＷＲ信号６０は、センス・アンプの電力節減のために用いられる。
【００３１】
ＳＡＥＮ信号３４はＮＯＲゲート７０によって発生される。このＮＯＲゲート７０に対する入力は、インバータ７１を通して反転されたＳＡＬＥＮ信号３５およびＡＴＤ＿ＰＷＲ信号６０である。ＳＡＬＥＮ信号３５およびＡＴＤ＿ＭＰ信号６１は、ＮＯＲゲート７２に対する入力である。ＮＯＲゲート７２の出力は、インバータ７３により反転されて、ＤＢＥＮ信号３１を発生する。
【００３２】
図４に例示されているタイミング図は、デバイス１２の回路要素の電力節減のためのものである。ＡＴＤ＆ＰＯＷＥＲ２４は、バス１４のアドレス部分１６のアドレス遷移を検出して、回路要素を選択的に可能化し、不可能化する信号を発生し、メモリ・アレイ２０からのデータをラッチする。受信されたアドレス信号（ＡＤＤＲ）および伝送されたデータ（ＤＡＴＡ）が、ＡＴＤ＿ＭＰ信号６１、ＳＡＬＥＮ信号３５、ＡＴＤ＿ＰＷＲ信号６０、ＤＢＥＮ信号３１およびＳＡＥＮ信号３４とともに示されている。
【００３３】
時点１においては、バス１４のアドレス部分１６を介して受け入れられたＡＤＤＲ信号のアドレスの遷移が、ＡＴＤ６４によって検出される。これに応じて、時点２においては、ＡＴＤ６４がＡＴＤ＿ＭＰ信号６１の低から高への遷移を発生する。このＡＴＤ＿ＭＰ信号６１の低から高への遷移のために、時点３においては、ＳＡＬＥＮ信号３５、ＡＴＤ＿ＰＷＲ信号６０およびＤＢＥＮ信号３１の低から高への遷移がなされる。
【００３４】
ＤＢＥＮ信号３１の高い論理状態により、ＤＢＲ２６およびドレイン・バイアス回路ＤＢ０−ＤＢｎが可能化する。このＤＢＥＮ信号３１の高い論理状態により、ドレイン・バイアス基準信号３３を発生するＤＢＲ２６内のトランジスタ・バイアス回路をオンにスイッチする。また、ＤＢＥＮ信号３１の高い論理状態により、ドレイン・バイアス回路ＤＢ０−ＤＢｎ内のトランジスタ・バイアス回路もオンにスイッチされて、アクセスされているメモリ・アレイ２０のメモリ・セルに対するドレイン・バイアス電圧レベルがセットされる。
【００３５】
時点４においては、ＡＴＤ＿ＰＷＲ信号６０の高から低への遷移がＡＴＤ６４によって発生されて、センス・アンプ回路ＳＡ０−ＳＡｎが可能化する。このＡＴＤ＿ＰＷＲ信号６０の高から低への遷移のために、時点５において、ＳＡＥＮ信号３４が低から高に遷移する。このＳＡＥＮ信号３４の高い論理状態のために、センス・アンプ回路ＳＡ０−ＳＡｎが可能化する。
【００３６】
その後の時点６においては、出力バッファ回路ＯＢ０−ＯＢｎがバス１４のデータ部分１８を介してアクセスされたメモリ・セルからのデータ（ＤＡＴＡ）を伝送する。時点７においては、ＡＴＤ＆ＰＯＷＥＲ２４がＳＡＬＥＮ信号３５の高から低への遷移を発生させ、センス・アンプ・ラッチ回路ＳＡＬ０−ＳＡＬｎにセンス・アンプ回路ＳＡ０−ＳＡｎの出力をラッチさせる。
【００３７】
時点８においては、ドレイン・バイアス回路が、ＡＴＤ＆ＰＯＷＥＲ２４によって不可能化される。さらにＤＢＲ２６およびドレイン・バイアス回路ＤＢ０−ＤＢｎを不可能化するＤＢＥＮ信号３１の高から低への遷移が、ＡＴＤ＆ＰＯＷＥＲ２４によって発生される。ＤＢＥＮ信号３１の低い論理状態により、ＤＢＲ２６内のトランジスタ・バイアス回路およびドレイン・バイアス回路ＤＢ０−ＤＢｎがオフにスイッチされて直流電流の流れを減少し、これによって電力の消費を節減する。
【００３８】
また、この時点８においては、センス・アンプ回路もＡＴＤ＆ＰＯＷＥＲ２４によって不可能化される。ＡＴＤ＆ＰＯＷＥＲ２４はセンス・アンプ回路ＳＡ０−ＳＡｎを不可能にするＳＡＥＮ信号３４の高から低への遷移を発生する。ＳＡＥＮ信号３４の低い論理状態は、センス・アンプ回路ＳＡ０−ＳＡｎ内のトランジスタ・バイアス回路をオフに切り替えて直流電流の流れを減少し、これによって電力の消費を節減する。
【００３９】
その後で、センス・アンプ・ラッチ回路ＳＡＬ０−ＳＡＬｎは、出力バッファ回路ＯＢ０−ＯＢｎによる出力に対するデータの保持する。ドレイン・バイアス回路ＤＢＲ２６とＤＢ０−ＤＢｎ、および、センス・アンプ回路ＳＡ０−ＳＡｎは不可能化の状態に留まり、ＡＴＤ＆ＰＯＷＥＲ２４によって次のアドレスの遷移が検出されるまで、電力の消費を節減する。
【００４０】
これまでの詳細な説明においては、この発明はその特定の例解的な実施例に関して説明された。しかしながら、ここで明かであろうことは、添記された特許請求の範囲において開示されているように、この発明のより広範な精神および範囲から逸脱することなく、種々の修正および変更を施すことは可能である。従って、この発明に関する明細書の記載および添付図面の記載は、限定的な意味ではなく、例示的なものとして考慮されるべきである。
【図面の簡単な説明】
【図１】バスを介してメモリ・デバイスとの通信のために結合されたＣＰＵを示すブロック図である。
【図２】メモリ・デバイスの回路要素を例示するブロック図であって、メモリ・アレイ、ドレイン・バイアス回路およびドレイン・バイアス基準回路、センス・アンプ回路、出力バッファ回路、アドレス・デコード回路、および、アドレス遷移の検出および電力節減回路、を含むようにされている。
【図３】ある一つの実施例のためのアドレス遷移の検出および電力節減回路を例示するものであり、アドレス遷移の検出回路および論理ゲートから構成されている。
【図４】メモリ・デバイスによる電力節減のための、ある一つの実施例に対するアドレス遷移の検出および電力節減回路によって発生される信号のためのタイミング例示図である。
【符号の説明】
１０−−ＣＰＵ、１２−−メモリ・デバイス、１４−−バス、１６−−アドレス部分、１８−−データ部分。

Claims

メモリ・デバイスの電力消費を節減する装置であって、
前記デバイスに結合されたバスのアドレス遷移を検出する手段を備え、
アドレスをデコードしてメモリ・アクセス信号を生成するデコード手段を備え、そのメモリ・アクセス信号によって、前記デバイス中の当該アドレスに対応するメモリ・セルが選択されてメモリ・デバイスの対応するビット・ラインに接続され、
前記デバイス内のドレイン・バイアス基準回路をアドレス遷移の検出に応じて可能化する手段にして、その可能化によってドレイン・バイアス基準電圧が発生されるようにする、ドレイン・バイアス基準回路の可能化手段を備え、
前記デバイスの複数のビット・ラインにそれぞれ結合された複数のドレイン・バイアス回路の可能化を行う手段にして、その可能化によって各ドレイン・バイアス回路がドレイン・バイアス基準電圧を検知し、前記の選択されたメモリ・セルに接続されたビット・ラインにおけるドレイン・バイアス電圧レベルをセットするようにする、ドレイン・バイアス回路の可能化手段を備え、当該ドレイン・バイアス電圧レベルは、前記ドレイン・バイアス基準回路から受けたドレイン・バイアス基準電圧に基づいて決定されるものであり、
前記複数のドレイン・バイアス回路にそれぞれ結合された複数のセンス・アンプ回路を可能化する手段にして、その可能化によって、各センス・アンプ回路がビット・ラインにおけるメモリ・セルの論理状態を、メモリ・セルによって流されるバイアス電流の量に基づいて検知するようにする、センス・アンプ回路の可能化手段を備え、前記メモリ・セルによって流されるバイアス電流は、対応する前記ドレイン・バイアス回路から流れ、
前記ドレイン・バイアス基準回路，前記ドレイン・バイアス回路，前記センス・アップ回路の可能化中に、メモリ・セルにアクセスしてメモリセルの論理状態をラッチする手段を備え、
メモリ・セルへのアクセスによるメモリ・セルの論理状態のラッチの後に、前記ドレイン・バイアス基準回路，前記ドレイン・バイアス回路，前記センス・アンプ回路を、不可能化する手段を備える、
ことを特徴とする装置。
バスのアドレス遷移を検出して、ドレイン・バイアス可能化信号およびセンス・アンプ可能化信号を発生し、それから、センス・アンプ・ラッチ可能化信号を発生する制御回路を備え、
アドレスをデコードしてメモリ・アクセス信号を生成するメモリ・アクセス論理回路を備え、そのメモリ・アクセス信号によって、前記デバイス中の当該アドレスに対応するメモリ・セルが選択されてメモリ・デバイスの対応するビット・ラインに接続され、
前記制御回路に結合され、前記ドレイン・バイアス可能化信号に応じてドレイン・バイアス基準電圧を発生するドレイン・バイアス基準回路を備え、
メモリ・デバイスの複数のビット・ラインそれぞれに結合された複数のドレイン・バイアス回路であって、前記制御回路および前記ドレイン・バイアス基準回路に結合されていて、前記ドレイン・バイアス基準電圧を検知し、前記ドレイン・バイアス可能化信号に応じてメモリ・セルに結合されたビット・ラインのドレイン・バイアス電圧レベルを前記ドレイン・バイアス基準電圧に基づいてセットする、複数のドレイン・バイアス回路を備え、
前記複数のドレイン・バイアス回路にそれぞれ結合された複数のセンス・アンプ回路であって、前記制御回路に結合され、前記センス・アンプ可能化信号に応じてビット・ラインにおけるメモリ・セルの論理状態を、メモリ・セルによって流されるバイアス電流の量に基づいて検知する、複数のセンス・アンプ回路を備え、前記メモリ・セルによって流されるバイアス電流は、対応するドレイン・バイアス回路から流れて対応するセンス・アンプ回路によってセンスされ、
前記複数のセンス・アンプ回路にそれぞれ結合された複数のセンス・アンプ・ラッチ回路を備え、前記センス・アンプ・ラッチ可能化信号に応じてセンス・アンプ回路から受けたメモリ・セルの論理状態が対応するセンス・アンプ・ラッチ回路によってラッチされ、
センス・アンプ・ラッチ回路がメモリ・セルの論理状態のラッチをした後で、前記制御回路は、前記ドレイン・バイアス可能化信号および前記センス・アンプ可能化信号を停止させて、前記ドレイン・バイアス基準回路と前記ドレイン・バイアス回路および前記センス・アンプ回路の不可能化をさせるようにされ、
前記メモリ・アクセス信号によって選択されビット・ラインに結合されたメモリ・セルについてドレイン・バイアス回路，センス・アンプ回路，センス・アンプ・ラッチ回路によって電流が流される、
ことを特徴とするメモリ装置。