JPS60182595A - ランダムアクセスメモリ - Google Patents
ランダムアクセスメモリInfo
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- JPS60182595A JPS60182595A JP59039508A JP3950884A JPS60182595A JP S60182595 A JPS60182595 A JP S60182595A JP 59039508 A JP59039508 A JP 59039508A JP 3950884 A JP3950884 A JP 3950884A JP S60182595 A JPS60182595 A JP S60182595A
- Authority
- JP
- Japan
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- signal
- time
- write
- input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ランダムアクセスメモリに関するもので、
特にプリチャージ回路を有するメモ１ノの特性の向上に
係る。
特にプリチャージ回路を有するメモ１ノの特性の向上に
係る。
近年、半導体メモリ装置は、高集積化が進むとともに、
高速化および低消費電力化が要求されている。この様な
要求に答えるために、スタティック型のランダムアクセ
スメモリにおいては、アドレストランジションディテク
タを用い、その出力・やルスによシ内部回路をダイナミ
ック的に動作させ、高速化と低消費電力化を図る方法が
採用されている。
高速化および低消費電力化が要求されている。この様な
要求に答えるために、スタティック型のランダムアクセ
スメモリにおいては、アドレストランジションディテク
タを用い、その出力・やルスによシ内部回路をダイナミ
ック的に動作させ、高速化と低消費電力化を図る方法が
採用されている。
ｇ １ ［Ｓｉｌｊ：、上記アドレストランジションデ
ィテクタの出力パルスを用い、ビット線のノリチャージ
を行なうことにより高速化を図ったランダムアクセスメ
モリを示している。図において、１１１ｒｉアドレスト
ランジシヨンデイテクタを有するアドレス入力回路で、
このアドレス入力回路ｌ１のアドレス入力端子１１ａに
はアドレス信号Ａが供給され、その出力はプリチャージ
制御回路１２、行デコーダ１３および列デコーダ１４に
供給される。上記プリチャージ制御回路ｌ２の出力（プ
リチャージ制御信号ＰＳ）は、ビット線ＢＬｌ，ｆロ〜
ＢＬｎ旨汀５ の一端がそれぞれ接続されるプリチャー
ジ回路ｌ５に供給される。上記ビット線Ｂ Ｌｌ ＊
Ｂ Ｌｌ 〜Ｂ Ｌ ｎ ｔ Ｂ Ｌｎと交差して、上
記行デコーダ１３の出力が供給されるワード線ＷＬ１〜
Ｗ Ｌ ｍが配置され、ビット線ＢＬ１．Ｂ口〜Ｂ ’
Ｌ ｎ ＊ Ｂ Ｌ ｎとワード線ＷＬ１〜ＷＬｍ と
の各交差位置には、メモリセルＭ１．〜Ｍｍｎがそれぞ
れ配設される。上記ビット線ＢＬ１゜ＢＬＩ〜ＢＬｎ−
ＢＬｎの他端にば、書き込み回路Ｊ６が接続され、この
書き込み回路１６は書き込み制御回路１７から出力され
る書き込み制御信号ＷＳによって制御される。上記書き
込み制御回路１７の端子１７ａＫは、書き込み入力信号
型が供給される。そして、データ入出力端子１８に供給
される書き込みデータＤｉｎが入出力回路１９．前記列
デコーダ１４．センスアンプ２０および書き込み回路１
６ｆ介してメモリセルＭ目〜Ｍｍｎに書き込まれる。ま
た、メモリセルＭ！１〜Ｍｍｎから読み出されたデータ
は、上記書き込み回路１６．センスアンプ２０．列デコ
ーダ１４および入出力回路１９をそれぞれ介してデータ
入出力端子１８から出力信号り。ｎｔとして読み出でれ
る。
ィテクタの出力パルスを用い、ビット線のノリチャージ
を行なうことにより高速化を図ったランダムアクセスメ
モリを示している。図において、１１１ｒｉアドレスト
ランジシヨンデイテクタを有するアドレス入力回路で、
このアドレス入力回路ｌ１のアドレス入力端子１１ａに
はアドレス信号Ａが供給され、その出力はプリチャージ
制御回路１２、行デコーダ１３および列デコーダ１４に
供給される。上記プリチャージ制御回路ｌ２の出力（プ
リチャージ制御信号ＰＳ）は、ビット線ＢＬｌ，ｆロ〜
ＢＬｎ旨汀５ の一端がそれぞれ接続されるプリチャー
ジ回路ｌ５に供給される。上記ビット線Ｂ Ｌｌ ＊
Ｂ Ｌｌ 〜Ｂ Ｌ ｎ ｔ Ｂ Ｌｎと交差して、上
記行デコーダ１３の出力が供給されるワード線ＷＬ１〜
Ｗ Ｌ ｍが配置され、ビット線ＢＬ１．Ｂ口〜Ｂ ’
Ｌ ｎ ＊ Ｂ Ｌ ｎとワード線ＷＬ１〜ＷＬｍ と
の各交差位置には、メモリセルＭ１．〜Ｍｍｎがそれぞ
れ配設される。上記ビット線ＢＬ１゜ＢＬＩ〜ＢＬｎ−
ＢＬｎの他端にば、書き込み回路Ｊ６が接続され、この
書き込み回路１６は書き込み制御回路１７から出力され
る書き込み制御信号ＷＳによって制御される。上記書き
込み制御回路１７の端子１７ａＫは、書き込み入力信号
型が供給される。そして、データ入出力端子１８に供給
される書き込みデータＤｉｎが入出力回路１９．前記列
デコーダ１４．センスアンプ２０および書き込み回路１
６ｆ介してメモリセルＭ目〜Ｍｍｎに書き込まれる。ま
た、メモリセルＭ！１〜Ｍｍｎから読み出されたデータ
は、上記書き込み回路１６．センスアンプ２０．列デコ
ーダ１４および入出力回路１９をそれぞれ介してデータ
入出力端子１８から出力信号り。ｎｔとして読み出でれ
る。
次に、上記のような構成において動作を駁明する。読み
出し動作の場合には、アドレス入力端子１１ａからアド
レス入力回路１１ヘアドレヌ信号Ａが入力されると、こ
のアドレス入力回路１ノの出力が行および列デコーダ１
３．１４へ供給されるとともに、アドレスが変化したこ
とを示す信号がプリチャージ制御回路１２へ供給される
。これによって、プリチャージ制御回路１２からプリチ
ャージ回路１５ヘプリチヤージ制御信号ｐｓが供給され
、ビット線ＢＬ、、ＢＬ、〜ＢＬｎ。
出し動作の場合には、アドレス入力端子１１ａからアド
レス入力回路１１ヘアドレヌ信号Ａが入力されると、こ
のアドレス入力回路１ノの出力が行および列デコーダ１
３．１４へ供給されるとともに、アドレスが変化したこ
とを示す信号がプリチャージ制御回路１２へ供給される
。これによって、プリチャージ制御回路１２からプリチ
ャージ回路１５ヘプリチヤージ制御信号ｐｓが供給され
、ビット線ＢＬ、、ＢＬ、〜ＢＬｎ。
「已がプリチャージされる。次に行デコーダ１３に入力
されたアドレス信号Ａがデコードされ、ワード線ＷＬ１
〜ＷＬｍのうちの１本が選択される。今、ワード線ＷＬ
、が選択されたとすると、メモリセルＭ目〜ＭＩｎの内
容がビット線ＢＬｌ、ＢＬＩ〜Ｂ Ｌｎ ｒ Ｂ Ｌｎ
に出力される。上記ビット線ＢＬｌ、Ｂ口〜Ｂ Ｌｎ
＊ Ｂ温に読み出された信号をセンスアンプ２０によっ
て増幅し、列デコーダ１４によって選択された列のデー
タのみを入出力回路１９を介してデータ入出力端子１８
から読み出す。
されたアドレス信号Ａがデコードされ、ワード線ＷＬ１
〜ＷＬｍのうちの１本が選択される。今、ワード線ＷＬ
、が選択されたとすると、メモリセルＭ目〜ＭＩｎの内
容がビット線ＢＬｌ、ＢＬＩ〜Ｂ Ｌｎ ｒ Ｂ Ｌｎ
に出力される。上記ビット線ＢＬｌ、Ｂ口〜Ｂ Ｌｎ
＊ Ｂ温に読み出された信号をセンスアンプ２０によっ
て増幅し、列デコーダ１４によって選択された列のデー
タのみを入出力回路１９を介してデータ入出力端子１８
から読み出す。
一方、データの書き込みを行なう場合には、第２図のタ
イミングチャートに示すように、時刻ｔｏにおいてアド
レス信号Ａが変化すると、アドレス入力回路１ノの出力
が行デコーダ１３および列デコーダ１４へ供給されると
ともに、アドレス信号Ａの変化を示す信号がプリチャー
ジ制御回路１２へ供給される。そして、このプリチャー
ジ制御回路１２の出力がグリチャージ制御信号ＰＳとし
てプリチャージ回路１５へ供給（時刻１．）される。次
に、時刻ｔ２において、行デコーダ１３でデコードされ
た信号によりて、アドレス入力前に選択されていたワー
ド線信号ｉが非選択状態にされ、更にアドレス入力に応
じたワード線信号ｊが選択される。書き込み入力信号Ｗ
Ｉは、アドレス信号人の入力の後あるいは同時に与えら
れるもので、第２図においては同時に与えられた場合に
ついて示している。誉き込み入力信号ＷＩが与えられる
と（時刻ｔｏ）、書き込み制御回路１７から時刻ｔ３に
おいて書き込み制御信号ＷＳが出力される。この時、メ
モリセルへのデータの誤書き込みを防ぐため、アドレス
信号Ａの入力前に選択されていたワード線選択信号ｌが
非選択になった後に書き込み制御信号ＷＳが能動状態（
）−イレペル）となるように書き込み制御回路１７によ
って制御する。すなわち、時刻ｔｚ 、 ｔ３間の時間
Ｔ夏が「０＜Ｔ＋Ｊとなるようにしている。また、次の
アドレス信号Ａの変化（時刻ｔｓ）と同時に書き込み入
力信号Ｗｌを非能動状態（ローレベル）にした場合にも
データの誤書き込みを防ぐために、書き込み制御信号部
が非能動状態となってから（時刻ｔ６）ワード線信号量
が選択状態となる（時刻ｔ７）までの時間Ｔｔ、１ｃ
、 ｒ Ｑ ＜Ｔｚ Ｊ ’ｃ満足するように上記書き
込み制御回路１７によって制御している。
イミングチャートに示すように、時刻ｔｏにおいてアド
レス信号Ａが変化すると、アドレス入力回路１ノの出力
が行デコーダ１３および列デコーダ１４へ供給されると
ともに、アドレス信号Ａの変化を示す信号がプリチャー
ジ制御回路１２へ供給される。そして、このプリチャー
ジ制御回路１２の出力がグリチャージ制御信号ＰＳとし
てプリチャージ回路１５へ供給（時刻１．）される。次
に、時刻ｔ２において、行デコーダ１３でデコードされ
た信号によりて、アドレス入力前に選択されていたワー
ド線信号ｉが非選択状態にされ、更にアドレス入力に応
じたワード線信号ｊが選択される。書き込み入力信号Ｗ
Ｉは、アドレス信号人の入力の後あるいは同時に与えら
れるもので、第２図においては同時に与えられた場合に
ついて示している。誉き込み入力信号ＷＩが与えられる
と（時刻ｔｏ）、書き込み制御回路１７から時刻ｔ３に
おいて書き込み制御信号ＷＳが出力される。この時、メ
モリセルへのデータの誤書き込みを防ぐため、アドレス
信号Ａの入力前に選択されていたワード線選択信号ｌが
非選択になった後に書き込み制御信号ＷＳが能動状態（
）−イレペル）となるように書き込み制御回路１７によ
って制御する。すなわち、時刻ｔｚ 、 ｔ３間の時間
Ｔ夏が「０＜Ｔ＋Ｊとなるようにしている。また、次の
アドレス信号Ａの変化（時刻ｔｓ）と同時に書き込み入
力信号Ｗｌを非能動状態（ローレベル）にした場合にも
データの誤書き込みを防ぐために、書き込み制御信号部
が非能動状態となってから（時刻ｔ６）ワード線信号量
が選択状態となる（時刻ｔ７）までの時間Ｔｔ、１ｃ
、 ｒ Ｑ ＜Ｔｚ Ｊ ’ｃ満足するように上記書き
込み制御回路１７によって制御している。
しかし、前記第１図に示したようなプリチャージ回路を
備えたランダムアクセスメモリにおいては、アドレス信
号Ａの入力の直後あるいは同時に書き込み入力信号Ａが
与えられた場合・ワード線信号と書き込み制御信号ＷＳ
との間ではメモリセルへのデータの誤書き込みの起こら
ない条件（０＜ＴＩ 、 ０＜Ｔ２）を満足しているに
もかかわらず、アドレス変化の後に起こるフ０リチャー
ジ動作時間’ｒｐと書き込み時間Ｔｗとが重なることが
ある（第２図の時刻ｔ３．ｔ４間）。このような場合に
は、列デコーダ１４で選択された列において、電源→プ
リチャージ回路→ビット線→書き込み回路→接地点とい
う電流路が形成され、大きな直流電流が流れる。以下、
この直流電流について詳述する。今、選択された一本の
ビット線（ＢＬＩ、Ｂ口）に着目し、前記第１図の回路
構成を具体的に示すと第３図のようになる。
備えたランダムアクセスメモリにおいては、アドレス信
号Ａの入力の直後あるいは同時に書き込み入力信号Ａが
与えられた場合・ワード線信号と書き込み制御信号ＷＳ
との間ではメモリセルへのデータの誤書き込みの起こら
ない条件（０＜ＴＩ 、 ０＜Ｔ２）を満足しているに
もかかわらず、アドレス変化の後に起こるフ０リチャー
ジ動作時間’ｒｐと書き込み時間Ｔｗとが重なることが
ある（第２図の時刻ｔ３．ｔ４間）。このような場合に
は、列デコーダ１４で選択された列において、電源→プ
リチャージ回路→ビット線→書き込み回路→接地点とい
う電流路が形成され、大きな直流電流が流れる。以下、
この直流電流について詳述する。今、選択された一本の
ビット線（ＢＬＩ、Ｂ口）に着目し、前記第１図の回路
構成を具体的に示すと第３図のようになる。
ビット線ＢＬ１ ｔ Ｂ ＬＨの一端と電源電圧ｖＤＤ
が印加される端子２１１＊２１２ との間には、プリチ
ャージ制御信号ＰＳで導通制御されるＭＯＳ’）ランジ
スタＱｌ ＊Ｑｚがそれぞれ挿接される。これらｍｓト
ランジスタＱｔｙＱｚは、プリチャージ回路１５を構成
するもので、各ビット線毎に設けられている。上記ビッ
ト線ＢＬ１．ＢＬ、と交差するようにワード線Ｗ Ｌｌ
、 ＷＬ２ ＊・・・が配設され、これらワード線Ｗ
Ｌ１ ｒ ＷＬ２ ｇ・・・とビット線ＢＬＩ ｓ Ｂ
ＬＩとの各交差位置にけメモ１テセルＭ１１ ＃ Ｍ２
１ ＠・・・が配設される。また、上記ビット線Ｂ Ｌ
ｌ ＃ Ｂ Ｌｌ間にはセンスアン７′２ｏが接続され
、ビット線ＢＬ１ ｙ Ｂ Ｌｌの他端にはそれぞれＭ
ＯＳ Ｉ−ランジスタＱ ３ ＊ Ｑ ４の一端が接続
される。上記ＭＯＳトランジスタＱ３１Ｑ４の他端は共
通接続され、この共通接続点には列デコーダ１４として
のナンドダートの出力で導通制御されるＭＯＳ ）ラン
ソスタＱ５を介して接地点が接続される。上記ＭＯ８）
ランジスタＱ４は、入力信号Ｄ１ｎおよび書き込み制御
信号ＷＳが供給されるナントゲート２２の出力をインバ
ータ２３で反転した信号によって導通制御され、上記Ｍ
ＯＳトランジスタＱ３は、上記ナンドダート２２の出力
および書き込み制御信号部が供給されるナントゲート２
４の出力をインバータ２５で反転した信号によって導通
制御される。
が印加される端子２１１＊２１２ との間には、プリチ
ャージ制御信号ＰＳで導通制御されるＭＯＳ’）ランジ
スタＱｌ ＊Ｑｚがそれぞれ挿接される。これらｍｓト
ランジスタＱｔｙＱｚは、プリチャージ回路１５を構成
するもので、各ビット線毎に設けられている。上記ビッ
ト線ＢＬ１．ＢＬ、と交差するようにワード線Ｗ Ｌｌ
、 ＷＬ２ ＊・・・が配設され、これらワード線Ｗ
Ｌ１ ｒ ＷＬ２ ｇ・・・とビット線ＢＬＩ ｓ Ｂ
ＬＩとの各交差位置にけメモ１テセルＭ１１ ＃ Ｍ２
１ ＠・・・が配設される。また、上記ビット線Ｂ Ｌ
ｌ ＃ Ｂ Ｌｌ間にはセンスアン７′２ｏが接続され
、ビット線ＢＬ１ ｙ Ｂ Ｌｌの他端にはそれぞれＭ
ＯＳ Ｉ−ランジスタＱ ３ ＊ Ｑ ４の一端が接続
される。上記ＭＯＳトランジスタＱ３１Ｑ４の他端は共
通接続され、この共通接続点には列デコーダ１４として
のナンドダートの出力で導通制御されるＭＯＳ ）ラン
ソスタＱ５を介して接地点が接続される。上記ＭＯ８）
ランジスタＱ４は、入力信号Ｄ１ｎおよび書き込み制御
信号ＷＳが供給されるナントゲート２２の出力をインバ
ータ２３で反転した信号によって導通制御され、上記Ｍ
ＯＳトランジスタＱ３は、上記ナンドダート２２の出力
および書き込み制御信号部が供給されるナントゲート２
４の出力をインバータ２５で反転した信号によって導通
制御される。
上記のような構成において、前記第２図のタイミングチ
ャートにおける時刻ｔ３ ｅ ｔ４間では、ｆ ＩＪチ
ャーノ制御信号ＰＳはハイ（、”）（” ）レベルであ
るのでＭＯ３Ｉ−ランジスタＱｔ ＩＱｚはオン状態で
ある。また、書１込み制御信号ＷＳは“Ｈ＃レベルであ
るので、データＤ１ｎのレベルに関係なくインバータ２
２．２４のどちらか一方の出力は”Ｈ″レベルなシＭＯ
８）ランジスタＱ３−Ｑ４の一方はオン状態となる。こ
の時、ビット線ＢＬ１ｍＢＬ１が選択されているので、
ＭＯＳトランジスタＱ５はオン状態である。従って、端
子２１１．２１２からＭＯＳ ）ランジスタＱｌｌＱ２
、ビット線ＢＬ１．Ｂ口、ＭＯＳ１−ランジスタＱ３＊
Ｑ４の一方およびＭＯＳ ）ランジスタＱ５を介して直
流電流が流れる。この直流電流によってプリチャージ用
の電源線の電圧の低下やノイズが発生しこの結果、ビッ
ト線のブリチャーシネ足が生ずる。このような状態で次
の動作に移ると、選択された列ではデータ入出力端子１
８に与えられた信号がメモリセルに書かれるので特に問
題はないが、非選択列ではそのブリチャーシネ足やノイ
ズによるビット線の電位の低下がメモリセルや他の回路
に悪影響を与える。
ャートにおける時刻ｔ３ ｅ ｔ４間では、ｆ ＩＪチ
ャーノ制御信号ＰＳはハイ（、”）（” ）レベルであ
るのでＭＯ３Ｉ−ランジスタＱｔ ＩＱｚはオン状態で
ある。また、書１込み制御信号ＷＳは“Ｈ＃レベルであ
るので、データＤ１ｎのレベルに関係なくインバータ２
２．２４のどちらか一方の出力は”Ｈ″レベルなシＭＯ
８）ランジスタＱ３−Ｑ４の一方はオン状態となる。こ
の時、ビット線ＢＬ１ｍＢＬ１が選択されているので、
ＭＯＳトランジスタＱ５はオン状態である。従って、端
子２１１．２１２からＭＯＳ ）ランジスタＱｌｌＱ２
、ビット線ＢＬ１．Ｂ口、ＭＯＳ１−ランジスタＱ３＊
Ｑ４の一方およびＭＯＳ ）ランジスタＱ５を介して直
流電流が流れる。この直流電流によってプリチャージ用
の電源線の電圧の低下やノイズが発生しこの結果、ビッ
ト線のブリチャーシネ足が生ずる。このような状態で次
の動作に移ると、選択された列ではデータ入出力端子１
８に与えられた信号がメモリセルに書かれるので特に問
題はないが、非選択列ではそのブリチャーシネ足やノイ
ズによるビット線の電位の低下がメモリセルや他の回路
に悪影響を与える。
特に、センスアンプにビット線電位ランチ型のものを用
いた場合には、誤ったデータをラッチしてしまい、この
データでメモリセルの記憶情報を書き換えてしまうので
誤書き込みを起こす。
いた場合には、誤ったデータをラッチしてしまい、この
データでメモリセルの記憶情報を書き換えてしまうので
誤書き込みを起こす。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、アドレス信号入力の変化と同
時あるいは直後に書き込み入力信号が入力されてもメモ
リ内部回路の誤動作を防止できるランダムアクセスメモ
リを提供することである。
その目的とするところは、アドレス信号入力の変化と同
時あるいは直後に書き込み入力信号が入力されてもメモ
リ内部回路の誤動作を防止できるランダムアクセスメモ
リを提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、書き込み回路を制御する書き込み制御信号を、
アドレス信号の変化に対応して行なわれるプリチャージ
動作が完了するまで遅らせて供給することによシ、プリ
チャーゾ動作と書き込み動作との時間的な重なりを防ぎ
、シリチャージが完了した後に書き込み動作に移るよう
にしている。
ために、書き込み回路を制御する書き込み制御信号を、
アドレス信号の変化に対応して行なわれるプリチャージ
動作が完了するまで遅らせて供給することによシ、プリ
チャーゾ動作と書き込み動作との時間的な重なりを防ぎ
、シリチャージが完了した後に書き込み動作に移るよう
にしている。
以下、この発明の一実施例について図面を参照して説明
する。第４図は、前記第１図における曹き込み制御回路
１７の具体的な構成例を示している。すなわち−、ナン
ドダート２６の一方の入力端には、１き込み入力信号Ｗ
Ｉが供給され、他方の入力端には上記書き込み入力信号
ＷＩが遅延回路２７を介して供給される。上記ナンドダ
ート２６の出力に、インノ々−夕２８によって反転され
、このインバータ２８の出力が書き込み制御信号■とし
て前記第１図における書き込み回路１６へ供給されるよ
うになっている。
する。第４図は、前記第１図における曹き込み制御回路
１７の具体的な構成例を示している。すなわち−、ナン
ドダート２６の一方の入力端には、１き込み入力信号Ｗ
Ｉが供給され、他方の入力端には上記書き込み入力信号
ＷＩが遅延回路２７を介して供給される。上記ナンドダ
ート２６の出力に、インノ々−夕２８によって反転され
、このインバータ２８の出力が書き込み制御信号■とし
て前記第１図における書き込み回路１６へ供給されるよ
うになっている。
上記のような構成において、第５図のタイミングチャー
トを参照しつつ動作を説明する。なお、基本的な動作は
前記第１図の場合と同様であるので、その詳細な説明は
省略する。すなわち、アドレス信号Ａの変化（時刻ｔｏ
）と同時に書き込み入力信号ＷＩが与えられたとすると
、この書き込み入力信号ＷＩが遅延回路２７によって遅
延される。この遅延時間は、プリチャージ制御信号ＰＳ
がロー（°°Ｌ”）レベルとなる時刻ｔｌから所定時間
経過した時刻ｔ２、つ件り、時間Ｔ３に設定する。従っ
て、書き込み入力信号ＷＩがＩｔ ａ”レベルとなって
から１３時間経過後、書き込み制御信号ＷＳが°゛Ｈ”
レベルとなシ（時刻ｔｚ）書き込みが行なわれる。次に
、時刻ｔ３において、アドレス信号Ａが変化するととも
に省き込み入力信号ＷＩが”Ｌ”レベルとなると、ナン
ドダート２６の出力が°′Ｈ”レベルとなるので、イン
バータ２８から出力される書き込み制御信号ＷＳが時刻
ｔ４において″Ｌｎレベルとなる。そして、時刻ｔ５に
おいてワード線信号ｊが非選択状態となり、ワード線信
号量が選択状態となる。従って、プリチャージ動作と書
き込み動作とが時間的に重なることはない。
トを参照しつつ動作を説明する。なお、基本的な動作は
前記第１図の場合と同様であるので、その詳細な説明は
省略する。すなわち、アドレス信号Ａの変化（時刻ｔｏ
）と同時に書き込み入力信号ＷＩが与えられたとすると
、この書き込み入力信号ＷＩが遅延回路２７によって遅
延される。この遅延時間は、プリチャージ制御信号ＰＳ
がロー（°°Ｌ”）レベルとなる時刻ｔｌから所定時間
経過した時刻ｔ２、つ件り、時間Ｔ３に設定する。従っ
て、書き込み入力信号ＷＩがＩｔ ａ”レベルとなって
から１３時間経過後、書き込み制御信号ＷＳが°゛Ｈ”
レベルとなシ（時刻ｔｚ）書き込みが行なわれる。次に
、時刻ｔ３において、アドレス信号Ａが変化するととも
に省き込み入力信号ＷＩが”Ｌ”レベルとなると、ナン
ドダート２６の出力が°′Ｈ”レベルとなるので、イン
バータ２８から出力される書き込み制御信号ＷＳが時刻
ｔ４において″Ｌｎレベルとなる。そして、時刻ｔ５に
おいてワード線信号ｊが非選択状態となり、ワード線信
号量が選択状態となる。従って、プリチャージ動作と書
き込み動作とが時間的に重なることはない。
第６図は、前記第４図における遅延回路２７の具体的な
構成例を示すもので、抵抗ＲとコンデンサＣとによるＲ
Ｃ時定数によって遅延時間Ｔ３を得るようにしている。
構成例を示すもので、抵抗ＲとコンデンサＣとによるＲ
Ｃ時定数によって遅延時間Ｔ３を得るようにしている。
第７図は、同じく前記第４図における遅延回路２７め具
体的な構成例を示すもので、縦続接続した偶数段のイン
バータ”９ｉ ＋２９２ 、・・・２９ｎによって遅延
時間Ｔ３を得る。
体的な構成例を示すもので、縦続接続した偶数段のイン
バータ”９ｉ ＋２９２ 、・・・２９ｎによって遅延
時間Ｔ３を得る。
上述したように、書き込み入力信号Ｗ工がアドレス信号
Ａの入力と同時あるいは直後に入力されても、プリチャ
ー・ゾ動作が完了する才で、書き込み制御信号ＷＳが能
動状態となるのを遅延回路２７によって遅らせるので、
プリチャージ動作時間’ｒｐと書き込み動作時間Ｔｗの
重な９を防止できる。その結果、プリチャージ電流と書
き込み動作による電流を分離でき、直流電流は流れない
ので電源線の電圧の低下やノイズ発生を抑制して誤動作
を防止し安定な動作が得られる。
Ａの入力と同時あるいは直後に入力されても、プリチャ
ー・ゾ動作が完了する才で、書き込み制御信号ＷＳが能
動状態となるのを遅延回路２７によって遅らせるので、
プリチャージ動作時間’ｒｐと書き込み動作時間Ｔｗの
重な９を防止できる。その結果、プリチャージ電流と書
き込み動作による電流を分離でき、直流電流は流れない
ので電源線の電圧の低下やノイズ発生を抑制して誤動作
を防止し安定な動作が得られる。
なお、前記第４図においては、各信号を正論理とした場
合の回路構成を示したが、負論理の場合は、第８図に示
すようにナントゲート２６に代えてノアゲート３θを設
ければ良い。
合の回路構成を示したが、負論理の場合は、第８図に示
すようにナントゲート２６に代えてノアゲート３θを設
ければ良い。
以上説明したようにこの発明によれば、アドレス信号入
力の変化と同時あるいは直後に書き込み入力信号が入力
されてもメモリ内部回路の誤動作を防止できるランダム
アクセスメモリが得られる。
力の変化と同時あるいは直後に書き込み入力信号が入力
されてもメモリ内部回路の誤動作を防止できるランダム
アクセスメモリが得られる。
第１図は従来のランダムアクセスメモリを説明するため
のブロック図、第２図は上記第１図の回路の動作を説明
するためのタイミングチャート、第３図は上記第１図の
回路における誤動作を説明するための回路図、第４図は
この発明の一実施例に係るランダムアクセスメモリヲ説
明するための図、第５図は、同実施例の動作を説明する
ためのタイミングチャート、第６図および第７図はそれ
ぞれ上記第４図における遅延回路の構成例を示す図、第
８図はこの発明の他の実施例を説明するための図である
。 Ｍ□１〜Ｍｍｎ・・・メモリセル、ＷＬＩ □’ＷＬｍ
・・・ワード厭、Ｂ Ｌｌ ｔ Ｂ Ｌｌ 〜Ｂ Ｌ
ｎ ＨＢＬｎ ＝ ピッ ト線、ｌ５・・・プリチャー
ジ回路、ＷＩ・・・書き込み入力信号、ＷＳ・・・引き
込み制御信号、２７・・・遅延回路。 出願人代理人 弁理士 鈴 江 武 彦第１図
のブロック図、第２図は上記第１図の回路の動作を説明
するためのタイミングチャート、第３図は上記第１図の
回路における誤動作を説明するための回路図、第４図は
この発明の一実施例に係るランダムアクセスメモリヲ説
明するための図、第５図は、同実施例の動作を説明する
ためのタイミングチャート、第６図および第７図はそれ
ぞれ上記第４図における遅延回路の構成例を示す図、第
８図はこの発明の他の実施例を説明するための図である
。 Ｍ□１〜Ｍｍｎ・・・メモリセル、ＷＬＩ □’ＷＬｍ
・・・ワード厭、Ｂ Ｌｌ ｔ Ｂ Ｌｌ 〜Ｂ Ｌ
ｎ ＨＢＬｎ ＝ ピッ ト線、ｌ５・・・プリチャー
ジ回路、ＷＩ・・・書き込み入力信号、ＷＳ・・・引き
込み制御信号、２７・・・遅延回路。 出願人代理人 弁理士 鈴 江 武 彦第１図
Claims (1)
- データ保持用のメモリセルと、このメモリセルを選択す
るワード線と、上記メモリセルとデータの授受を行なう
ビット線と、」二記ビット線をプリチャージするプリチ
ャージ回路とを有するランダムアクセスメモリにおいて
、上記メモリセルへのデータの書き込み時、書き込み入
力信号を遅らせて上記ビット線のノリチャージ動作の終
了後に書き込みを行なうように構成したことを特徴とす
るランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039508A JPS60182595A (ja) | 1984-03-01 | 1984-03-01 | ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039508A JPS60182595A (ja) | 1984-03-01 | 1984-03-01 | ランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60182595A true JPS60182595A (ja) | 1985-09-18 |
Family
ID=12554979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59039508A Pending JPS60182595A (ja) | 1984-03-01 | 1984-03-01 | ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182595A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5357479A (en) * | 1990-05-01 | 1994-10-18 | Kabushiki Kaisha Toshiba | Static random access memory capable of preventing erroneous writing |
| JPH0729370A (ja) * | 1990-10-16 | 1995-01-31 | Samsung Electron Co Ltd | スタティックｒａｍのデータライン等化回路およびその等化方法 |
| US5488581A (en) * | 1993-10-28 | 1996-01-30 | Fujitsu Limited | Semiconductor memory device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641573A (en) * | 1979-09-06 | 1981-04-18 | Toshiba Corp | Access system of memory circuit |
| JPS5668989A (en) * | 1979-11-08 | 1981-06-09 | Nec Corp | Memory circuit |
| JPS5668990A (en) * | 1979-11-08 | 1981-06-09 | Nec Corp | Memory circuit |
-
1984
- 1984-03-01 JP JP59039508A patent/JPS60182595A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641573A (en) * | 1979-09-06 | 1981-04-18 | Toshiba Corp | Access system of memory circuit |
| JPS5668989A (en) * | 1979-11-08 | 1981-06-09 | Nec Corp | Memory circuit |
| JPS5668990A (en) * | 1979-11-08 | 1981-06-09 | Nec Corp | Memory circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5357479A (en) * | 1990-05-01 | 1994-10-18 | Kabushiki Kaisha Toshiba | Static random access memory capable of preventing erroneous writing |
| JPH0729370A (ja) * | 1990-10-16 | 1995-01-31 | Samsung Electron Co Ltd | スタティックｒａｍのデータライン等化回路およびその等化方法 |
| US5488581A (en) * | 1993-10-28 | 1996-01-30 | Fujitsu Limited | Semiconductor memory device |
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