JP3352840B2 - 逆並列接続型双方向性半導体スイッチ - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート・バイポー
ラトランジスタ（ＩＧＢＴ）等の絶縁ゲートで電流を制
御する半導体装置に関し、特に直流、交流電流の両方の
制御を行うことが可能な双方向性スイッチとしての半導
体装置に関する。
ラトランジスタ（ＩＧＢＴ）等の絶縁ゲートで電流を制
御する半導体装置に関し、特に直流、交流電流の両方の
制御を行うことが可能な双方向性スイッチとしての半導
体装置に関する。
【０００２】
【従来の技術】ゲート電極に印加される比較的低いバイ
アス電圧によって大きな電流を制御し得る絶縁ゲート・
バイポーラトランジスタ（ＩＧＢＴ）は、ＭＯＳ・バイ
ポーラ複合機能素子の一種で電力制御や電流スイッチン
グ等各種のパワーエレクトロニクスの用途に特に有用な
半導体装置として改良が進められている。
アス電圧によって大きな電流を制御し得る絶縁ゲート・
バイポーラトランジスタ（ＩＧＢＴ）は、ＭＯＳ・バイ
ポーラ複合機能素子の一種で電力制御や電流スイッチン
グ等各種のパワーエレクトロニクスの用途に特に有用な
半導体装置として改良が進められている。
【０００３】図２０は従来のＩＧＢＴを１個使用した半
導体スイッチを示す回路図、及び図２１（ａ）〜（ｄ）
は従来のＩＧＢＴの製造方法の一例を示す製造工程図で
ある。
導体スイッチを示す回路図、及び図２１（ａ）〜（ｄ）
は従来のＩＧＢＴの製造方法の一例を示す製造工程図で
ある。
【０００４】図２０において、この半導体スイッチは、
出力端子１０１にコレクタが、出力端子１０２にエミッ
タが接続されたＩＧＢＴ１０３を有し、そのゲート電極
がゲート制御回路１０４でバイアスされるように構成さ
れている。
出力端子１０１にコレクタが、出力端子１０２にエミッ
タが接続されたＩＧＢＴ１０３を有し、そのゲート電極
がゲート制御回路１０４でバイアスされるように構成さ
れている。
【０００５】図２０のＩＧＢＴ１０３のチップを製造す
るには、まず、図２１（ａ）に示すように予め用意され
たｎ- ベース層となるｎ- 基板１３１の裏面側にｐ+ ア
ノード層１３２を裏面からボロン（Ｂ）等を拡散して形
成する。あるいはｐ+ 基板の上にｎ- エピタキシャル層
を形成してもよい。この場合はｐ+ 基板がｐ+ アノード
層１３２に、ｎ- エピタキシャル層がｎ- ベース層１３
１となる。次に、図２１（ｂ）に示すようにｎ- 基板１
３１の表面側にゲート酸化膜となるＳｉＯ2 膜１３３お
よびゲート酸化膜の上の絶縁ゲート電極となるポリシリ
コン層１３９を成膜して、ｎ- 基板１３１の表面側ポリ
シリコン層１３９の中央部の窓を通してｎ- 基板１３１
の表面側の中にボロン（Ｂ）等の拡散を行ってｐ型ベー
ス層１３４を形成する。次に、図２１（ｃ）に示すよう
にゲート電極１３６となる部分のポリシリコン層を残し
て、新たにＳｉＯ2 膜１３３をｎ- 基板１３１の表面上
に成膜した後、このＳｉＯ2 膜１３３の中央部分の２つ
の窓を通してｐ型ベース層１３４の中に砒素（Ａｓ）等
の拡散を行ってｎ+ エミッタ層１３５を形成する。いわ
ゆる二重拡散技術である。その後、所定のフォトリソグ
ラフィーおよびＲＩＥ法等の手法でゲート電極１３６の
形状にポリシリコン膜をパターニングし、さらにこのポ
リシリコン膜およびｎ- 基板１３１の上にＳｉＯ2 膜を
形成する。そして、図２１（ｄ）に示すようにＳｉＯ2
膜１３３を覆うようにして、ｎ- 基板１３１の表面中央
部にエミッタ電極１３７を形成し、またチップ裏面側の
ｐ+ アノード層１３２にコレクタ電極１３８を形成すれ
ば、図２０に用いるＩＧＢＴ１０３のチップが得られ
る。
るには、まず、図２１（ａ）に示すように予め用意され
たｎ- ベース層となるｎ- 基板１３１の裏面側にｐ+ ア
ノード層１３２を裏面からボロン（Ｂ）等を拡散して形
成する。あるいはｐ+ 基板の上にｎ- エピタキシャル層
を形成してもよい。この場合はｐ+ 基板がｐ+ アノード
層１３２に、ｎ- エピタキシャル層がｎ- ベース層１３
１となる。次に、図２１（ｂ）に示すようにｎ- 基板１
３１の表面側にゲート酸化膜となるＳｉＯ2 膜１３３お
よびゲート酸化膜の上の絶縁ゲート電極となるポリシリ
コン層１３９を成膜して、ｎ- 基板１３１の表面側ポリ
シリコン層１３９の中央部の窓を通してｎ- 基板１３１
の表面側の中にボロン（Ｂ）等の拡散を行ってｐ型ベー
ス層１３４を形成する。次に、図２１（ｃ）に示すよう
にゲート電極１３６となる部分のポリシリコン層を残し
て、新たにＳｉＯ2 膜１３３をｎ- 基板１３１の表面上
に成膜した後、このＳｉＯ2 膜１３３の中央部分の２つ
の窓を通してｐ型ベース層１３４の中に砒素（Ａｓ）等
の拡散を行ってｎ+ エミッタ層１３５を形成する。いわ
ゆる二重拡散技術である。その後、所定のフォトリソグ
ラフィーおよびＲＩＥ法等の手法でゲート電極１３６の
形状にポリシリコン膜をパターニングし、さらにこのポ
リシリコン膜およびｎ- 基板１３１の上にＳｉＯ2 膜を
形成する。そして、図２１（ｄ）に示すようにＳｉＯ2
膜１３３を覆うようにして、ｎ- 基板１３１の表面中央
部にエミッタ電極１３７を形成し、またチップ裏面側の
ｐ+ アノード層１３２にコレクタ電極１３８を形成すれ
ば、図２０に用いるＩＧＢＴ１０３のチップが得られ
る。
【０００６】次にＩＧＢＴの動作原理について説明す
る。ＩＧＢＴのターンオンは、たとえばエミッタ電極１
３７が接地され、コレクタ電極１３８に正電圧が印加さ
れた状態でゲート電極１３６にエミッタ電極１３７に対
して正電圧を印加することにより実現される。ゲート電
極１３６に正電圧が印加されると、ＭＯＳＦＥＴ同様ｐ
型ベース層１３４の表面に反転チャンネルが形成されｎ
+ エミッタ層１３５から反転チャンネル層を通してｎ-
ベース層１３１内に電子が注入されｐ+ アノード層に到
達する。これに対し、ｐ+ アノード層１３２からｎ- ベ
ース層１３１内にホールの注入が起こり、ｐ+ アノード
層１３２とｎ- ベース層１３１との間に形成されるｐｎ
接合は順バイアス状態となり、ｎ- ベース層１３１が伝
導度変調を起こし、素子を導通状態に導く。ＩＧＢＴの
オン状態は、以上のように高抵抗であるｎ- ベース層１
３１が伝導度変調により、その抵抗成分が極めて小さく
なるため、ｎ- ベース層１３１の不純物密度が低く、そ
の厚さの厚い高耐圧素子であってもオン抵抗ＲONの極め
て小さい特性が得られる。一方、ＩＧＢＴのターンオフ
は、ゲート電極１３６にエミッタ電極１３７に対してゼ
ロバイアスにするか、あるいは負電圧を印加することに
より実現される。ゲート電極１３６がゼロバイアスにな
るか、ゲート電極１３６に負電圧が印加されると、ポリ
シリコンゲート電極１３６直下の反転チャンネルは消滅
し、ｎ+ エミッタ層１３５からの電子の注入は止まる。
しかし、ｎ- ベース層１３１内には依然として電子が存
在する。ｎ- ベース層１３１内に蓄積したホールの大部
分はｐ型ベース層１３４を通り、エミッタ電極１３７へ
流入するが一部は、ｎ- ベース層１３１内に存在する電
子と再結合して消滅する。ｎ- ベース層１３１内に蓄積
したホールがすべて消滅した時点で素子は阻止状態とな
り、ターンオフが完了する。
る。ＩＧＢＴのターンオンは、たとえばエミッタ電極１
３７が接地され、コレクタ電極１３８に正電圧が印加さ
れた状態でゲート電極１３６にエミッタ電極１３７に対
して正電圧を印加することにより実現される。ゲート電
極１３６に正電圧が印加されると、ＭＯＳＦＥＴ同様ｐ
型ベース層１３４の表面に反転チャンネルが形成されｎ
+ エミッタ層１３５から反転チャンネル層を通してｎ-
ベース層１３１内に電子が注入されｐ+ アノード層に到
達する。これに対し、ｐ+ アノード層１３２からｎ- ベ
ース層１３１内にホールの注入が起こり、ｐ+ アノード
層１３２とｎ- ベース層１３１との間に形成されるｐｎ
接合は順バイアス状態となり、ｎ- ベース層１３１が伝
導度変調を起こし、素子を導通状態に導く。ＩＧＢＴの
オン状態は、以上のように高抵抗であるｎ- ベース層１
３１が伝導度変調により、その抵抗成分が極めて小さく
なるため、ｎ- ベース層１３１の不純物密度が低く、そ
の厚さの厚い高耐圧素子であってもオン抵抗ＲONの極め
て小さい特性が得られる。一方、ＩＧＢＴのターンオフ
は、ゲート電極１３６にエミッタ電極１３７に対してゼ
ロバイアスにするか、あるいは負電圧を印加することに
より実現される。ゲート電極１３６がゼロバイアスにな
るか、ゲート電極１３６に負電圧が印加されると、ポリ
シリコンゲート電極１３６直下の反転チャンネルは消滅
し、ｎ+ エミッタ層１３５からの電子の注入は止まる。
しかし、ｎ- ベース層１３１内には依然として電子が存
在する。ｎ- ベース層１３１内に蓄積したホールの大部
分はｐ型ベース層１３４を通り、エミッタ電極１３７へ
流入するが一部は、ｎ- ベース層１３１内に存在する電
子と再結合して消滅する。ｎ- ベース層１３１内に蓄積
したホールがすべて消滅した時点で素子は阻止状態とな
り、ターンオフが完了する。
【０００７】しかし、図１に示すような１個のＩＧＢＴ
を用いた半導体スイッチでは、コレクタ電極１３８に接
続される出力端子１０１からエミッタ電極１３７に接続
される出力端子１０２に流れる電流を制御することはで
きるが、逆方向の電流は流すことができないため、交流
電流の制御を行うことはできない。そこで、直流、交流
電流の両方を制御し得る双方向性半導体スイッチの従来
例を図２２及び図２３に示す。図２２は、ＭＯＳ−ＦＥ
Ｔを使用した従来の双方向性半導体スイッチを示す回路
図である。この双方向性半導体スイッチは、出力端子１
１１，１１２間に逆直列接続された２個のＭＯＳ−ＦＥ
Ｔ１１３，１１４を有し、これらのゲート電極がゲート
制御回路１１５でバイアスされるように構成されてい
る。この回路によれば、出力端子１１１，１１２間のい
ずれの方向にも電流を流すことができ、直流、交流電流
の両方の制御を行うことができる。
を用いた半導体スイッチでは、コレクタ電極１３８に接
続される出力端子１０１からエミッタ電極１３７に接続
される出力端子１０２に流れる電流を制御することはで
きるが、逆方向の電流は流すことができないため、交流
電流の制御を行うことはできない。そこで、直流、交流
電流の両方を制御し得る双方向性半導体スイッチの従来
例を図２２及び図２３に示す。図２２は、ＭＯＳ−ＦＥ
Ｔを使用した従来の双方向性半導体スイッチを示す回路
図である。この双方向性半導体スイッチは、出力端子１
１１，１１２間に逆直列接続された２個のＭＯＳ−ＦＥ
Ｔ１１３，１１４を有し、これらのゲート電極がゲート
制御回路１１５でバイアスされるように構成されてい
る。この回路によれば、出力端子１１１，１１２間のい
ずれの方向にも電流を流すことができ、直流、交流電流
の両方の制御を行うことができる。
【０００８】図２３は、従来のＩＧＢＴを２個使用した
双方向性半導体スイッチを示す回路図である。この双方
向性半導体スイッチは、出力端子１２１，１２２間に逆
直列接続された２個のＩＧＢＴ１２３，１２４を有し、
このＩＧＢＴ１２３，１２４の各コレクタ・エミッタ間
には高耐圧を実現するためのリバースダイオード１２
５，１２６がそれぞれ接続されている。そして、ＩＧＢ
Ｔ１２３，１２４の各々のゲート電極がゲート制御回路
１１６でバイアスされるように構成されている。なお、
本従来例のＩＧＢＴ１２３，１２４も、図２１（ａ）〜
（ｄ）に示す方法で製造される。図２３のように構成す
れば、出力端子１２１，１２２間のいずれの方向にも電
流を流すことができ、直流、交流電流の両方の制御を行
うことができる。
双方向性半導体スイッチを示す回路図である。この双方
向性半導体スイッチは、出力端子１２１，１２２間に逆
直列接続された２個のＩＧＢＴ１２３，１２４を有し、
このＩＧＢＴ１２３，１２４の各コレクタ・エミッタ間
には高耐圧を実現するためのリバースダイオード１２
５，１２６がそれぞれ接続されている。そして、ＩＧＢ
Ｔ１２３，１２４の各々のゲート電極がゲート制御回路
１１６でバイアスされるように構成されている。なお、
本従来例のＩＧＢＴ１２３，１２４も、図２１（ａ）〜
（ｄ）に示す方法で製造される。図２３のように構成す
れば、出力端子１２１，１２２間のいずれの方向にも電
流を流すことができ、直流、交流電流の両方の制御を行
うことができる。
【０００９】
【発明が解決しようとする課題】しかしながら、図２２
に示す半導体スイッチでは、ＭＯＳ−ＦＥＴで構成して
いるためにＩＧＢＴと比較してオン電圧Ｖonが高く、そ
の上、このＭＯＳ−ＦＥＴを２個逆直列接続しているた
め、オン電圧Ｖonはさらに高くなるという問題があっ
た。例えば、５００ｖ程度の耐圧の素子では、同一チッ
プ面積で比較した場合ＭＯＳ−ＦＥＴはＩＧＢＴの約３
倍のオン電圧となり、このＭＯＳ−ＦＥＴを２個逆直列
接続しているためオン電圧はさらにその２倍となる。
に示す半導体スイッチでは、ＭＯＳ−ＦＥＴで構成して
いるためにＩＧＢＴと比較してオン電圧Ｖonが高く、そ
の上、このＭＯＳ−ＦＥＴを２個逆直列接続しているた
め、オン電圧Ｖonはさらに高くなるという問題があっ
た。例えば、５００ｖ程度の耐圧の素子では、同一チッ
プ面積で比較した場合ＭＯＳ−ＦＥＴはＩＧＢＴの約３
倍のオン電圧となり、このＭＯＳ−ＦＥＴを２個逆直列
接続しているためオン電圧はさらにその２倍となる。
【００１０】また、図４に示す半導体スイッチでは、リ
バースダイオード１２５，１２６のいずれか一方が電流
経路に直列に入るため、このオン電圧ＶONがＩＧＢＴの
オン電圧ＶONに加えられる結果、全体のオン電圧ＶONが
高くなる。さらに、リバースダイオードは耐圧・電流容
量が使用するＩＧＢＴと同等であることが必要となるた
め、コスト高となるという問題があった。
バースダイオード１２５，１２６のいずれか一方が電流
経路に直列に入るため、このオン電圧ＶONがＩＧＢＴの
オン電圧ＶONに加えられる結果、全体のオン電圧ＶONが
高くなる。さらに、リバースダイオードは耐圧・電流容
量が使用するＩＧＢＴと同等であることが必要となるた
め、コスト高となるという問題があった。
【００１１】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、直流、交流電
流の両方を低オン電圧で制御でき且つ高耐圧、低コスト
の半導体装置を提供することである。
するためになされたもので、その目的は、直流、交流電
流の両方を低オン電圧で制御でき且つ高耐圧、低コスト
の半導体装置を提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴は、図１に示すように、第１，
および第２の主電極、およびゲート電極を有する第１の
絶縁ゲート型半導体装置１と、該第１の絶縁ゲート型半
導体装置の第２の主電極と接続された第１の主電極，該
第１の絶縁ゲート型半導体装置の第１の主電極と接続さ
れた第２の主電極、およびゲート電極を有する第２の絶
縁ゲート型半導体装置２と、該第１の絶縁ゲート型半導
体装置１のゲート電極に接続された第１のゲート制御回
路５と、該第２の絶縁ゲート型半導体装置２のゲート電
極に接続され、第１のゲート制御回路５とは電位的に独
立した第２のゲート制御回路６とを備える逆並列接続型
双方向性半導体スイッチであることである。好ましく
は、この第１および第２の絶縁ゲート型半導体装置は、
それぞれ第１および第２のＩＧＢＴであることである。
に、本発明の第１の特徴は、図１に示すように、第１，
および第２の主電極、およびゲート電極を有する第１の
絶縁ゲート型半導体装置１と、該第１の絶縁ゲート型半
導体装置の第２の主電極と接続された第１の主電極，該
第１の絶縁ゲート型半導体装置の第１の主電極と接続さ
れた第２の主電極、およびゲート電極を有する第２の絶
縁ゲート型半導体装置２と、該第１の絶縁ゲート型半導
体装置１のゲート電極に接続された第１のゲート制御回
路５と、該第２の絶縁ゲート型半導体装置２のゲート電
極に接続され、第１のゲート制御回路５とは電位的に独
立した第２のゲート制御回路６とを備える逆並列接続型
双方向性半導体スイッチであることである。好ましく
は、この第１および第２の絶縁ゲート型半導体装置は、
それぞれ第１および第２のＩＧＢＴであることである。
【００１３】より好ましくは、第１のＩＧＢＴ１および
第２のＩＧＢＴ２を構成するそれぞれのエミッタ層，そ
れぞれのベース層，それぞれのアノード層はそれぞれ互
いに同一導電型であり、第１および第２のＩＧＢＴの第
１の主電極はエミッタ電極であり、第２の主電極はコレ
クタ電極であり、第１のゲート制御回路５および第２の
ゲート制御回路６はそれぞれ、第１および第２のＩＧＢ
Ｔのエミッタ電極とゲート電極の間に接続されているこ
とである。つまり第１および第２のＩＧＢＴは共にｎチ
ャンネル型ＩＧＢＴであるか、共にｐチャンネル型ＩＧ
ＢＴであることである。
第２のＩＧＢＴ２を構成するそれぞれのエミッタ層，そ
れぞれのベース層，それぞれのアノード層はそれぞれ互
いに同一導電型であり、第１および第２のＩＧＢＴの第
１の主電極はエミッタ電極であり、第２の主電極はコレ
クタ電極であり、第１のゲート制御回路５および第２の
ゲート制御回路６はそれぞれ、第１および第２のＩＧＢ
Ｔのエミッタ電極とゲート電極の間に接続されているこ
とである。つまり第１および第２のＩＧＢＴは共にｎチ
ャンネル型ＩＧＢＴであるか、共にｐチャンネル型ＩＧ
ＢＴであることである。
【００１４】本発明の第２の特徴は図１３の等価回路に
示すように、第１のＩＧＢＴはｎチャンネルＩＧＢＴ９
１であり、第２のＩＧＢＴはｐチャンネルＩＧＢＴ９２
であり、第１のＩＧＢＴ９１の第１および第２の主電極
はそれぞれエミッタ電極およびコレクタ電極であり、前
記第２のＩＧＢＴ９２の第１および第２の主電極は、そ
れぞれ、コレクタ電極およびエミッタ電極であり、ｎチ
ャンネルＩＧＢＴ９１のエミッタ電極とｐチャンネルＩ
ＧＢＴ９２のエミッタ電極とが互いに接続され、ｎチャ
ンネルＩＧＢＴ９１のコレクタ電極とｐチャンネルＩＧ
ＢＴ９２のコレクタ電極とが互いに接続され、第１のゲ
ート制御回路９５および第２のゲート制御回路９６はそ
れぞれ、第１および第２のＩＧＢＴのエミッタ電極とゲ
ート電極の間に接続されていることである。
示すように、第１のＩＧＢＴはｎチャンネルＩＧＢＴ９
１であり、第２のＩＧＢＴはｐチャンネルＩＧＢＴ９２
であり、第１のＩＧＢＴ９１の第１および第２の主電極
はそれぞれエミッタ電極およびコレクタ電極であり、前
記第２のＩＧＢＴ９２の第１および第２の主電極は、そ
れぞれ、コレクタ電極およびエミッタ電極であり、ｎチ
ャンネルＩＧＢＴ９１のエミッタ電極とｐチャンネルＩ
ＧＢＴ９２のエミッタ電極とが互いに接続され、ｎチャ
ンネルＩＧＢＴ９１のコレクタ電極とｐチャンネルＩＧ
ＢＴ９２のコレクタ電極とが互いに接続され、第１のゲ
ート制御回路９５および第２のゲート制御回路９６はそ
れぞれ、第１および第２のＩＧＢＴのエミッタ電極とゲ
ート電極の間に接続されていることである。
【００１５】本発明の第３の特徴は図２および図１４に
示すように、第１のゲート制御回路５，９５および第２
のゲート制御回路６，９６は、発光素子が発光した光に
より駆動されることである。好ましくは第１および第２
のゲート制御回路はそれぞれフォトダイオードアレイ５
ａ，６ａ，８５ａ，８６ａを少なく共含むことである。
示すように、第１のゲート制御回路５，９５および第２
のゲート制御回路６，９６は、発光素子が発光した光に
より駆動されることである。好ましくは第１および第２
のゲート制御回路はそれぞれフォトダイオードアレイ５
ａ，６ａ，８５ａ，８６ａを少なく共含むことである。
【００１６】本発明の第４の特徴は図７に示すように、
第１のＩＧＢＴは第１のリードフレーム４上に、第２の
ＩＧＢＴは第２のリードフレーム３上に、第１および第
２のゲート制御回路は第３のリードフレーム９０２上
に、発光素子７は第４のリードフレーム８上にマウント
され、第１および第２のゲート制御回路はフォトダイオ
ードアレイ５ａ，６ａを含み、発光素子７の光がフォト
ダイオードアレイ５ａ，６ａに照射されるべく配置さ
れ、第１，第２，第３および第４のリードフレームは樹
脂９９１で樹脂モールドされ、同一パッケージを構成し
ていることである。好ましくは、発光素子７と前記フォ
トダイオードアレイ５ａ，６ａは図７（ｂ）に示すよう
に透明ゴム又はゲル状のシリコーン樹脂９０１でモール
ドされていることである。さらに好ましくは、図１１に
示すように発光素子７と前記フォトダイオードアレイ５
ａ／６ａは対向して配置され、発光素子７の出力光が直
接前記フォトダイオードアレイ５ａ／６ａに照射される
ことである。
第１のＩＧＢＴは第１のリードフレーム４上に、第２の
ＩＧＢＴは第２のリードフレーム３上に、第１および第
２のゲート制御回路は第３のリードフレーム９０２上
に、発光素子７は第４のリードフレーム８上にマウント
され、第１および第２のゲート制御回路はフォトダイオ
ードアレイ５ａ，６ａを含み、発光素子７の光がフォト
ダイオードアレイ５ａ，６ａに照射されるべく配置さ
れ、第１，第２，第３および第４のリードフレームは樹
脂９９１で樹脂モールドされ、同一パッケージを構成し
ていることである。好ましくは、発光素子７と前記フォ
トダイオードアレイ５ａ，６ａは図７（ｂ）に示すよう
に透明ゴム又はゲル状のシリコーン樹脂９０１でモール
ドされていることである。さらに好ましくは、図１１に
示すように発光素子７と前記フォトダイオードアレイ５
ａ／６ａは対向して配置され、発光素子７の出力光が直
接前記フォトダイオードアレイ５ａ／６ａに照射される
ことである。
【００１７】本発明の第５の特徴は図１２，図１５〜図
１９に示すように第１のＩＧＢＴ１，９１および第２の
ＩＧＢＴ２，９２が同一半導体チップ上に集積化されて
いることである。
１９に示すように第１のＩＧＢＴ１，９１および第２の
ＩＧＢＴ２，９２が同一半導体チップ上に集積化されて
いることである。
【００１８】好ましくは図１２に示すようにｎチャンネ
ルＩＧＢＴ９１は高比抵抗半導体基板２１１の表面に形
成されたｐ型ベース層１３と、ｐ型ベース層１３の内部
に形成されたｎ+ エミッタ層１４と、ｐ型ベース層１４
の表面の一部にゲート絶縁膜を介して形成されたゲート
電極１６と、半導体基板２１１の裏面に形成されたｐ+
アノード層１２とから少なくとも構成され、ｐチャンネ
ルＩＧＢＴ９２は半導体基板２１１の表面に形成された
ｎ型ベース層２３１と、ｎ型ベース層２３１の内部に形
成されたｐ+ エミッタ層１４１と、ｎ型ベース層２３１
の表面の一部にゲート絶縁膜を介して形成されたゲート
電極１６１と、半導体基板の裏面に形成されたｎ+ アノ
ード層２２１とから少なくとも構成されていることであ
る。より好ましくは、ｐ+ アノード層１２は電子の拡散
長をＬn としたときにＬ＜２Ｌnの関係を満足するピッ
チＬを有して、半導体基板２１１の裏面に周期的に複数
個配列されていることである。
ルＩＧＢＴ９１は高比抵抗半導体基板２１１の表面に形
成されたｐ型ベース層１３と、ｐ型ベース層１３の内部
に形成されたｎ+ エミッタ層１４と、ｐ型ベース層１４
の表面の一部にゲート絶縁膜を介して形成されたゲート
電極１６と、半導体基板２１１の裏面に形成されたｐ+
アノード層１２とから少なくとも構成され、ｐチャンネ
ルＩＧＢＴ９２は半導体基板２１１の表面に形成された
ｎ型ベース層２３１と、ｎ型ベース層２３１の内部に形
成されたｐ+ エミッタ層１４１と、ｎ型ベース層２３１
の表面の一部にゲート絶縁膜を介して形成されたゲート
電極１６１と、半導体基板の裏面に形成されたｎ+ アノ
ード層２２１とから少なくとも構成されていることであ
る。より好ましくは、ｐ+ アノード層１２は電子の拡散
長をＬn としたときにＬ＜２Ｌnの関係を満足するピッ
チＬを有して、半導体基板２１１の裏面に周期的に複数
個配列されていることである。
【００１９】本発明の第５の特徴の他の構成としては図
１７，図１８に示すように、第１導電型の半導体基体１
１と、半導体基体１１の第１の主表面上に形成された第
２導電型の第１の半導体領域１３および、第１の半導体
領域１３の内部に形成された第１導電型の第１のエミッ
タ領域１４と、半導体基体１１の第１の主表面とは反対
側の第２の主表面上に形成された第２導電型の第２の半
導体領域３３２および第２の半導体領域の内部に形成さ
れた第１導電型の第２のエミッタ領域１４２と、第１の
半導体領域１３の表面にゲート酸化膜を介して形成され
た第１のゲート電極１６と、第２の半導体領域３３２の
表面にゲート酸化膜を介して形成された第２のゲート電
極１６２と、第１の半導体領域１３および第１のエミッ
タ領域１４と電気的に接続する第１の共通の金属電極１
７２と、第２の半導体領域３３２および第２のエミッタ
領域１４２と電気的に接続する第２の共通の金属電極１
８２と、第１の共通の金属電極１７２と第１のゲート電
極１６との間に電気的に接続された第１のゲート制御回
路と、第２の共通の金属電極１８２と第２のゲート電極
１６２との間に電気的に接続され、第１のゲート制御回
路とは電位的に独立した第２のゲート制御回路とを備え
る逆並列接続型双方向性半導体スイッチであることであ
る。より好ましくは、図１８に示すように第２の半導体
領域３３２に接して形成された第２導電型で第２の半導
体領域３３２よりも高不純物密度の第１のアノード領域
３３４と、第１の半導体領域１３に接して形成された第
２導電型で第１の半導体領域よりも高不純物密度の第２
のアノード領域３３４とを具備することである。
１７，図１８に示すように、第１導電型の半導体基体１
１と、半導体基体１１の第１の主表面上に形成された第
２導電型の第１の半導体領域１３および、第１の半導体
領域１３の内部に形成された第１導電型の第１のエミッ
タ領域１４と、半導体基体１１の第１の主表面とは反対
側の第２の主表面上に形成された第２導電型の第２の半
導体領域３３２および第２の半導体領域の内部に形成さ
れた第１導電型の第２のエミッタ領域１４２と、第１の
半導体領域１３の表面にゲート酸化膜を介して形成され
た第１のゲート電極１６と、第２の半導体領域３３２の
表面にゲート酸化膜を介して形成された第２のゲート電
極１６２と、第１の半導体領域１３および第１のエミッ
タ領域１４と電気的に接続する第１の共通の金属電極１
７２と、第２の半導体領域３３２および第２のエミッタ
領域１４２と電気的に接続する第２の共通の金属電極１
８２と、第１の共通の金属電極１７２と第１のゲート電
極１６との間に電気的に接続された第１のゲート制御回
路と、第２の共通の金属電極１８２と第２のゲート電極
１６２との間に電気的に接続され、第１のゲート制御回
路とは電位的に独立した第２のゲート制御回路とを備え
る逆並列接続型双方向性半導体スイッチであることであ
る。より好ましくは、図１８に示すように第２の半導体
領域３３２に接して形成された第２導電型で第２の半導
体領域３３２よりも高不純物密度の第１のアノード領域
３３４と、第１の半導体領域１３に接して形成された第
２導電型で第１の半導体領域よりも高不純物密度の第２
のアノード領域３３４とを具備することである。
【００２０】本発明の第５の特徴のさらに他の構成とし
ては、図１９に示すようにラテラルＩＧＢＴ（ＬＩＧＢ
Ｔ）を同一基板１２９上に集積化したことである。すな
わち、第１導電型半導体基体１２９の上部に形成された
第２導電型の第１の半導体領域１１と、第１の半導体領
域１１の表面に形成された第１導電型の第２の半導体領
域１３、および第３の半導体領域３３２と、第２および
第３の半導体領域のそれぞれの内部に形成された第２導
電型の第１のエミッタ領域１４および第２のエミッタ領
域１４２と、第２および第３の半導体領域の表面にそれ
ぞれゲート酸化膜を介して形成された第１のゲート電極
１６および第２のゲート電極１６２と、第２の半導体領
域１３および第１のエミッタ領域１４と電気的に接続す
る第１の共通の金属電極１７２と、第３の半導体領域３
３２および第２のエミッタ領域１４２と電気的に接続す
る第２の共通の金属電極１８２と、第１の共通の金属電
極１７２と第１のゲート電極１６の間に電気的に接続さ
れた第１のゲート制御回路５と、第２の共通の金属電極
１８２と第２のゲート電極１６２の間に電気的に接続さ
れ、第１のゲート制御回路５とは電位的に独立した第２
のゲート制御回路６とを備える逆並列接続型双方向性半
導体スイッチであることである。
ては、図１９に示すようにラテラルＩＧＢＴ（ＬＩＧＢ
Ｔ）を同一基板１２９上に集積化したことである。すな
わち、第１導電型半導体基体１２９の上部に形成された
第２導電型の第１の半導体領域１１と、第１の半導体領
域１１の表面に形成された第１導電型の第２の半導体領
域１３、および第３の半導体領域３３２と、第２および
第３の半導体領域のそれぞれの内部に形成された第２導
電型の第１のエミッタ領域１４および第２のエミッタ領
域１４２と、第２および第３の半導体領域の表面にそれ
ぞれゲート酸化膜を介して形成された第１のゲート電極
１６および第２のゲート電極１６２と、第２の半導体領
域１３および第１のエミッタ領域１４と電気的に接続す
る第１の共通の金属電極１７２と、第３の半導体領域３
３２および第２のエミッタ領域１４２と電気的に接続す
る第２の共通の金属電極１８２と、第１の共通の金属電
極１７２と第１のゲート電極１６の間に電気的に接続さ
れた第１のゲート制御回路５と、第２の共通の金属電極
１８２と第２のゲート電極１６２の間に電気的に接続さ
れ、第１のゲート制御回路５とは電位的に独立した第２
のゲート制御回路６とを備える逆並列接続型双方向性半
導体スイッチであることである。
【００２１】本発明の第６の特徴は図４，図５，図６に
示したように各ＩＧＢＴ１，２はアイソレーション拡散
法またはグラスパッシベーション法を用いて形成したこ
とである。
示したように各ＩＧＢＴ１，２はアイソレーション拡散
法またはグラスパッシベーション法を用いて形成したこ
とである。
【００２２】
【作用】上述の如き構成によれば、各ＩＧＢＴのゲート
をそれぞれ独立したゲート制御回路５，６でバイアスす
ることにより、一方のコレクタ・エミッタ接続点３と他
方のコレクタ・エミッタ接続点４との間において交流、
直流両方の電流制御を低オン電圧ＶONで行うことができ
る。すなわち、図１の構成の半導体スイッチによれば、
ゲート制御回路５，６によってＩＧＢＴ１，２がそれぞ
れドライブされ、出力端子３から出力端子４の方向へ電
流が流れるときにはＩＧＢＴ１が電流を流し、逆に出力
端子４から出力端子３の方向へ電流が流れるときにはＩ
ＧＢＴ２が電流を流すので、交流電流を制御することが
できる。さらに、従来例として示した図２２に示すＭＯ
Ｓ−ＦＥＴで構成した例では、ＩＧＢＴの約３倍のオン
電圧となり、逆直列接続しているためオン電圧はさらに
その２倍となるが、本実施例では、逆並列接続したＩＧ
ＢＴで構成しているためオン電圧を低く抑えることがで
き、同一チップ面積の各ＭＯＳＦＥＴおよび各ＩＧＢＴ
で構成した場合で比較すれば、制御電流が増大し、導通
ロスが減少する。したがって、変換効率が向上する。
をそれぞれ独立したゲート制御回路５，６でバイアスす
ることにより、一方のコレクタ・エミッタ接続点３と他
方のコレクタ・エミッタ接続点４との間において交流、
直流両方の電流制御を低オン電圧ＶONで行うことができ
る。すなわち、図１の構成の半導体スイッチによれば、
ゲート制御回路５，６によってＩＧＢＴ１，２がそれぞ
れドライブされ、出力端子３から出力端子４の方向へ電
流が流れるときにはＩＧＢＴ１が電流を流し、逆に出力
端子４から出力端子３の方向へ電流が流れるときにはＩ
ＧＢＴ２が電流を流すので、交流電流を制御することが
できる。さらに、従来例として示した図２２に示すＭＯ
Ｓ−ＦＥＴで構成した例では、ＩＧＢＴの約３倍のオン
電圧となり、逆直列接続しているためオン電圧はさらに
その２倍となるが、本実施例では、逆並列接続したＩＧ
ＢＴで構成しているためオン電圧を低く抑えることがで
き、同一チップ面積の各ＭＯＳＦＥＴおよび各ＩＧＢＴ
で構成した場合で比較すれば、制御電流が増大し、導通
ロスが減少する。したがって、変換効率が向上する。
【００２３】また、ゲート制御回路をフォトダイオード
アレイで構成することにより、入力側と出力側とが光結
合されているだけで電気的には絶縁されているため、パ
ワー系（主電流系）と制御系のノイズが分離され、安定
なスイッチング動作ができる。また入力（ＬＥＤ）側の
電圧と出力側の電圧が分離された、いわゆるフォトカプ
ラーとして、より低オン電圧で交流・直流両方の電流制
御を行うことができる。
アレイで構成することにより、入力側と出力側とが光結
合されているだけで電気的には絶縁されているため、パ
ワー系（主電流系）と制御系のノイズが分離され、安定
なスイッチング動作ができる。また入力（ＬＥＤ）側の
電圧と出力側の電圧が分離された、いわゆるフォトカプ
ラーとして、より低オン電圧で交流・直流両方の電流制
御を行うことができる。
【００２４】さらに、ＩＧＢＴ等の主なるスイッチング
素子をアイソレーション拡散法またはグラスパッシベー
ション法を用いて形成することにより、コレクタを負に
しエミッタを正にしたチップ耐圧（逆耐圧）を、コレク
タを正としエミッタを負とした耐圧と同程度まで高める
ことができる。
素子をアイソレーション拡散法またはグラスパッシベー
ション法を用いて形成することにより、コレクタを負に
しエミッタを正にしたチップ耐圧（逆耐圧）を、コレク
タを正としエミッタを負とした耐圧と同程度まで高める
ことができる。
【００２５】
【実施例】以下、図面を参照して本発明の実施例を具体
的に説明する。
的に説明する。
【００２６】図１は、本発明の第１の実施例に係る半導
体スイッチの回路図である。この半導体スイッチは２個
のＩＧＢＴ１，２を備え、これらＩＧＢＴ１，２が出力
端子３，４間に逆並列接続されている。すなわち、ＩＧ
ＢＴ１のコレクタとＩＧＢＴ２のエミッタとが出力端子
３に共通接続される一方、ＩＧＢＴ１のエミッタとＩＧ
ＢＴ２のコレクタとが出力端子４に共通接続されてい
る。そして、ＩＧＢＴ１，２の各ゲート電極がゲート制
御回路５，６でそれぞれバイアスされるように構成され
ている。図１の構成の半導体スイッチによれば、ゲート
制御回路５，６によってＩＧＢＴ１，２がそれぞれドラ
イブされ、出力端子３から出力端子４の方向へ電流が流
れるときにはＩＧＢＴ１が電流を流し、逆に出力端子４
から出力端子３の方向へ電流が流れるときにはＩＧＢＴ
２が電流を流すので、交流電流を制御することができ
る。ＭＯＳ−ＦＥＴで構成した図２２に示す従来例で
は、ＭＯＳ−ＦＥＴ自身がＩＧＢＴの約３倍のオン電圧
を有する上にこのＭＯＳ−ＦＥＴを２個逆直列接続して
いるためオン電圧はさらにその２倍となるが、本実施例
では、逆並列接続したＩＧＢＴで構成しているためオン
電圧を低く抑えることができる。したがって、同一チッ
プ面積の各ＭＯＳＦＥＴおよび各ＩＧＢＴで図２２の回
路および図１の回路を構成した場合で比較すれば、本発
明の図１の構成の方が制御電流が増大し、導通ロスが減
少する。その結果、変換効率が向上する。
体スイッチの回路図である。この半導体スイッチは２個
のＩＧＢＴ１，２を備え、これらＩＧＢＴ１，２が出力
端子３，４間に逆並列接続されている。すなわち、ＩＧ
ＢＴ１のコレクタとＩＧＢＴ２のエミッタとが出力端子
３に共通接続される一方、ＩＧＢＴ１のエミッタとＩＧ
ＢＴ２のコレクタとが出力端子４に共通接続されてい
る。そして、ＩＧＢＴ１，２の各ゲート電極がゲート制
御回路５，６でそれぞれバイアスされるように構成され
ている。図１の構成の半導体スイッチによれば、ゲート
制御回路５，６によってＩＧＢＴ１，２がそれぞれドラ
イブされ、出力端子３から出力端子４の方向へ電流が流
れるときにはＩＧＢＴ１が電流を流し、逆に出力端子４
から出力端子３の方向へ電流が流れるときにはＩＧＢＴ
２が電流を流すので、交流電流を制御することができ
る。ＭＯＳ−ＦＥＴで構成した図２２に示す従来例で
は、ＭＯＳ−ＦＥＴ自身がＩＧＢＴの約３倍のオン電圧
を有する上にこのＭＯＳ−ＦＥＴを２個逆直列接続して
いるためオン電圧はさらにその２倍となるが、本実施例
では、逆並列接続したＩＧＢＴで構成しているためオン
電圧を低く抑えることができる。したがって、同一チッ
プ面積の各ＭＯＳＦＥＴおよび各ＩＧＢＴで図２２の回
路および図１の回路を構成した場合で比較すれば、本発
明の図１の構成の方が制御電流が増大し、導通ロスが減
少する。その結果、変換効率が向上する。
【００２７】図２は、本発明の第２の実施例に係る半導
体スイッチの回路図であり、図１と共通する要素には同
一の符号が付されている。本発明の第２の実施例の半導
体スイッチは、本発明の第１の実施例のＩＧＢＴ１，２
のゲート制御回路５，６としてフォトダイオードアレイ
を使用した例である。すなわち、ＩＧＢＴ１，２の各ゲ
ート電極をそれぞれバイアスするフォトダイオードアレ
イ５ａ，６ａが設けられ、このフォトダイオードアレイ
５ａ，６ａに抵抗５ｂ，６ｂがそれぞれ並列接続されて
いる。さらに、フォトダイオードアレイ５ａ，６ａに光
を照射するためのＬＥＤ（発光ダイオード）７が入力端
子８，９の間に接続されている。この構成の半導体スイ
ッチによれば、ＬＥＤ７の入力端子８，９間に電流を流
して、ＬＥＤ７を発光させ、フォトダイオードアレイ５
ａ，６ａに交互又は同時に光を照射すれば、フォトダイ
オードアレイ５ａ，６ａが交互又は同時に光起電力を発
生する。この電圧により、ＩＧＢＴ１，２の各ゲート電
極が交互又は同時にバイアスされ、出力端子３，４間が
上記第１の実施例と同様にオン状態となる。このように
本発明の第２の実施例では、入力側と出力側とが光結合
されているだけで電気的には絶縁されているため、パワ
ー系（主電力系）のノイズとゲート制御回路系のノイズ
とが分離されているので、安定なスイッチング動作が可
能となる。さらに、ゲート制御回路における電力損失は
ほとんどなく極めて交換効率の高い交流・直流兼用の半
導体スイッチが実現される。
体スイッチの回路図であり、図１と共通する要素には同
一の符号が付されている。本発明の第２の実施例の半導
体スイッチは、本発明の第１の実施例のＩＧＢＴ１，２
のゲート制御回路５，６としてフォトダイオードアレイ
を使用した例である。すなわち、ＩＧＢＴ１，２の各ゲ
ート電極をそれぞれバイアスするフォトダイオードアレ
イ５ａ，６ａが設けられ、このフォトダイオードアレイ
５ａ，６ａに抵抗５ｂ，６ｂがそれぞれ並列接続されて
いる。さらに、フォトダイオードアレイ５ａ，６ａに光
を照射するためのＬＥＤ（発光ダイオード）７が入力端
子８，９の間に接続されている。この構成の半導体スイ
ッチによれば、ＬＥＤ７の入力端子８，９間に電流を流
して、ＬＥＤ７を発光させ、フォトダイオードアレイ５
ａ，６ａに交互又は同時に光を照射すれば、フォトダイ
オードアレイ５ａ，６ａが交互又は同時に光起電力を発
生する。この電圧により、ＩＧＢＴ１，２の各ゲート電
極が交互又は同時にバイアスされ、出力端子３，４間が
上記第１の実施例と同様にオン状態となる。このように
本発明の第２の実施例では、入力側と出力側とが光結合
されているだけで電気的には絶縁されているため、パワ
ー系（主電力系）のノイズとゲート制御回路系のノイズ
とが分離されているので、安定なスイッチング動作が可
能となる。さらに、ゲート制御回路における電力損失は
ほとんどなく極めて交換効率の高い交流・直流兼用の半
導体スイッチが実現される。
【００２８】図３は、本発明の第１または第２実施例の
半導体スイッチの構成要素であるＩＧＢＴ１，２の各チ
ップを高耐圧化するための構造を示したものである。図
３に示すように本発明の第１または第２の実施例のＩＧ
ＢＴチップは不純物密度５×１０12〜２×１０14ｃｍ-3
のｎ- 基板１１を有し、そのｎ- 基板１１の裏面全面に
は不純物密度５×１０18〜２×１０19ｃｍ-3のｐ+ 拡散
層（ｐ+ 型アノード層）１２が形成され、さらにチップ
側面にもアイソレーション拡散（素子分離拡散）法によ
ってｐ+ 拡散層１２が形成されている。また、ｎ- 基板
１１内のチップ表面側には不純物密度５×１０15〜２×
１０17ｃｍ-3のｐ型ベース層１３が形成され、ｐ型ベー
ス層１３内のチップ表面側には一対の不純物密度５×１
０18〜２×１０21ｃｍ-3のｎ+ エミッタ層１４が形成さ
れている。また、チップ表面の両サイドに各々現れたｐ
+ 拡散層１２、ｎ- 基板１１、ｐ型ベース層１３、及び
ｎ+ エミッタ層１４に亘るチップ表面上にＳｉＯ2 膜１
５がそれぞれ形成されており、該各ＳｉＯ2 膜１５内に
はそれぞれポリシリコン膜からなるゲート電極１６が形
成されている。すなわち、ゲート電極１６は、ｐ型ベー
ス層１３に対応するチップ表面上に設けられ、その周囲
をゲート酸化膜等のＳｉＯ2 膜１５によってチップ表面
側から絶縁した状態の絶縁ゲート構造を成している。な
おゲート電極１６はＷやＴｉ等の高融点金属、あるいは
ＷＳｉ2 ，ＴｉＳｉ2 ，ＭｏＳｉ2 等のシリサイド膜も
しくはポリサイド膜でもよい。そして、ＳｉＯ2 膜１５
を覆うようにして、ｐ型ベース層１３及びｎ+ エミッタ
層１４に対応するチップ表面中央部にはＡｌ，Ｔｉ／Ａ
ｌ，Ａｌ−Ｓｉ等のエミッタ電極１７が形成され、また
チップ裏面側のｐ+ 拡散層１２にはＴｉ／Ａｌ，Ｗ，あ
るいはＭｏ等のコレクタ電極１８が形成されている。さ
らに、ゲート電極１６、エミッタ電極１７及びコレクタ
電極１８にはそれぞれゲート端子１６Ａ、エミッタ端子
１７Ａ及びコレクタ端子１８Ａが接続されている。この
ように構成される本実施例のＩＧＢＴチップは、ゲート
電極１６にバイアス電圧が印加され、このバイアス電圧
が閾値レベルを越えたときにｐ型ベース層１３に電界が
生じ、その結果、ｐ型ベース層１３の表面にチャンネル
が誘起されるものである。さらに、コレクタを負にしエ
ミッタを正にした逆耐圧時においては、ｐ+ 拡散層１２
がｎ- 基板１１に対して負バイアスとなり、ｎ- 基板１
１とｐ+ 拡散層１２との間で寄生ダイオードが逆方向接
続された状態となる。これにより、チップの逆耐圧が向
上する。
半導体スイッチの構成要素であるＩＧＢＴ１，２の各チ
ップを高耐圧化するための構造を示したものである。図
３に示すように本発明の第１または第２の実施例のＩＧ
ＢＴチップは不純物密度５×１０12〜２×１０14ｃｍ-3
のｎ- 基板１１を有し、そのｎ- 基板１１の裏面全面に
は不純物密度５×１０18〜２×１０19ｃｍ-3のｐ+ 拡散
層（ｐ+ 型アノード層）１２が形成され、さらにチップ
側面にもアイソレーション拡散（素子分離拡散）法によ
ってｐ+ 拡散層１２が形成されている。また、ｎ- 基板
１１内のチップ表面側には不純物密度５×１０15〜２×
１０17ｃｍ-3のｐ型ベース層１３が形成され、ｐ型ベー
ス層１３内のチップ表面側には一対の不純物密度５×１
０18〜２×１０21ｃｍ-3のｎ+ エミッタ層１４が形成さ
れている。また、チップ表面の両サイドに各々現れたｐ
+ 拡散層１２、ｎ- 基板１１、ｐ型ベース層１３、及び
ｎ+ エミッタ層１４に亘るチップ表面上にＳｉＯ2 膜１
５がそれぞれ形成されており、該各ＳｉＯ2 膜１５内に
はそれぞれポリシリコン膜からなるゲート電極１６が形
成されている。すなわち、ゲート電極１６は、ｐ型ベー
ス層１３に対応するチップ表面上に設けられ、その周囲
をゲート酸化膜等のＳｉＯ2 膜１５によってチップ表面
側から絶縁した状態の絶縁ゲート構造を成している。な
おゲート電極１６はＷやＴｉ等の高融点金属、あるいは
ＷＳｉ2 ，ＴｉＳｉ2 ，ＭｏＳｉ2 等のシリサイド膜も
しくはポリサイド膜でもよい。そして、ＳｉＯ2 膜１５
を覆うようにして、ｐ型ベース層１３及びｎ+ エミッタ
層１４に対応するチップ表面中央部にはＡｌ，Ｔｉ／Ａ
ｌ，Ａｌ−Ｓｉ等のエミッタ電極１７が形成され、また
チップ裏面側のｐ+ 拡散層１２にはＴｉ／Ａｌ，Ｗ，あ
るいはＭｏ等のコレクタ電極１８が形成されている。さ
らに、ゲート電極１６、エミッタ電極１７及びコレクタ
電極１８にはそれぞれゲート端子１６Ａ、エミッタ端子
１７Ａ及びコレクタ端子１８Ａが接続されている。この
ように構成される本実施例のＩＧＢＴチップは、ゲート
電極１６にバイアス電圧が印加され、このバイアス電圧
が閾値レベルを越えたときにｐ型ベース層１３に電界が
生じ、その結果、ｐ型ベース層１３の表面にチャンネル
が誘起されるものである。さらに、コレクタを負にしエ
ミッタを正にした逆耐圧時においては、ｐ+ 拡散層１２
がｎ- 基板１１に対して負バイアスとなり、ｎ- 基板１
１とｐ+ 拡散層１２との間で寄生ダイオードが逆方向接
続された状態となる。これにより、チップの逆耐圧が向
上する。
【００２９】図４（ａ）〜（ｅ）は、図３に示したＩＧ
ＢＴチップの製造方法を示す工程図である。まず、図４
（ａ）に示すように予め用意された厚さ１５０〜４５０
μｍ，不純物密度５×１０12〜２×１０14ｃｍ-3のｎ-
基板１１の表面及び裏面に厚さ４００〜７００ｎｍのＳ
ｉＯ2 膜１５を熱酸化法等により成膜しておき、次に図
４（ｂ）に示すようにｎ- 基板１１の側面全体にボロン
（Ｂ），アルミニウム（Ａｌ）あるいはガリウム（Ｇ
ａ）等の不純物を用いたアイソレーション拡散法により
不純物密度１×１０17〜５×１０18ｃｍ-3のｐ+ 拡散層
１２を形成する。続いて、図４（ｃ）に示すようにｎ-
基板１１の裏面に深く，たとえば２０μｍ〜５０μｍ，
不純物密度２×１０18〜２×１０19ｃｍ-3のボロン等の
不純物の拡散を行い、ｐ型アノード層１２を形成した
後、先に拡散用マスクとして用いたＳｉＯ2 膜１５を除
去し、新たにゲート酸化膜となる５０〜１００ｎｍのＳ
ｉＯ2膜１５を熱酸化法等によりｎ- 基板１１の表面側
に形成し、その上に厚さ３５０〜５００ｎｍのポリシリ
コン膜１９を成膜し、その中央部に窓を形成し、その窓
を通してｎ- 基板１１の表面側の中に不純物１×１０15
〜５×１０17ｃｍ-3，深さ１０〜３０μｍでボロン等の
不純物の拡散を行ってｐ型ベース層１３を形成する。次
に、図４（ｄ）に示すようにゲート電極１６となる部分
のポリシリコン層を残して、厚さ３５０〜５００ｎｍの
新たなＳｉＯ2 膜１５をｎ- 基板１１の表面上に形成し
た後、ｐ型ベース層１３上のＳｉＯ2 膜１５の中央部分
近傍に２つの拡散窓を形成する。そして、この２つの拡
散窓を通してｐ型ベース層１３の中に深さ０．５〜５μ
ｍ，不純物密度５×１０18〜１×１０21ｃｍ-3の砒素等
の不純物の拡散を行ってｎ+ エミッタ層１４を形成す
る。いわゆる二重拡散技術によりｐ型ベース層１３の内
にｎ+ エミッタ層１４を形成するのである。その後、図
４（ｅ）に示すように、ｎ- 基板１１の表面上に新たに
厚さ３５０〜５００ｎｍＳｉＯ2 膜１５ＡをＣＶＤ法等
により形成し、そして、ＳｉＯ2 層１５Ａ中に新たに形
成されたコンタクトホールを介してｐ型ベース層１３及
びｎ+ エミッタ層１４に対応するｎ- 基板１１の表面中
央部の上に厚さ０．５〜３μｍのＡｌ，Ｔｉ／Ａｌ，Ａ
ｌ−Ｓｉ等の金属のエミッタ電極１７を形成し、またチ
ップ裏面側のｐ+ 拡散層１２にＡｌ，Ｔｉ／Ａｌ，Ｗ，
あるいはＭｏ等のコレクタ電極１８を形成すれば、図３
に示す構造のＩＧＢＴチップが得られる。
ＢＴチップの製造方法を示す工程図である。まず、図４
（ａ）に示すように予め用意された厚さ１５０〜４５０
μｍ，不純物密度５×１０12〜２×１０14ｃｍ-3のｎ-
基板１１の表面及び裏面に厚さ４００〜７００ｎｍのＳ
ｉＯ2 膜１５を熱酸化法等により成膜しておき、次に図
４（ｂ）に示すようにｎ- 基板１１の側面全体にボロン
（Ｂ），アルミニウム（Ａｌ）あるいはガリウム（Ｇ
ａ）等の不純物を用いたアイソレーション拡散法により
不純物密度１×１０17〜５×１０18ｃｍ-3のｐ+ 拡散層
１２を形成する。続いて、図４（ｃ）に示すようにｎ-
基板１１の裏面に深く，たとえば２０μｍ〜５０μｍ，
不純物密度２×１０18〜２×１０19ｃｍ-3のボロン等の
不純物の拡散を行い、ｐ型アノード層１２を形成した
後、先に拡散用マスクとして用いたＳｉＯ2 膜１５を除
去し、新たにゲート酸化膜となる５０〜１００ｎｍのＳ
ｉＯ2膜１５を熱酸化法等によりｎ- 基板１１の表面側
に形成し、その上に厚さ３５０〜５００ｎｍのポリシリ
コン膜１９を成膜し、その中央部に窓を形成し、その窓
を通してｎ- 基板１１の表面側の中に不純物１×１０15
〜５×１０17ｃｍ-3，深さ１０〜３０μｍでボロン等の
不純物の拡散を行ってｐ型ベース層１３を形成する。次
に、図４（ｄ）に示すようにゲート電極１６となる部分
のポリシリコン層を残して、厚さ３５０〜５００ｎｍの
新たなＳｉＯ2 膜１５をｎ- 基板１１の表面上に形成し
た後、ｐ型ベース層１３上のＳｉＯ2 膜１５の中央部分
近傍に２つの拡散窓を形成する。そして、この２つの拡
散窓を通してｐ型ベース層１３の中に深さ０．５〜５μ
ｍ，不純物密度５×１０18〜１×１０21ｃｍ-3の砒素等
の不純物の拡散を行ってｎ+ エミッタ層１４を形成す
る。いわゆる二重拡散技術によりｐ型ベース層１３の内
にｎ+ エミッタ層１４を形成するのである。その後、図
４（ｅ）に示すように、ｎ- 基板１１の表面上に新たに
厚さ３５０〜５００ｎｍＳｉＯ2 膜１５ＡをＣＶＤ法等
により形成し、そして、ＳｉＯ2 層１５Ａ中に新たに形
成されたコンタクトホールを介してｐ型ベース層１３及
びｎ+ エミッタ層１４に対応するｎ- 基板１１の表面中
央部の上に厚さ０．５〜３μｍのＡｌ，Ｔｉ／Ａｌ，Ａ
ｌ−Ｓｉ等の金属のエミッタ電極１７を形成し、またチ
ップ裏面側のｐ+ 拡散層１２にＡｌ，Ｔｉ／Ａｌ，Ｗ，
あるいはＭｏ等のコレクタ電極１８を形成すれば、図３
に示す構造のＩＧＢＴチップが得られる。
【００３０】図５（ａ）〜（ｅ）は、本発明の第１また
は第２の実施例に用いる、他の構造のＩＧＢＴチップの
製造方法を示す工程図である。図５（ａ）〜（ｅ）に示
すＩＧＢＴチップは、逆耐圧を向上させるためにアイソ
レーション拡散法を用いた場合の他の例を示すものであ
る。まず、不純物密度１×１０18〜３×１０18ｃｍ-3，
厚さ１５０〜３００μｍのｐ+ 基板２１上に不純物密度
５×１０12ｃｍ-3〜２×１０14ｃｍ-3，厚さ５０〜１５
０μｍのｎ- エピタキシャル層２２を図５（ａ）に示す
ように形成する。次にそのｎ- エピタキシャル層２２の
表面上に熱酸化法等により厚さ４００ｎｍ〜７００ｎｍ
のＳｉＯ2 膜２３を成膜し、図５（ｂ）に示すようにｎ
- エピタキシャル層２２の側面全体にアイソレーション
拡散法によりｐ+ 拡散層２４を形成する。その後、前述
した図４（ｃ）と同様の方法を用いて、厚さ５０〜１０
０ｎｍのゲート酸化膜を形成し、その上にポリシリコン
膜３０をＣＶＤ法等により形成し、図５（ｃ）に示すよ
うにｎ- エピタキシャル層２２内にｐ型ベース層２５を
形成すると共に、図５（ｄ）に示すようにそのｐ型ベー
ス層２５内にｎ+ エミッタ層２６を形成し、さらに、厚
さ３５０〜５００ｎｍのＳｉＯ2 層２３Ａをｎ- エピタ
キシャル層２２の上にＣＶＤ法等により形成する。そし
て、ＳｉＯ2 層２３Ａ中のコンタクトホールを介してエ
ミッタ電極２８を形成し、またチップ裏面側のｐ+ 基板
２１にコレクタ電極２９を形成すれば、図５（ｅ）に示
す構造のＩＧＢＴチップが得られる。
は第２の実施例に用いる、他の構造のＩＧＢＴチップの
製造方法を示す工程図である。図５（ａ）〜（ｅ）に示
すＩＧＢＴチップは、逆耐圧を向上させるためにアイソ
レーション拡散法を用いた場合の他の例を示すものであ
る。まず、不純物密度１×１０18〜３×１０18ｃｍ-3，
厚さ１５０〜３００μｍのｐ+ 基板２１上に不純物密度
５×１０12ｃｍ-3〜２×１０14ｃｍ-3，厚さ５０〜１５
０μｍのｎ- エピタキシャル層２２を図５（ａ）に示す
ように形成する。次にそのｎ- エピタキシャル層２２の
表面上に熱酸化法等により厚さ４００ｎｍ〜７００ｎｍ
のＳｉＯ2 膜２３を成膜し、図５（ｂ）に示すようにｎ
- エピタキシャル層２２の側面全体にアイソレーション
拡散法によりｐ+ 拡散層２４を形成する。その後、前述
した図４（ｃ）と同様の方法を用いて、厚さ５０〜１０
０ｎｍのゲート酸化膜を形成し、その上にポリシリコン
膜３０をＣＶＤ法等により形成し、図５（ｃ）に示すよ
うにｎ- エピタキシャル層２２内にｐ型ベース層２５を
形成すると共に、図５（ｄ）に示すようにそのｐ型ベー
ス層２５内にｎ+ エミッタ層２６を形成し、さらに、厚
さ３５０〜５００ｎｍのＳｉＯ2 層２３Ａをｎ- エピタ
キシャル層２２の上にＣＶＤ法等により形成する。そし
て、ＳｉＯ2 層２３Ａ中のコンタクトホールを介してエ
ミッタ電極２８を形成し、またチップ裏面側のｐ+ 基板
２１にコレクタ電極２９を形成すれば、図５（ｅ）に示
す構造のＩＧＢＴチップが得られる。
【００３１】また、逆耐圧を向上させるためには、上記
図４（ａ）〜（ｅ），および図５（ａ）〜（ｅ）に示し
たアイソレーション拡散法を用いて製造するほか、例え
ば以下に示すようなグラスパッシベーション法を用いて
ＩＧＢＴチップを製造してもよい。すなわち、図６
（ａ）〜（ｅ）は、本発明の第１または第２の実施例に
用いるさらに他の構造のＩＧＢＴチップの製造方法を示
す工程図である。まず、図６（ａ）に示すような予め用
意された不純物密度３×１０12〜１×１０14ｃｍ-3，厚
さ２５０〜６００μｍのｎ- 基板３１の裏面側に図６
（ｂ）に示すように拡散深さ３０〜５０μｍのｐ+ 型ア
ノード層３２を形成すると共に、ｎ- 基板３１の表面側
に図４（ｃ），図５（ｃ）と同様の方法で、ＳｉＯ2 膜
３３およびポリシリコン層３７を成膜して前記ｎ- 基板
３１内にｐ型ベース層３４を形成すると共に、そのｐ型
ベース層３４内にｎ+ エミッタ層３５を形成し、さら
に、ＳｉＯ2 膜３３中にポリシリコン層からなるゲート
電極３７を図６（ｂ）に示すように形成する。その後、
ｎ- 基板３１の表面及び裏面側に新たにＳｉＯ2 膜３３
をＣＶＤ法等を用いて成膜した後、ｎ- 基板３１の表面
側及び裏面側の周辺部に対してその側面中央部分を残す
ような形で図６（ｃ）に示すようなエッチング処理を施
す。さらに、図６（ｄ）に示すようにエッチングされた
ｎ- 基板３１の表面側及び裏面側の傾斜側面部に対して
グラスパッシベーション法を用いてガラス層３６を被着
する。そして、ｎ- 基板３１の表面側のガラス層３６お
よび裏面側のガラス層３６上にＳｉＯ2 膜３３Ａを成膜
する。その後、ｎ- 基板３１の表面側にエミッタ電極３
８を形成し、またチップ裏面側のｐ+ 型アノード層３２
にコレクタ電極３９を形成すれば、図６（ｅ）に示す構
造のＩＧＢＴチップが得られる。なお、グラスパッシベ
ーションのかわりにＳＩＰＯＳ（Semi Insulating Poly
-Silicon）や、ＳｉｎＳｉＮ（Semi Insulating Silico
n Nitride ）等を用いてもよい。
図４（ａ）〜（ｅ），および図５（ａ）〜（ｅ）に示し
たアイソレーション拡散法を用いて製造するほか、例え
ば以下に示すようなグラスパッシベーション法を用いて
ＩＧＢＴチップを製造してもよい。すなわち、図６
（ａ）〜（ｅ）は、本発明の第１または第２の実施例に
用いるさらに他の構造のＩＧＢＴチップの製造方法を示
す工程図である。まず、図６（ａ）に示すような予め用
意された不純物密度３×１０12〜１×１０14ｃｍ-3，厚
さ２５０〜６００μｍのｎ- 基板３１の裏面側に図６
（ｂ）に示すように拡散深さ３０〜５０μｍのｐ+ 型ア
ノード層３２を形成すると共に、ｎ- 基板３１の表面側
に図４（ｃ），図５（ｃ）と同様の方法で、ＳｉＯ2 膜
３３およびポリシリコン層３７を成膜して前記ｎ- 基板
３１内にｐ型ベース層３４を形成すると共に、そのｐ型
ベース層３４内にｎ+ エミッタ層３５を形成し、さら
に、ＳｉＯ2 膜３３中にポリシリコン層からなるゲート
電極３７を図６（ｂ）に示すように形成する。その後、
ｎ- 基板３１の表面及び裏面側に新たにＳｉＯ2 膜３３
をＣＶＤ法等を用いて成膜した後、ｎ- 基板３１の表面
側及び裏面側の周辺部に対してその側面中央部分を残す
ような形で図６（ｃ）に示すようなエッチング処理を施
す。さらに、図６（ｄ）に示すようにエッチングされた
ｎ- 基板３１の表面側及び裏面側の傾斜側面部に対して
グラスパッシベーション法を用いてガラス層３６を被着
する。そして、ｎ- 基板３１の表面側のガラス層３６お
よび裏面側のガラス層３６上にＳｉＯ2 膜３３Ａを成膜
する。その後、ｎ- 基板３１の表面側にエミッタ電極３
８を形成し、またチップ裏面側のｐ+ 型アノード層３２
にコレクタ電極３９を形成すれば、図６（ｅ）に示す構
造のＩＧＢＴチップが得られる。なお、グラスパッシベ
ーションのかわりにＳＩＰＯＳ（Semi Insulating Poly
-Silicon）や、ＳｉｎＳｉＮ（Semi Insulating Silico
n Nitride ）等を用いてもよい。
【００３２】図１および図２に示した本発明の第１およ
び第２の実施例に示した双方向性半導体スイッチはアル
ミナ（Ａｌ2 Ｏ3 ）や窒化アルミ（ＡｌＮ）等のセラミ
ック基板や絶縁金属基板（Insulated Metal Substrate
）等あるいは各種リードフレームの上に、図３，図４
（ｅ），図５（ｅ）および図６（ｅ）に示したＩＧＢＴ
１，２，やゲート制御回路５，６等の構成要素をハンダ
付け等により実装して、いわゆるパワーモジュール（Po
wer Module）やパワーハイブリッドＩＣ（HybridIntegr
ated Circuit ）等のパッケージとすればよい。
び第２の実施例に示した双方向性半導体スイッチはアル
ミナ（Ａｌ2 Ｏ3 ）や窒化アルミ（ＡｌＮ）等のセラミ
ック基板や絶縁金属基板（Insulated Metal Substrate
）等あるいは各種リードフレームの上に、図３，図４
（ｅ），図５（ｅ）および図６（ｅ）に示したＩＧＢＴ
１，２，やゲート制御回路５，６等の構成要素をハンダ
付け等により実装して、いわゆるパワーモジュール（Po
wer Module）やパワーハイブリッドＩＣ（HybridIntegr
ated Circuit ）等のパッケージとすればよい。
【００３３】そのようなパッケージの一例として、図７
に本発明の第３の実施例を示す。図７（ａ）は図７
（ａ）のＩ−Ｉ線に沿った模式断面図である。ＩＧＢＴ
１，２はリードフレーム４，３の上にそれぞれマウント
されている。フォトダイオードアレイ５ａ，６ａと抵抗
５ｂ，６ｂとが集積化された半導体チップ６５１がリー
ドフレーム９０２の上にマウントされている。ＧａＡｓ
ＬＥＤもしくはＧａＡｓ／ＡｌＧａＡｓヘテロ接合ＬＥ
Ｄ等の発光素子７がリードフレーム８にマウントされて
いる。ＬＥＤの他方の電極はリードフレーム９に接続さ
れたボンディングワイヤ９３７に接続されている。ＬＥ
Ｄ７とフォトダイオードアレイ５ａ，６ａの集積化され
た半導体チップ６５１は透明ゴム又はゲル状のシリコー
ン樹脂９０１でモールドされ、ＬＥＤ７の光がモールド
パッケージ９９１との界面で反射され、有効にフォトダ
イオードアレイ５ａ，６ａに達するようにされている。
フォトダイオードアレイ５ａのカソードボンディングパ
ッド５２７とＩＧＢＴ１のエミッタボンディングパッド
１７７とはボンディングワイヤ９３２で、アノードボン
ディングパッド５２８とゲートボンディングパッド１６
８とはボンディングワイヤ９３１とで接続されている。
またフォトダイオードアレイ６ａのカソードボンディン
グパッド５１７，アノードボンディングパッド５１８は
それぞれ、ＩＧＢＴ２のエミッタボンディングパッド１
７９，ゲートボンディングパッド１６９に、ボンディン
グワイヤ９３４，９３３で接続されている。ＩＧＢＴ１
のエミッタボンディングパッド１７６はボンディングワ
イヤ９３６でリードフレーム３に接続され、ＩＧＢＴ１
のエミッタとＩＧＢＴ２のコレクタが接続されている。
またＩＧＢＴ２のエミッタボンディングパッド１７８と
リードフレーム４とがボンディングワイヤ９３５で接続
され、ＩＧＢＴ２のエミッタとＩＧＢＴ１のコレクタが
接続されている。ボンディングワイヤ９３１〜９３６は
たとえば１００〜６５０μｍφのＡｌ線又はＡｕ線等を
用いればよい。
に本発明の第３の実施例を示す。図７（ａ）は図７
（ａ）のＩ−Ｉ線に沿った模式断面図である。ＩＧＢＴ
１，２はリードフレーム４，３の上にそれぞれマウント
されている。フォトダイオードアレイ５ａ，６ａと抵抗
５ｂ，６ｂとが集積化された半導体チップ６５１がリー
ドフレーム９０２の上にマウントされている。ＧａＡｓ
ＬＥＤもしくはＧａＡｓ／ＡｌＧａＡｓヘテロ接合ＬＥ
Ｄ等の発光素子７がリードフレーム８にマウントされて
いる。ＬＥＤの他方の電極はリードフレーム９に接続さ
れたボンディングワイヤ９３７に接続されている。ＬＥ
Ｄ７とフォトダイオードアレイ５ａ，６ａの集積化され
た半導体チップ６５１は透明ゴム又はゲル状のシリコー
ン樹脂９０１でモールドされ、ＬＥＤ７の光がモールド
パッケージ９９１との界面で反射され、有効にフォトダ
イオードアレイ５ａ，６ａに達するようにされている。
フォトダイオードアレイ５ａのカソードボンディングパ
ッド５２７とＩＧＢＴ１のエミッタボンディングパッド
１７７とはボンディングワイヤ９３２で、アノードボン
ディングパッド５２８とゲートボンディングパッド１６
８とはボンディングワイヤ９３１とで接続されている。
またフォトダイオードアレイ６ａのカソードボンディン
グパッド５１７，アノードボンディングパッド５１８は
それぞれ、ＩＧＢＴ２のエミッタボンディングパッド１
７９，ゲートボンディングパッド１６９に、ボンディン
グワイヤ９３４，９３３で接続されている。ＩＧＢＴ１
のエミッタボンディングパッド１７６はボンディングワ
イヤ９３６でリードフレーム３に接続され、ＩＧＢＴ１
のエミッタとＩＧＢＴ２のコレクタが接続されている。
またＩＧＢＴ２のエミッタボンディングパッド１７８と
リードフレーム４とがボンディングワイヤ９３５で接続
され、ＩＧＢＴ２のエミッタとＩＧＢＴ１のコレクタが
接続されている。ボンディングワイヤ９３１〜９３６は
たとえば１００〜６５０μｍφのＡｌ線又はＡｕ線等を
用いればよい。
【００３４】図８（ａ）は本発明の第３の実施例に用い
たフォトダイオードアレイ５ａ，６ａを集積化した半導
体チップ６５１の断面図で図８（ｂ）はその等価回路を
示す。いわゆる絶縁分離（ＤＩ：Dielectric Isolatio
n）によりｎ型カソード領域５１４，５２４、ｐ型アノ
ード領域５１２，５２２からなるフォトダイオードを分
離した構造のフォトダイオードアレイの模式的な断面図
である。図８（ａ）でフォトダイオードアレイ６ａはｎ
型カソード領域５１４、ｐ型アノード領域５１２からな
るフォトダイオードで構成され、フォトダイオードアレ
イ５ａはｎ型カソード領域５２４、ｐ型アノード領域５
２２からなるフォトダイオードで構成されている。各フ
ォトダイオードは酸化膜１５の上に形成されたＡｌ配線
５３６で相互に接続されている。またＡｌ配線５３７
は、図７（ａ）に示したフォトダイオードアレイ６ａの
カソードボンディングパッド５１７に接続され、Ａｌ配
線５３８は、アノードボンディングパッド５１８に接続
されている。同様にＡｌ配線５４７，５４８は図７
（ａ）に示したフォトダイオードアレイ５ａのカソード
ボンディングパッド５２７、アノードボンディングパッ
ド５２８にそれぞれ接続されている。図８（ａ）におい
て半導体基板６５１はｐ型でもｎ型でもよい。各フォト
ダイオードは酸化膜６１５およびポリシリコン６１６で
分離されている。図８（ａ）の構造はたとえば、シリコ
ン直接接合（ＳＤＢ：Silicon Direct Bonding）法など
を用いてシリコン基板６５１とカソード領域となるｎ層
５１４，５２４の間に酸化膜６１５をはさんだＳＯＩウ
ェハを用いて製造すればよい。すなわち、このＳＯＩウ
ェハのｎ層５１４，５２４の表面から酸化膜６１５に達
する溝をＲＩＥ法やＥＣＲイオンエッチング法等あるい
はＫＯＨ等を用いたウェットエッチング法等のエッチン
グにより形成し、その表面にさらに０．５〜２μｍの酸
化膜を熱酸化等の手法により形成し、さらにその酸化膜
の表面に、溝を埋めるようにポリシリコン６１６を減圧
ＣＶＤ法等により堆積すれば図８（ａ）の絶縁分離領域
が形成できる。このポリシリコン６１６の堆積後、表面
に凹凸が生じフォトリソグラフィー上で問題となる場合
にはＳＯＩウェハの表面をポリッシングし、図８（ａ）
に示すようにｎ層５１４，５２４の表面と、ポリシリコ
ン６１６の表面とが同一平面になるようにしてから、ｐ
型アノード層５１２，５２２の拡散工程等を行なえばよ
い。図８（ａ）の各フォトダイオードアレイ５ａ，６ａ
は、各３個のフォトダイオードで構成された場合を示し
ているが、これは図示の都合上の一例であって、フォト
ダイオードの数はＩＧＢＴの特性に合わせて選定すれば
よい。たとえば、シリコンフォトダイオードを１６個直
列接続すれば約８Ｖのゲート制御電圧を得ることができ
る。なお抵抗５ｂ，６ｂは図８（ａ）では図示を省略し
ているが、ポリシリコン層を用いた抵抗体、あるいはｎ
型シリコン中にｐ型シリコンを拡散した抵抗体等を半導
体チップ６５１上に形成すればよい。
たフォトダイオードアレイ５ａ，６ａを集積化した半導
体チップ６５１の断面図で図８（ｂ）はその等価回路を
示す。いわゆる絶縁分離（ＤＩ：Dielectric Isolatio
n）によりｎ型カソード領域５１４，５２４、ｐ型アノ
ード領域５１２，５２２からなるフォトダイオードを分
離した構造のフォトダイオードアレイの模式的な断面図
である。図８（ａ）でフォトダイオードアレイ６ａはｎ
型カソード領域５１４、ｐ型アノード領域５１２からな
るフォトダイオードで構成され、フォトダイオードアレ
イ５ａはｎ型カソード領域５２４、ｐ型アノード領域５
２２からなるフォトダイオードで構成されている。各フ
ォトダイオードは酸化膜１５の上に形成されたＡｌ配線
５３６で相互に接続されている。またＡｌ配線５３７
は、図７（ａ）に示したフォトダイオードアレイ６ａの
カソードボンディングパッド５１７に接続され、Ａｌ配
線５３８は、アノードボンディングパッド５１８に接続
されている。同様にＡｌ配線５４７，５４８は図７
（ａ）に示したフォトダイオードアレイ５ａのカソード
ボンディングパッド５２７、アノードボンディングパッ
ド５２８にそれぞれ接続されている。図８（ａ）におい
て半導体基板６５１はｐ型でもｎ型でもよい。各フォト
ダイオードは酸化膜６１５およびポリシリコン６１６で
分離されている。図８（ａ）の構造はたとえば、シリコ
ン直接接合（ＳＤＢ：Silicon Direct Bonding）法など
を用いてシリコン基板６５１とカソード領域となるｎ層
５１４，５２４の間に酸化膜６１５をはさんだＳＯＩウ
ェハを用いて製造すればよい。すなわち、このＳＯＩウ
ェハのｎ層５１４，５２４の表面から酸化膜６１５に達
する溝をＲＩＥ法やＥＣＲイオンエッチング法等あるい
はＫＯＨ等を用いたウェットエッチング法等のエッチン
グにより形成し、その表面にさらに０．５〜２μｍの酸
化膜を熱酸化等の手法により形成し、さらにその酸化膜
の表面に、溝を埋めるようにポリシリコン６１６を減圧
ＣＶＤ法等により堆積すれば図８（ａ）の絶縁分離領域
が形成できる。このポリシリコン６１６の堆積後、表面
に凹凸が生じフォトリソグラフィー上で問題となる場合
にはＳＯＩウェハの表面をポリッシングし、図８（ａ）
に示すようにｎ層５１４，５２４の表面と、ポリシリコ
ン６１６の表面とが同一平面になるようにしてから、ｐ
型アノード層５１２，５２２の拡散工程等を行なえばよ
い。図８（ａ）の各フォトダイオードアレイ５ａ，６ａ
は、各３個のフォトダイオードで構成された場合を示し
ているが、これは図示の都合上の一例であって、フォト
ダイオードの数はＩＧＢＴの特性に合わせて選定すれば
よい。たとえば、シリコンフォトダイオードを１６個直
列接続すれば約８Ｖのゲート制御電圧を得ることができ
る。なお抵抗５ｂ，６ｂは図８（ａ）では図示を省略し
ているが、ポリシリコン層を用いた抵抗体、あるいはｎ
型シリコン中にｐ型シリコンを拡散した抵抗体等を半導
体チップ６５１上に形成すればよい。
【００３５】図９（ａ）は本発明の第４の実施例に係る
双方向性半導体スイッチの平面図で、図９（ｂ）はその
模式断面図である。本発明の第３の実施例と異なる点
は、フォトダイオードアレイ６ａが半導体チップ６５２
上に形成され、フォトダイオードアレイ５ａが半導体チ
ップ６５３上に形成されている点である。したがって、
半導体チップ６５２はリードフレーム９０４上に、半導
体チップ６５３はリードフレーム９０３上に形成されて
いる。半導体チップ６５２，６５３，ＬＥＤ７が透明ゴ
ム又はゲル状のシリコーン樹脂９０１でモールドされ、
ＬＥＤ７の光がフォトダイオードアレイ５ａ，６ａに有
効に照射されるように構成されている点等は本発明の第
３の実施例と同様であり説明を省略する。
双方向性半導体スイッチの平面図で、図９（ｂ）はその
模式断面図である。本発明の第３の実施例と異なる点
は、フォトダイオードアレイ６ａが半導体チップ６５２
上に形成され、フォトダイオードアレイ５ａが半導体チ
ップ６５３上に形成されている点である。したがって、
半導体チップ６５２はリードフレーム９０４上に、半導
体チップ６５３はリードフレーム９０３上に形成されて
いる。半導体チップ６５２，６５３，ＬＥＤ７が透明ゴ
ム又はゲル状のシリコーン樹脂９０１でモールドされ、
ＬＥＤ７の光がフォトダイオードアレイ５ａ，６ａに有
効に照射されるように構成されている点等は本発明の第
３の実施例と同様であり説明を省略する。
【００３６】図１０（ａ）は本発明の第５の実施例に係
る双方向性半導体スイッチの平面図で１０（ｂ）はその
断面図で、ＬＥＤを２個用いてＩＧＢＴを駆動してい
る。すなわち、本発明の第５の実施例においてはフォト
ダイオードアレイ６ａが形成された半導体チップ６５２
はＬＥＤ７１により照射され、フォトダイオードアレイ
５ａが形成された半導体チップ６５３はＬＥＤ７２によ
り照射されるように構成されている。ＬＥＤ７１はリー
ドフレーム８上にマウントされ、ＬＥＤ７２はリードフ
レーム９０８上に形成されている。本発明の第５の実施
例においてはＩＧＢＴ１およびＩＧＢＴ２のゲートを独
立に制御することも、同時に制御することも可能で、回
路応用上の汎用性が増大する。
る双方向性半導体スイッチの平面図で１０（ｂ）はその
断面図で、ＬＥＤを２個用いてＩＧＢＴを駆動してい
る。すなわち、本発明の第５の実施例においてはフォト
ダイオードアレイ６ａが形成された半導体チップ６５２
はＬＥＤ７１により照射され、フォトダイオードアレイ
５ａが形成された半導体チップ６５３はＬＥＤ７２によ
り照射されるように構成されている。ＬＥＤ７１はリー
ドフレーム８上にマウントされ、ＬＥＤ７２はリードフ
レーム９０８上に形成されている。本発明の第５の実施
例においてはＩＧＢＴ１およびＩＧＢＴ２のゲートを独
立に制御することも、同時に制御することも可能で、回
路応用上の汎用性が増大する。
【００３７】図１１（ａ）は本発明の第６の実施例に係
る双方向性半導体スイッチの平面図で図１１（ｂ）はそ
の模式断面図である。本発明の第６の実施例においては
ＬＥＤ７とフォトダイオードアレイ５ａ，６ａおよび抵
抗５ｂ，６ｂが集積化された半導体チップ６５１は透明
ゴム又はゲル状のシリコーン樹脂９０１中で対向するよ
うに配置され、ＬＥＤ７の光は直接フォトダイオードア
レイ５ａ，６ａに入射するので高効率である。したがっ
て、ＬＥＤの出力およびＬＥＤに入力するパワーは少な
くてよい。ＬＥＤ７はリードフレーム９にマウントさ
れ、このリードフレームに対向するように配置されたリ
ードフレーム９０５にフォトダイオードアレイ５ａ，６
ａ等が集積化された半導体チップ６５１がマウントされ
ている。
る双方向性半導体スイッチの平面図で図１１（ｂ）はそ
の模式断面図である。本発明の第６の実施例においては
ＬＥＤ７とフォトダイオードアレイ５ａ，６ａおよび抵
抗５ｂ，６ｂが集積化された半導体チップ６５１は透明
ゴム又はゲル状のシリコーン樹脂９０１中で対向するよ
うに配置され、ＬＥＤ７の光は直接フォトダイオードア
レイ５ａ，６ａに入射するので高効率である。したがっ
て、ＬＥＤの出力およびＬＥＤに入力するパワーは少な
くてよい。ＬＥＤ７はリードフレーム９にマウントさ
れ、このリードフレームに対向するように配置されたリ
ードフレーム９０５にフォトダイオードアレイ５ａ，６
ａ等が集積化された半導体チップ６５１がマウントされ
ている。
【００３８】図１２は本発明の第７の実施例に係り、双
方向性半導体スイッチを構成するＩＧＢＴ１，２，を同
一チップ上に集積化した、いわゆるワンチップ双方向性
半導体スイッチの断面構造の一部を示す。図１３は図１
２の構造の一ユニットに対応する等価回路を示す図で、
ｎチャンネルＩＧＢＴ９１とｐチャンネルＩＧＢＴ９２
が並列接続され、それぞれゲート制御回路９５，９６に
より端子３−４間の交流が制御されることを示す。図１
２においてｎ+ エミッタ層１４，ｐ型ベース層１３，ｉ
層２１１，ｐ+ アノード層１２によりｎチャンネルＩＧ
ＢＴ９１が構成され、ｐ+ エミッタ層１４１，ｎ型ベー
ス層２３１，ｉ層２１１，ｎ+ アノード層２２１により
ｐチャンネルＩＧＢＴ９２が構成されている。ｎチャン
ネルＩＧＢＴ９１とｐチャンネルＩＧＢＴ９２の共通ベ
ース領域となるｉ層２１１は不純物密度１×１０11〜２
×１０13ｃｍ-3程度のｐ--層又はｎ--層でもよい。この
領域は注入された電子又は正孔が高電界で加速されてい
わゆるドリフト走行する領域であるのでｎ--層，ｐ
--層，ｉ層のいずれであっても同様な動作となる。つま
り、ｎ--層，ｐ--層，ｉ層はほぼ完全に空乏化した領域
としておけばよい。ｐ型ベース層１３の表面の一部には
ゲート酸化膜を介してポリシリコンゲート電極１６がｎ
チャンネルＩＧＢＴ９１のゲート電極として形成され、
ｎ型ベース層２３１の表面の一部には、ゲート酸化膜を
介してポリシリコンゲート電極１６１がｐチャンネルＩ
ＧＢＴ９２のゲート電極として形成されている。平面図
を省略しているがポリシリコンゲート電極１６とポリシ
リコンゲート電極１６１とは互いに独立となるような平
面パターンを有しており、それぞれゲート制御回路９
５，９６によりドライブされる。ゲート電極１６，１６
１はポリシリコンのかわりにＷ，Ｍｏ，Ｔｉ，Ｃｏ等の
高融点金属又はこれらのシリサイド、すなわちＷＳ
ｉ2，ＴｉＳｉ2 ，ＣｏＳｉ2 等あるいはさらにポリシ
リコンとの複合膜であるポリサイドでもよい。各ＩＧＢ
Ｔ９１，９２は共通のエミッタ電極１７１，コレクタ電
極１８１を有している。図１３の等価回路で明らかであ
ろうが、端子３から端子４方向へ電流が流れるときはｎ
チャンネルＩＧＢＴが電流を流し、端子４から端子３方
向へ電流が流れるときはｐチャンネルＩＧＢＴが電流を
流すこととなる。ただし、これは等価回路上の議論であ
り、実際にはｐ+ アノード層１２とｎ+アノード層２２
１とはいわゆるコレクタショート構造として動作するの
でもう少し複雑な動作となる。すなわちｎチャンネルＩ
ＧＢＴ９１のターンオフ時にはｉ層２１１のｐ+ アノー
ド層１２の近傍に蓄積された電子はｎ+ アノード層２２
１を介して引き抜かれ、ＩＧＢＴ９２のターンオフ時に
はｉ層２１１のｎ+ アノード層２２１の近傍に蓄積され
た正孔はｐ+ アノード層１２を介して引き抜かれるよう
な動作となる。したがって、ターンオフ時のテイル電流
の少ない高速スイッチングが可能となる。図２１（ｄ）
等に示したＩＧＢＴの構造の場合は、ｐ+ アノード層１
３２の前面に蓄積された電子はｎ- ベース層１３１中の
正孔と再結合して、消滅するまでテイル電流が流れるの
で高速ターンオフはできない。
方向性半導体スイッチを構成するＩＧＢＴ１，２，を同
一チップ上に集積化した、いわゆるワンチップ双方向性
半導体スイッチの断面構造の一部を示す。図１３は図１
２の構造の一ユニットに対応する等価回路を示す図で、
ｎチャンネルＩＧＢＴ９１とｐチャンネルＩＧＢＴ９２
が並列接続され、それぞれゲート制御回路９５，９６に
より端子３−４間の交流が制御されることを示す。図１
２においてｎ+ エミッタ層１４，ｐ型ベース層１３，ｉ
層２１１，ｐ+ アノード層１２によりｎチャンネルＩＧ
ＢＴ９１が構成され、ｐ+ エミッタ層１４１，ｎ型ベー
ス層２３１，ｉ層２１１，ｎ+ アノード層２２１により
ｐチャンネルＩＧＢＴ９２が構成されている。ｎチャン
ネルＩＧＢＴ９１とｐチャンネルＩＧＢＴ９２の共通ベ
ース領域となるｉ層２１１は不純物密度１×１０11〜２
×１０13ｃｍ-3程度のｐ--層又はｎ--層でもよい。この
領域は注入された電子又は正孔が高電界で加速されてい
わゆるドリフト走行する領域であるのでｎ--層，ｐ
--層，ｉ層のいずれであっても同様な動作となる。つま
り、ｎ--層，ｐ--層，ｉ層はほぼ完全に空乏化した領域
としておけばよい。ｐ型ベース層１３の表面の一部には
ゲート酸化膜を介してポリシリコンゲート電極１６がｎ
チャンネルＩＧＢＴ９１のゲート電極として形成され、
ｎ型ベース層２３１の表面の一部には、ゲート酸化膜を
介してポリシリコンゲート電極１６１がｐチャンネルＩ
ＧＢＴ９２のゲート電極として形成されている。平面図
を省略しているがポリシリコンゲート電極１６とポリシ
リコンゲート電極１６１とは互いに独立となるような平
面パターンを有しており、それぞれゲート制御回路９
５，９６によりドライブされる。ゲート電極１６，１６
１はポリシリコンのかわりにＷ，Ｍｏ，Ｔｉ，Ｃｏ等の
高融点金属又はこれらのシリサイド、すなわちＷＳ
ｉ2，ＴｉＳｉ2 ，ＣｏＳｉ2 等あるいはさらにポリシ
リコンとの複合膜であるポリサイドでもよい。各ＩＧＢ
Ｔ９１，９２は共通のエミッタ電極１７１，コレクタ電
極１８１を有している。図１３の等価回路で明らかであ
ろうが、端子３から端子４方向へ電流が流れるときはｎ
チャンネルＩＧＢＴが電流を流し、端子４から端子３方
向へ電流が流れるときはｐチャンネルＩＧＢＴが電流を
流すこととなる。ただし、これは等価回路上の議論であ
り、実際にはｐ+ アノード層１２とｎ+アノード層２２
１とはいわゆるコレクタショート構造として動作するの
でもう少し複雑な動作となる。すなわちｎチャンネルＩ
ＧＢＴ９１のターンオフ時にはｉ層２１１のｐ+ アノー
ド層１２の近傍に蓄積された電子はｎ+ アノード層２２
１を介して引き抜かれ、ＩＧＢＴ９２のターンオフ時に
はｉ層２１１のｎ+ アノード層２２１の近傍に蓄積され
た正孔はｐ+ アノード層１２を介して引き抜かれるよう
な動作となる。したがって、ターンオフ時のテイル電流
の少ない高速スイッチングが可能となる。図２１（ｄ）
等に示したＩＧＢＴの構造の場合は、ｐ+ アノード層１
３２の前面に蓄積された電子はｎ- ベース層１３１中の
正孔と再結合して、消滅するまでテイル電流が流れるの
で高速ターンオフはできない。
【００３９】なお、図１２でｐ+ アノード層１２相互の
間のピッチを電子の拡散長Ｌn ＝（Ｄn τn ）1/2 の２
倍程度以下、ｎ+ アノード層２２１相互のピッチを正孔
の拡散長Ｌp ＝（Ｄp τp ）1/2 の２倍程度にすること
が望ましい。ここでＤn ，Ｄp はそれぞれ電子および正
孔の拡散係数、τn ，τp はそれぞれ電子および正孔の
ライフタイムである。なお、図１２は本発明の第７の実
施例のワンチップ双方向性半導体スイッチの断面図の一
部を示した図であり、実際にはｎチャンネルＩＧＢＴ９
１，ｐチャンネルＩＧＢＴ９２からなるユニットが多数
並列接続された、いわゆるマルチチャンネル構造になっ
ており、たとえばｐ型ベース層１３とｎ型ベース層２３
１とはｉ層２１１の表面に交互に繰り返して配置されて
いる。このようにマルチチャンネル構造とすることによ
り、大電流が制御可能となる。並列接続するユニットの
数は所望の電流に応じて選べばよいことはもちろんであ
り、場合によってはユニットの数は１でもよい。
間のピッチを電子の拡散長Ｌn ＝（Ｄn τn ）1/2 の２
倍程度以下、ｎ+ アノード層２２１相互のピッチを正孔
の拡散長Ｌp ＝（Ｄp τp ）1/2 の２倍程度にすること
が望ましい。ここでＤn ，Ｄp はそれぞれ電子および正
孔の拡散係数、τn ，τp はそれぞれ電子および正孔の
ライフタイムである。なお、図１２は本発明の第７の実
施例のワンチップ双方向性半導体スイッチの断面図の一
部を示した図であり、実際にはｎチャンネルＩＧＢＴ９
１，ｐチャンネルＩＧＢＴ９２からなるユニットが多数
並列接続された、いわゆるマルチチャンネル構造になっ
ており、たとえばｐ型ベース層１３とｎ型ベース層２３
１とはｉ層２１１の表面に交互に繰り返して配置されて
いる。このようにマルチチャンネル構造とすることによ
り、大電流が制御可能となる。並列接続するユニットの
数は所望の電流に応じて選べばよいことはもちろんであ
り、場合によってはユニットの数は１でもよい。
【００４０】図１４は本発明の第８の実施例に係り図１
２に示したワンチップ双方向性半導体スイッチをＬＥＤ
で駆動する場合の等価回路である。すなわち図１２のゲ
ート電極１６に接続するゲート制御回路をフォトダイオ
ードアレイ８５ａと抵抗８５ｂとで構成し、ゲート電極
１６１に接続するゲート制御回路をフォトダイオードア
レイ８６ａと抵抗８６ｂとで構成している。さらに、フ
ォトダイオードアレイ８５ａ，８６ｂと光結合されたＬ
ＥＤ（発光ダイオード）７が入力端子８，９の間に接続
されている。この構成の半導体スイッチによれば、ＬＥ
Ｄ７の入力端子８，９間に電流を流すと、ＬＥＤ７が発
光し、フォトダイオードアレイ８５ａ，８６ａに交互に
光を照射すればフォトダイオードアレイ８５ａ，８６ａ
が交互に光起電力を発生する。この電圧により、ＩＧＢ
Ｔ９１，９２の各ゲート電極が交互にバイアスされ、出
力端子３，４間が上記第３の実施例の同様にオン状態と
なる。また、フォトダイオードアレイ８５ａ，８６ａに
同時に光を照射して、ＩＧＢＴ９１，９２を同時にオン
状態としてもよい。このように本発明の第８の実施例で
は、第２〜第６の実施例と同様入力側と出力側とが光結
合されているだけで電気的には絶縁されているため、ゲ
ート制御回路における電力損失はほとんどなく極めて変
換効率の高い交流・直流兼用の半導体スイッチが実現さ
れる。
２に示したワンチップ双方向性半導体スイッチをＬＥＤ
で駆動する場合の等価回路である。すなわち図１２のゲ
ート電極１６に接続するゲート制御回路をフォトダイオ
ードアレイ８５ａと抵抗８５ｂとで構成し、ゲート電極
１６１に接続するゲート制御回路をフォトダイオードア
レイ８６ａと抵抗８６ｂとで構成している。さらに、フ
ォトダイオードアレイ８５ａ，８６ｂと光結合されたＬ
ＥＤ（発光ダイオード）７が入力端子８，９の間に接続
されている。この構成の半導体スイッチによれば、ＬＥ
Ｄ７の入力端子８，９間に電流を流すと、ＬＥＤ７が発
光し、フォトダイオードアレイ８５ａ，８６ａに交互に
光を照射すればフォトダイオードアレイ８５ａ，８６ａ
が交互に光起電力を発生する。この電圧により、ＩＧＢ
Ｔ９１，９２の各ゲート電極が交互にバイアスされ、出
力端子３，４間が上記第３の実施例の同様にオン状態と
なる。また、フォトダイオードアレイ８５ａ，８６ａに
同時に光を照射して、ＩＧＢＴ９１，９２を同時にオン
状態としてもよい。このように本発明の第８の実施例で
は、第２〜第６の実施例と同様入力側と出力側とが光結
合されているだけで電気的には絶縁されているため、ゲ
ート制御回路における電力損失はほとんどなく極めて変
換効率の高い交流・直流兼用の半導体スイッチが実現さ
れる。
【００４１】なお、図１３におけるゲート制御回路９
５，９６，図１４におけるフォトダイオードアレイ８５
ａ，８６ａ，抵抗８５ｂ，８６ｂ等も同一チップ上に集
積化して、いわゆるスマートパワーＩＣ（ＳＭＡＲＴ
ＰＯＷＥＲ ＩＣ）としてもよく、また、ゲート制御回
路９５，９６等は別個にセラミック基板や種々のリード
フレーム上等に実装してハイブリッドＩＣ等としてもよ
い。いずれの構造とするかは、制御する電力や製造コス
トに応じて適宜選べばよい。ハイブリットＩＣの場合に
は図１４に示したＬＥＤ７の回路も組み込んでよいこと
はもちろんである。
５，９６，図１４におけるフォトダイオードアレイ８５
ａ，８６ａ，抵抗８５ｂ，８６ｂ等も同一チップ上に集
積化して、いわゆるスマートパワーＩＣ（ＳＭＡＲＴ
ＰＯＷＥＲ ＩＣ）としてもよく、また、ゲート制御回
路９５，９６等は別個にセラミック基板や種々のリード
フレーム上等に実装してハイブリッドＩＣ等としてもよ
い。いずれの構造とするかは、制御する電力や製造コス
トに応じて適宜選べばよい。ハイブリットＩＣの場合に
は図１４に示したＬＥＤ７の回路も組み込んでよいこと
はもちろんである。
【００４２】図１５は本発明の第９の実施例に係わり、
いわゆるラテラルＩＧＢＴ（ＬＩＧＢＴ：Ｌａｔｅｒａ
ｌ ＩＧＢＴ）でワンチップ双方向性半導体スイッチを
構成した場合の模式的断面図である。図１５はｎチャン
ネルＬＩＧＢＴで図１，あるいは図２の等価回路に示し
た構造を実現したものである。すなわちｐ基板１２９上
に形成された各ＬＩＧＢＴのｎ- ベース層１１がｐ+ 拡
散領域１２８により相互にｐｎ接合分離されている。す
なわち、ＬＩＧＢＴ１，ＬＩＧＢＴ２はそれぞれｎ+ エ
ミッタ層１４，ｐ型ベース層１３，ｎ- ベース層１１，
ｐ+ アノード層１２，エミッタ電極１７，コレクタ電極
１８，ゲート電極１６とにより構成され、ＬＩＧＢＴ１
のエミッタ電極１７とＬＩＧＢＴ２のコレクタ電極１８
とが共に端子４に接続され、ＬＩＧＢＴ１のコレクタ電
極１８とＬＩＧＢＴ２のエミッタ電極１７とが端子３に
接続されている。図示は省略しているが、ＬＩＧＢＴ１
のゲート電極１６はゲート制御回路５に、ＬＩＧＢＴ２
のゲート電極１６はゲート制御回路６に接続されてい
る。これらのゲート制御回路５，６をも同一チップ上に
集積化してＳＭＡＲＴ ＰＯＷＥＲ ＩＣとするか、外
付けとしたハイブリッドＩＣにするかは、取り扱う電
力、応用分野、製造コスト等に応じて選べばよい。図１
５の構成のワンチップ双方向性半導体スイッチによれ
ば、ゲート制御回路５，６によってＬＩＧＢＴ１，２が
それぞれドライブされ、出力端子３から出力端子４の方
向へ電流が流れるときにはＬＩＧＢＴ１が電流を流し、
逆に出力端子４から出力端子３の方向へ電流が流れると
きにはＬＩＧＢＴ２が電流を流すので、交流電流を制御
することができる。本発明の第９の実施例では、逆並列
接続したｎチャンネルＬＩＧＢＴで構成しているためオ
ン電圧を低く抑えることができ、同一チップ面積の各Ｍ
ＯＳＦＥＴおよび各ＩＧＢＴで構成した場合で比較すれ
ば、制御電流が増大し、導通ロスが減少する。また変換
効率が向上する。なお、ＬＩＧＢＴ１をｎチャンネルＩ
ＧＢＴとして、ＬＩＧＢＴ２をｐチャンネルＩＧＢＴと
して図１３，あるいは図１４の回路構成としてもよいこ
とはもちろんである。
いわゆるラテラルＩＧＢＴ（ＬＩＧＢＴ：Ｌａｔｅｒａ
ｌ ＩＧＢＴ）でワンチップ双方向性半導体スイッチを
構成した場合の模式的断面図である。図１５はｎチャン
ネルＬＩＧＢＴで図１，あるいは図２の等価回路に示し
た構造を実現したものである。すなわちｐ基板１２９上
に形成された各ＬＩＧＢＴのｎ- ベース層１１がｐ+ 拡
散領域１２８により相互にｐｎ接合分離されている。す
なわち、ＬＩＧＢＴ１，ＬＩＧＢＴ２はそれぞれｎ+ エ
ミッタ層１４，ｐ型ベース層１３，ｎ- ベース層１１，
ｐ+ アノード層１２，エミッタ電極１７，コレクタ電極
１８，ゲート電極１６とにより構成され、ＬＩＧＢＴ１
のエミッタ電極１７とＬＩＧＢＴ２のコレクタ電極１８
とが共に端子４に接続され、ＬＩＧＢＴ１のコレクタ電
極１８とＬＩＧＢＴ２のエミッタ電極１７とが端子３に
接続されている。図示は省略しているが、ＬＩＧＢＴ１
のゲート電極１６はゲート制御回路５に、ＬＩＧＢＴ２
のゲート電極１６はゲート制御回路６に接続されてい
る。これらのゲート制御回路５，６をも同一チップ上に
集積化してＳＭＡＲＴ ＰＯＷＥＲ ＩＣとするか、外
付けとしたハイブリッドＩＣにするかは、取り扱う電
力、応用分野、製造コスト等に応じて選べばよい。図１
５の構成のワンチップ双方向性半導体スイッチによれ
ば、ゲート制御回路５，６によってＬＩＧＢＴ１，２が
それぞれドライブされ、出力端子３から出力端子４の方
向へ電流が流れるときにはＬＩＧＢＴ１が電流を流し、
逆に出力端子４から出力端子３の方向へ電流が流れると
きにはＬＩＧＢＴ２が電流を流すので、交流電流を制御
することができる。本発明の第９の実施例では、逆並列
接続したｎチャンネルＬＩＧＢＴで構成しているためオ
ン電圧を低く抑えることができ、同一チップ面積の各Ｍ
ＯＳＦＥＴおよび各ＩＧＢＴで構成した場合で比較すれ
ば、制御電流が増大し、導通ロスが減少する。また変換
効率が向上する。なお、ＬＩＧＢＴ１をｎチャンネルＩ
ＧＢＴとして、ＬＩＧＢＴ２をｐチャンネルＩＧＢＴと
して図１３，あるいは図１４の回路構成としてもよいこ
とはもちろんである。
【００４３】図１６は、本発明の第１０の実施例に係
り、いわゆる絶縁分離（ＤＩ：Dielectric Isolation）
によりＬＩＧＢＴ１とＬＩＧＢＴ２とを相互に分離して
ワンチップ双方向性半導体スイッチを構成した場合の模
式的断面図である。図１６において半導体基板６２９は
ｐ型でもｎ型でもよい。各ＬＩＧＢＴ１，２は酸化膜６
１５およびポリシリコン６１６で分離されている点を除
けば本発明の第９の実施例と同様な構造である。図１６
の構造はＳＤＢ法等を用いて作製された基板６２９とｎ
- 層１１の間に酸化膜６１５をはさんだ構造のＳＯＩウ
ェハを用いて製造すればよい。すなわち、このＳＯＩウ
ェハのｎ- 層１１の表面から酸化膜６１５に達する溝を
ＲＩＥやＥＣＲイオンエッチングあるいはＫＯＨを用い
た異方性エッチング等のエッチング法により形成し、そ
の表面にさらに０．５〜２μｍの酸化膜を熱酸化法等の
手法により形成し、さらにその酸化膜の表面に、溝を埋
めるようにポリシリコン６１６を減圧ＣＶＤ法等により
堆積すれば図１６の絶縁分離領域が形成できる。このポ
リシリコン６１６の堆積後、表面に凹凸が生じフォトリ
ソグラフィー上で問題となる場合にはＳＯＩウェハの表
面をポリッシングし、図１６に示すようにｎ- 層１１の
表面と、ポリシリコン６１６の表面とが同一平面になる
ようにしてから、ＬＩＧＢＴのｐ型ベース層１３の拡散
工程等を行なえばよい。図１６では、ＬＩＧＢＴ１のエ
ミッタ電極１７とＬＩＧＢＴ２のコレクタ電極１８とが
共に端子４に接続され、ＬＩＧＢＴ１のコレクタ電極１
８とＬＩＧＢＴ２のエミッタ電極１７とが端子３に接続
されている。図示は省略しているが、ＬＩＧＢＴ１のゲ
ート電極１６はゲート制御回路５に、ＬＩＧＢＴ２のゲ
ート電極１６はゲート制御回路６に接続されている。ま
た図２に示すようにフォトダイオードアレイ５ａ，５ｂ
でゲート制御回路を構成してもよい。これらのゲート制
御回路５，６、フォトダイオードアレイ５ａ，５ｂ等を
も同一チップ上に集積化してＳＭＡＲＴ ＰＯＷＥＲ
ＩＣとするか、外付けとしたハイブリッドＩＣ、あるい
は図９〜図１１に示したような樹脂モールドの構造にす
るかは、取り扱う電力、応用分野、製造コスト等に応じ
て選べばよい。図１６の構成のワンチップ双方向性半導
体スイッチによれば、ゲート制御回路５，６によってＬ
ＩＧＢＴ１，２がそれぞれドライブされ、出力端子３か
ら出力端子４の方向へ電流が流れるときにはＬＩＧＢＴ
１が電流を流し、逆に出力端子４から出力端子３の方向
へ電流が流れるときにはＬＩＧＢＴ２が電流を流すの
で、交流電流を制御することができる。本発明の第１０
の実施例では、逆並列接続したｎチャンネルＬＩＧＢＴ
で構成しているためオン電圧を低く抑えることができ、
同一チップ面積の各ＭＯＳＦＥＴおよび各ＩＧＢＴで構
成した場合で比較すれば、制御電流が増大し、導通ロス
が減少する。また変換効率が向上する。なお、ＬＩＧＢ
Ｔ１をｎチャンネルＩＧＢＴ１，ＬＩＧＢＴ２をｐチャ
ンネルＩＧＢＴとして図１３，あるいは図１４の回路構
成としてもよいことはもちろんである。
り、いわゆる絶縁分離（ＤＩ：Dielectric Isolation）
によりＬＩＧＢＴ１とＬＩＧＢＴ２とを相互に分離して
ワンチップ双方向性半導体スイッチを構成した場合の模
式的断面図である。図１６において半導体基板６２９は
ｐ型でもｎ型でもよい。各ＬＩＧＢＴ１，２は酸化膜６
１５およびポリシリコン６１６で分離されている点を除
けば本発明の第９の実施例と同様な構造である。図１６
の構造はＳＤＢ法等を用いて作製された基板６２９とｎ
- 層１１の間に酸化膜６１５をはさんだ構造のＳＯＩウ
ェハを用いて製造すればよい。すなわち、このＳＯＩウ
ェハのｎ- 層１１の表面から酸化膜６１５に達する溝を
ＲＩＥやＥＣＲイオンエッチングあるいはＫＯＨを用い
た異方性エッチング等のエッチング法により形成し、そ
の表面にさらに０．５〜２μｍの酸化膜を熱酸化法等の
手法により形成し、さらにその酸化膜の表面に、溝を埋
めるようにポリシリコン６１６を減圧ＣＶＤ法等により
堆積すれば図１６の絶縁分離領域が形成できる。このポ
リシリコン６１６の堆積後、表面に凹凸が生じフォトリ
ソグラフィー上で問題となる場合にはＳＯＩウェハの表
面をポリッシングし、図１６に示すようにｎ- 層１１の
表面と、ポリシリコン６１６の表面とが同一平面になる
ようにしてから、ＬＩＧＢＴのｐ型ベース層１３の拡散
工程等を行なえばよい。図１６では、ＬＩＧＢＴ１のエ
ミッタ電極１７とＬＩＧＢＴ２のコレクタ電極１８とが
共に端子４に接続され、ＬＩＧＢＴ１のコレクタ電極１
８とＬＩＧＢＴ２のエミッタ電極１７とが端子３に接続
されている。図示は省略しているが、ＬＩＧＢＴ１のゲ
ート電極１６はゲート制御回路５に、ＬＩＧＢＴ２のゲ
ート電極１６はゲート制御回路６に接続されている。ま
た図２に示すようにフォトダイオードアレイ５ａ，５ｂ
でゲート制御回路を構成してもよい。これらのゲート制
御回路５，６、フォトダイオードアレイ５ａ，５ｂ等を
も同一チップ上に集積化してＳＭＡＲＴ ＰＯＷＥＲ
ＩＣとするか、外付けとしたハイブリッドＩＣ、あるい
は図９〜図１１に示したような樹脂モールドの構造にす
るかは、取り扱う電力、応用分野、製造コスト等に応じ
て選べばよい。図１６の構成のワンチップ双方向性半導
体スイッチによれば、ゲート制御回路５，６によってＬ
ＩＧＢＴ１，２がそれぞれドライブされ、出力端子３か
ら出力端子４の方向へ電流が流れるときにはＬＩＧＢＴ
１が電流を流し、逆に出力端子４から出力端子３の方向
へ電流が流れるときにはＬＩＧＢＴ２が電流を流すの
で、交流電流を制御することができる。本発明の第１０
の実施例では、逆並列接続したｎチャンネルＬＩＧＢＴ
で構成しているためオン電圧を低く抑えることができ、
同一チップ面積の各ＭＯＳＦＥＴおよび各ＩＧＢＴで構
成した場合で比較すれば、制御電流が増大し、導通ロス
が減少する。また変換効率が向上する。なお、ＬＩＧＢ
Ｔ１をｎチャンネルＩＧＢＴ１，ＬＩＧＢＴ２をｐチャ
ンネルＩＧＢＴとして図１３，あるいは図１４の回路構
成としてもよいことはもちろんである。
【００４４】図１７は本発明の第１１の実施例に係るワ
ンチップ双方向性半導体スイッチの模式断面図である。
図１７においてｎ+ エミッタ層１４，ｐ型ベース層１
３，ｎ- 基板１１，ｐアノード層３３２により第１のｎ
チャンネルＩＧＢＴ１が構成され、ｎ+ エミッタ層１４
２，ｐ型ベース層３３２，ｎ- 基板１１，ｐアノード層
１３により倒立動作となる第２のｎチャンネルＩＧＢＴ
２が構成されている。すなわち第１のＩＧＢＴ１のｐ型
ベース層１３と第２のＩＧＢＴ２のｐアノード層１３と
は共通領域であり、第１のＩＧＢＴ１のｐアノード層３
３２と第２のＩＧＢＴ２のｐ型ベース層３３２とは共通
領域として形成されている。ｎ- 基板１１の表側のｐ型
ベース層１３の表面の一部にはゲート酸化膜を介してポ
リシリコンゲート電極１６が第１のｎチャンネルＩＧＢ
Ｔ１のゲート電極として形成され、ｎ- 基板１１の裏面
側のｐ型ベース層３３２の表面の一部には、ゲート酸化
膜を介してポリシリコンゲート電極１６２が第２のチャ
ンネルＩＧＢＴ２のゲート電極として形成されている。
平面図を省略しているがポリシリコンゲート電極１６と
ポリシリコンゲート電極１６２とはそれぞれゲート制御
回路５，６によりドライブされる。ゲート電極１６，１
６２はポリシリコンのかわりにＷ，Ｍｏ，Ｔｉ，Ｃｏ等
の高融点金属又はこれらのシリサイド、すなわちＷＳｉ
2 ，ＴｉＳｉ2，ＣｏＳｉ2 等あるいはさらにポリシリ
コンとの複合膜であるポリサイドでもよい。第１のＩＧ
ＢＴ１のｎ+ エミッタ層１４と第２のＩＧＢＴ２のｐア
ノード層１３とは共通の金属電極１７２に接続され、第
１のＩＧＢＴ１のｐアノード層３３２と第２のＩＧＢＴ
２のｎ+ エミッタ層１４２とは共通の金属電極１８２に
接続されている。すなわち、図１７に示された本発明の
第１１の実施例の構造の等価回路は図１又は図２と同一
であり、端子３から端子４方向へ電流が流れるときは第
１のｎチャンネルＩＧＢＴ１が電流を流し、端子４から
端子３方向へ電流が流れるときは第２のｎチャンネルＩ
ＧＢＴ２が電流を流すこととなる。
ンチップ双方向性半導体スイッチの模式断面図である。
図１７においてｎ+ エミッタ層１４，ｐ型ベース層１
３，ｎ- 基板１１，ｐアノード層３３２により第１のｎ
チャンネルＩＧＢＴ１が構成され、ｎ+ エミッタ層１４
２，ｐ型ベース層３３２，ｎ- 基板１１，ｐアノード層
１３により倒立動作となる第２のｎチャンネルＩＧＢＴ
２が構成されている。すなわち第１のＩＧＢＴ１のｐ型
ベース層１３と第２のＩＧＢＴ２のｐアノード層１３と
は共通領域であり、第１のＩＧＢＴ１のｐアノード層３
３２と第２のＩＧＢＴ２のｐ型ベース層３３２とは共通
領域として形成されている。ｎ- 基板１１の表側のｐ型
ベース層１３の表面の一部にはゲート酸化膜を介してポ
リシリコンゲート電極１６が第１のｎチャンネルＩＧＢ
Ｔ１のゲート電極として形成され、ｎ- 基板１１の裏面
側のｐ型ベース層３３２の表面の一部には、ゲート酸化
膜を介してポリシリコンゲート電極１６２が第２のチャ
ンネルＩＧＢＴ２のゲート電極として形成されている。
平面図を省略しているがポリシリコンゲート電極１６と
ポリシリコンゲート電極１６２とはそれぞれゲート制御
回路５，６によりドライブされる。ゲート電極１６，１
６２はポリシリコンのかわりにＷ，Ｍｏ，Ｔｉ，Ｃｏ等
の高融点金属又はこれらのシリサイド、すなわちＷＳｉ
2 ，ＴｉＳｉ2，ＣｏＳｉ2 等あるいはさらにポリシリ
コンとの複合膜であるポリサイドでもよい。第１のＩＧ
ＢＴ１のｎ+ エミッタ層１４と第２のＩＧＢＴ２のｐア
ノード層１３とは共通の金属電極１７２に接続され、第
１のＩＧＢＴ１のｐアノード層３３２と第２のＩＧＢＴ
２のｎ+ エミッタ層１４２とは共通の金属電極１８２に
接続されている。すなわち、図１７に示された本発明の
第１１の実施例の構造の等価回路は図１又は図２と同一
であり、端子３から端子４方向へ電流が流れるときは第
１のｎチャンネルＩＧＢＴ１が電流を流し、端子４から
端子３方向へ電流が流れるときは第２のｎチャンネルＩ
ＧＢＴ２が電流を流すこととなる。
【００４５】図１８は本発明の第１２の実施例に係るワ
ンチップ双方向性半導体スイッチの模式断面図である。
図１７に示した構造では第１のＩＧＢＴ１のｐ型ベース
層１３と第２のＩＧＢＴ２のｐアノード層１３とが共通
領域となっているので、ｐアノード層１３の不純物密度
をあまり高くすることは好ましくなく、不純物密度は５
×１０16〜１×１０18ｃｍ-3程度に選ばれる。これ以上
高濃度にするとｐ型ベース層１３に形成されるｎＭＯＳ
ＦＥＴのしきい値が高くなりすぎるからであるが、この
ことは第２のＩＧＢＴ２のｐアノード層１３からの正孔
の注入効率が低下することとなる。同様に第１のＩＧＢ
Ｔ２のｐアノード層３３２の不純物密度もあまり高くで
きないのでｐアノード層３３２からの正孔の注入効率も
低下することとなり伝導度変調が不十分で、オン抵抗が
十分下げられないこととなる。図２２は本発明の第１１
の実施例におけるこれらの欠点を改善するもので、第１
のＩＧＢＴ１のｐ+ アノード層をｐ+ 領域３３４で形成
し、第２のＩＧＢＴ２のｐ+ アノード層をｐ+ 領域３３
３で形成した点が特徴である。基本的な動作は第１１の
実施例と同様であり、説明は省略するが、本発明の第１
２の実施例によれば、ｐ+ アノード層３３３，３３４か
らの正孔の注入効率が増大するため、ｎ- 基板１１にお
ける伝導度変調が大きくなり、その結果、オン抵抗が低
減する。したがって導通ロスの小さな双方向性スイッチ
が実現できる。
ンチップ双方向性半導体スイッチの模式断面図である。
図１７に示した構造では第１のＩＧＢＴ１のｐ型ベース
層１３と第２のＩＧＢＴ２のｐアノード層１３とが共通
領域となっているので、ｐアノード層１３の不純物密度
をあまり高くすることは好ましくなく、不純物密度は５
×１０16〜１×１０18ｃｍ-3程度に選ばれる。これ以上
高濃度にするとｐ型ベース層１３に形成されるｎＭＯＳ
ＦＥＴのしきい値が高くなりすぎるからであるが、この
ことは第２のＩＧＢＴ２のｐアノード層１３からの正孔
の注入効率が低下することとなる。同様に第１のＩＧＢ
Ｔ２のｐアノード層３３２の不純物密度もあまり高くで
きないのでｐアノード層３３２からの正孔の注入効率も
低下することとなり伝導度変調が不十分で、オン抵抗が
十分下げられないこととなる。図２２は本発明の第１１
の実施例におけるこれらの欠点を改善するもので、第１
のＩＧＢＴ１のｐ+ アノード層をｐ+ 領域３３４で形成
し、第２のＩＧＢＴ２のｐ+ アノード層をｐ+ 領域３３
３で形成した点が特徴である。基本的な動作は第１１の
実施例と同様であり、説明は省略するが、本発明の第１
２の実施例によれば、ｐ+ アノード層３３３，３３４か
らの正孔の注入効率が増大するため、ｎ- 基板１１にお
ける伝導度変調が大きくなり、その結果、オン抵抗が低
減する。したがって導通ロスの小さな双方向性スイッチ
が実現できる。
【００４６】図１９は本発明の第１３の実施例に係り、
いわゆるＬＩＧＢＴでワンチップ双方向性半導体スイッ
チを構成した場合の模式的断面図である。ｐ基板１２９
上にエピタキシャル成長等により形成された各ＬＩＧＢ
Ｔのｎ- ベース層１１となるｎ- 層が、それぞれｐ+ 拡
散領域１２８により相互にｐｎ接合分離されたマルチチ
ャンネル構造の一ユニット分を示している。すなわち、
ＬＩＧＢＴ１はｎ+ エミッタ層１４，ｐ型ベース層１
３，ｎ- ベース層１１，ｐアノード層３３２，エミッタ
電極１７２，コレクタ電極１８２，ゲート電極１６とに
より構成され、ＬＩＧＢＴ２がｎ+ エミッタ層１４２，
ｐ型ベース層３３２，ｎ- ベース層１１，ｐアノード層
１３，エミッタ電極１８２，コレクタ電極１７２，ゲー
ト電極１６２とにより構成されている。図１７と同様に
ＬＩＧＢＴ１のｐ型ベース層１３とＬＩＧＢＴ２のｐア
ノード層１３とが共通領域となり、ＬＩＧＢＴ２のｐア
ノード層３３２とＬＩＧＢＴ２のｐ型ベース層３３２と
が共通領域となっている。またＬＩＧＢＴ１のエミッタ
電極とＬＩＧＢＴ２のコレクタ電極は共通の金属電極１
７２となり端子４に接続され、ＬＩＧＢＴ１のコレクタ
電極とＬＩＧＢＴ２のエミッタ電極は共通の金属電極１
８２となり端子３に接続されている。端子４とゲート電
極１６との間にはゲート制御回路５が、端子３とゲート
電極１６２との間にはゲート制御回路６が接続されてい
る。図１９の構成のワンチップ双方向性半導体スイッチ
によれば、ゲート制御回路５，６によってＬＩＧＢＴ
１，２がそれぞれドライブされ、出力端子３から出力端
子４の方向へ電流が流れるときにはＬＩＧＢＴ１が電流
を流し、逆に出力端子４から出力端子３の方向へ電流が
流れるときにはＬＩＧＢＴ２が電流を流すので、交流電
流を制御することができる。本発明の第１３の実施例で
は、逆並列接続したｎチャンネルＬＩＧＢＴで構成して
いるためオン電圧を低く押さえることができ、同一チッ
プ面積の各ＭＯＳＦＥＴおよび各ＩＧＢＴで構成した場
合で比較すれば、制御電流が増大し、導通ロスが減少す
る。また変換効率が向上する。また、本発明の第１３の
実施例の構造は本発明の第１１および第１２の実施例に
比して、両面のマスク合わせ工程等は不要となるので、
製造が容易であり、生産性が高くなる。なお、図１８と
同様にｐ型ベース層１３，３３２中にｎ+ エミッタ層１
４，１４２と接続させてｐ+ アノード層３３３，３３４
を形成すれば、ｐ+ アノード層からの正孔の注入効率が
改善され、オン抵抗が低減する。
いわゆるＬＩＧＢＴでワンチップ双方向性半導体スイッ
チを構成した場合の模式的断面図である。ｐ基板１２９
上にエピタキシャル成長等により形成された各ＬＩＧＢ
Ｔのｎ- ベース層１１となるｎ- 層が、それぞれｐ+ 拡
散領域１２８により相互にｐｎ接合分離されたマルチチ
ャンネル構造の一ユニット分を示している。すなわち、
ＬＩＧＢＴ１はｎ+ エミッタ層１４，ｐ型ベース層１
３，ｎ- ベース層１１，ｐアノード層３３２，エミッタ
電極１７２，コレクタ電極１８２，ゲート電極１６とに
より構成され、ＬＩＧＢＴ２がｎ+ エミッタ層１４２，
ｐ型ベース層３３２，ｎ- ベース層１１，ｐアノード層
１３，エミッタ電極１８２，コレクタ電極１７２，ゲー
ト電極１６２とにより構成されている。図１７と同様に
ＬＩＧＢＴ１のｐ型ベース層１３とＬＩＧＢＴ２のｐア
ノード層１３とが共通領域となり、ＬＩＧＢＴ２のｐア
ノード層３３２とＬＩＧＢＴ２のｐ型ベース層３３２と
が共通領域となっている。またＬＩＧＢＴ１のエミッタ
電極とＬＩＧＢＴ２のコレクタ電極は共通の金属電極１
７２となり端子４に接続され、ＬＩＧＢＴ１のコレクタ
電極とＬＩＧＢＴ２のエミッタ電極は共通の金属電極１
８２となり端子３に接続されている。端子４とゲート電
極１６との間にはゲート制御回路５が、端子３とゲート
電極１６２との間にはゲート制御回路６が接続されてい
る。図１９の構成のワンチップ双方向性半導体スイッチ
によれば、ゲート制御回路５，６によってＬＩＧＢＴ
１，２がそれぞれドライブされ、出力端子３から出力端
子４の方向へ電流が流れるときにはＬＩＧＢＴ１が電流
を流し、逆に出力端子４から出力端子３の方向へ電流が
流れるときにはＬＩＧＢＴ２が電流を流すので、交流電
流を制御することができる。本発明の第１３の実施例で
は、逆並列接続したｎチャンネルＬＩＧＢＴで構成して
いるためオン電圧を低く押さえることができ、同一チッ
プ面積の各ＭＯＳＦＥＴおよび各ＩＧＢＴで構成した場
合で比較すれば、制御電流が増大し、導通ロスが減少す
る。また変換効率が向上する。また、本発明の第１３の
実施例の構造は本発明の第１１および第１２の実施例に
比して、両面のマスク合わせ工程等は不要となるので、
製造が容易であり、生産性が高くなる。なお、図１８と
同様にｐ型ベース層１３，３３２中にｎ+ エミッタ層１
４，１４２と接続させてｐ+ アノード層３３３，３３４
を形成すれば、ｐ+ アノード層からの正孔の注入効率が
改善され、オン抵抗が低減する。
【００４７】特に本発明の第１〜第１３の実施例のＩＧ
ＢＴは、ｎバッファ付ＩＧＢＴ、コレクタショート型Ｉ
ＧＢＴ，ショットキードレインコンタクトＩＧＢＴ等他
のＩＧＢでも良く、さらにＩＧＢＴ以外のＥＳＴ（Emit
ter Switched Thyristor）、ＢＲＴ（Base Resistance
Controlled Thyristor）、ＭＣＳＩＴＨ（MOS Controll
ed SI Thyristor ）、ＭＣＴ（MOS Controlled Thyrist
or）等の他の絶縁ゲート型半導体装置へ適用できること
はもちろんである。
ＢＴは、ｎバッファ付ＩＧＢＴ、コレクタショート型Ｉ
ＧＢＴ，ショットキードレインコンタクトＩＧＢＴ等他
のＩＧＢでも良く、さらにＩＧＢＴ以外のＥＳＴ（Emit
ter Switched Thyristor）、ＢＲＴ（Base Resistance
Controlled Thyristor）、ＭＣＳＩＴＨ（MOS Controll
ed SI Thyristor ）、ＭＣＴ（MOS Controlled Thyrist
or）等の他の絶縁ゲート型半導体装置へ適用できること
はもちろんである。
【００４８】なお、本発明の第１〜第６，第９〜第１３
の実施例ではｎチャンネル型ＩＧＢＴについて主に説明
したが、導電型を逆にしｐチャンネル型としてもよいこ
とはもちろんである。 またＳｉデバイスに限定する必
要はなく、ＳｉＣで双方向性半導体スイッチを構成すれ
ば、特に６００℃以上での高温においても高効率で、交
流、直流が共にスイッチ可能なパワーデバイスが実現さ
れる。またＧａＡｓ−ＧａＡ１Ａｓヘテロ接合による絶
縁ゲート構造の化合物半導体装置やＩｎＰの表面に形成
したＳｉＯ2 膜によるＭＯＳ型化合物半導体装置等他の
絶縁ゲート型半導体装置に適用できることはもちろんで
ある。本発明の双方向性半導体スイッチはプログラマブ
ルコントローラーや電話回線用等種々の高効率スイッチ
として簡便に用いることが可能である。
の実施例ではｎチャンネル型ＩＧＢＴについて主に説明
したが、導電型を逆にしｐチャンネル型としてもよいこ
とはもちろんである。 またＳｉデバイスに限定する必
要はなく、ＳｉＣで双方向性半導体スイッチを構成すれ
ば、特に６００℃以上での高温においても高効率で、交
流、直流が共にスイッチ可能なパワーデバイスが実現さ
れる。またＧａＡｓ−ＧａＡ１Ａｓヘテロ接合による絶
縁ゲート構造の化合物半導体装置やＩｎＰの表面に形成
したＳｉＯ2 膜によるＭＯＳ型化合物半導体装置等他の
絶縁ゲート型半導体装置に適用できることはもちろんで
ある。本発明の双方向性半導体スイッチはプログラマブ
ルコントローラーや電話回線用等種々の高効率スイッチ
として簡便に用いることが可能である。
【００４９】
【発明の効果】以上詳細に説明したように本発明によれ
ば、逆並列接続された２個のＩＧＢＴ等の絶縁ゲート型
半導体装置を設け、この各絶縁ゲート型半導体装置のゲ
ートをそれぞれ電位的に独立したゲート制御回路でバイ
アスしたので、低オン電圧で交流、直流両方の電流制御
を行うことができる。
ば、逆並列接続された２個のＩＧＢＴ等の絶縁ゲート型
半導体装置を設け、この各絶縁ゲート型半導体装置のゲ
ートをそれぞれ電位的に独立したゲート制御回路でバイ
アスしたので、低オン電圧で交流、直流両方の電流制御
を行うことができる。
【００５０】また、本発明によればゲート制御回路を発
光素子が発光した光によって光起電力を発生するフォト
ダイオードアレイで構成しているので、より低オン電圧
で交流、直流両方の電流制御を行うことができる。すな
わち本発明によれば入力側と出力側とが光結合されてい
るだけで電気的には絶縁されているため、パワー系（主
電力系）のノイズとゲート制御回路系のノイズとが分離
されているので、安定なスイッチング動作が可能とな
る。さらに、ゲート制御回路における電力損失はほとん
どなく極めて交換効率の高い交流・直流兼用の半導体ス
イッチが実現される。
光素子が発光した光によって光起電力を発生するフォト
ダイオードアレイで構成しているので、より低オン電圧
で交流、直流両方の電流制御を行うことができる。すな
わち本発明によれば入力側と出力側とが光結合されてい
るだけで電気的には絶縁されているため、パワー系（主
電力系）のノイズとゲート制御回路系のノイズとが分離
されているので、安定なスイッチング動作が可能とな
る。さらに、ゲート制御回路における電力損失はほとん
どなく極めて交換効率の高い交流・直流兼用の半導体ス
イッチが実現される。
【００５１】さらに、本発明によれば、ＩＧＢＴ等の絶
縁ゲート型半導体装置をアイソレーション拡散法または
グラスパッシベーション法によって形成するので、逆阻
止耐圧が高まり、直流、交流電流の両方を低オン電圧で
且つ高耐圧で制御可能で、しかも低コストの半導体装置
を実現することができる。
縁ゲート型半導体装置をアイソレーション拡散法または
グラスパッシベーション法によって形成するので、逆阻
止耐圧が高まり、直流、交流電流の両方を低オン電圧で
且つ高耐圧で制御可能で、しかも低コストの半導体装置
を実現することができる。
【図１】本発明の半導体装置の第１の実施例に係る双方
向性半導体スイッチの回路図である。
向性半導体スイッチの回路図である。
【図２】本発明の半導体装置の第２の実施例に係る双方
向性半導体スイッチの回路図である。
向性半導体スイッチの回路図である。
【図３】本発明の第１および第２の実施例に用いるＩＧ
ＢＴチップの断面構造図である。
ＢＴチップの断面構造図である。
【図４】図３に示したＩＧＢＴチップの製造方法を示す
工程図である。
工程図である。
【図５】本発明の第１および第２の実施例に用いる他の
ＩＧＢＴチップの製造方法を示す工程図である。
ＩＧＢＴチップの製造方法を示す工程図である。
【図６】本発明の第１および第２の実施例に用いるさら
に別のＩＧＢＴチップの製造方法を示す工程図である。
に別のＩＧＢＴチップの製造方法を示す工程図である。
【図７】本発明の第３の実施例に係る、ＩＧＢＴ１，
２、フォトダイオードアレイ５ａ，６ａ、抵抗５ｂ，６
ｂ、ＬＥＤ７をリードフレームにそれぞれマウントし、
樹脂モールドした場合の平面図（ａ）および模式断面図
（ｂ）である。
２、フォトダイオードアレイ５ａ，６ａ、抵抗５ｂ，６
ｂ、ＬＥＤ７をリードフレームにそれぞれマウントし、
樹脂モールドした場合の平面図（ａ）および模式断面図
（ｂ）である。
【図８】本発明の第３の実施例に用いるフォトダイオー
ドアレイの断面図の一例（ａ）およびその等価回路
（ｂ）である。
ドアレイの断面図の一例（ａ）およびその等価回路
（ｂ）である。
【図９】本発明の第４の実施例に係る双方向性半導体ス
イッチの平面図（ａ）およびその断面図である。
イッチの平面図（ａ）およびその断面図である。
【図１０】本発明の第５の実施例に係る双方向性半導体
スイッチの平面図（ａ）およびその断面図である。
スイッチの平面図（ａ）およびその断面図である。
【図１１】本発明の第６の実施例に係る双方向性半導体
スイッチの平面図（ａ）およびその断面図である。
スイッチの平面図（ａ）およびその断面図である。
【図１２】本発明の第７の実施例に係り、ｎチャンネル
ＩＧＢＴとｐチャンネルＩＧＢＴを同一チップ上に集積
化したワンチップ双方向性半導体スイッチの断面の一部
を示す構造図である。
ＩＧＢＴとｐチャンネルＩＧＢＴを同一チップ上に集積
化したワンチップ双方向性半導体スイッチの断面の一部
を示す構造図である。
【図１３】本発明の第７の実施例の等価回路を示す図で
ある。
ある。
【図１４】本発明の第８の実施例に係り、ＬＥＤで駆動
するワンチップ双方向性半導体スイッチの等価回路図で
ある。
するワンチップ双方向性半導体スイッチの等価回路図で
ある。
【図１５】本発明の第９の実施例に係り、ｎチャンネル
ラテラルＩＧＢＴ（ＬＩＧＢＴ）とｐチャンネルＬＩＧ
ＢＴとを同一チップ上で、逆並列接続した場合の断面の
模式構造図である。
ラテラルＩＧＢＴ（ＬＩＧＢＴ）とｐチャンネルＬＩＧ
ＢＴとを同一チップ上で、逆並列接続した場合の断面の
模式構造図である。
【図１６】本発明の第１０の実施例に係り、ＳＯＩウェ
ハ上に、絶縁分離技術を用いて、逆並列接続されたｎチ
ャンネルＬＩＧＢＴを集積化した場合の模式断面図であ
る。
ハ上に、絶縁分離技術を用いて、逆並列接続されたｎチ
ャンネルＬＩＧＢＴを集積化した場合の模式断面図であ
る。
【図１７】本発明の第１１の実施例に係る、ワンチップ
双方向性半導体スイッチの断面図である。
双方向性半導体スイッチの断面図である。
【図１８】本発明の第１２の実施例に係る、ワンチップ
双方向性半導体スイッチの断面図である。
双方向性半導体スイッチの断面図である。
【図１９】本発明の第１３の実施例に係る、ＬＩＧＢＴ
で構成したワンチップ双方向性半導体スイッチの断面図
である。
で構成したワンチップ双方向性半導体スイッチの断面図
である。
【図２０】従来のＩＧＢＴを１個使用した半導体スイッ
チを示す図である。
チを示す図である。
【図２１】従来のＩＧＢＴの製造方法を示す製造工程図
である。
である。
【図２２】ＭＯＳ−ＦＥＴを使用した従来の半導体スイ
ッチを示す図である。
ッチを示す図である。
【図２３】従来のＩＧＢＴを２個使用した半導体スイッ
チを示す図である。
チを示す図である。
１，２，９１，９２，１２３，１２４ ＩＧＢＴ ３，４，１０１，１０２，１１１，１１２，１２１，１
２２ 出力端子（リードフレーム） ５，６，９５，９６，１０４，１１５，１１６ ゲート
制御回路 ５ａ，６ａ，８５ａ，８６ａ フォトダイオードアレイ ５ｂ，６ｂ，８５ｂ，８６ｂ 抵抗 ７，７１，７２ ＬＥＤ（発光素子） ８，９，９０２，９０３，９０４，９０８ リードフレ
ーム １１，３１，１３１ ｎ- 基板（ｎ- ベース層） １２，３２，１３２，３３３，３３４ ｐ+ アノード層
（ｐ+ 拡散層） １３，２５，３４，１３４ ｐ型ベース層 １４，２６，３５，１３５，１４２ ｎ+ エミッタ層 １５，２３，２３Ａ，３３，３３Ａ，１３３，６１５
ＳｉＯ2 膜 １６，２７，３０，３７，１３６，１６１，１６２ ゲ
ート電極 １６Ａ ゲート端子 １７，２８，３８，１３７，１７１ エミッタ電極 １７Ａ エミッタ端子 １８，２９，３９，１３８，１８１ コレクタ電極 １８Ａ コレクタ端子 ２１ ｐ+ 基板 ２２ ｎ- エピタキシャル層 ２４ ｐ+ 拡散層 ３６ ガラス層 １１３，１１４ ＭＯＳ−ＦＥＴ １２５，１２６ リバースダイオード １２８ ｐ+ 拡散領域 １２９ ｐ基板 １３９ ポリシリコン層 １４１ ｐ+ エミッタ層 １６８，１６９ ゲートボンディングパッド １７２，１８２ 金属電極 １７６，１７７，１７８，１７９ エミッタボンディン
グパッド ２１１ ｉ層 ２２１ ｎ+ アノード層 ２３１ ｎ型ベース層 ３３２ ｐアノード層 ５１２，５２２ ｐ型アノード領域 ５１４，５２４ ｎ型カソード領域 ５１７，５２７ カソードボンディングパッド ５１８，５２８ アノードボンディングパッド ５３６，５３７，５３８，５４６，５４７，５４８ Ａ
ｌ配線 ６１６ ポリシリコン ６２９ 半導体基板（シリコン基板） ６５１，６５２，６５３ 半導体チップ ９０１ 透明ゴム又はゲル状のシリコーン樹脂 ９３１，９３２，９３３，９３４，９３５，９３６，９
３７ ボンディングワイヤ ９９１ モールドパッケージ
２２ 出力端子（リードフレーム） ５，６，９５，９６，１０４，１１５，１１６ ゲート
制御回路 ５ａ，６ａ，８５ａ，８６ａ フォトダイオードアレイ ５ｂ，６ｂ，８５ｂ，８６ｂ 抵抗 ７，７１，７２ ＬＥＤ（発光素子） ８，９，９０２，９０３，９０４，９０８ リードフレ
ーム １１，３１，１３１ ｎ- 基板（ｎ- ベース層） １２，３２，１３２，３３３，３３４ ｐ+ アノード層
（ｐ+ 拡散層） １３，２５，３４，１３４ ｐ型ベース層 １４，２６，３５，１３５，１４２ ｎ+ エミッタ層 １５，２３，２３Ａ，３３，３３Ａ，１３３，６１５
ＳｉＯ2 膜 １６，２７，３０，３７，１３６，１６１，１６２ ゲ
ート電極 １６Ａ ゲート端子 １７，２８，３８，１３７，１７１ エミッタ電極 １７Ａ エミッタ端子 １８，２９，３９，１３８，１８１ コレクタ電極 １８Ａ コレクタ端子 ２１ ｐ+ 基板 ２２ ｎ- エピタキシャル層 ２４ ｐ+ 拡散層 ３６ ガラス層 １１３，１１４ ＭＯＳ−ＦＥＴ １２５，１２６ リバースダイオード １２８ ｐ+ 拡散領域 １２９ ｐ基板 １３９ ポリシリコン層 １４１ ｐ+ エミッタ層 １６８，１６９ ゲートボンディングパッド １７２，１８２ 金属電極 １７６，１７７，１７８，１７９ エミッタボンディン
グパッド ２１１ ｉ層 ２２１ ｎ+ アノード層 ２３１ ｎ型ベース層 ３３２ ｐアノード層 ５１２，５２２ ｐ型アノード領域 ５１４，５２４ ｎ型カソード領域 ５１７，５２７ カソードボンディングパッド ５１８，５２８ アノードボンディングパッド ５３６，５３７，５３８，５４６，５４７，５４８ Ａ
ｌ配線 ６１６ ポリシリコン ６２９ 半導体基板（シリコン基板） ６５１，６５２，６５３ 半導体チップ ９０１ 透明ゴム又はゲル状のシリコーン樹脂 ９３１，９３２，９３３，９３４，９３５，９３６，９
３７ ボンディングワイヤ ９９１ モールドパッケージ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 23/48 Ｈ０１Ｌ 31/12 Ｇ 25/07 Ｈ０３Ｋ 17/68 25/18 Ｈ０１Ｌ 29/78 ３０１Ｊ 31/12 Ｈ０３Ｋ 17/56 Ｚ Ｈ０３Ｋ 17/56 Ｈ０１Ｌ 25/04 Ｃ 17/68 (56)参考文献 特開 平４−229715（ＪＰ，Ａ) 特開 平５−90933（ＪＰ，Ａ) 特開 平４−63475（ＪＰ，Ａ) 特開 昭62−217667（ＪＰ，Ａ) 特開 平１−302753（ＪＰ，Ａ) 特開 昭63−206166（ＪＰ，Ａ) 特開 平５−299576（ＪＰ，Ａ) 特開 昭63−232378（ＪＰ，Ａ) 特開 平６−5866（ＪＰ，Ａ) 特開 平11−298073（ＪＰ，Ａ) 特開 平１−146366（ＪＰ，Ａ) 実開 平５−33546（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 23/48 H01L 25/07 H01L 25/18 H01L 31/12 H03K 17/56 H03K 17/68
Claims (27)
- 【請求項１】 第１，第２の主電極、およびゲート電極
を有する第１の絶縁ゲート型半導体装置と、 該第１の絶縁ゲート型半導体装置の第２の主電極と接続
された第１の主電極，前記第１の絶縁ゲート型半導体装
置の第１の主電極と接続された第２の主電極、およびゲ
ート電極を有する第２の絶縁ゲート型半導体装置と、前記 第１の絶縁ゲート型半導体装置のゲート電極に接続
された第１のゲート制御回路と、前記 第２の絶縁ゲート型半導体装置のゲート電極に接続
され、前記第１のゲート制御回路とは電位的に独立した
第２のゲート制御回路とを備えることを特徴とする逆並
列接続型双方向性半導体スイッチ。 - 【請求項２】 前記第１および第２の絶縁ゲート型半導
体装置はそれぞれ第１および第２のＩＧＢＴであること
を特徴とする請求項１記載の逆並列接続型双方向性半導
体スイッチ。 - 【請求項３】 前記第１および第２のＩＧＢＴを構成す
るそれぞれのエミッタ層，それぞれのベース層，それぞ
れのアノード層はそれぞれ互いに同一導電型であり、前
記第１および第２のＩＧＢＴの第１の主電極はエミッタ
電極であり、前記第１および第２のＩＧＢＴの第２の主
電極はコレクタ電極であり、 前記第１および第２のゲート制御回路はそれぞれ、前記
第１および第２のＩＧＢＴのエミッタ電極とゲート電極
の間に接続されていることを特徴とする請求項２記載の
逆並列接続型双方向性半導体スイッチ。 - 【請求項４】 前記第１のＩＧＢＴはｎチャンネルＩＧ
ＢＴであり、前記第２のＩＧＢＴはｐチャンネルＩＧＢ
Ｔであり、 前記第１のＩＧＢＴの第１および第２の主電極はそれぞ
れエミッタ電極およびコレクタ電極であり、前記第２の
ＩＧＢＴの第１および第２の主電極は、それぞれ、コレ
クタ電極およびエミッタ電極であり、 前記第１および第２のゲート制御回路はそれぞれ、前記
第１および第２のＩＧＢＴのエミッタ電極とゲート電極
の間に接続されていることを特徴とする請求項２記載の
逆並列接続型双方向性半導体スイッチ。 - 【請求項５】 前記第１および第２のゲート制御回路
は、発光素子が発光した光により駆動されることを特徴
とする請求項１記載の逆並列接続型双方向性半導体スイ
ッチ。 - 【請求項６】 前記第１および第２のゲート制御回路は
それぞれフォトダイオードアレイを含むことを特徴とす
る請求項５記載の逆並列接続型双方向性半導体スイッ
チ。 - 【請求項７】 前記第１および第２のＩＧＢＴは同一半
導体基板上に集積化されていることを特徴とする請求項
２記載の逆並列接続型双方向性半導体スイッチ。 - 【請求項８】 前記第１，第２のＩＧＢＴ，前記第１お
よび第２のゲート制御回路は同一セラミック基板もしく
は同一半絶縁性金属基板に実装されていることを特徴と
する請求項２記載の逆並列接続型双方向性半導体スイッ
チ。 - 【請求項９】 前記第１のＩＧＢＴは第１のリードフレ
ーム上に、 前記第２のＩＧＢＴは第２のリードフレーム上に、 前記第１および第２のゲート制御回路は第３のリードフ
レーム上にマウントされ、前記 第１，第２，第３のリードフレームは樹脂モールド
され同一パッケージを構成していることを特徴とする請
求項２記載の逆並列接続型双方向性半導体スイッチ。 - 【請求項１０】 前記第１のＩＧＢＴは第１のリードフ
レーム上に、 前記第２のＩＧＢＴは第２のリードフレーム上に、 前記第１および第２のゲート制御回路は第３のリードフ
レーム上に、 前記発光素子は第４のリードフレーム上にマウントさ
れ、 前記第１および第２のゲート制御回路は前記フォトダイ
オードアレイを含み、前記発光素子の光が前記フォトダ
イオードアレイに照射されるべく配置され、 前記第１，第２，第３および第４のリードフレームは樹
脂モールドされ、同一パッケージを構成していることを
特徴とする請求項６記載の逆並列接続型双方向性半導体
スイッチ。 - 【請求項１１】 前記発光素子と前記フォトダイオード
アレイは透明ゴム又はゲル状のシリコーン樹脂でモール
ドされていることを特徴とする請求項１０記載の逆並列
接続型双方向性半導体スイッチ。 - 【請求項１２】 前記発光素子と前記フォトダイオード
アレイは対向して配置され、前記発光素子の出力光が直
接前記フォトダイオードアレイに照射されることを特徴
とする請求項１１記載の逆並列接続型双方向性半導体ス
イッチ。 - 【請求項１３】 前記第１のＩＧＢＴは第１のリードフ
レーム上に、 前記第２のＩＧＢＴは第２のリードフレーム上に、 前記第１のゲート制御回路は第３のリードフレーム上
に、 前記第２のゲート制御回路は第４のリードフレーム上に
マウントされ、前記 第１，第２，第３および第４のリードフレームは樹
脂モールドされ、同一パッケージを構成していることを
特徴とする請求項２記載の逆並列接続型双方向性半導体
スイッチ。 - 【請求項１４】 前記第１のＩＧＢＴは第１のリードフ
レーム上に、 前記第２のＩＧＢＴは第２のリードフレーム上に、 前記第１のゲート制御回路は第３のリードフレーム上
に、 前記第２のゲート制御回路は第４のリードフレーム上
に、 前記発光素子は第５のリードフレーム上にマウントさ
れ、 前記第１，第２のゲート制御回路は前記フォトダイオー
ドアレイを含み、前記発光素子の出力光が前記フォトダ
イオードアレイに照射されるべく配置され、 前記第１〜第５のリードフレームは樹脂モールドされ、
同一パッケージを構成していることを特徴とする請求項
６記載の逆並列接続型双方向性半導体スイッチ。 - 【請求項１５】 前記発光素子と前記フォトダイオード
アレイは透明ゴム又はゲル状のシリコーン樹脂でモール
ドされていることを特徴とする請求項１４記載の逆並列
接続型双方向性半導体スイッチ。 - 【請求項１６】 前記第１のＩＧＢＴは第１のリードフ
レーム上に、 前記第２のＩＧＢＴは第２のリードフレーム上に、 前記第１のゲート制御回路は第３のリードフレーム上
に、 前記第２のゲート制御回路は第４のリードフレーム上
に、 前記発光素子は第１および第２の発光素子から成り、前
記第１の発光素子は第５のリードフレーム上にマウント
され、前記 第２の発光素子は第６のリードフレーム上にマウン
トされ、前記 第１の発光素子と前記第１のゲート制御回路は第１
の透明ゴム又は第１のゲル状のシリコーン樹脂でモール
ドされ、前記 第２の発光素子と前記第２のゲート制御回路は第２
の透明ゴム又は第２のゲル状のシリコーン樹脂でモール
ドされ、前記 第１および第２の透明ゴム又は前記第１および第２
のゲル状のシリコーン樹脂がさらに他の樹脂によりモー
ルドされ、 前記第１〜第６のリードフレームが同一パッケージを構
成していることを特徴とする請求項６記載の逆並列接続
型双方向性半導体スイッチ。 - 【請求項１７】 前記第１および第２のＩＧＢＴはラテ
ラルＩＧＢＴ（ＬＩＧＢＴ）であり、両者は同一半導体
基板上に集積化されていることを特徴とする請求項２記
載の逆並列接続型双方向性半導体スイッチ。 - 【請求項１８】 前記ｎチャンネルＩＧＢＴは高比抵抗
半導体基板の表面に形成されたｐ型ベース層と、該ｐ型
ベース層の内部に形成されたｎ+ エミッタ層と、前記ｐ
型ベース層の表面の一部にゲート絶縁膜を介して形成さ
れたゲート電極と、前記半導体基板の裏面に形成された
ｐ+ アノード層とから少なくとも構成され、 前記ｐチャンネルＩＧＢＴは前記半導体基板の表面に形
成されたｎ型ベース層と、該ｎ型ベース層の内部に形成
されたｐ+ エミッタ層と、前記ｎ型ベース層の表面の一
部にゲート絶縁膜を介して形成されたゲート電極と、前
記半導体基板の裏面に形成されたｎ+ アノード層とから
少なくとも構成されていることを特徴とする請求項４記
載の逆並列接続型双方向性半導体スイッチ。 - 【請求項１９】 前記ｐ+ アノード層は電子の拡散長を
Ｌn としたときにＬ＜２Ｌn の関係を満足するピッチＬ
を有して、前記半導体基板の裏面に周期的に複数個配列
されていることを特徴とする請求項１８記載の逆並列接
続型双方向性半導体スイッチ。 - 【請求項２０】 前記第１および第２のＩＧＢＴの形成
されている半導体チップの側面は高不純物密度拡散層で
覆われていることを特徴とする請求項２記載の逆並列接
続型双方向性半導体スイッチ。 - 【請求項２１】 前記第１および第２のＩＧＢＴの表面
および裏面の周辺部はベベルエッチされ、そのベベルエ
ッチされた表面にガラス層が形成されていることを特徴
とする請求項２記載の逆並列接続型双方向性半導体スイ
ッチ。 - 【請求項２２】 第１導電型の半導体基体と、 該半導体基体の第１の主表面上に形成された第２導電型
の第１の半導体領域および、該第１の半導体領域の内部
に形成された前記第１導電型の第１のエミッタ領域と、前記 半導体基体の第１の主表面とは反対側の第２の主表
面上に形成された前記第２導電型の第２の半導体領域お
よび該第２の半導体領域の内部に形成された前記第１導
電型の第２のエミッタ領域と、前記 第１の半導体領域の表面にゲート酸化膜を介して形
成された第１のゲート電極と、前記 第２の半導体領域の表面にゲート酸化膜を介して形
成された第２のゲート電極と、前記 第１の半導体領域および前記第１のエミッタ領域と
電気的に接続する第１の共通の金属電極と、前記 第２の半導体領域および前記第２のエミッタ領域と
電気的に接続する第２の共通の金属電極と、前記 第１の共通の金属電極と前記第１のゲート電極との
間に電気的に接続された第１のゲート制御回路と、前記 第２の共通の金属電極と前記第２のゲート電極との
間に電気的に接続され、前記第１のゲート制御回路とは
電位的に独立した第２のゲート制御回路とを備えること
を特徴とする逆並列接続型双方向性半導体スイッチ。 - 【請求項２３】 前記請求項２２記載の半導体装置にお
いて、さらに前記第２の半導体領域に接して形成された
前記第２導電型で前記第２の半導体領域よりも高不純物
密度の第１のアノード領域と、 前記第１の半導体領域に接して形成された前記第２導電
型で前記第１の半導体領域よりも高不純物密度の第２の
アノード領域とを具備することを特徴とする逆並列接続
型双方向性半導体スイッチ。 - 【請求項２４】 第１導電型半導体基体の上部に形成さ
れた第２導電型の第１の半導体領域と、 該第１の半導体領域の表面に形成された前記第１導電型
の第２、および第３の半導体領域と、 該第２および第３の半導体領域のそれぞれの内部に形成
された前記第２導電型の第１および第２のエミッタ領域
と、前記 第２および第３の半導体領域の表面にそれぞれゲー
ト酸化膜を介して形成された第１および第２のゲート電
極と、前記 第２の半導体領域および前記第１のエミッタ領域と
電気的に接続する第１の共通の金属電極と、前記 第３の半導体領域および前記第２のエミッタ領域と
電気的に接続する第２の共通の金属電極と、前記 第１の共通の金属電極と前記第１のゲート電極の間
に電気的に接続された第１のゲート制御回路と、前記 第２の共通の金属電極と前記第２のゲート電極の間
に電気的に接続され、前記第１のゲート制御回路とは電
位的に独立した第２のゲート制御回路とを備えることを
特徴とする逆並列接続型双方向性半導体スイッチ。 - 【請求項２５】 前記第１および第２のゲート制御回路
は発光素子が発光した光により駆動されることを特徴と
する請求項２２記載の逆並列接続型双方向性半導体スイ
ッチ。 - 【請求項２６】 前記第１および第２のゲート制御回路
は発光素子が発光した光により駆動されることを特徴と
する請求項２４記載の逆並列接続型双方向性半導体スイ
ッチ。 - 【請求項２７】 前記第１および第２のゲート制御回路
は、それぞれ、フォトダイオードアレイを備えることを
特徴とする請求項２５記載の逆並列接続型双方向性半導
体スイッチ。
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