JP3781452B2 - 誘電体分離半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 87
- 238000002955 isolation Methods 0.000 title claims description 53
- 238000004519 manufacturing process Methods 0.000 title description 9
- 239000000758 substrate Substances 0.000 claims description 31
- 239000010408 film Substances 0.000 description 56
- 238000009792 diffusion process Methods 0.000 description 42
- 238000000034 method Methods 0.000 description 22
- 229910052751 metal Inorganic materials 0.000 description 20
- 239000002184 metal Substances 0.000 description 20
- 238000011084 recovery Methods 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 239000000969 carrier Substances 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000000992 sputter etching Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 240000004050 Pentaglottis sempervirens Species 0.000 description 2
- 235000004522 Pentaglottis sempervirens Nutrition 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
- H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/861—Diodes
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は誘電体分離型半導体装置に係り、特に半導体装置の高速化およびその製造方法に関する。
【０００２】
【従来の技術】
誘電体分離（Ｄｉｅｌｅｃｔｒｉｃ Ｉｓｏｌａｔｉｏｎ：以下ＤＩという）型集積回路の従来例を第９図と第１０図に示す。これらの図はダイオードをあらわしている。第９図はシリコン直接接着（Ｓｉｌｉｃｏｎ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ：以下ＳＤＢという）法による誘電体基板とＶ溝を用いている。第１０図はＥＰＩＣ（Ｅｐｉｔａｘｉａｌ Ｐａｓｓｉｖａｔｅｄ ＩＣ）法による基板を使用している。基板の厚さは素子の耐圧系によって異なるが、１１０〜５０μｍが一般的である。１０μｍ以下の厚さは研磨による仕上げでは今のところ困難である。
【０００３】
図９および図１０に示した従来のダイオードのスイッチング時の逆回復波形を第１１図に示す。縦軸は電流、横軸は時間である。逆回復時間ｔrrはデバイス内のキャリアが流れるため発生し、接合間に空乏層が広まるまで続く。従って逆回復電荷Ｑrrは、キャリアライフタイムと、順方向に電流が流れていたときのデバイス内のキャリヤ総量に依存する。Ｑrrが大きすぎると、特にモーターを駆動する用途などではロスが多くなるため、できるだけ小さくすることが望ましい。
【０００４】
これらのダイオードに限らず従来のＩＧＢＴ，ＭＯＳＦＥＴ，ＧＴＯ等の種々のディスクリートデバイスでは電子線照射や重金属拡散などで結晶中にキャリアの再接合中心を生成して置き、キャリアの消滅により逆回復電荷Ｑrrを小さくする、いわゆるキャリアライフタイムコントロール技術が用いられていた。
【０００５】
【発明が解決しようとする課題】
しかし、集積回路の場合、ダイオードのみにキャリアライフタイムコントロールを行うことは困難で、他の素子にも同時に再結合中心を生成していた。すると、、特にバイポーラトランジスタなどは増幅率の低下が起き、また接合間のリークなども増加するという問題があった。
【０００６】
ところで、活性層の厚さをたとえば約５μｍ以下程度に薄くして、そのような基板にダイオードやＩＧＢＴ等の半導体装置を作ると、ライフタイムコントロールをしなくてもターンオフタイムあるいは逆回復電荷Ｑrrの小さい半導体装置ができることは数値シミュレーションなどで検証されている。たとえば図１２は、酸化膜の上部にシリコン膜からなる薄い活性層を有したＤＩ基板を用いてＩＧＢＴを構成した場合におけるＳＯＩ層の厚さとＩＧＢＴのフォールタイムとの関係であるが，ＳＯＩ層の厚さが薄くなればなるほどフォールタイムが短くなることがわかる。図８に示したダイオードの場合もＳＯＩ層２が薄くなると逆回復電荷Ｑrrが小さくなることが知られている。このようにすることで図９，図１０に比べて有効体積が小さくなり、従って、スイッチング時に，より速く余剰キャリアがなくなるからである。しかし、ＳＤＢ法でＳＯＩ基板を作成するために活性層を約５μｍ以下に研磨加工する事は機械的強度や結晶欠陥の発生等の問題があり困難である。この点ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法、すなわち酸素インプラによる薄型加工が厚さの点ではもっとも適したＳＯＩ基板の製法と言える。しかし酸素インプラ加工によるＳＯＩ基板を用いた半導体装置は絶縁膜の耐圧が低く、特にモーター用途等の高耐圧（１００Ｖ以上）には使用できない問題があった。
【０００７】
このような問題を鑑みて、本発明の目的は、ＳＯＩ層の厚みを薄くすることを要せず、またキャリアライフコントロール技術を用いなくても高速なスイッチングが実現できる新規な構造のダイオードやＩＧＢＴ等の半導体装置を提供することである。
【０００８】
【課題を解決するための手段】
前記課題を解決するために、本発明の第１の特徴は図１および図２に示すように、半導体基板５５上に形成された底面絶縁膜５と、この底面絶縁膜５上に、実質的に垂直な側壁部を有して形成された、第１導電形の半導体層２と、半導体層２の側壁部に形成された素子間分離絶縁膜１と、半導体層２中に形成された第１導電型の第１の主電極領域４、および第２導電型の第２の主電極領域３から少なくとも構成されたダイオード構造を具備する半導体装置であり、
第１および第２の主電極領域との間に形成される電流経路領域の素子分離絶縁膜１に挟まれた部分の幅Ｗが５μｍ以下である構成を有していることである。好ましくは半導体層２の厚みｔが５μｍ以上であることである。さらに好ましくは図３又は図４に示されるように第１および第２の主電極領域の少なくとも一方は、半導体層２の表面から、底面絶縁膜５に達するまで形成されていることである。
【０００９】
また好ましくは、図５に示すようにカソード側の幅ＷK とアノード側の幅ＷA とが異なり、少なく共一方が５μｍ以下であることである。
【００１０】
また本発明の第２の特徴は次の工程を少なく共含む誘電体分離型半導体装置の製造方法であることである。すなわち、
（イ）半導体基板５５上に底面絶縁膜５を形成し、底面絶縁膜５の上に第１導電型の半導体層２を形成する第１の工程、
（ロ）半導体層２の表面から、半導体層２の表面に対して実質的に垂直な側壁を有する第１の素子間分離用溝（トレンチ）を形成し、第１の素子間分離用溝を介して半導体層２に第１導電型もしくは第２導電型の不純物を拡散し、第１の主電極領域４を形成し、その後第１の素子間分離用溝の表面に素子間分離絶縁膜１を形成する第２の工程，
（ハ）半導体層２の表面から、半導体層２の表面に対して実質的に垂直な側壁を有する第２の素子間分離用溝を、第１の素子間分離用溝とは離間して形成し、第２の素子間分離用溝を介して半導体層２に第２の工程に用いた不純物とは反対導電型の不純物を拡散し、第２の主電極領域３を形成する第３の工程，
（ニ）第１および第２の素子間分離用溝に連続して第３および第４の素子間分離用溝を形成し、第１〜第４の素子間分離用溝で半導体層２を囲う第４の工程。
（ホ）第１〜第４の素子間分離用溝の表面に素子間分離絶縁膜１を形成し、さらにその後第１〜第４の素子間分離用溝を素子間分離穴埋め物５９で埋め込む第５の工程、
からなる製造方法であることを特徴とする。この場合第３の工程を省略して、いわゆるフォトリソグラフィーを用いて、選択拡散等により半導体層２の表面側より第２の主電極領域を形成してもよい。
【００１１】
また本発明の第３の特徴は次の工程を少なく共含む誘電体分離型半導体装置の製造方法であることである。すなわち、
（イ）半導体基板５５上に底面絶縁膜５を形成し、底面絶縁膜５の上に第１導電型の半導体層２を形成する第１の工程、
（ロ）半導体層２の表面から、半導体層２の表面に対して実質的に垂直な側壁を有する素子間分離用溝（トレンチ）を形成する第２の工程、
（ハ）素子間分離用溝の側壁部に素子間分離絶縁膜１を形成する第３の工程、
（ニ）素子間分離絶縁膜１の所定の部分に拡散窓を開孔し、第１および第２導電型の不純物のうち少なく共一方の不純物を拡散窓を介して半導体層２に拡散し、第１および第２の主電極領域の少なく共一方を形成する第４の工程、
（ホ）拡散窓の上に新たな素子間分離絶縁膜１を形成し、さらにその後素子間分離用溝を素子間分離穴埋め物５９で埋め込む第５の工程、
からなる製造方法であることを特徴とする。この場合第４の工程で第１および第２の主電極領域が形成されるときは第５の工程までで、図４に示す構造が製造されるが、第４の工程で、第１もしくは第２の主電極領域の一方のみが形成される時は、第５の工程に引き続き、残る他方の主電極領域を半導体層２の表面から、いわゆるフォトリソグラフィーを用いて、表面側から選択拡散等により形成すれば図３に示すような構造が実現できる。図３ではｐ+ アノード拡散層３を表面側から選択拡散している。
【００１２】
【作用】
本発明の第１の特徴によれば主電流経路すなわちチャネルを素子間分離絶縁膜１で幅Ｗの薄い領域として挟み込んでいるので、ターンオフ時に余剰キャリアがなくなり、逆回復電荷Ｑrrが小さくなる。したがってターンオフタイムが短くなり高速スイッチングが可能となる。幅Ｗは素子間分離用溝の相互の間隔の精度で決めればよく、機械的強度上の問題や、結晶欠陥発生の問題を伴うことなく、Ｑrrを小さくすることとができる。
【００１３】
本発明の第２および第３の特徴によれば、素子間分離用溝の側壁を介して第１又は第２の主電極領域の少なく共一方を横方向拡散で形成できる。したがって、高温、長時間の熱処理工程や、深い拡散に伴う横方向拡がりがない。したがって生産性が向上するとともに、熱処理工程に伴うプロセス誘起欠陥の発生という問題もなく、またダイオード構造の微細化も可能となる。
【００１４】
【実施例】
以下、図面を参照して本発明の実施例を説明する。
【００１５】
図１は本発明の第１の実施例に係るｐｎダイオードの鳥かん図である。図２（ａ）はその上面図、図２（ｂ）は図２（ａ）のＡ−Ａ方向から見た断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ方向から見た断面図である。図２（ｂ），および図２（ｃ）から明らかなように、ＳＯＩ基板上でほぼ垂直の側壁となるような深いトレンチが底面絶縁膜５まで到達したＤＩ技術を使用している。ｎ型半導体層２からなる活性層の厚さｔとしては５μｍ〜２０μｍである。この程度の活性層２の厚さのＳＯＩ基板はＳＤＢ法を用いることで加工精度の面も含めて容易に実現できる。また、ＳＤＢ法によるＳＯＩ基板は耐圧の面でも酸素インプラに対しはるかに強い基板が得られる。図１では底面の絶縁膜５や、トレンチ分離のためのトレンチ側壁絶縁膜１以外の構造は省略してあるが、図２にはＳＯＩ基板を構成するシリコン基板５５，底面絶縁膜５、活性層となるｎ型半導体層２が示されている。図２からわかるようにｎ型半導体層２の表面にはＳｉＯ2 等の絶縁膜６が形成され、この絶縁膜６中に形成されたコンタクトホールを介してｎ+ カソード拡散層４、およびｐ+ アノード拡散層３に対して金属カソード電極７、金属アノード電極８が形成されている。なお図１のちょうかん図２（ａ）上面図は簡単化のために金属カソード電極７、金属アノード電極８の図示を省略している。またｎ型半導体層２の周辺に配置された側壁に形成されたトレンチ側壁絶縁膜１の外側はノンドープポリシリコン（ＮＤＰＯＳ）等の素子間分離溝穴埋め物５９が形成されている。ＮＤＰＯＳのかわりに酸素添加のポリシリコンすなわちＳＩＰＯＳ（Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）でもよい。図１、および図２に示した本発明の第１の実施例の特徴は電流の経路に沿った一対のトレンチ側壁絶縁膜１の相互の距離Ｗを５μｍ以下にしてあることである。基板の厚みｔの薄型加工が耐圧の面で難しいのであるから、横方向で、幅Ｗを薄くした素子を作り込むわけである。すなわち、本発明の第１の実施例においては図１および図２に示したように、活性層の厚さｔと両電極の距離ｌに対し、電流に沿った１対のトレンチ側壁絶縁膜の相互の距離Ｗを小さくしてあることが特徴である。このような構造とする事でダイオード等の半導体素子の有効体積を小さく抑えることができる。そのため、ダイオードの逆回復電荷Ｑrrを小さくすることができる。本発明の第１の実施例においてはＷ＝１μｍの場合を図示したが、Ｗ＝５μｍ以下にすれば逆回復電荷Ｑrrは小さくできるので、その他の加工技術や、電流容量とを考慮してＷ＝５μｍ以下の所望の値に選べばよい。また５０Ａ〜１００Ａ、あるいは１０００Ａ以上といった大電流の素子では、これらのＷ＝５μｍ以下の素子を並列接続したマルチチャンネル構造とすればよい。なお、深さ５〜２０μｍの垂直側壁を有したトレンチはＣＦ4 ＋Ｏ2 ，ＳＦ6 ＋Ｏ2 ，ＳｉＣｌ4 ，ＣＣｌ4 等を用いたＲＩＥ、あるいはＥＣＲイオンエッチングを用いれば容易に形成できる。このトレンチエッチング時に基板を−５℃から−１９６℃に冷却すれば、高アスペクト比のトレンチが形成できる。
【００１６】
図３は本発明の第２の実施例に係り、ｎ+ カソード拡散層４を底面絶縁５に達するまで形成した場合である。活性層であるｎ型半導体層２の厚みｔが５μｍ程度であればｎ型半導体層２の表面からリン（Ｐ）等を深さ５μｍ拡散するのは比較的容易であるが、厚みｔが２０μｍでは１１５０℃〜１２００℃といった高温で長時間の拡散を要し、熱処理によって新たな結晶欠陥が発生する。また深い拡散を行なえば、当然横方向拡散も生じるので、構造の微細化が困難となり、ひいては単位チップ面積当りのオン電圧が高くなる。また拡散に長時間を要することは製造コストの面でも不利である。したがって表面から拡散するのではなく、トレンチ側壁から横方向に拡散してｎ+ カソード拡散層４を形成すればよい。すなわち本発明の第２の実施例の構造は以下のような方法で製造できる。
【００１７】
（イ）ＳＤＢ法等を用いて半導体基板５５上に底面絶縁膜５を介してｎ型半導体層２を形成する第１の工程、
（ロ）ｎ型半導体層２の表面から、図３（ａ）の左側部分に半導体層２の表面に対して実質的に垂直な側壁を有する第１の素子間分離用溝（トレンチ）を形成する第２の工程、
（ハ）第１の素子間分離用溝からＰＯＣｌ3 やＡｓＣｌ3 を用いてｎ型不純物を拡散しｎ+ カソード拡散層４を形成する第３の工程（たとえば１０５０℃でＰＯＣｌ3 をＯ2 とＮ2 の混合ガス中で３０分間デポジションし、デポジションによって形成されたＰＳＧ膜を除去後さらに１０５０℃で３０分間ドライブインすればよい），
（ニ）次に、第１の素子間分離用溝（トレンチ）に連続して、第２の素子間分離溝（トレンチ）を形成し、第１および第２の素子間分離溝で半導体層２を囲う第４の工程，
（ホ）第１および第２の素子間分離用溝の側壁部に素子間分離絶縁膜１を形成し、さらにその後離第１および第２の素子間分離溝をポリシリコン等の素子間分離穴埋め物５９で埋め込む第５の工程、
（ヘ）半導体層２の表面から所定の部分のみにｐ型の不純物を拡散し、ｐ+ アノード拡散層３を形成する第６の工程、
の第１〜第６の工程によれば、図３の構造は容易に実現できる。
【００１８】
なお、本発明の第２の実施例では幅Ｗが小さいという本発明の特徴を生かして、ｎ型半導体層２のトレンチ側壁絶縁膜１に拡散窓を開孔してこの拡散窓よりＰＯＣｌ3 等を用いてリン（Ｐ）を側壁から横方向に拡散することによっても、低温で、短時間の拡散によりｎ+ カソード拡散層４が、底面絶縁膜５に達するよう深く形成できる。この場合は、側壁部の拡散窓からの拡散時に酸素雰囲気中で拡散するか、拡散終了後に拡散窓上部に酸化膜を形成し、その後減圧ＣＶＤ法等を用いて素子間分離溝であるトレンチを埋め込みようにＮＤＰＯＳ５９を堆積すれば図３の構造が実現できる。ＮＤＰＯＳのかわりに１０〜５０％の酸素を添加したＳＩＰＯＳでもよい。なお、図３はいわゆるマルチチャンネル構造の場合で、図３（ｂ）に示したものはＷ＝１μｍのｎ+ ｎｐ+ ダイオードが１０００個並列接続された構造の一部が示されているのである。このようにすることにより、逆回復電荷Ｑrrが対さく、高速ターンオフ可能でしかも大電流を流すことのできるダイオードが可能となる。
【００１９】
図４は本発明の第３の実施例に係り、ｎ+ カソード拡散層４、ｐ+ アノード拡散層３を共にトレンチ側壁を介して、横方向拡散により形成し、各拡散層が底面絶縁膜５に達するようにしたものである。図３の場合はｐ+ アノード拡散層３がｎ型半導体層２の表面近傍にしか形成されていないので、若干のダイオード動作の主電流通路の実効部分となる体積にはならない部分が発生するが、図４の構造にすれば、過剰なキャリアが蓄積するような余分な体積部分がなくなり、逆回復電荷Ｑrrを小さくすることができる。したがって高速ターンオフが可能となる。図４（ａ）は図４（ｂ）のＡ−Ａ方向から見た断面図であるが、長手方向に素子間分離溝を介してｐ+ ｎｎ+ ダイオードが配列された場合の一部を示している。これらのｐ+ ｎｎ+ ダイオードを直列接続すれば高耐圧でかつ高速スイッチングのダイオードが得られる。ｐ+ アノード拡散層３の横方向拡散は、たとえばガスソースのＢＢｒ3 や固体ソースのＢＮを用いればよい。
【００２０】
本発明の第３の実施例の構造は以下のような工程により容易に製造できる。すなわち，
（イ）ＳＤＢ法等により半導体基板５５上に底面絶縁膜５を介してｎ型半導体層２を形成する第１の工程、
（ロ）ｎ型半導体層２の表面から、ｎ型半導体層２の表面に対して実質的に垂直な側壁を有する第１のトレンチを図４（ａ）の左側部分に形成し，
第１のトレンチに対してＰＯＣｌ3 等によりｎ+ 拡散を行ないｎ+ カソード領域４を形成し、その後第１のトレンチの表面に素子間分離絶縁膜１を形成する第２の工程，
（ハ）ｎ型半導体層２の表面から、ｎ型半導体層２の表面に対して実質的に垂直な側壁を有する第２のトレンチを図４（ａ）の右側部分に第１のトレンチとは所定の距離だけ離して形成し、この第２のトレンチに対しＢＢｒ3 等を用いてｐ+ 拡散を行ない、ｐ+ アノード領域３を形成する第３の工程（たとえば９５０〜１０００℃でＢＢｒ3 を３０分間デポジションし、デポジションによって形成されたＢＳＧ膜を除去後、さらに１１００℃で１５分間ドライブインすればよい）， （ニ）第１および第２のトレンチに連続して図４（ｂ）に示すように第３および第４のトレンチを形成し、第１〜第４のトレンチでｎ型半導体層２を囲う第４の工程
（ホ）第１〜第４のトレンチの表面にＳｉＯ2 膜等の素子間分離絶縁膜１を形成し、さらにその後第１〜第４のトレンチをポリシリコン等の素子間分離穴埋め物５９で埋め込む第５の工程、
（ヘ）ｎ型半導体層２の表面に酸化膜等の表面絶縁層６を形成し、ｎ+ カソード領域４，ｐ+ カソード領域３の上部の所定の部分にコンタクトホールを開孔して、Ａｌ，Ａｌ−Ｓｉ等の金属薄膜を蒸着し、フォトリソグラフィーによりパターン形成し，カソード電極７およびアノード電極８を形成する第６工程によればよい。
【００２１】
図５は本発明の第４の実施例に係るダイオードの上面図を示す。断面図は本発明の第１〜第３の実施例と同様なので省略する。また、簡単化のために図５の上面図においてもカソード電極７、アノード電極８やこれらに接続される金属配線層およびボンディングパッド等は図示を省略している。
【００２２】
本発明の第４の実施例においてはｎ+ カソード拡散層４側の幅ＷK を８μｍ、ｐ+ アノード拡散層３側の幅ＷA を２μｍとしている。すなわち、ダイオードのターンオフ時の逆回復電荷Ｑrrに寄与するのはアノード前面のｎ型半導体層２中のキャリアであるので、アノード前面の幅ＷA のみを狭くしている。ＷA ＝２μｍは例示であり２μｍである必要はなくＷA ＜５μｍならばＱrrは小さくなり高速ターンオフが可能となる。なお、ｎ- 半導体層のかわりに不純物密度５×１０11〜２×１０12ｃｍ-3以下のｉ層を用いてもよい。ｐ+ アノード拡散層の前面の面積よりも、ｎ+ カソード拡散層４側の面積が大きくなるので、ｎ+ カソード拡散層４からの実効的な電子の注入効率が増大し、しかもターンオフが速くなる。低オン抵抗化と、高速スイッチング化とはトレードオフ関係にあるが、本発明により、オン抵抗ＲONとターンオフタイムτOFF のトレードオフカーブはより小さな値側にシフトする。
【００２３】
図６（ａ）は本発明の第５の実施例に係るＩＧＢＴの上面図で、図６（ｂ）は図６（ａ）のＡ−Ａ方向断面図である。図６のＩＧＢＴはＳｉ基板５５上に底面絶縁膜５を介してｎ型半導体層２が形成されたＳＯＩ基板で厚さｔは１５μｍであるが、幅Ｗは２μｍである。ｎ型半導体層２の表面からｐベース層４４が形成され、その表面にｎ+ エミッタ領域４２が形成されている。ｐベース層４４の表面には厚さ７０ｎｍのゲート絶縁膜４６を介してドープドポリシリコン（ＤＯＰＯＳ）からなるゲート電極４５が形成されている。またｎ+ エミッタ領域４２とｐベース層４４の両方に接触するように金属エミッタ電極４７が形成されている。ｎ型半導体層２の表面の一部にはｐ+ コレクタ領域４３が形成され、ｐ+ コレクタ領域４３の表面には金属コレクタ電極４８が形成されている。なお、簡単化のため図６（ａ）では金属エミッタ電極４７，金属コレクタ電極４８，ゲート電極４５の図示を省略している。図６からわかるようにｎ型半導体層２の表面には厚さ３５０ｎｍのＳｉＯ2 からなる絶縁膜６が形成され、この絶縁膜６中に形成されたコンタクトホールを介して金属エミッタ電極４７，金属コレクタ電極４８が形成されている。
【００２４】
またｎ型半導体層２の周辺に配置された側壁に形成された厚さ３００ｎｍのトレンチ側壁絶縁膜１の外側はＮＤＰＯＳからなる素子間分離溝穴埋め物５９が形成されている。ＮＤＰＯＳのかわりに酸素添加のポリシリコンすなわちＳＩＰＯＳでもよい。
【００２５】
本発明の第５の実施例においては図６に示したように、活性層の厚さｔに対し、電流に沿った１対のトレンチ側壁絶縁膜の相互の距離Ｗを小さくしてあることが特徴である。このような構造とする事でＩＧＢＴの活性領域の有効体積を小さく抑えることができる。そのため、ＩＧＢＴのフォールタイムを短かくすることができる。本発明の第５の実施例においてはＷ＝２μｍの場合で図示したが、Ｗ＝５μｍ以下にすればフォールタイムは短かくできるので、その他の加工技術や、電流容量とを考慮してＷ＝５μｍ以下の所望の値に選べばよい。また１００Ａ、あるいは１０００Ａ以上といった大電流の素子では、これらのＷ＝５μｍ以下の素子を並列接続したマルチチャンネル構造とすればよい。活性層の厚さｔは５〜２０μｍの範囲で目的に応じて選べばよい。なお、深さ５〜２０μｍの垂直側壁を有したトレンチは本発明の第１の実施例と同様に，ＳＦ6 ＋Ｏ2 ，ＣＣｌ4 等を用いたＲＩＥ、あるいはＥＣＲイオンエッチングを用いれば容易に形成できる。
【００２６】
図７（ａ）は本発明の第６の実施例に係るＩＧＢＴの上面図で、図７（ｂ）は図７（ａ）のＡ−Ａ方向断面図である。図７のＩＧＢＴはＳｉ基板５５上に底面絶縁膜５を介してｎ型半導体層２が形成されたＳＯＩ基板で厚さｔは２０μｍであるが、幅Ｗは１．５μｍである。ｎ型半導体層２の左側は底面絶縁膜５に達するまでｎ+ エミッタ層４２，ｐベース層４４が形成されている。又、ｎ型半導体層２の右側はｎ型半導体層２の表面から底面絶縁膜５に達するまでｐ+ コレクタ領域４３が形成されている。ｎ+ エミッタ層４２，ｐベース層４４はｎ型半導体層２の左側のトレンチを用いて、トレンチ側壁からボロン（Ｂ）およびリン（Ｐ）の二重拡散で形成すればよい。ｐ+ コレクタ領域４３はｎ型半導体層２の右側のトレンチを用いて、トレンチ側壁からボロン（Ｂ）の拡散をすればよい。図７（ａ）に示されるように、ｐベース層４４の側壁部には１００ｎｍのゲート酸化膜４６を介してＤＯＰＯＳからなるゲート電極４５がトレンチの内部に埋め込んで形成されている。またｎ+ エミッタ領域４２とｐベース層４４の両方に接触するように金属エミッタ電極４７が形成され，ｐ+ コレクタ領域４３の表面には金属コレクタ電極４８が形成されている。なお、簡単化のため図７（ａ）では金属エミッタ電極４７，金属コレクタ電極４８，ゲート電極４５の図示を省略している。図７（ｂ）からわかるようにｎ型半導体層２の表面には厚さ３５０ｎｍのＳｉＯ2 からなる絶縁膜６が形成され、この絶縁膜６中に形成されたコンタクトホールを介して金属エミッタ電極４７，金属コレクタ電極４８が形成されている。またｎ型半導体層２の周辺に配置された側壁に形成された厚さ３００ｎｍのトレンチ側壁絶縁膜１の外側はＮＤＰＯＳからなる素子間分離溝穴埋め物５９が形成されている。ＮＤＰＯＳのかわりに酸素添加のポリシリコンすなわちＳＩＰＯＳでもよい。
【００２７】
本発明の第６の実施例においては図７に示したように、活性層の厚さｔに対し、電流に沿った１対のトレンチ側壁絶縁膜の相互の距離Ｗを小さくしてあることが特徴である。このような構造とする事でＩＧＢＴの活性領域の有効体積を小さく抑えることができる。そのため、ＩＧＢＴのフォールタイムを短かくすることができる。本発明の第６の実施例においてはＷ＝１．５μｍの場合で図示したが、Ｗ＝５μｍ以下にすればフォールタイムは短かくできるので、その他の加工技術や、電流容量とを考慮してＷ＝５μｍ以下の所望の値に選べばよい。また１０００Ａ以上といった大電流の素子では、これらのＷ＝５μｍ以下の素子を並列接続したマルチチャンネル構造とすればよい。また活性層の厚さｔも５〜２０μｍの間で任意に選んでよい。なお、深さ５〜２０μｍの垂直側壁を有したトレンチは本発明の第１の実施例と同様にＲＩＥ、あるいはＥＣＲイオンエッチングを用いれば容易に形成できる。本発明の実施例で示した寸法等は例示であり、本発明の趣旨に適合した範囲で選べばよい。
【００２８】
なお、本発明の第６の実施例のｐベース領域４４を省略し、図７（ａ）のゲート酸化膜４６の形成されている側壁部分をｐ+ 拡散窓としてｐ+ ゲート領域をトレンチ側壁から薄く拡散すれば、たとえば中央部にｎ型半導体層２が残る程度に両側から０．５μｍ程度拡散すれば、静電誘導型サイリスタ（ＳＩサイリスタ）を構成でき、この場合も極めて高速なターンオフが可能となる。
【００２９】
【発明の効果】
本発明によれば、ライフタイムコントロールをしなくても高速なダイオードやＩＧＢＴ等の半導体装置を実現できる。
【００３０】
本発明によれば極めて容易にダイオード構造が製造できるので、製造工程中にプロセス誘起欠陥の発生等もなく、高速かつ高耐圧な半導体装置が実現できる。
【００３１】
したがってこのダイオード構造を基礎としたＩＧＢＴやＳＩサイリスタ等の種々の半導体装置の高速スイッチングが可能となる。
【００３２】
本発明によれば、カソード拡散層、アノード拡散層を深く形成し、かつ平面のパターンを微細化することができるので、実効的なチャネル面積が増大し、チップ面積当りのオン抵抗ＲONが低減し、しかもターンオフタイムτOFF が短くなる。したがってＲON−τOFF トレードオフカーブがより小さな値側にシフトし、高速，低損失のスイッチングが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るｐ+ ｎｎ+ ダイオードの鳥かん図。
【図２】図１の三面図で（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ方向から見た断面図、（ｃ）は（ａ）のＢ−Ｂ方向から見た断面図。
【図３】本発明の第２の実施例に係るｐ+ ｎｎ+ ダイオードの（ａ）断面図、および（ｂ）上面図である。
【図４】本発明の第３の実施例に係るｐ+ ｎｎ+ ダイオードの（ａ）断面図、および（ｂ）上面図である。
【図５】本発明の第４の実施例に係るｐ+ ｎ- ｎ+ ダイオードの上面図。
【図６】本発明の第５の実施例に係るＩＧＢＴの（ａ）上面図、および（ｂ）断面図である。
【図７】本発明の第６の実施例に係るＩＧＢＴの（ａ）上面図、および（ｂ）断面図である。
【図８】薄型活性層基板（ＳＯＩ基板）を用いたときの従来のダイオードの断面図。
【図９】ＳＤＢ方式のＳＯＩ基板を用いた場合の従来のＤＩ技術によるダイオードの断面図。
【図１０】ＥＰＩＣ方式の基板を用いた場合の従来のダイオードの断面図。
【図１１】ダイオードのターンオフ時の逆回復波形。
【図１２】ＳＯＩ層の厚さとフォールタイムとの関係を示す図。
【符号の説明】
１ トレンチ側壁絶縁層
２ ｎ型半導体層（ドリフト層）
３ ｐ+ アノード拡散層
４ ｎ+ カソード拡散層
５ 底面絶縁膜
６ 表面絶縁層
７ 金属カソード電極
８ 金属アノード電極
２５ ｎ+ 層
４２ ｎ+ エミッタ領域
４３ ｐ+ コレクタ領域
４４ ｐベース層
４５ ゲート電極
４６ ゲート絶縁膜
４７ エミッタ電極
４８ コレクタ電極
５１ ｐ- エピタキシャル層
５５ 基板
５８，５９ 素子間分離溝穴埋め物（ＮＤＰＯＳ）
【産業上の利用分野】
本発明は誘電体分離型半導体装置に係り、特に半導体装置の高速化およびその製造方法に関する。
【０００２】
【従来の技術】
誘電体分離（Ｄｉｅｌｅｃｔｒｉｃ Ｉｓｏｌａｔｉｏｎ：以下ＤＩという）型集積回路の従来例を第９図と第１０図に示す。これらの図はダイオードをあらわしている。第９図はシリコン直接接着（Ｓｉｌｉｃｏｎ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ：以下ＳＤＢという）法による誘電体基板とＶ溝を用いている。第１０図はＥＰＩＣ（Ｅｐｉｔａｘｉａｌ Ｐａｓｓｉｖａｔｅｄ ＩＣ）法による基板を使用している。基板の厚さは素子の耐圧系によって異なるが、１１０〜５０μｍが一般的である。１０μｍ以下の厚さは研磨による仕上げでは今のところ困難である。
【０００３】
図９および図１０に示した従来のダイオードのスイッチング時の逆回復波形を第１１図に示す。縦軸は電流、横軸は時間である。逆回復時間ｔrrはデバイス内のキャリアが流れるため発生し、接合間に空乏層が広まるまで続く。従って逆回復電荷Ｑrrは、キャリアライフタイムと、順方向に電流が流れていたときのデバイス内のキャリヤ総量に依存する。Ｑrrが大きすぎると、特にモーターを駆動する用途などではロスが多くなるため、できるだけ小さくすることが望ましい。
【０００４】
これらのダイオードに限らず従来のＩＧＢＴ，ＭＯＳＦＥＴ，ＧＴＯ等の種々のディスクリートデバイスでは電子線照射や重金属拡散などで結晶中にキャリアの再接合中心を生成して置き、キャリアの消滅により逆回復電荷Ｑrrを小さくする、いわゆるキャリアライフタイムコントロール技術が用いられていた。
【０００５】
【発明が解決しようとする課題】
しかし、集積回路の場合、ダイオードのみにキャリアライフタイムコントロールを行うことは困難で、他の素子にも同時に再結合中心を生成していた。すると、、特にバイポーラトランジスタなどは増幅率の低下が起き、また接合間のリークなども増加するという問題があった。
【０００６】
ところで、活性層の厚さをたとえば約５μｍ以下程度に薄くして、そのような基板にダイオードやＩＧＢＴ等の半導体装置を作ると、ライフタイムコントロールをしなくてもターンオフタイムあるいは逆回復電荷Ｑrrの小さい半導体装置ができることは数値シミュレーションなどで検証されている。たとえば図１２は、酸化膜の上部にシリコン膜からなる薄い活性層を有したＤＩ基板を用いてＩＧＢＴを構成した場合におけるＳＯＩ層の厚さとＩＧＢＴのフォールタイムとの関係であるが，ＳＯＩ層の厚さが薄くなればなるほどフォールタイムが短くなることがわかる。図８に示したダイオードの場合もＳＯＩ層２が薄くなると逆回復電荷Ｑrrが小さくなることが知られている。このようにすることで図９，図１０に比べて有効体積が小さくなり、従って、スイッチング時に，より速く余剰キャリアがなくなるからである。しかし、ＳＤＢ法でＳＯＩ基板を作成するために活性層を約５μｍ以下に研磨加工する事は機械的強度や結晶欠陥の発生等の問題があり困難である。この点ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）法、すなわち酸素インプラによる薄型加工が厚さの点ではもっとも適したＳＯＩ基板の製法と言える。しかし酸素インプラ加工によるＳＯＩ基板を用いた半導体装置は絶縁膜の耐圧が低く、特にモーター用途等の高耐圧（１００Ｖ以上）には使用できない問題があった。
【０００７】
このような問題を鑑みて、本発明の目的は、ＳＯＩ層の厚みを薄くすることを要せず、またキャリアライフコントロール技術を用いなくても高速なスイッチングが実現できる新規な構造のダイオードやＩＧＢＴ等の半導体装置を提供することである。
【０００８】
【課題を解決するための手段】
前記課題を解決するために、本発明の第１の特徴は図１および図２に示すように、半導体基板５５上に形成された底面絶縁膜５と、この底面絶縁膜５上に、実質的に垂直な側壁部を有して形成された、第１導電形の半導体層２と、半導体層２の側壁部に形成された素子間分離絶縁膜１と、半導体層２中に形成された第１導電型の第１の主電極領域４、および第２導電型の第２の主電極領域３から少なくとも構成されたダイオード構造を具備する半導体装置であり、
第１および第２の主電極領域との間に形成される電流経路領域の素子分離絶縁膜１に挟まれた部分の幅Ｗが５μｍ以下である構成を有していることである。好ましくは半導体層２の厚みｔが５μｍ以上であることである。さらに好ましくは図３又は図４に示されるように第１および第２の主電極領域の少なくとも一方は、半導体層２の表面から、底面絶縁膜５に達するまで形成されていることである。
【０００９】
また好ましくは、図５に示すようにカソード側の幅ＷK とアノード側の幅ＷA とが異なり、少なく共一方が５μｍ以下であることである。
【００１０】
また本発明の第２の特徴は次の工程を少なく共含む誘電体分離型半導体装置の製造方法であることである。すなわち、
（イ）半導体基板５５上に底面絶縁膜５を形成し、底面絶縁膜５の上に第１導電型の半導体層２を形成する第１の工程、
（ロ）半導体層２の表面から、半導体層２の表面に対して実質的に垂直な側壁を有する第１の素子間分離用溝（トレンチ）を形成し、第１の素子間分離用溝を介して半導体層２に第１導電型もしくは第２導電型の不純物を拡散し、第１の主電極領域４を形成し、その後第１の素子間分離用溝の表面に素子間分離絶縁膜１を形成する第２の工程，
（ハ）半導体層２の表面から、半導体層２の表面に対して実質的に垂直な側壁を有する第２の素子間分離用溝を、第１の素子間分離用溝とは離間して形成し、第２の素子間分離用溝を介して半導体層２に第２の工程に用いた不純物とは反対導電型の不純物を拡散し、第２の主電極領域３を形成する第３の工程，
（ニ）第１および第２の素子間分離用溝に連続して第３および第４の素子間分離用溝を形成し、第１〜第４の素子間分離用溝で半導体層２を囲う第４の工程。
（ホ）第１〜第４の素子間分離用溝の表面に素子間分離絶縁膜１を形成し、さらにその後第１〜第４の素子間分離用溝を素子間分離穴埋め物５９で埋め込む第５の工程、
からなる製造方法であることを特徴とする。この場合第３の工程を省略して、いわゆるフォトリソグラフィーを用いて、選択拡散等により半導体層２の表面側より第２の主電極領域を形成してもよい。
【００１１】
また本発明の第３の特徴は次の工程を少なく共含む誘電体分離型半導体装置の製造方法であることである。すなわち、
（イ）半導体基板５５上に底面絶縁膜５を形成し、底面絶縁膜５の上に第１導電型の半導体層２を形成する第１の工程、
（ロ）半導体層２の表面から、半導体層２の表面に対して実質的に垂直な側壁を有する素子間分離用溝（トレンチ）を形成する第２の工程、
（ハ）素子間分離用溝の側壁部に素子間分離絶縁膜１を形成する第３の工程、
（ニ）素子間分離絶縁膜１の所定の部分に拡散窓を開孔し、第１および第２導電型の不純物のうち少なく共一方の不純物を拡散窓を介して半導体層２に拡散し、第１および第２の主電極領域の少なく共一方を形成する第４の工程、
（ホ）拡散窓の上に新たな素子間分離絶縁膜１を形成し、さらにその後素子間分離用溝を素子間分離穴埋め物５９で埋め込む第５の工程、
からなる製造方法であることを特徴とする。この場合第４の工程で第１および第２の主電極領域が形成されるときは第５の工程までで、図４に示す構造が製造されるが、第４の工程で、第１もしくは第２の主電極領域の一方のみが形成される時は、第５の工程に引き続き、残る他方の主電極領域を半導体層２の表面から、いわゆるフォトリソグラフィーを用いて、表面側から選択拡散等により形成すれば図３に示すような構造が実現できる。図３ではｐ+ アノード拡散層３を表面側から選択拡散している。
【００１２】
【作用】
本発明の第１の特徴によれば主電流経路すなわちチャネルを素子間分離絶縁膜１で幅Ｗの薄い領域として挟み込んでいるので、ターンオフ時に余剰キャリアがなくなり、逆回復電荷Ｑrrが小さくなる。したがってターンオフタイムが短くなり高速スイッチングが可能となる。幅Ｗは素子間分離用溝の相互の間隔の精度で決めればよく、機械的強度上の問題や、結晶欠陥発生の問題を伴うことなく、Ｑrrを小さくすることとができる。
【００１３】
本発明の第２および第３の特徴によれば、素子間分離用溝の側壁を介して第１又は第２の主電極領域の少なく共一方を横方向拡散で形成できる。したがって、高温、長時間の熱処理工程や、深い拡散に伴う横方向拡がりがない。したがって生産性が向上するとともに、熱処理工程に伴うプロセス誘起欠陥の発生という問題もなく、またダイオード構造の微細化も可能となる。
【００１４】
【実施例】
以下、図面を参照して本発明の実施例を説明する。
【００１５】
図１は本発明の第１の実施例に係るｐｎダイオードの鳥かん図である。図２（ａ）はその上面図、図２（ｂ）は図２（ａ）のＡ−Ａ方向から見た断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ方向から見た断面図である。図２（ｂ），および図２（ｃ）から明らかなように、ＳＯＩ基板上でほぼ垂直の側壁となるような深いトレンチが底面絶縁膜５まで到達したＤＩ技術を使用している。ｎ型半導体層２からなる活性層の厚さｔとしては５μｍ〜２０μｍである。この程度の活性層２の厚さのＳＯＩ基板はＳＤＢ法を用いることで加工精度の面も含めて容易に実現できる。また、ＳＤＢ法によるＳＯＩ基板は耐圧の面でも酸素インプラに対しはるかに強い基板が得られる。図１では底面の絶縁膜５や、トレンチ分離のためのトレンチ側壁絶縁膜１以外の構造は省略してあるが、図２にはＳＯＩ基板を構成するシリコン基板５５，底面絶縁膜５、活性層となるｎ型半導体層２が示されている。図２からわかるようにｎ型半導体層２の表面にはＳｉＯ2 等の絶縁膜６が形成され、この絶縁膜６中に形成されたコンタクトホールを介してｎ+ カソード拡散層４、およびｐ+ アノード拡散層３に対して金属カソード電極７、金属アノード電極８が形成されている。なお図１のちょうかん図２（ａ）上面図は簡単化のために金属カソード電極７、金属アノード電極８の図示を省略している。またｎ型半導体層２の周辺に配置された側壁に形成されたトレンチ側壁絶縁膜１の外側はノンドープポリシリコン（ＮＤＰＯＳ）等の素子間分離溝穴埋め物５９が形成されている。ＮＤＰＯＳのかわりに酸素添加のポリシリコンすなわちＳＩＰＯＳ（Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）でもよい。図１、および図２に示した本発明の第１の実施例の特徴は電流の経路に沿った一対のトレンチ側壁絶縁膜１の相互の距離Ｗを５μｍ以下にしてあることである。基板の厚みｔの薄型加工が耐圧の面で難しいのであるから、横方向で、幅Ｗを薄くした素子を作り込むわけである。すなわち、本発明の第１の実施例においては図１および図２に示したように、活性層の厚さｔと両電極の距離ｌに対し、電流に沿った１対のトレンチ側壁絶縁膜の相互の距離Ｗを小さくしてあることが特徴である。このような構造とする事でダイオード等の半導体素子の有効体積を小さく抑えることができる。そのため、ダイオードの逆回復電荷Ｑrrを小さくすることができる。本発明の第１の実施例においてはＷ＝１μｍの場合を図示したが、Ｗ＝５μｍ以下にすれば逆回復電荷Ｑrrは小さくできるので、その他の加工技術や、電流容量とを考慮してＷ＝５μｍ以下の所望の値に選べばよい。また５０Ａ〜１００Ａ、あるいは１０００Ａ以上といった大電流の素子では、これらのＷ＝５μｍ以下の素子を並列接続したマルチチャンネル構造とすればよい。なお、深さ５〜２０μｍの垂直側壁を有したトレンチはＣＦ4 ＋Ｏ2 ，ＳＦ6 ＋Ｏ2 ，ＳｉＣｌ4 ，ＣＣｌ4 等を用いたＲＩＥ、あるいはＥＣＲイオンエッチングを用いれば容易に形成できる。このトレンチエッチング時に基板を−５℃から−１９６℃に冷却すれば、高アスペクト比のトレンチが形成できる。
【００１６】
図３は本発明の第２の実施例に係り、ｎ+ カソード拡散層４を底面絶縁５に達するまで形成した場合である。活性層であるｎ型半導体層２の厚みｔが５μｍ程度であればｎ型半導体層２の表面からリン（Ｐ）等を深さ５μｍ拡散するのは比較的容易であるが、厚みｔが２０μｍでは１１５０℃〜１２００℃といった高温で長時間の拡散を要し、熱処理によって新たな結晶欠陥が発生する。また深い拡散を行なえば、当然横方向拡散も生じるので、構造の微細化が困難となり、ひいては単位チップ面積当りのオン電圧が高くなる。また拡散に長時間を要することは製造コストの面でも不利である。したがって表面から拡散するのではなく、トレンチ側壁から横方向に拡散してｎ+ カソード拡散層４を形成すればよい。すなわち本発明の第２の実施例の構造は以下のような方法で製造できる。
【００１７】
（イ）ＳＤＢ法等を用いて半導体基板５５上に底面絶縁膜５を介してｎ型半導体層２を形成する第１の工程、
（ロ）ｎ型半導体層２の表面から、図３（ａ）の左側部分に半導体層２の表面に対して実質的に垂直な側壁を有する第１の素子間分離用溝（トレンチ）を形成する第２の工程、
（ハ）第１の素子間分離用溝からＰＯＣｌ3 やＡｓＣｌ3 を用いてｎ型不純物を拡散しｎ+ カソード拡散層４を形成する第３の工程（たとえば１０５０℃でＰＯＣｌ3 をＯ2 とＮ2 の混合ガス中で３０分間デポジションし、デポジションによって形成されたＰＳＧ膜を除去後さらに１０５０℃で３０分間ドライブインすればよい），
（ニ）次に、第１の素子間分離用溝（トレンチ）に連続して、第２の素子間分離溝（トレンチ）を形成し、第１および第２の素子間分離溝で半導体層２を囲う第４の工程，
（ホ）第１および第２の素子間分離用溝の側壁部に素子間分離絶縁膜１を形成し、さらにその後離第１および第２の素子間分離溝をポリシリコン等の素子間分離穴埋め物５９で埋め込む第５の工程、
（ヘ）半導体層２の表面から所定の部分のみにｐ型の不純物を拡散し、ｐ+ アノード拡散層３を形成する第６の工程、
の第１〜第６の工程によれば、図３の構造は容易に実現できる。
【００１８】
なお、本発明の第２の実施例では幅Ｗが小さいという本発明の特徴を生かして、ｎ型半導体層２のトレンチ側壁絶縁膜１に拡散窓を開孔してこの拡散窓よりＰＯＣｌ3 等を用いてリン（Ｐ）を側壁から横方向に拡散することによっても、低温で、短時間の拡散によりｎ+ カソード拡散層４が、底面絶縁膜５に達するよう深く形成できる。この場合は、側壁部の拡散窓からの拡散時に酸素雰囲気中で拡散するか、拡散終了後に拡散窓上部に酸化膜を形成し、その後減圧ＣＶＤ法等を用いて素子間分離溝であるトレンチを埋め込みようにＮＤＰＯＳ５９を堆積すれば図３の構造が実現できる。ＮＤＰＯＳのかわりに１０〜５０％の酸素を添加したＳＩＰＯＳでもよい。なお、図３はいわゆるマルチチャンネル構造の場合で、図３（ｂ）に示したものはＷ＝１μｍのｎ+ ｎｐ+ ダイオードが１０００個並列接続された構造の一部が示されているのである。このようにすることにより、逆回復電荷Ｑrrが対さく、高速ターンオフ可能でしかも大電流を流すことのできるダイオードが可能となる。
【００１９】
図４は本発明の第３の実施例に係り、ｎ+ カソード拡散層４、ｐ+ アノード拡散層３を共にトレンチ側壁を介して、横方向拡散により形成し、各拡散層が底面絶縁膜５に達するようにしたものである。図３の場合はｐ+ アノード拡散層３がｎ型半導体層２の表面近傍にしか形成されていないので、若干のダイオード動作の主電流通路の実効部分となる体積にはならない部分が発生するが、図４の構造にすれば、過剰なキャリアが蓄積するような余分な体積部分がなくなり、逆回復電荷Ｑrrを小さくすることができる。したがって高速ターンオフが可能となる。図４（ａ）は図４（ｂ）のＡ−Ａ方向から見た断面図であるが、長手方向に素子間分離溝を介してｐ+ ｎｎ+ ダイオードが配列された場合の一部を示している。これらのｐ+ ｎｎ+ ダイオードを直列接続すれば高耐圧でかつ高速スイッチングのダイオードが得られる。ｐ+ アノード拡散層３の横方向拡散は、たとえばガスソースのＢＢｒ3 や固体ソースのＢＮを用いればよい。
【００２０】
本発明の第３の実施例の構造は以下のような工程により容易に製造できる。すなわち，
（イ）ＳＤＢ法等により半導体基板５５上に底面絶縁膜５を介してｎ型半導体層２を形成する第１の工程、
（ロ）ｎ型半導体層２の表面から、ｎ型半導体層２の表面に対して実質的に垂直な側壁を有する第１のトレンチを図４（ａ）の左側部分に形成し，
第１のトレンチに対してＰＯＣｌ3 等によりｎ+ 拡散を行ないｎ+ カソード領域４を形成し、その後第１のトレンチの表面に素子間分離絶縁膜１を形成する第２の工程，
（ハ）ｎ型半導体層２の表面から、ｎ型半導体層２の表面に対して実質的に垂直な側壁を有する第２のトレンチを図４（ａ）の右側部分に第１のトレンチとは所定の距離だけ離して形成し、この第２のトレンチに対しＢＢｒ3 等を用いてｐ+ 拡散を行ない、ｐ+ アノード領域３を形成する第３の工程（たとえば９５０〜１０００℃でＢＢｒ3 を３０分間デポジションし、デポジションによって形成されたＢＳＧ膜を除去後、さらに１１００℃で１５分間ドライブインすればよい）， （ニ）第１および第２のトレンチに連続して図４（ｂ）に示すように第３および第４のトレンチを形成し、第１〜第４のトレンチでｎ型半導体層２を囲う第４の工程
（ホ）第１〜第４のトレンチの表面にＳｉＯ2 膜等の素子間分離絶縁膜１を形成し、さらにその後第１〜第４のトレンチをポリシリコン等の素子間分離穴埋め物５９で埋め込む第５の工程、
（ヘ）ｎ型半導体層２の表面に酸化膜等の表面絶縁層６を形成し、ｎ+ カソード領域４，ｐ+ カソード領域３の上部の所定の部分にコンタクトホールを開孔して、Ａｌ，Ａｌ−Ｓｉ等の金属薄膜を蒸着し、フォトリソグラフィーによりパターン形成し，カソード電極７およびアノード電極８を形成する第６工程によればよい。
【００２１】
図５は本発明の第４の実施例に係るダイオードの上面図を示す。断面図は本発明の第１〜第３の実施例と同様なので省略する。また、簡単化のために図５の上面図においてもカソード電極７、アノード電極８やこれらに接続される金属配線層およびボンディングパッド等は図示を省略している。
【００２２】
本発明の第４の実施例においてはｎ+ カソード拡散層４側の幅ＷK を８μｍ、ｐ+ アノード拡散層３側の幅ＷA を２μｍとしている。すなわち、ダイオードのターンオフ時の逆回復電荷Ｑrrに寄与するのはアノード前面のｎ型半導体層２中のキャリアであるので、アノード前面の幅ＷA のみを狭くしている。ＷA ＝２μｍは例示であり２μｍである必要はなくＷA ＜５μｍならばＱrrは小さくなり高速ターンオフが可能となる。なお、ｎ- 半導体層のかわりに不純物密度５×１０11〜２×１０12ｃｍ-3以下のｉ層を用いてもよい。ｐ+ アノード拡散層の前面の面積よりも、ｎ+ カソード拡散層４側の面積が大きくなるので、ｎ+ カソード拡散層４からの実効的な電子の注入効率が増大し、しかもターンオフが速くなる。低オン抵抗化と、高速スイッチング化とはトレードオフ関係にあるが、本発明により、オン抵抗ＲONとターンオフタイムτOFF のトレードオフカーブはより小さな値側にシフトする。
【００２３】
図６（ａ）は本発明の第５の実施例に係るＩＧＢＴの上面図で、図６（ｂ）は図６（ａ）のＡ−Ａ方向断面図である。図６のＩＧＢＴはＳｉ基板５５上に底面絶縁膜５を介してｎ型半導体層２が形成されたＳＯＩ基板で厚さｔは１５μｍであるが、幅Ｗは２μｍである。ｎ型半導体層２の表面からｐベース層４４が形成され、その表面にｎ+ エミッタ領域４２が形成されている。ｐベース層４４の表面には厚さ７０ｎｍのゲート絶縁膜４６を介してドープドポリシリコン（ＤＯＰＯＳ）からなるゲート電極４５が形成されている。またｎ+ エミッタ領域４２とｐベース層４４の両方に接触するように金属エミッタ電極４７が形成されている。ｎ型半導体層２の表面の一部にはｐ+ コレクタ領域４３が形成され、ｐ+ コレクタ領域４３の表面には金属コレクタ電極４８が形成されている。なお、簡単化のため図６（ａ）では金属エミッタ電極４７，金属コレクタ電極４８，ゲート電極４５の図示を省略している。図６からわかるようにｎ型半導体層２の表面には厚さ３５０ｎｍのＳｉＯ2 からなる絶縁膜６が形成され、この絶縁膜６中に形成されたコンタクトホールを介して金属エミッタ電極４７，金属コレクタ電極４８が形成されている。
【００２４】
またｎ型半導体層２の周辺に配置された側壁に形成された厚さ３００ｎｍのトレンチ側壁絶縁膜１の外側はＮＤＰＯＳからなる素子間分離溝穴埋め物５９が形成されている。ＮＤＰＯＳのかわりに酸素添加のポリシリコンすなわちＳＩＰＯＳでもよい。
【００２５】
本発明の第５の実施例においては図６に示したように、活性層の厚さｔに対し、電流に沿った１対のトレンチ側壁絶縁膜の相互の距離Ｗを小さくしてあることが特徴である。このような構造とする事でＩＧＢＴの活性領域の有効体積を小さく抑えることができる。そのため、ＩＧＢＴのフォールタイムを短かくすることができる。本発明の第５の実施例においてはＷ＝２μｍの場合で図示したが、Ｗ＝５μｍ以下にすればフォールタイムは短かくできるので、その他の加工技術や、電流容量とを考慮してＷ＝５μｍ以下の所望の値に選べばよい。また１００Ａ、あるいは１０００Ａ以上といった大電流の素子では、これらのＷ＝５μｍ以下の素子を並列接続したマルチチャンネル構造とすればよい。活性層の厚さｔは５〜２０μｍの範囲で目的に応じて選べばよい。なお、深さ５〜２０μｍの垂直側壁を有したトレンチは本発明の第１の実施例と同様に，ＳＦ6 ＋Ｏ2 ，ＣＣｌ4 等を用いたＲＩＥ、あるいはＥＣＲイオンエッチングを用いれば容易に形成できる。
【００２６】
図７（ａ）は本発明の第６の実施例に係るＩＧＢＴの上面図で、図７（ｂ）は図７（ａ）のＡ−Ａ方向断面図である。図７のＩＧＢＴはＳｉ基板５５上に底面絶縁膜５を介してｎ型半導体層２が形成されたＳＯＩ基板で厚さｔは２０μｍであるが、幅Ｗは１．５μｍである。ｎ型半導体層２の左側は底面絶縁膜５に達するまでｎ+ エミッタ層４２，ｐベース層４４が形成されている。又、ｎ型半導体層２の右側はｎ型半導体層２の表面から底面絶縁膜５に達するまでｐ+ コレクタ領域４３が形成されている。ｎ+ エミッタ層４２，ｐベース層４４はｎ型半導体層２の左側のトレンチを用いて、トレンチ側壁からボロン（Ｂ）およびリン（Ｐ）の二重拡散で形成すればよい。ｐ+ コレクタ領域４３はｎ型半導体層２の右側のトレンチを用いて、トレンチ側壁からボロン（Ｂ）の拡散をすればよい。図７（ａ）に示されるように、ｐベース層４４の側壁部には１００ｎｍのゲート酸化膜４６を介してＤＯＰＯＳからなるゲート電極４５がトレンチの内部に埋め込んで形成されている。またｎ+ エミッタ領域４２とｐベース層４４の両方に接触するように金属エミッタ電極４７が形成され，ｐ+ コレクタ領域４３の表面には金属コレクタ電極４８が形成されている。なお、簡単化のため図７（ａ）では金属エミッタ電極４７，金属コレクタ電極４８，ゲート電極４５の図示を省略している。図７（ｂ）からわかるようにｎ型半導体層２の表面には厚さ３５０ｎｍのＳｉＯ2 からなる絶縁膜６が形成され、この絶縁膜６中に形成されたコンタクトホールを介して金属エミッタ電極４７，金属コレクタ電極４８が形成されている。またｎ型半導体層２の周辺に配置された側壁に形成された厚さ３００ｎｍのトレンチ側壁絶縁膜１の外側はＮＤＰＯＳからなる素子間分離溝穴埋め物５９が形成されている。ＮＤＰＯＳのかわりに酸素添加のポリシリコンすなわちＳＩＰＯＳでもよい。
【００２７】
本発明の第６の実施例においては図７に示したように、活性層の厚さｔに対し、電流に沿った１対のトレンチ側壁絶縁膜の相互の距離Ｗを小さくしてあることが特徴である。このような構造とする事でＩＧＢＴの活性領域の有効体積を小さく抑えることができる。そのため、ＩＧＢＴのフォールタイムを短かくすることができる。本発明の第６の実施例においてはＷ＝１．５μｍの場合で図示したが、Ｗ＝５μｍ以下にすればフォールタイムは短かくできるので、その他の加工技術や、電流容量とを考慮してＷ＝５μｍ以下の所望の値に選べばよい。また１０００Ａ以上といった大電流の素子では、これらのＷ＝５μｍ以下の素子を並列接続したマルチチャンネル構造とすればよい。また活性層の厚さｔも５〜２０μｍの間で任意に選んでよい。なお、深さ５〜２０μｍの垂直側壁を有したトレンチは本発明の第１の実施例と同様にＲＩＥ、あるいはＥＣＲイオンエッチングを用いれば容易に形成できる。本発明の実施例で示した寸法等は例示であり、本発明の趣旨に適合した範囲で選べばよい。
【００２８】
なお、本発明の第６の実施例のｐベース領域４４を省略し、図７（ａ）のゲート酸化膜４６の形成されている側壁部分をｐ+ 拡散窓としてｐ+ ゲート領域をトレンチ側壁から薄く拡散すれば、たとえば中央部にｎ型半導体層２が残る程度に両側から０．５μｍ程度拡散すれば、静電誘導型サイリスタ（ＳＩサイリスタ）を構成でき、この場合も極めて高速なターンオフが可能となる。
【００２９】
【発明の効果】
本発明によれば、ライフタイムコントロールをしなくても高速なダイオードやＩＧＢＴ等の半導体装置を実現できる。
【００３０】
本発明によれば極めて容易にダイオード構造が製造できるので、製造工程中にプロセス誘起欠陥の発生等もなく、高速かつ高耐圧な半導体装置が実現できる。
【００３１】
したがってこのダイオード構造を基礎としたＩＧＢＴやＳＩサイリスタ等の種々の半導体装置の高速スイッチングが可能となる。
【００３２】
本発明によれば、カソード拡散層、アノード拡散層を深く形成し、かつ平面のパターンを微細化することができるので、実効的なチャネル面積が増大し、チップ面積当りのオン抵抗ＲONが低減し、しかもターンオフタイムτOFF が短くなる。したがってＲON−τOFF トレードオフカーブがより小さな値側にシフトし、高速，低損失のスイッチングが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るｐ+ ｎｎ+ ダイオードの鳥かん図。
【図２】図１の三面図で（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ方向から見た断面図、（ｃ）は（ａ）のＢ−Ｂ方向から見た断面図。
【図３】本発明の第２の実施例に係るｐ+ ｎｎ+ ダイオードの（ａ）断面図、および（ｂ）上面図である。
【図４】本発明の第３の実施例に係るｐ+ ｎｎ+ ダイオードの（ａ）断面図、および（ｂ）上面図である。
【図５】本発明の第４の実施例に係るｐ+ ｎ- ｎ+ ダイオードの上面図。
【図６】本発明の第５の実施例に係るＩＧＢＴの（ａ）上面図、および（ｂ）断面図である。
【図７】本発明の第６の実施例に係るＩＧＢＴの（ａ）上面図、および（ｂ）断面図である。
【図８】薄型活性層基板（ＳＯＩ基板）を用いたときの従来のダイオードの断面図。
【図９】ＳＤＢ方式のＳＯＩ基板を用いた場合の従来のＤＩ技術によるダイオードの断面図。
【図１０】ＥＰＩＣ方式の基板を用いた場合の従来のダイオードの断面図。
【図１１】ダイオードのターンオフ時の逆回復波形。
【図１２】ＳＯＩ層の厚さとフォールタイムとの関係を示す図。
【符号の説明】
１ トレンチ側壁絶縁層
２ ｎ型半導体層（ドリフト層）
３ ｐ+ アノード拡散層
４ ｎ+ カソード拡散層
５ 底面絶縁膜
６ 表面絶縁層
７ 金属カソード電極
８ 金属アノード電極
２５ ｎ+ 層
４２ ｎ+ エミッタ領域
４３ ｐ+ コレクタ領域
４４ ｐベース層
４５ ゲート電極
４６ ゲート絶縁膜
４７ エミッタ電極
４８ コレクタ電極
５１ ｐ- エピタキシャル層
５５ 基板
５８，５９ 素子間分離溝穴埋め物（ＮＤＰＯＳ）
Claims (7)
- 半導体基板上に形成された底面絶縁膜と、
該底面絶縁膜上に、実質的に垂直な側壁部を有して形成された、厚みｔで、第１導電型の半導体層と、
該半導体層の側壁部に形成された素子間分離絶縁膜と、
該半導体層中に形成された第１導電型の第１の主電極領域、および第２導電型の第２の主電極領域
とを具備し、
該第１および第２の主電極領域との間に形成される電流経路領域の該素子分離絶縁膜に挟まれた部分の幅Ｗが前記厚みｔより小さく且つ５μｍ以下であることを特徴とする半導体装置。 - 前記厚みｔが５μｍ以上であることを特徴とする請求項１記載の半導体装置。
- 前記第１および第２の主電極領域の少なくとも一方は、前記半導体層の表面から、前記底面絶縁膜に達するまで形成されていることを特徴とする請求項２記載の半導体装置。
- 前記幅Ｗは第１の主電極領域の近傍の幅ＷK と第２の主電極領域近傍の幅ＷA とからなり、ＷA もしくはＷK の一方のみを５μｍ以下としたことを特徴とする請求項１記載の半導体装置。
- 前記第１の主電極領域と前記半導体層との界面部分に形成された第２導電型のベース領域と、
該ベース領域の側面に位置する前記素子間分離絶縁膜の一部をゲート絶縁膜として用い、該ゲート絶縁膜を介して該ベース領域に電圧を印加するゲート手段
をさらに具備することを特徴とする請求項１記載の半導体装置。 -
前記第１および第２の主電極領域は、前記素子分離絶縁膜に接して形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。 -
前記第１の主電極領域と前記第２の主電極領域との間の距離ｌは、前記幅Ｗより長いことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07334495A JP3781452B2 (ja) | 1995-03-30 | 1995-03-30 | 誘電体分離半導体装置およびその製造方法 |
| US08/622,587 US5773868A (en) | 1995-03-30 | 1996-03-26 | Semiconductor device and method of manufacturing the same |
| EP96104979A EP0735594B1 (en) | 1995-03-30 | 1996-03-28 | Semiconductor device on insulator and method of manufacturing the same |
| DE69609368T DE69609368T2 (de) | 1995-03-30 | 1996-03-28 | Auf einem Isolator gebrauchte Halbleiteranordnungen und Herstellungsverfahren |
| KR1019960009095A KR100197768B1 (ko) | 1995-03-30 | 1996-03-29 | 유전체분리 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07334495A JP3781452B2 (ja) | 1995-03-30 | 1995-03-30 | 誘電体分離半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274351A JPH08274351A (ja) | 1996-10-18 |
| JP3781452B2 true JP3781452B2 (ja) | 2006-05-31 |
Family
ID=13515457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07334495A Expired - Lifetime JP3781452B2 (ja) | 1995-03-30 | 1995-03-30 | 誘電体分離半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5773868A (ja) |
| EP (1) | EP0735594B1 (ja) |
| JP (1) | JP3781452B2 (ja) |
| KR (1) | KR100197768B1 (ja) |
| DE (1) | DE69609368T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19735542A1 (de) * | 1997-08-16 | 1999-02-18 | Bosch Gmbh Robert | Hochspannungsbauelement und Verfahren zu seiner Herstellung |
| KR19990024988A (ko) * | 1997-09-09 | 1999-04-06 | 윤종용 | 반절연 폴리실리콘막을 이용한 전력 반도체장치의 제조방법 |
| JP3602745B2 (ja) * | 1999-06-30 | 2004-12-15 | 株式会社東芝 | 半導体装置 |
| JP2003069019A (ja) * | 2001-08-29 | 2003-03-07 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2010098189A (ja) * | 2008-10-17 | 2010-04-30 | Toshiba Corp | 半導体装置 |
| JP2011238771A (ja) * | 2010-05-11 | 2011-11-24 | Hitachi Ltd | 半導体装置 |
| US8796731B2 (en) | 2010-08-20 | 2014-08-05 | International Business Machines Corporation | Low leakage, low capacitance electrostatic discharge (ESD) silicon controlled recitifer (SCR), methods of manufacture and design structure |
| JP6789177B2 (ja) | 2017-06-02 | 2020-11-25 | 株式会社東芝 | 半導体装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3411051A (en) * | 1964-12-29 | 1968-11-12 | Texas Instruments Inc | Transistor with an isolated region having a p-n junction extending from the isolation wall to a surface |
| US4242697A (en) * | 1979-03-14 | 1980-12-30 | Bell Telephone Laboratories, Incorporated | Dielectrically isolated high voltage semiconductor devices |
| DD154049A1 (de) * | 1980-10-30 | 1982-02-17 | Siegfried Wagner | Steuerbares halbleiterbauelement |
| US5043787A (en) * | 1980-12-29 | 1991-08-27 | Rockwell International Corporation | Extremely small area npn lateral transistor |
| US5241210A (en) * | 1987-02-26 | 1993-08-31 | Kabushiki Kaisha Toshiba | High breakdown voltage semiconductor device |
| JPH0736419B2 (ja) * | 1990-02-09 | 1995-04-19 | 株式会社東芝 | 半導体装置及びその製造方法 |
| DE4228832C2 (de) * | 1992-08-29 | 1994-11-24 | Daimler Benz Ag | Feldeffekt-gesteuertes Halbleiterbauelement |
| CA2130806C (en) * | 1992-12-25 | 2002-02-19 | Makio Iida | Semiconductor device |
| JP3181759B2 (ja) * | 1993-06-10 | 2001-07-03 | 富士通株式会社 | 半導体記憶装置 |
| EP0631305B1 (de) * | 1993-06-23 | 1998-04-15 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Isolationsgrabens in einem Substrat für Smart-Power-Technologien |
-
1995
- 1995-03-30 JP JP07334495A patent/JP3781452B2/ja not_active Expired - Lifetime
-
1996
- 1996-03-26 US US08/622,587 patent/US5773868A/en not_active Expired - Lifetime
- 1996-03-28 EP EP96104979A patent/EP0735594B1/en not_active Expired - Lifetime
- 1996-03-28 DE DE69609368T patent/DE69609368T2/de not_active Expired - Lifetime
- 1996-03-29 KR KR1019960009095A patent/KR100197768B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08274351A (ja) | 1996-10-18 |
| KR960035966A (ko) | 1996-10-28 |
| DE69609368D1 (de) | 2000-08-24 |
| EP0735594B1 (en) | 2000-07-19 |
| KR100197768B1 (ko) | 1999-06-15 |
| DE69609368T2 (de) | 2001-01-18 |
| EP0735594A3 (en) | 1997-01-08 |
| EP0735594A2 (en) | 1996-10-02 |
| US5773868A (en) | 1998-06-30 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040106 |
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| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040305 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060228 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100317 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100317 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120317 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130317 Year of fee payment: 7 |