JPH06222092A

JPH06222092A - 累算器形位相ディジタイザ

Info

Publication number: JPH06222092A
Application number: JP4241140A
Authority: JP
Inventors: Bo P Holmqvist; ペーターホルムグビストボ
Original assignee: ERICKSON G II MOBIL COMMUN Inc; Ericsson GE Mobile Communications Inc
Current assignee: ERICKSON G II MOBIL COMMUN Inc; Ericsson Inc
Priority date: 1991-07-26
Filing date: 1992-07-27
Publication date: 1994-08-12
Anticipated expiration: 2016-08-13
Also published as: SE9202222D0; SE519816C2; SE9202222L; JP3197955B2; US5220275A

Abstract

(57)【要約】【目的】トリガ回路を使用して、従来の位相ディジタ
イザの欠点を除去した、位相ディジタイザを提供する。【構成】アナログ信号の位相情報をディジタル表示に
変換する位相ディジタイザ２０に於いて、位相累算器２
１は基準信号の位相角の増分値を格納する。トリガ回路
２４は入力信号及びサンプル信号に応答して、前記位相
累算器に格納された位相角増分値を保持ラッチ２２に転
送するためのストローブ信号を発生させる。次に、保持
ラッチの値は出力ラッチ２３に転送され、ここで前記入
力信号の位相角のディジタル表示を提供する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、位相情報を有する入力
信号のディジタル表示への変換に関し、より詳細には、
位相情報をディジタル化するための回路に関する。

【０００２】

【従来の技術】多くの電子工学応用技術に於いて、交流
電気信号の位相角の瞬時値を直接、ディジタル表示でき
るとすれば、これはひとつの利点となるであろう。もし
前記信号の数値処理を引き続きおこなうのであれば、デ
ィジタル表示は特に利用価値が大きい。今日では、ディ
ジタル信号処理用のいくつかの特殊チップの利用が可能
であり、信号をディジタル処理することにより、通常の
アナログ信号処理に比較して多くの利点が生まれてい
る。例えば、ディジタルフィルタは、アナログフィルタ
に密接に関連する構成部品の値の範囲に影響されないた
め、ディジタル技術を利用する場合、設計者はより複雑
なアルゴリズムを実現させることができる。

【０００３】信号の位相のディジタル表示のひとつの利
用方法は、位相変調された無線信号をディジタル復調す
ることであろう。後続信号のフィルタ動作もすべてディ
ジタルで行なえば、ディジタルアナログ変換器と無線周
波部分を除いて、その無線受信機ではアナログ構成部品
は不要となる。また、周波数変調においては周波数は位
相を微分したものであるから、周波数変調信号を復調す
ることもできる。したがって、前記周波数は、簡単なデ
ィジタル減算を使用して、位相サンプルを微分すること
によって計算できる。

【０００４】一定周波数の信号の位相からは連続的に増
分するランプ信号が形成されるから、信号の位相の真の
表示には無限ビットの２進数が使われることになる。こ
の問題に対する解は、位相をモヂュロ２πとして表示す
ることである。例えば、位相を表示するために２進数８
ビットの１語が選ばれたとすれば、０から２πの範囲の
円位相角は、０から２５６の範囲の２進数の１語の円領
域、或いはガロア体、に正確にマッチするように対応付
けることができる。一つの円領域を別の円領域に対応付
けるこにより、数値処理は大いに簡潔になる。

【０００５】

【発明が解決しようとする課題】アナログ交流入力信号
をディジタル化するには、いくつかの既知の方法があ
る。一つの方法は、アナログ位相比較器を使用するもの
で、位相比較器には基準信号と共に入力信号が加えられ
る。つぎに前記比較器の出力がアナログディジタル変換
器に加えられると、望ましいディジタル表示が出力され
る。この方法では、（１）位相比較器の直線性が非常に
よいこと、（２）比較器からの出力位相電圧変換係数が
アナログディジタル変換器の電圧符号変換係数に正確に
整合していること、が必要である。これらふたつの要求
条件が満たされていないと、一つの円領域から別の円領
域への対応付けに誤差が発生するであろう。この誤差は
当該信号の数値処理で、例えば、周波数変調信号を復調
するため位相を微分する場合に、増幅されることがあ
る。本方法の別の欠点は、ディジタル論理構成部品だけ
使用して本方法を実現することができないということで
ある。

【０００６】上述した方法に密接に関連して、位相比較
器のかわりにアナログディジタル変換器を有する周波数
弁別器を使用し、次に前記位相を周波数サンプルから再
び積分するという別の方法がある。当然のことである
が、この方法によって得られる位相は実際の位相の推定
値に過ぎない。

【０００７】更に別の方法では、直角位相復調回路を使
用するが、この方法はしばしばＩ、Ｑ法と呼称される。
０から２πの範囲の雑音の多い信号により正しく動作で
きる位相比較器の数は限られている。特に比較器にとっ
て難しいことは、位相角が０或いは２πの位置にあると
きで、円位相角がここで循環しているからである。Ｉ、
Ｑ法は、ひとつではなく、ふたつの位相比較器を使用し
ているが、各比較器は、他の比較器に関して９０度偏角
した基準信号が加えられている。ふたつの比較器のうち
少なくとも一つは、連続して良好に動作するであろう。

【０００８】商用周波数カウンターでよく使用されてい
る方法は、ディジタルカウンター弁別器である。一定時
間間隔の間に発生する入力信号サイクルの数が計数さ
れ、このカウント値が前記周波数の測定値として使用さ
れる。前記周波数に許容できる精度を得るためには、前
記時間間隔は入力信号サイクルの時間よりもかなり長く
なくてはならない。例えば、１％の精度が必要であれ
ば、測定時間は最短でも信号時間の１００倍でなければ
ならない。したがって、この方法を使用して得られた測
定値は、測定値のひとつの平均値である。もし位相を出
力したいのであれば、この周波数サンプルを再び積分
（ｒｅ−ｉｎｔｅｇｒａｔｅｄ）しなければならない。

【０００９】周波数カウンターで一般的に使用されてい
る別の方法は、入力信号の時間長を測定することであ
る。周波数は、時間長の逆数として計算で求めることが
できる。時間の測定は、入力信号の第１のエッジでリセ
ットされ、信号の次のエッジで読み取られるようになっ
たカウンターを使用して容易に実行できる。高分解能の
測定値を得るためには、カウンターのクロック周波数は
入力信号周波数よりもかなり高くなければならない。こ
の方法の別の欠点は、信号が前記入力信号のエッジでサ
ンプルされること、即ち、いわゆる自然サンプリングに
よっていることである。しかし、この方法は、雑音の多
い信号またはレベル変動する信号に制約されずに、信号
を規則的な間隔でサンプルしてディジタル化するために
は好適な場合が多い

【００１０】位相をディジタル化する良い方法が、ポウ
ルデント（ＰａｕｌＤｅｎｔ）による未決出願の米
国特許で、かつ本出願の譲渡人に譲渡されている、出願
番号４９０，３３０、名称「位相の直接ディジタル化
（ＤｉｒｅｃｔＰｈａｓｗＤｉｇｉｔａｌｉｚａｔｉ
ｏｎ）」、の中で説明されている。改良されたこの方法
は、回転する基準位相ベクトルを入力信号のエッジで読
み取り、この位相角を位相サンプルとして使用するとい
う方法である。図１は、前記出願の位相ディジタイザ装
置１０の簡略化ｓｉたブロック図を示す。前記ディジタ
イザ１０の主要ブロックはカウンター１１、ラッチ１
２、１３、及びトリガ回路１４である。本ディジタイザ
では、基準クロック周波数が使用できるようになってい
るが、この基準周波数は入力信号周波数の整数倍、望ま
しくは２進数の整数倍、となっているとしよう。ディジ
タルカウンター１１に基準クロックが供給されるが、所
定の倍数で分割され、これによってデバイダのカウント
サイクルは、望ましい入力周波数と同一変化割合で繰り
返される。カウンター１１の状態は、位相のベクトル角
度として考えることができ、これは変調されていない入
力信号時間ごとに正確に１回転だけ回転する。出力する
値は、前記カウンター１１の状態、即ち、入力信号の零
交差が発生したときの入力信号のベクトル角度、を記録
することによってつくり出される。既に説明した他の方
法と著しく異なり、カウンター１１は決してリセットせ
ず、そして測定値の間で増分を続ける。カウンターの状
態を記録することは、ふたつの事象の関数であるトリガ
信号によっておこなわれる。第１に、トリガ回路１４
は、測定値を求めたいことを示す、サンプリングパルス
を受信することによって、アーム（ａｒｍ）され（使用
準備を整え）なければならない。第２に、トリガ回路１
４は、次に発生する入力信号の零交差で動作（トリガ信
号を出力）する。トリガ回路１４が生成するパルスによ
りカウンター１１の状態が中間保持レジスタ１２、或い
はラッチ１２へ転送される。この結果は、トリガ回路１
４に次のサンプリングパルスが供給されるまで、ラッチ
１２で保持される。次にこの結果は、それが次の測定値
で置き換えられる前に、出力ラッチ１３へ転送される。
したがって、測定値は、サンプルひとつの遅れで、そし
て、外部から供給されるサンプリング信号によって決定
される規則的な速度で、出力レジスタ１３、或いはラッ
チ１３、に現れる。保持レジスタ１２を１ビットだけ拡
張することにより、またトリガが動作するときの基準ク
ロック信号が正の半サイクルであるか或いは負の半サイ
クルであるかどうかを記録することにより、精度用追加
１ビット（ａｎｅｘｔｒａｂｉｔｏｆｐｒｅｃ
ｉｓｉｏｎ）が得られる。

【００１１】カウンターの状態をラッチする入力信号の
エッジは、基準クロックのエッジにとは違い、いつでも
起こり得るから、カウンター１１はグレイ符号或いは他
の適切な形式のカウンターであることが望ましい。グレ
イ符号カウンターでは、１ビットだけが隣接クロックサ
イクルで変化するから、ごくわずかの時間の違いでいく
つものビットが変わることによる、間違った結果の起こ
る危険性を回避することができる。もしグレイ符号カウ
ンターを使用するならば、保持レジスタ１２と出力レジ
スタ１３との間にのグレイ符号２進数変換器を挿入する
のが便利である。

【００１２】望ましい入力信号周波数が、カウンターの
デバイダ繰り返し周波数（ｒｅｐｅｉｔｉｏｎｃｙｃ
ｌｅｒａｔｅ）にまったく等しければ、カウンターの
状態が同じで、零交差点が常に発生することになるであ
ろうが、これはカウンターの状態がマスタークロックに
対する信号の位相が適切であるかどうかによる。例え
ば、カウンター１１が６４に分割するとすれば、つくら
れる数列は、２９、２９、２９、２９．．．．となる。
もし望ましい信号周波数がカウンターの繰り返し周波数
よりも低ければ、零交差は、後でおこるカウンターの状
態で進行的に発生するであろう。例えば、６０、６２、
０、１、３．．．．．．という具合に、カウンターは６
４のところで循環する。この例に於ける、サンプル間の
増分の望ましい正確な数は、６４、掛ける、偏り周波
数、掛ける、サンプル時間となる。例えば、望ましい信
号周波数がカウンターの繰り返し周波数よりも１０００
Ｈｚ低く、そしてサンプリング周波数が２５６Ｈｚであ
れば、サンプル間の望ましい増分は、６４×１０００／
２５６モジュロ（ｍｏｄｕｌｏ）６４＝３＋（２９／３
２）となるであろう。

【００１３】想定した２進数の小数部を表示するよう
に、２進数小数点の右側に対する精度を拡張することに
よって増分の累積値が更に予測できることを説明するた
めに、望ましい増分が一つの整数とはらならい例を選ん
で上述し説明してきた。上述の例では、１／３２の刻み
（ステップ）で数を表示するため、小数点の右に５個の
ヒットがある２進累算器（示されていない）があること
になる。前記累算器は、各サンプルの後で、３＋（２９
／３２）を表すディジタル数値００００１１．１１１０
１だけ増分される。

【００１４】前記２進累算器の値は信号の位相の偏りを
系統的（ｓｙｓｔｅｍａｔｉｃ）に表している。即ち、
指定された正確な公称周波数の信号が、カウンター１１
の基準繰り返し周波数から偏った周波数のため、この点
まで累積された値となったのである。前記２進累算器に
対する増分は、サンプリング間隔に積分される系統的な
周波数の偏りのため、その都度加算される位相回転の追
加部分を表している。累積された位相の偏りを出力レジ
スタ１３に転送する前に、位相の測定値から減算するこ
とにより、系統的な周波数誤差及び比例しない（ｎｏｎ
−ｃｏｍｍｅｎｓｕｒａｔｅ）サンプリングレートの両
方に対して位相の偏りの累積値が訂正される。したがっ
て、信号の中心周波数、基準周波数及びサンプリングレ
ートを、妥当で実用的な限度内で、相互に独立に選択す
ることができることになる。

【００１５】基準ベクトルを用いて位相をディジタル化
する上述の方法に関する主な欠点は、測定結果の訂正に
関連している。入力信号周波数、基準信号周波数及びサ
ンプリング信号周波数のいくつかの組み合わせに対して
訂正をおこなうと、位相情報と干渉を起こす音波が生成
される。例えば、２ＭＨｚの基準クロックがモジュロ６
４のカウンターに加えられると、公称信号周波数は３４
ｋＨｚで、サンプル周波数は１６ｋＨｚであるから、訂
正増分は、正確に６４×（２ＭＨｚ／６４−３４ｋＨ
ｚ）／１６ｋＨｚ＝−１１となる。

【００１６】連続した出力サンプルは、測定値に対して
１１、２２、３３、４４、５５、２、１２．．．を加え
ることにより訂正される。この訂正によって、周波数の
偏りの平均値は完全に補償されるが、各測定は、サンプ
リングパルスではなく、入力信号の零交差で行われこと
になる。各サンプルパルス時間に対して、正確に３４ｋ
Ｈｚ／１６ｋＨｚ＝２＋（１／８）の信号時間がある。
このことは、８回のうち７回は信号の第２の零交差ごと
に測定値が取られるが、８回目の測定値は、３回の零交
差の後で取られることを意味している。測定値間の実際
の時間は第１の７個の測定値のサンプルの時間よりも短
いから、これらのサンプルは訂正によって過剰に補償さ
れ、これによってランプがつくられる。８回目の測定値
は、サンプル時間よりも長い時間の後で取られるので、
補償不足となるであろう。この結果は、位相信号に重ね
合わされた、１６ｋＨｚ／８＝２ｋＨｚの鋸歯状波とな
るであろう。この鋸歯状波のピークピーク振幅は、７／
８×１１×１６ｋＨｚ／３４ｋＨｚ＝４．５３の下位ビ
ットとなるであろう。これは、多くの場合受け入れるこ
とができない。しかし、前記鋸歯状波のピークピーク振
幅は、信号の正の零交差及び負の零交差の両方を測定す
ることによって、半分に減少できる。また、これによ
り、鋸歯状波の周波数は２倍になるが、負の零交差でラ
ッチされた場合、出力サンプルを１８０度だけ訂正する
必要があるであろう。位相を１８０度シフトする簡単な
方法は、出力サンプルの最上位ビットを反転させること
である、即ち、πを二つの補数の形式で加算することで
ある。

【００１７】上述した基準ベクトルを用いる方法の別の
問題点は、グレイ符号を使用する基準カウンターの非同
期ラッチ動作に関するものである。もし、基準クロック
の状態が追加１ビットの精度を得るために使用されるの
であれば、基準クロックよりも高いクロック周波数を使
用できない場合以外、トリガ回路１４は非同期で動作し
なければならないであろう。しかし、非同期の設計をす
ることは煩わしいことである。

【００１８】したがって、上記装置に付随する諸欠点を
伴なわずに、アナログ信号のディジタル表示ができる、
改良された位相ディジタイザが必要である。

【００１９】

【発明が解決しようとする課題】本発明は、既知の基準
信号に対する交流信号の瞬時位相角のディジタル表示
を、直接生成する電子装置に関する。ディジタル表示は
モジュロ２πの形式で与えられる。本位相ディジタイザ
には、基準信号及び位相の増分信号に応答する累算器が
ある。好適にも、本位相ディジタイザには、入力信号及
びサンプル信号に応答するトリガ回路がある。入力信号
の零交差のような、所定の遷移が入力信号に起こると、
トリガ回路により、前記累算器内の位相値が保持ラッチ
に転送される。保持ラッチ内の位相値は出力ラッチに転
送され、前記位相のディジタル表示を与える。

【００２０】前記基準信号、サンプリング信号及び入力
信号の周波数は、実用的限界内では、特殊な関係を持つ
ような制約を受けない。本回路の他の特徴は、本回路が
サンプリング信号周波数に独立であること、並びに、全
回路がデイジタル論理要素で作成できることである。ま
た、本回路にプログラマブルレジスタを含め、実用的限
界内では、いかなる周波数の入力信号及び基準信号も取
り扱えるようにすることである。

【００２１】

【実施例】本発明による位相ディジタイザは、共同未決
出願、出願番号４９０，３３０による上記直接位相ディ
ジタイザに改良を加えたものである。本発明は、前記共
同未決出願と同様、モジュロ２πの位相に同じ２進数表
示を使用しており、サンプルパルスによりアームされ、
入力信号の零交差によって動作するトリガ回路を含んで
いる。しかし、より経済的な製品が望まれるならば、本
トリガ回を除いても良い。

【００２２】図２は、本発明による累算器形位相ディジ
タイザの簡単なブロック図を示す。本発明の主要構成部
品には、累算器２１、ラッチ２２、２３、及びトリガ回
路２４がある。累算器２１は、前記未決共同出願の基準
カウンターのデバイダと同じ目的の役目をする。累算器
２１は、ラッチ２５内の回転基準ベクトルの位相角を保
持する。ラッチ２５の出力は位相増分とともに合算器２
６により合算される。累算器２１は、基準クロックサイ
クル毎に位相増分器により１回増分される。好適にも、
位相増分器は適切にプログラムされたマイクロプロセッ
サからダウンロードされる。前記位相増分器および累算
器２１内のビット数を調整することにより、あらゆる基
準周波数を使用して、適切な精度を備えたあらゆる位相
ベクトルを発生させることが可能である。位相増分は、
望ましい入力信号周波数及び基準信号周波数だけによっ
て決定されるから、回路２０の動作はサンプリングパル
スとは完全に独立であり、回路２０は前記入力信号の第
１の零交差で動作する。トリガ回路２４が動作するとき
に発生させるストローブにより、累算器の値が保持レジ
スタ或いは保持ラッチ２２に転送される。次のサンプリ
ングパルスで、前記値は保持レジスタ２２から出力レジ
スタ２３へ転送されるので、外部のサンプリング信号に
より決定される規則的な間隔で、サンプルが発生する。

【００２３】保持レジスタ２２及び出力レジスタ２３の
ビット数、並びに、累算器２１のビット数は、いつも同
じであるとは限らない。普通のアナログディジタル変換
器と位相ディジタイザ２０との間の類似性をつくり出す
ことができる。もし、位相がアナログディジタル変換器
の入力端子の電圧に対応していれば、位相累算器２１
は、アナログディジタル変換器の量子化レベルに相当す
る値を保持し、位相増分器は量子化ステップに対応す
る。例えば、もし累算器２１の幅が１６ビットであり、
位相増分器の幅が１０ビットであれば、量子化ステップ
は非常に大規模なので、実際に１６ビット全部で表示さ
れた量子化レベルを知る必要はない。例えば、もし量子
化レベルが数ボルト離れているならば、マイクロボルト
の精度で量子化レベルを知る必要はない。保持レジスタ
２２及びアウトレジスタ２３はそれぞれ８ビット幅を有
しているので、これで十分であると思われる。

【００２４】特定の基準周波数及び望ましい信号周波数
に対する位相増分は極めて容易に計算できる。例えば、
累算器２１が１６ビット幅であれば、６５５３６で循環
する。０と６５５３５との間の整数を表示することがで
きる。ここで２進数６５５３６は位相角２πをあらわ
す。２ＭＨｚのクロック周波数及び３４ｋＨｚの望まし
い信号周波数に対する増分は、正確に６５５３６×３４
ｋＨｚ／２ＭＨｚ＝１１１４．１１２である。この増分
値は、１６ビットの整数で正確に表示することはできな
いから、理論的に正確な値に切り捨てを実行して、１１
１４としなければならない。これによって、３４ｋＨｚ
×１１１４／１１１４．１１２−３４ｋＨｚ＝３．４ｋ
Ｈｚの信号周波数の偏りに等しい誤差が導入される。大
抵の場合、この大きさの周波数誤差は許容できるが、許
容されない場合には、累算器２１のビット幅を増加しな
ければならないであろう。この特殊な零では、３６ビッ
トの累算器を使用して前記増分を正確に表示することが
できる。

【００２５】トリガ回路２４は位相ディジタイザ２０の
重要な部分である。位相語の追加精度を得るために、位
相累算器２１を入力信号の零交差でラッチすることと、
クロック状態を使用することとは、通常、非同期による
実行が必要となる。それは、入力信号の零交差は、クロ
ックに関していつでも起こり得るからである。このよう
に、位相累算器２１はグレイ符号でなければならず、こ
のため、累算器２１の増分と同時に、即ち、増分中に累
算器２１が読み取られるときに、ストローブが正確に発
生すれば、ラッチストローブが誤った結果を生じさせる
ことはない。非同期設計は重要な問題であるが、もし可
能であれば、非同期設計を避けるべきである。本発明の
トリガ回路２４は非同期設計に基づく低信頼度の挙動
を、良好に動作する同期回路に変換し、そしてその過程
で、グレイ符号の累算器の必要を無くしている。

【００２６】図３は完全に装備された位相ディジタイザ
２０のブロック図を示す。即ち、２重エッジ零交差トリ
ガ装置（ｄｕａｌｅｄｇｅｚｅｒｏｃｒｏｓｓｉ
ｎｇｔｒｉｇｇｅｒｉｎｇ）、クロック状態位相分解能
強調装置（ｃｌｏｃｋｓｔａｔｅｐｈａｓｅｒｅ
ｓｏｌｕｔｉｏｎｅｎｈａｎｃｅｍｅｎｔ）、及びプ
ログラマブル位相増分器（Ｐｒｏｇｒａｍｍａｂｌｅ
ｐｈａｓｅｉｎｃｒｅｍｅｎｔ）が装備されたディジ
タイザのブロック図を示す。図３で、エッジでトリガさ
れる装置の実際のクロックエッジは矢印で示されてい
る。クロック状態位相分解能強調装置が正しく動作する
ためには、ふたつの位相累算器の値、即ち、正のクロッ
クサイクル状態のひとつの値と、負のクロックサイクル
状態の第２の値、が計算されなければならない。これ
は、正の状態のサイクルの値を計算するため、レジスタ
４２に格納された位相増分の半分だけを、レジスタ２５
に格納された累算器の値に加算することにより達成され
る。デバイダ４３により、レジスタ４２の位相増分を２
で割ることは極めて容易である。これは、２進数の一つ
のビット位置を右へシフトする事に等しいからである。
デバイダ４３の出力は、レジスタ２５の出力とともに合
算器４４により合算される。また、レジスタ４２の出力
も、レジスタ２５の出力とともに合算器４５により合算
される。合算器４４，４５からのふたつの値は、選択ス
イッチング装置（ｓｅｌｅｃｔｉｏｎｓｗｉｔｃｈｉｎ
ｇｄｅｖｉｃｅ）４６に供給され、ここから保持レジ
スタ２２に選択された値が転送される。正の入力信号エ
ッジで測定値が取られた場合、排他的論理和ゲート４７
は、位相語の最上位ビットを反転するから、正の遷移及
び負の遷移によりトリガされた測定値の間で、必要な１
８０度の位相シフトを与える。

【００２７】累算器２１のふたつの位相の値は、クロッ
クサイクル毎に１回計算され、この計算はクロックと同
期しておこなわれる。トリガ回路２４は、どのクロック
状態で零交差が発生したか記憶している。入力信号の零
交差が発生した後、０．５クロックサイクルと１．５ク
ロックサイクルとの間で、かつ、負のクロックエッジ
で、トリガ回路２４を動作させたのは正の零交差か負の
零交差かを決定するため、入力信号の状態がサンプルさ
れる。これは、零交差或いは測定が間違った後では、入
力信号は少なくとも１．５クロックサイクルの間安定で
なければならないことを意味している。しかし、ひとつ
のクロックサイクルで零交差が発生した後、わずか数ク
ロックサイクルで零交差が発生することは、信号自体が
間違っているのであるから、実際には何の問題もないこ
とになる。トリガ回路２４は、トリガする瞬間のクロッ
クの状態によって、正しい位相値（正のサイクル或いは
負のサイクル）を選択し、トリガ信号を出力したのが負
の零交差であったらば、位相値を１８０度だけ訂正し、
０．５から１．５クロックサイクルの後で、測定値を保
持ラッチ２２に転送する。次のサンプリングパルスは出
力ラッチ内の測定値をラッチする。このようにして、サ
ンプルは、外部から供給されるサンプリング信号により
決定される間隔で、１サンプル遅れて、出力ラッチ２３
で発生する。

【００２８】トリガ回路２４はふたつの信号、即ち、累
算器の位相値をレジスタ或いは保持ラッチ２２にロード
する動作信号と、基準クロックの状態に、入力信号の零
交差が発生した瞬間を示すクロック状態信号を発生す
る。クロック状態信号は、累算器２１からの１サイクル
の位相値或いは半サイクルの位相値のいずれを使用すべ
きかを選択するために、スイッチング装置４６により使
用される。

【００２９】トリガ回路２４には、基準クロックにより
クロックされる。４つのＤ形フリロップフロップ３１、
３２、３３、３４と、いつ入力信号の遷移が発生するか
判定するためと、遷移が発生した瞬間の基準クロック状
態を判定するためとの、ふたつの排他的論理和ゲート３
５、３６がある。２つのＤ形フリロップフロップ３１、
３４は、正のエッジでトリガされ、２つのＤ形フリロッ
プフロップ３２、３３は、負のエッジでトリガされる。
２つのＤ形フリロップフロップ３１、３４のうち、Ｄ形
フリロップフロップ３１には入力信号が直接加えられ、
Ｄ形フリロップフロップ３４には、負のエッジでトリガ
されるＤ形フリロップフロップ３２により、基準クロッ
クの半サイクルガ遅れた入力信号が加えられる。したが
って、もし入力信号の遷移が正の基準クロックの半サイ
クルで発生すれば、正のエッジでトリガされるフリロッ
プフロップ３１、３４の両出力は、次の正の基準クロッ
クのエッジで、同時に変わるであろう。もし入力信号の
遷移がフリロップフロップの基準クロックの半サイクル
で発生すれば、入力に遅れの内フリロップフロップ３１
の出力だけが変わるであろう。このことは、負の基準ク
ロックの半サイクルの間に発生する入力信号の遷移は、
２つの正のエッジでトリガされるフリロップフロップ３
１、３４の出力をセンスする排他的論理和ゲート３６に
よって、容易に検出できる。トリガ回路２４は、正確に
同じように配列された、負のエッジでトリガされるフリ
ロップフロップ３２、３３に関して対照的である。正の
半サイクルで発生する遷移は、同じように負のエッジで
トリガされるフリロップフロップ３２、３３の出力から
検出される。入力信号の遷移が発生する都度、１基準ク
ロックサイクルの長い論理ハイパルス（ｌｏｎｇｌｏ
ｇｉｃｈｉｇｈｐｕｌｓｅ）が排他的論理和ゲート
３５、３６の出力の１つに発生する。前記出力は、前記
遷移が発生する基準クロックの半サイクルに依存して、
排他的論理和ゲート３５、３６に現れる。負の半サイク
ルで発生する遷移を示す前記出力は、１サイクルの位相
値を選択するために使用される。

【００３０】排他的論理和（ＸＯＲ）ゲート３５、３６
の出力は、論理和（ＯＲ）ゲート３７によりその論理和
（ＯＲ）がとられ、Ｄ形フリロップフロップ３８に加え
られる。ＸＯＲゲート３５、３６のいずれかがハイにな
れば、Ｄ形フリロップフロップ３８は、能動的（ａｃｔ
ｉｖｅ）動作パルスを次の負の基準クロックエッジで発
生させる。前記動作信号はＯＲゲート３７にフィードバ
ックされるから、Ｄ形フリロップフロップ３８がサンプ
ル信号パルスによりリセットされるまで能動的となって
いる。また、前記サンプルパルスは、新しい位相値を出
力レジスタ或いは出力ラッチ２３にロードする。前記サ
ンプル信号が能動的である間、トリガ回路２４はリセッ
トされ、新しい動作パルスを発生させることは禁止され
る。このことは、新しい測定値を確実に得るためには、
サンプルパルスは少なくともひとつの入力信号時間の半
分の間、非能動的（ｉｎａｃｔｉｖｅ）でなければなら
ないことを意味している。

【００３１】もし、位相増分器が、配線論理のビットの
組み合わせではなく、プログラマブルレジスタ４２で実
現されていれば、ハードウエアを変更せずに、ほとんど
あらゆる基準周波数と入力周波数で動作するように、位
相ディジタイザ２０をプログラムすることができる。

【００３２】位相ディジタイザ２０の量子化ステップは
基準クロック周波数によって決定される。クロック周波
数がより高いほど、量子化ステップはより小規模にな
る。量子化には歪が伴う以上、量子化ステップをできる
限り小規模にすることが望ましい。この目的を達成する
ための最も容易な方法は、クロック周波数を増加させる
ことである。また、分解能を倍増させるためには、クロ
ックの状態、即ち、正のクロック半サイクル及び負のク
ロック半サイクルを使用することができる。したがっ
て、クロックはデューティが５０％の矩形波でなければ
ならない。この構成を実現するためには、少なくとも２
つの方法がある。図４及び図５はそれぞれ、この構成を
実現する方法のブロック図を示す。図５に示す方法は、
好適な方法であるが、動作原理は両者に共通している。
クロックサイクル毎に新しい累算器位相値を計算する代
わりに，２つの位相値が計算される。即ち、半サイクル
毎に一つの位相値を計算するのである。位相値は、零交
差が正のクロック半サイクルの間に発生したか、或いは
負のクロック半サイクルの間に発生したかにしたがって
選択される。

【００３３】例えば、位相測定値をラッチするために、
もし正の入力信号の零交差だけが使用されれば、サンプ
リングパルスと実際の測定値との間の時間は、ゼロから
入力信号１サイクルまで変化するであろう。もし入力信
号周波数が、望ましい入力信号周波数に正確にマッチし
ていれば、このことは全然重要な問題とはならない。入
力信号が周波数変調されている場合には、周波数偏移が
増加するにともない、このことはより重要な問題とな
る。信号が変調されると、周波数偏移により位相のラン
プが生成され、サンプリングパルスの後で発生する第１
の入力信号の零交差でこの位相のランプがサンプルされ
る。ジッタはサンプルされているランプであるから、こ
れによって、サンプリンクタイムポイントでジッタガ導
入され、このジッタが出力位相ジッタとなる。この時間
／位相ジッタは、両方の零交差を使用して、半分に減少
される。しかし、サンプルが負の零交差で集められる場
合、出力位相を１８０度だけ訂正しなければならないで
あろう。これを行う最も容易な方法は、出力位相サンプ
ルの最上位ビットを反転させることである。

【００３４】より経済的な位相ディジタイザ６０は、で
きる限り簡潔な設計とするため、アーム／動作トリガ回
路２４をつけずに実現できる。図６は、この簡易形位相
ディジタイザ６０のブロック図を示す。簡易形位相ディ
ジタイザ６０には、ラッチ６３、Ｄ形フリロップフロッ
プ６４、インバータ６５、及び論理積（ＡＮＤ）ゲート
６６が含まれている。サンプリング信号が非能動的な
（ハイの）場合は、正の入力信号の各エッジは新しい位
相値をラッチ６３に転送する。ラッチ動作はクロックに
同期しているので、グレイ符号の累算器とする必要は除
かれている。能動的な（ロウの）サンプリング信号は、
ラッチ６３のクロックイネーブル入力をロウに引っ張る
ことにより、別のサンプルがラッチされるのを禁止して
いるにすぎないから、安定した出力測定値をつくり出
す。

【００３５】本発明による位相ディジタイザに関連する
制限として、位相ディジタイザを高周波で増分するた
め、かなり大量の電力を消費するということがある。こ
れは、増分に使用する１語と累積位相値を表す１語の、
比較的幅の大きなふたつの２進数語が含まれる増分動作
のためである。ＣＭＯＳチップでは、固定クロック周波
数に於ける電力消費量は、主として二つの事項、即ち、
クロック電源の負荷容量と、各クロックサイクルの状態
を変え、かつ、それをロードするためのビットの数とに
依存している。負荷容量についてできることはあまり無
いが、状態を変えるビットの数は減少できる。これは大
まかな推定であるとしても、例えば、１回の増分の後
で、平均して、累算器の全出力ビットのおよそ半分が状
態を変えるとしよう。当然のことであるが、状態を変え
るビットの実際の数は、累算器及び増分の値によって変
わる。もし２進カウンターが前記累算器に代わって使用
されていたとすれば、平均して（最大で）わずか二つの
ビットだけがクロックサイクル毎に変化する。手元の計
算の示すところによれば、増分形の累算器の代わりにカ
ウンターを使用することにより、電流消費のおよそ６５
％が節減することができるであろう。

【００３６】図７は、本発明による位相ディジタイザ７
０は、カウンターを使用してどのように実現されたかを
示している。主カウンター７１は基準クロック信号によ
り増分されるので、回転位相ベクトルをつくり出す。ま
た、基準周波数信号が補償カウンター７２に供給され
る。補償カウンター７２は積分された周波数の偏りを保
持する。誤差の補償カウンター７２に対するクロックパ
ルスは、デバイダ、有限状態機械（ｆｉｎｉｔｅｓｔ
ａｔｅｍａｃｈｉｎｅ）、スキップカウンター或い
は、もし使用できれば、基準クロック信号を含む、回路
７３によって発生させられる。正しい位相を生成するた
め、主カウンター７１及び補償カウンター７２の状態
は、トリガ回路７７により発生させられる信号に応答し
て、ラッチ７５、７６に転送される。ラッチ７５、７６
の出力は、合算器７４によって一緒に合算されるが、こ
れだけが各サンプルに対して１回行われる必要がある。
合算器７４の出力は出力ラッチ７８に供給されるが、出
力ラッチ７８もサンプルパルスに応答して動作する。サ
ンプリング周波数は基準周波数よりもかなり低いので、
かなり多くの電力が節減されるであろう。図７の装置と
図１の装置との間には、ひとつの大きな相異点がある。
この大きな相違点とは、補償カウンター７２及び位相カ
ウンター７１は、共に入力信号の零交差で読み取られる
（即ち、補償は測定置換の実際の時間に基づいて行われ
るのであって、サンプリング間隔で行われるのではな
い）ということである。

【００３７】例えば、望ましい入力信号周波数が３４ｋ
Ｈｚであれば、そして基準クロック周波数が２ＭＨｚで
あれば、２ＭＨｚ／３４ｋＨｚ＝５８．８は６４に近い
から、６４で循環する６ビットの２進位相カウンターが
選択されるであろう。位相カウンター７１の繰り返し速
度と望ましい入力信号周波数との間の差を補償するため
に、誤差補償カウンターが導入される必要があるであろ
う。この差は、３４ｋＨｚ−２ＭＨｚ／６４＝２７５０
Ｈｚであって、これは補償カウンター７２が２７５０Ｈ
ｚのサイクル繰り返し速度を有していなければならない
ことを表している。量子化誤差を低く保つためには、補
償カウンター７２のピット数をできる限り多くしなけれ
ばならないが、補償カウンター７２は、メインクロック
から導出されたクロック周波数を使用して、１秒間に２
７５０回循環しなければならないという事実により、最
大ビット数は制限される。８ビットカウンターがこの場
合の良い妥協点である、何故ならば８ビットカウンター
ならば多すぎるビット数ではないし、その量子化の誤差
は位相カウンター７１の４分の１に過ぎないからであ
る。補償カウンター７２のクロック周波数は２５６×２
７５０Ｈｚ＝７０４ＫＨｚでなければならない。簡易な
デバイダを使用して、メインクロックからこの周波数を
得ることはできない。もし補償カウンター７２が、第３
のメインクロックの時間毎に、そして１８回増分した都
度、その後のひとつの追加時間で、１回増分されるとす
れば１秒あたりの増分の総数はほぼ正しい。この特殊な
場合では、この簡易な方法で増分の正確な数を発生させ
ることはできないが、発生させられた位相ランプの周波
数の誤差は、例えば−１．１６Ｈｚと、非常に小さいで
あろう。

【００３８】ここで指摘しておかなければならないこと
は、入力信号は必ずしも正確な５０％デュウティサイク
ルでなくても良いということである。図３に示す形のト
リガ回路２４を使用する場合、このトリガ回路は入力信
号の両零交差で動作するが、このことが問題となる。例
えば、もし入力信号のデュウティサイクルが４０％であ
れば、正の零交差で得られた位相測定値は、負の零交差
で得られた位相測定値よりも１０％、或いは公称入力信
号周波数で３６度、違っているであろう。多くの場合、
このことは許されない。これの解決は、出力位相サンプ
ル毎に常にふたつの測定値を、即ち、ひとつの測定値は
負の零交差で、もうひとつ測定値は正の零交差で、得る
ことであり、次に出力サンプルを、ふたつの測定値のベ
クトル平均として計算することである。このためには、
トリガ回路２４の改造が必要となる。図８はこの改造を
示すブロック図である。好適な改造には、レジスタ２２
と代わるレジスタ２２ａ、２２ｂと、前記計算を実行す
るふたつの２進加算器８２、８３が含まれる。Ａ及びＢ
は測定されたふたつの位相角、Ｃは出力サンプルである
とすれば、角Ｃは、Ｃ＝（（Ａ−Ｂ）／２）ｍｏｄ π
＋Ｂ）ｍｏｄ２πとして計算される。ここにｍｏｄは
モジュロ演算子である。前記位相の表示に２進数表示が
選択されているため、２進加算器を使用して実現した場
合、この計算は非常に単純になる。図８に示す回路は、
図３の位相ディジタイザ２０のレジスタ２２を取り替え
るように、また出力レジスタ２３の前に挿入されるよう
に、意図されている。

【００３９】レジスタ２２ａは第１の測定値Ａを保持し
ており、レジスタ２２ｂは第２の測定値Ｂを保持してい
るから、第２の値Ｂが利用できるようになった時に、計
算が実行される。計算の中で使用されているビット数に
より、モジュロ演算は“自動的”におこなわれる。例え
ば、もし入力位相測定値Ａ、Ｂが８ビット幅であれば、
減算した結果も８ビットの値となり、ゼロから２πの位
相を表示する。拡張符号のある２進数を１ビット右へシ
フトすること（ｏｎｅｂｉｔｂｉｎａｒｙｒｉｇｈ
ｔｓｈｉｆｔｗｉｔｈｓｉｇｎｅｘｔｅｎｓｉ
ｏｎ）は、２で割る割算とモジュロπの演算を実行する
ことである。右へシフトした結果は、９ビットの２進数
となり、これがＢの値に加算されて９ビットの出力結果
となる。加算器８３からの桁上がりを単純に無視する
と、ゼロから２πの範囲の出力結果が求められる。

【００４０】図９は完成された位相ディジタイザ９０を
示す。位相ディジタイザ９０には、図８の平均値計算に
必要な特別（ｅｘｔｒａ）動作信号を発生させるように
改造されたトリガ回路２４が装備されている。改造され
たトリガ回路の動作は、図３の未改造トリガ回路の動作
とほぼ同じである。変更したところは、ＯＲゲート９
２、ＡＮＤゲート９３及び特別Ｄ形フリロップフロップ
９１だけである。フリロップフロップ９１の出力は、サ
ンプルパルスの後の入力信号の第２の零交差で動作する
から、第２の測定値Ｂをレジスタ２２ｂにロードする。
また、図８で示した平均値の方法を使用して位相精度用
の追加１ビットを求めることができる。

【図面の簡単な説明】

【図１】基準ベクトル位相ディジタイザの模式図。

【図２】本発明による累算器式位相ディジタイザの模式
図。

【図３】本発明による、トリガ回路を有する累算器式位
相ディジタイザの模式図。

【図４】ふたつの半位相角ペクトルの動作を示す図。

【図５】ふたつの半サイクルの位相値を生成する回路の
模式図。

【図６】簡易形位相ディジタイザの模式図

【図７】カウンターを有する低電力位相ディジタイザの
模式図

【図８】ふたつの位相測定値の位相ベクトルの平均を計
算するために使用される回路のブロック図。

【図９】図８の平均値の計算を実行できる位相ディジタ
イザのブロック図。

【符号の説明】

１０位相ディジタイザ装置１１２進カウンター１２、２２保持レジスタ／ラッチ１３、２３出力レジスタ／ラッチ１４、２４、７７トリガ回路２０回路２１累算器２２ａ、２２ｂレジスタ２５、７５、７６レジスタ／ラッチ２６４４、４５、７４合算器３１、３４正のエッジでトリガされるフリロップフロ
ップ３２、３３負のエッジでトリガされるフリロップフロ
ップ３５、３６、４７排他的論理和（ＸＯＲ）ゲート３７、９２論理和（ＯＲ）ゲート３８、６４、９１Ｄ形フリロップフロップ４２レジスタ（プログラマブルレジスタ）４３デバイダ４６スイッチング装置６０簡易形位相ディジタイザ６１位相増分器６２位相累算器６３ラッチ６５インバータ６６論理積（ＡＮＤ）ゲート７０位相ディジタイザ７１位相カウンター７２補償カウンター７３回路（デバイダ、有限状態機械、スキップカウン
ター等）７５、７６レジスタ／ラッチ７８出力ラッチ８２２進加算器８３加算器

Claims

【特許請求の範囲】

【請求項１】基準信号に対比した入力信号の瞬時値の
位相を表すディジタル値を、所定のサンプリング間隔で
決定するための回路であって、累積値をつくりだすために前記基準信号の各サイクル
で、前記基準信号に応答して所定の値が増分或いは減分
されるディジタル累算手段と、サンプリング信号と前記入力信号とに応答して、動作パ
ルスを発生させるトリガ手段と、前記動作パルスが発生すると前記累積値を記録する保持
レジスタ手段と、前記サンプリング信号に応答して、保持レジスタの内容
を、前記所定のサンプリング間隔で、出力する出力手段
と、を含むことを特徴とする回路。
【請求項２】請求項１記載の回路であって、前記トリ
ガ回路は、前記サンプリング信号を受信するアーム入力
と、前記入力信号を受信するトリガ入力とを含み、前記
入力信号の遷移に応答して、動作パルスを発生させ、前
記ディジタル累算手段の累積値を前記保持レジスタ手段
に転送することを特徴とする回路。
【請求項３】請求項２記載の回路であって、１続きの
ディジタル位相値を１続きの周波数の推定値に変換する
微分手段を、更に含むことを特徴とする回路。
【請求項４】請求項１記載の回路であって、前記ディ
ジタル累算手段は、少なくともふたつの累積値、即ち、
基準信号のそれぞれ半サイクルに対するひとつの累積
値、を計算する手段を含み、そして、前記トリガ回路
は、前記入力信号の遷移で起こる前記基準信号の状態に
応じて正しい累積値を選択するため、分解能が倍増す
る、ことを特徴とする回路。
【請求項５】請求項１記載の回路であって、入力信号
ごとに前記入力信号のひとつ以上の遷移に応答して、動
作パルスを発生させ、この動作パルスによって前記累積
値を前記保持手段の中にラッチすること、並びに、標準
のトリガ現象と対比して実際のトリガ現象に対応する偏
りを加算或いは減算することにより、前記累積値を補償
する手段を更に含むことと、を特徴とする回路。
【請求項６】請求項１記載の回路であって、前記ディ
ジタル累算手段は、前記入力信号に同じ遷移が起こると
読み取られる２進カウンター手段であって、前記累積値
とともに補償値を加算或いは減算する２進カウンター手
段を含むことを特徴とする回路。
【請求項７】請求項１記載の回路であって、前記ディ
ジタル累算手段は、主カウンター及び補償カウンターと
を含み、そして、前記保持手段は、ふたつの読み取り手
段、即ち、前記主カウンターを読み取る第１の手段と、
前記補償カウンターを読み取る第２の手段と、を含むこ
とを特徴とする回路。
【請求項８】トリガ回路を有する改良された位相ディ
ジタイザであって、基準クロック信号の異なるエッジで
クロックがとられ、かつ、入力信号に応答して、エッジ
でトリガされる複数の装置と、前記エッジでトリガされ
る装置の出力とサンプル信号とに応答して、前記入力信
号に発生する所定の変化に対する基準クロック信号の状
態を検出する記憶手段と、を含むことを特徴とする位相
ディジタイザ。
【請求項９】請求項８記載の位相ディジタイザであっ
て、前記入力信号の前記所定の変化は前記入力信号のレ
ベルの変化を、含むことを特徴とする位相ディジタイ
ザ。
【請求項１０】請求項８記載の位相ディジタイザであ
って、前記入力信号の前記所定の変化は前記入力信号の
極性の変化を、含むことを特徴とする位相デイジタイ
ザ。
【請求項１１】請求項８記載の位相ディジタイザであ
って、前記入力信号の前記所定の変化は前記入力信号の
零交差の遷移を、含むことを特徴とする位相ディジタイ
ザ。
【請求項１２】請求項８記載の位相ディジタイザであ
って、前記エッジでトリガされる装置は、正のエッジで
トリガされるフリップフロップと、負のエッジでトリガ
されるフリップフロップとの第１の対と、第２の対を含
み、そして、前記記憶手段は、論理ゲートを介して前記
エッジでトリガされる装置につながっているフリップフ
ロップを含む、ことを特徴とする位相ディジタイザ。
【請求項１３】所定のサンプリング間隔で、基準信号
と対比した入力信号の瞬時値の位相を示すディジタル値
を決定する回路であって、累積値をつくり出すため、前記基準信号に応答して、所
定の値が前記基準信号の各サイクルで加算或いは減算さ
れるディジタル累算手段と、前記基準信号と前記入力信号に応答して、クロックパル
スを発生する手段と、前記クロックパルスの発生で前記累積値を記録し、そし
て、所定のサンプリング間隔で、前記レジスタの内容を
出力する、記憶手段と、を含むことを特徴とする回路。