JP5753013B2 - リングオシュレータ回路、a/d変換回路、および固体撮像装置 - Google Patents
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Description
以下、本発明の実施形態について、図面を参照して説明する。図1は、本第1の実施形態によるリングオシュレータ回路の構成を示したブロック図である。図1は、図12に示した従来のリングオシュレータ回路180と同様に、16個(段)の反転回路で構成されたリングオシュレータ回路において、否定論理積回路(NAND回路)と、論理否定回路(インバータ回路)とを、それぞれの反転回路として組み合わせて構成した場合を示している。図1において、リングオシュレータ回路181は、NAND回路I1と、3段(奇数段)のインバータ回路I2〜I4と、NAND回路I5と、6段(偶数段)のインバータ回路I6〜I11と、NAND回路I12と、4段(偶数段)のインバータ回路I13〜I16とから構成される。
次に、第2の実施形態のリングオシュレータ回路について説明する。図3は、本第2の実施形態によるリングオシュレータ回路の構成を示したブロック図である。図3は、32個(段)の反転回路で構成されたリングオシュレータ回路において、否定論理和回路(NOR回路)と、否定論理積回路(NAND回路)と、論理否定回路(インバータ回路)とを、それぞれの反転回路として組み合わせて構成した場合を示している。図3において、リングオシュレータ回路182は、NOR回路I1と、8段(偶数段)のインバータ回路I2〜I9と、2段(偶数段)のインバータ回路I10〜I11と、NAND回路I12と、10段(偶数段)のインバータ回路I13〜I22と、2段(偶数段)のインバータ回路I23〜I24と、NAND回路I25と、7段(奇数段)のインバータ回路I26〜I32とから構成される。
次に、第3の実施形態のリングオシュレータ回路について説明する。図5は、本第3の実施形態によるリングオシュレータ回路の構成を示したブロック図である。また、図6は、本第3の実施形態によるリングオシュレータ回路の構成を展開したブロック図である。図5は、15個(段)の非反転回路と、2個(段)の反転回路で構成されたリングオシュレータ回路において、論理積回路(AND回路)と、バッファ回路と、否定論理積回路(NAND回路)と、論理否定回路(インバータ回路)とを、組み合わせて構成した場合を示している。図5において、リングオシュレータ回路183は、AND回路B1と、3段のバッファ回路B2〜B4と、AND回路B5と、6段のバッファ回路B6〜B11と、1段のインバータ回路I23と、NAND回路I24と、4段のバッファ回路B13〜I16とから構成される。
次に、リングオシュレータ回路を備えたシングルスロープ型のA/D変換回路について説明する。図8は、本第4の実施形態によるシングルスロープ型のA/D変換回路の構成を示したブロック図である。図8において、シングルスロープ型のA/D変換回路160は、リングオシュレータ回路183と、参照信号生成回路190と、比較回路131と、カウンタ回路134と、ラッチ回路133と、演算回路170とから構成される。なお、リングオシュレータ回路183、カウンタ回路134、ラッチ回路133、参照信号生成回路190、および比較回路131の構成が、リングオシュレータ回路であるということもできる。図8に示したA/D変換回路160は、図5に示した第3の実施形態のリングオシュレータ回路183を適用した場合の一例である。従って、以下の説明においては、図5に示したリングオシュレータ回路183内の構成要素と同様の構成要素には、同一の符号を付与し、詳細な説明は省略する。
A/D変換の対象となるアナログ信号がin信号として入力されているとき、start信号が“Low”レベルから“High”レベルに切り替わると、start信号の切り替わりのタイミングで、参照信号生成回路190は、ランプ波を出力する。また、同時に、リングオシュレータ回路183が動作を開始し、メインパルスがリングオシュレータ回路183内を周回する。
比較回路131は、in信号とランプ波とを比較する。例えば、in信号が正の電位であり、ランプ波の初期の電位が接地電位である場合には、ランプ波の電位がin信号の電位を超えたタイミングで、ラッチ信号を出力する。
次に、リングオシュレータ回路を備えた積分型のA/D変換回路について説明する。図9は、本第5の実施形態による積分型のA/D変換回路の構成を示したブロック図である。図9において、積分型のA/D変換回路161は、リングオシュレータ回路183と、基準信号生成回路210と、積分信号生成回路220と、比較回路131と、カウンタ回路134と、ラッチ回路133と、演算回路170とから構成される。なお、リングオシュレータ回路183、カウンタ回路134、ラッチ回路133、基準信号生成回路210、積分信号生成回路220、および比較回路131の構成が、リングオシュレータ回路であるということもできる。図9に示したA/D変換回路161は、図5に示した第3の実施形態のリングオシュレータ回路183を適用した場合の一例である。従って、以下の説明においては、図5に示したリングオシュレータ回路183内の構成要素と同様の構成要素には、同一の符号を付与し、詳細な説明は省略する。
基準信号生成回路210は、DC信号を出力する。また、A/D変換の対象となるアナログ信号がin信号として入力されているとき、start信号が“Low”レベルから“High”レベルに切り替わると、start信号の切り替わりのタイミングで、積分信号生成回路220は、ランプ波を出力する。また、同時に、リングオシュレータ回路183が動作を開始し、メインパルスがリングオシュレータ回路183内を周回する。
比較回路131は、DC信号とランプ波とを比較する。例えば、DC信号が正の電位であり、ランプ波の初期の電位が接地電位である場合には、ランプ波の電位がDC信号の電位を超えたタイミングで、ラッチ信号を出力する。
次に、シングルスロープ型のA/D変換回路を備えた固体撮像装置について説明する。図10は、本第6の実施形態によるシングルスロープ型のA/D変換回路を備えた固体撮像装置の構成を示したブロック図である。図10において、固体撮像装置100は、撮像部200と、垂直選択部120と、読出電流源部500と、アナログ部600と、リングオシュレータ回路183と、参照信号生成回路190と、カウンタ回路134と、カラム処理部150と、水平選択部140と、演算回路170と、制御部400とから構成される。
次に、積分型のA/D変換回路を備えた固体撮像装置について説明する。図11は、本第7の実施形態による積分型のA/D変換回路を備えた固体撮像装置の構成を示したブロック図である。図11において、固体撮像装置101は、撮像部200と、垂直選択部120と、読出電流源部500と、アナログ部600と、リングオシュレータ回路183と、基準信号生成回路210と、カウンタ回路134と、カラム処理部151と、水平選択部140と、演算回路170と、制御部400とから構成される。
この1つのA/D変換回路を複数の画素列間で時分割して使用する構成とすることもできる。
I1,I2,I3,I4,I5,I6,I7,I8,I9,I10,I11,I12,I13,I14,I15,I16,I17,I18,I19,I20,I21,I22,I23,I24,I25,I26,I27,I28,I29,I30,I31,I32・・・反転回路,NAND回路,NOR回路,インバータ回路
B1,B2,B3,B4,B5,B6,B7,B8,B9,B10,B11,B12,B13,B14,B15,B16・・・非反転回路,AND回路,バッファ回路
I1・・・NAND回路(第1の起動用反転回路)
I12・・・NAND回路(第2の起動用反転回路)
I5・・・NAND回路(第3の起動用反転回路)
I1・・・NOR回路(第1の起動用反転回路)
I25・・・NAND回路(第2の起動用反転回路)
I12・・・NAND回路(第3の起動用反転回路)
I1・・・NAND回路(第1の起動用反転回路と)
I24・・・NAND回路(第2の起動用反転回路)
I9・・・NAND回路(第3の起動用反転回路)
160,161・・・A/D変換回路
190・・・参照信号生成回路
131・・・比較回路
134・・・カウンタ回路
133・・・ラッチ回路
170・・・演算回路
210・・・基準信号生成回路
220・・・積分信号生成回路
100,101・・・固体撮像装置
200・・・撮像部
300・・・単位画素(画素)
120・・・垂直選択部
110・・・行制御線
130・・・垂直信号線
500・・・読出電流源部
600・・・アナログ部
150,151・・・カラム処理部
140・・・水平選択部
400・・・制御部
Claims (16)
- 入力信号を反転して出力する反転回路が偶数個リング状に連結され、リング状に連結された前記反転回路の円周上でパルス信号を周回させるリングオシュレータ回路であって、
前記反転回路の内の一つの反転回路が、入力された制御信号に応じて第1のパルス信号の駆動を開始する第1の起動用反転回路であり、
前記反転回路の内の他の一つの反転回路が、他の前記反転回路によって反転された前記第1のパルス信号の先頭のエッジに基づいて、第2のパルス信号の駆動を開始する第2の起動用反転回路であり、
前記反転回路の内のさらに他の一つの反転回路が、前記第2の起動用反転回路によって前記第2のパルス信号の駆動が開始された後の、他の前記反転回路によって反転された前記第1のパルス信号の先頭のエッジに基づいて、第3のパルス信号の駆動を開始する第3の起動用反転回路であり、
前記第1のパルス信号と、前記第2のパルス信号と、前記第3のパルス信号とが、リング状に連結された前記反転回路の円周上に同時に存在するときに、前記第3のパルス信号を先頭のパルス信号であると考えた場合、前記第1、第2、および第3のパルス信号の先頭のエッジの位置関係が、リング状の前記反転回路の円周上におけるパルス信号の進行方向に対して、前記第3のパルス信号の先頭のエッジ、前記第2のパルス信号の先頭のエッジ、前記第1のパルス信号の先頭のエッジの順になるように、前記第1の起動用反転回路と、前記第2の起動用反転回路と、前記第3の起動用反転回路とを、それぞれ、リング状に連結された前記反転回路の円周内に配置する、
ことを特徴とするリングオシュレータ回路。 - 偶数個の前記反転回路は、
前記第1の起動用反転回路、前記第1の起動用反転回路の出力端子に繋がるN(N≧0)段の反転回路、前記N段目の反転回路の出力端子に繋がるM(M≧0)段の反転回路、前記M段目の反転回路の出力端子に繋がる前記第3の起動用反転回路、前記第3の起動用反転回路の出力端子に繋がるP(P≧0)段の反転回路、前記P段目の反転回路の出力端子に繋がるQ(Q≧0)段の反転回路、前記Q段目の反転回路の出力端子に繋がる前記第2の起動用反転回路、前記第2の起動用反転回路の出力端子に繋がるS(S≧0)段の反転回路、の順にリング状に連結され、
N=0のとき、前記第1の起動用反転回路の出力信号を、前記N段の反転回路のN段目の反転回路の出力信号とみなし、
M=0のとき、前記N段の反転回路のN段目の反転回路の出力信号を、前記M段の反転回路のM段目の反転回路の出力信号とみなし、
P=0のとき、前記第3の起動用反転回路の出力信号を、前記P段の反転回路のP段目の反転回路の出力信号とみなし、
Q=0のとき、前記P段の反転回路のP段目の反転回路の出力信号を、前記Q段の反転回路のQ段目の反転回路の出力信号とみなし、
S=0のとき、前記第2の起動用反転回路の出力信号を、前記S段の反転回路のS段目の反転回路の出力信号とみなし、
前記第1の起動用反転回路の入力端子には、前記S段の反転回路のS段目の反転回路の出力信号と、前記制御信号とが少なくとも繋がれ、
前記第3の起動用反転回路の入力端子には、前記M段の反転回路のM段目の反転回路の出力信号と、前記P段の反転回路のP段目の反転回路の出力信号とが少なくとも繋がれ、
前記第2の起動用反転回路の入力端子には、前記Q段の反転回路のQ段目の反転回路の出力信号と、前記N段の反転回路のN段目の反転回路の出力信号とが少なくとも繋がれ、
前記N段+前記S段の反転回路の個数は奇数であり、かつ、前記P段、および前記M段+前記Q段の反転回路の個数は、偶数である、
ことを特徴とする請求項1に記載のリングオシュレータ回路。 - 前記第1の起動用反転回路、前記第2の起動用反転回路、および前記第3の起動用反転回路は、それぞれ、
NAND(否定論理積)回路またはNOR(否定論理和)回路である、
ことを特徴とする請求項2に記載のリングオシュレータ回路。 - 前記第1の起動用反転回路および前記第2の起動用反転回路が、共にNAND回路またはNOR回路である場合には、
前記N段の反転回路の個数を奇数とし、
前記第1の起動用反転回路がNAND回路であり、前記第2の起動用反転回路がNOR回路である、または前記第1の起動用反転回路がNOR回路であり、前記第2の起動用反転回路がNAND回路である場合には、
前記N段の反転回路の個数を偶数とする、
ことを特徴とする請求項3に記載のリングオシュレータ回路。 - 前記第1の起動用反転回路および前記第3の起動用反転回路が、共にNAND回路またはNOR回路である場合には、
前記N段+前記M段の反転回路の個数を奇数とし、
前記第1の起動用反転回路がNAND回路であり、前記第3の起動用反転回路がNOR回路である、または前記第1の起動用反転回路がNOR回路であり、前記第3の起動用反転回路がNAND回路である場合には、
前記N段+前記M段の反転回路の個数を偶数とする、
ことを特徴とする請求項3または請求項4に記載のリングオシュレータ回路。 - 前記N段+前記S段+2段の反転回路の個数は、
前記M段+前記P段+前記Q段+1段の反転回路の個数より多い個数である、
ことを特徴とする請求項2または請求項5に記載のリングオシュレータ回路。 - 前記第1の起動用反転回路、前記N段の反転回路、前記M段の反転回路、前記第3の起動用反転回路、前記P段の反転回路、前記Q段の反転回路、前記第2の起動用反転回路、前記S段の反転回路、の順に連結された全ての前記反転回路の配置を考えたとき、
前記第1の起動用反転回路がNAND回路である場合には、
奇数番目に配置された前記反転回路の入力閾値電圧を低く、かつ、偶数番目に配置された前記反転回路の入力閾値電圧を高く設定し、
前記第1の起動用反転回路がNOR回路である場合には、
奇数番目に配置された前記反転回路の入力閾値電圧を高く、かつ、偶数番目に配置された前記反転回路の入力閾値電圧を低く設定する、
ことを特徴とする請求項3または請求項6に記載のリングオシュレータ回路。 - リング状に連結された前記反転回路のいずれか1つの反転回路の出力信号の論理反転に基づいて、リング状に連結された前記反転回路の円周上で周回する前記第1のパルス信号の周回数をカウントするカウンタ回路を、さらに備える、
ことを特徴とする請求項1、請求項6、または請求項7に記載のリングオシュレータ回路。 - 前記S段の反転回路のS段目の反転回路の出力信号が論理反転する際の、該出力信号のエッジを検出し、該検出したエッジに基づいて、リング状に連結された前記反転回路の円周上で周回する前記第1のパルス信号の周回数をカウントするカウンタ回路を、さらに備え、
前記カウンタ回路は、
前記第1の起動用反転回路がNAND回路である場合には、
該出力信号が、“Low”レベルから“High”レベルに論理反転する際のエッジに基づいて、前記第1のパルス信号の周回数をカウントし、
前記第1の起動用反転回路がNOR回路である場合には、
該出力信号が、“High”レベルから“Low”レベルに論理反転する際のエッジに基づいて、前記第1のパルス信号の周回数をカウントする、
ことを特徴とする請求項3、請求項6、または請求項7に記載のリングオシュレータ回路。 - リング状に連結された全てまたは一部の前記反転回路の出力信号と、前記カウンタ回路がカウントした前記第1のパルス信号の周回数を表す信号との、いずれか一方の信号、または両方の信号をラッチするラッチ回路を、さらに備える、
ことを特徴とする請求項8または請求項9に記載のリングオシュレータ回路。 - 入力された所定のアナログ信号と、時間の経過とともに増加または減少する参照信号とを比較し、前記参照信号が、前記アナログ信号に対して予め定められた条件を満たしたときに比較信号を出力する比較回路を、さらに備え、
前記参照信号が前記比較回路に入力されるタイミングに基づいて、前記制御信号の論理を反転させることにより、リング状に連結された前記反転回路の円周上でパルス信号を周回させ、
前記ラッチ回路は、
前記比較回路から前記比較信号が出力されるタイミングに基づいて、前記信号をラッチする、
ことを特徴とする請求項10に記載のリングオシュレータ回路。 - 入力された所定のアナログ信号の大きさに応じて時間の経過とともに増加または減少する積分信号と、所定の基準信号とを比較し、前記積分信号が、前記基準信号に対して予め定められた条件を満たしたときに比較信号を出力する比較回路を、さらに備え、
前記積分信号が前記比較回路に入力されるタイミングに基づいて、前記制御信号の論理を反転させることにより、リング状に連結された前記反転回路の円周上でパルス信号を周回させ、
前記ラッチ回路は、
前記比較回路から前記比較信号が出力されるタイミングに基づいて、前記信号をラッチする、
ことを特徴とする請求項10に記載のリングオシュレータ回路。 - 請求項11に記載のリングオシュレータ回路と、
前記参照信号を生成する参照信号生成回路と、
前記ラッチ回路がラッチした信号に基づいて、前記アナログ信号に対応したデジタル信号を生成する演算回路と、
を備える、
ことを特徴とするA/D変換回路。 - 請求項12に記載のリングオシュレータ回路と、
前記積分信号を生成する積分信号生成回路と、
前記基準信号を生成する基準信号生成回路と、
前記ラッチ回路がラッチした信号に基づいて、前記アナログ信号に対応したデジタル信号を生成する演算回路と、
を備える、
ことを特徴とするA/D変換回路。 - 入射される電磁波の大きさに応じた画素信号を出力する画素が二次元の行列状に複数配置された撮像部と、
前記画素信号に応じた前記アナログ信号が入力される請求項13に記載のA/D変換回路と、
を備え、
前記比較回路および前記ラッチ回路は、前記撮像部を構成する前記画素の1列または複数列ごとに設けられる、
ことを特徴とする固体撮像装置。 - 入射される電磁波の大きさに応じた画素信号を出力する画素が二次元の行列状に複数配置された撮像部と、
前記画素信号に応じた前記アナログ信号が入力される請求項14に記載のA/D変換回路と、
を備え、
前記積分信号生成回路、前記比較回路、および前記ラッチ回路は、前記撮像部を構成する前記画素の1列または複数列ごとに設けられる、
ことを特徴とする固体撮像装置。
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