JP4335381B2 - クロック生成装置、及びクロック生成方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、クロック生成装置、及びクロック生成方法に関し、特に入力されるアナログ信号に対する同期化クロックを生成するものに関する。
【0002】
【従来の技術】
図13は、従来のクロック生成装置のブロック図である。
図に示すように、従来のクロック生成装置1300は、アナログ入力端子1301、閾値入力端子1302、同期化信号出力端子1303、同期化クロック出力端子1304、比較回路1305、クロック供給回路1306、カウンタ回路1307、デコーダ回路1308、エッジ検出回路1309、及びD型フリップフロップ1310から構成される。
【0003】
比較回路1305は、アナログ信号S1301のレベルが閾値S1302より大きいか小さいかを比較して、その比較結果を出力する回路であり、クロック供給回路1306の発振回路から供給されるクロックを基準クロックとして動作する。
【0004】
クロック供給回路1306は、クリスタルを用いた水晶発振回路等であり、そのクロック周波数は、入力されるアナログ信号S1301の入力レートに対して整数倍の周波数である。
【0005】
カウンタ回路1307は、クロック供給回路1306からのクロック信号S1306を基準クロックとして動作し、そのカウント値はデコーダ回路1308に供給される。このカウンタ回路1307は、エッジ検出回路1309からの出力と、デコーダ回路1308からの出力とをクリア信号として動作する。
【0006】
以下に、動作について説明する。
まず、アナログ信号S1301、及び閾値S1302が、それぞれアナログ入力端子1301、及び閾値入力端子1302を介し、比較回路1305に入力される。
比較回路1305では、アナログ信号S1301のレベルが閾値S1302より大きいか小さいかを比較して、その比較結果を出力する。
比較回路1305から出力される2値化された比較信号S1305は、エッジ検出回路1309に入力され、ここで比較信号S1305のエッジが検出される。このエッジが検出された信号は、カウンタ回路1307に供給され、カウンタをクリアする。
この一連のエッジ検出、及びカウンタクリアの動作により、カウンタ回路1307のカウント値と、比較信号S1305のエッジ、すなわち位相とが一致する。
【0007】
カウンタのカウント値は通常、複数のビットから構成されているので、デコーダ回路1308は、サンプルクロック信号S1304を供給クロックとして、適切な位相でアナログ入力信号S1301をとり込めるようにデコードを行なう。
そして、D型フリップフロップ1310は、比較信号S1305をラッチする。
デコーダ回路1308が出力する,カウンタのクリア信号S1308は、カウンタ1307の分周比を決定する。
【0008】
【発明が解決しようとする課題】
しかし、上述のように、従来のクロック生成装置は、クロック供給回路のクロック周波数が入力されるアナログ信号のレートの整数倍でなければ、アナログ信号がクロック供給回路のクロックの周期に比べて長い期間、同じ状態を保持した場合(例えばハイレベルが続くような場合)等に、位相誤差が許容範囲を超えてしまい、誤ってアナログ信号を認識してしまうことがあるという問題があった。また、アナログ信号のレートが複数の種類を持つ場合には、そのそれぞれに対応する複数種類の発振回路が必要になるという問題があった。
【0009】
また、従来のクロック生成装置を半導体集積回路で実現した場合には、その特性を向上させるためにクロック供給回路のクロック周波数を高くすると、半導体集積回路から不要輻射が発生するという問題や、消費電力が増大するという問題があった。
【0010】
本発明は、上記のような問題を解決するためになされたもので、入力されるアナログ信号に基づいて、同期化クロックを生成するクロック生成装置、及びクロック生成方法を提供することを目的とする。
【0011】
【課題を解決するための手段】
本発明の請求項1に係るクロック生成装置は、入力したアナログ信号をデジタル信号に変換するA/D変換手段と、上記デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算手段と、上記デジタル信号が上記閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化手段と、上記同期化クロックで上記二値化信号をラッチするラッチ手段とを備え、上記演算手段が、所定の期間内における上記デジタル信号の最大値及び最小値を検出し、該最大値及び該最小値の平均値を上記閾値として出力する閾値検出手段と、上記アナログ信号が上記閾値よりも高くなる時刻である立ち上がり時刻を、上記デジタル信号を用いて検出する立ち上がり時刻検出手段と、上記アナログ信号が上記閾値よりも低くなる時刻である立ち下がり時刻を、上記デジタル信号を用いて検出する立ち下がり時刻検出手段と、隣接する上記立ち上がり時刻と上記立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出手段と、上記入力レートに基づいて、上記同期化クロックを出力する同期化クロック出力手段とを備えたものとしたものである。
【0013】
本発明の請求項2に係るクロック生成装置は、入力したアナログ信号をデジタル信号に変換するA/D変換手段と、上記デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算手段と、上記デジタル信号が上記閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化手段と、上記同期化クロックで上記二値化信号をラッチするラッチ手段とを備え、上記演算手段が、所定の期間内における上記デジタル信号の積分値を検出し、該積分値の平均値を上記閾値として出力する閾値検出手段と、上記アナログ信号が上記閾値よりも高くなる時刻である立ち上がり時刻を、上記デジタル信号を用いて検出する立ち上がり時刻検出手段と、上記アナログ信号が上記閾値よりも低くなる時刻である立ち下がり時刻を、上記デジタル信号を用いて検出する立ち下がり時刻検出手段と、隣接する上記立ち上がり時刻と上記立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出手段と、上記入力レートに基づいて、上記同期化クロックを出力する同期化クロック出力手段とを備えたものとしたものである。
【0014】
本発明の請求項3に係るクロック生成装置は、請求請1または2のいずれかに記載のクロック生成装置において、隣接する上記デジタル信号を補間するオーバーサンプリングデジタルフィルタを備えたものである。
【0015】
本発明の請求項4に係るクロック生成方法は、入力したアナログ信号をデジタル信号に変換するA/D変換ステップと、上記デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算ステップと、上記デジタル信号が上記閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化ステップと、上記同期化クロックで上記二値化信号をラッチするラッチステップとを備え、上記演算ステップが、所定の期間内における上記デジタル信号の最大値及び最小値を検出し、該最大値及び該最小値の平均値を上記閾値として出力する閾値検出ステップと、上記アナログ信号が上記閾値よりも高くなる時刻である立ち上がり時刻を、上記デジタル信号を用いて検出する立ち上がり時刻検出ステップと、上記アナログ信号が上記閾値よりも低くなる時刻である立ち下がり時刻を、上記デジタル信号を用いて検出する立ち下がり時刻検出ステップと、隣接する上記立ち上がり時刻と上記立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出ステップと、上記入力レートに基づいて、上記同期化クロックを出力する同期化クロック出力ステップとを備えたものとしたものである。
【0017】
本発明の請求項5に係るクロック生成方法は、入力したアナログ信号をデジタル信号に変換するA/D変換ステップと、上記デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算ステップと、上記デジタル信号が上記閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化ステップと、上記同期化クロックで上記二値化信号をラッチするラッチステップとを備え、上記演算ステップが、所定の期間内における上記デジタル信号の積分値を検出し、該積分値の平均値を上記閾値として出力する閾値検出ステップと、上記アナログ信号が上記閾値よりも高くなる時刻である立ち上がり時刻を、上記デジタル信号を用いて検出する立ち上がり時刻検出ステップと、上記アナログ信号が上記閾値よりも低くなる時刻である立ち下がり時刻を、上記デジタル信号を用いて検出する立ち下がり時刻検出ステップと、隣接する上記立ち上がり時刻と上記立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出ステップと、上記入力レートに基づいて、上記同期化クロックを出力する同期化クロック出力ステップとを備えたものとしたものである。
【0018】
本発明の請求項6に係るクロック生成方法は、請求請4または5のいずれかに記載のクロック生成方法において、隣接する上記デジタル信号を補間するオーバーサンプリングステップを備えたものである。
【0019】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
(実施の形態1)
図1は、本発明の実施の形態1によるクロック生成装置のブロック図である。
本実施の形態1によるクロック生成装置100は、アナログ信号入力端子101、クロック信号入力端子102、同期化信号出力端子103、同期化クロック出力端子104、A/Dコンバータ105、演算回路106、比較回路107、及びラッチ回路108から構成され、帰線期間にVBIデータが重畳されているアナログ信号S101と、クロック信号S102とを入力し、同期化信号S103と、同期化クロックS104とを出力するものである。
【0020】
A/Dコンバータ105は、アナログ信号S101をクロック信号S102のタイミングにしたがってサンプリングすることにより、デジタルの離散値であるデジタル信号S109を出力するものである。
演算回路106は、デジタル信号S109とクロック信号S102とを入力して、デジタル信号S109を二値化するための基準値である閾値S106aと、二値化信号S110をラッチするための同期化クロックS106bとを出力するものであり、その詳細については後述する。
【0021】
比較回路107は、デジタル変換信号S109と閾値S106aとを入力し、クロック信号S102に同期して動作し、閾値S106aを基準としてデジタル信号S109に対して大小比較を行ない、たとえば閾値S106aの値よりもデジタル信号S109の方が大きければ “1”を、逆に小さければ“0”を二値化信号S110として出力するものである。
ラッチ回路108は、比較回路107の出力である二値化信号S110をD入力とし、同期化クロックS106bをクロック入力として、同期化信号S103を出力するものである。
【0022】
図2は、本発明の実施の形態1によるクロック生成装置の演算回路のブロック図である。
本実施の形態1による演算回路106は、閾値S106aを検出する閾値検出ブロック200、アナログ信号S101が閾値S106aよりも高くなる時刻である立ち上がり時刻を検出する立ち上がり検出ブロック201、アナログ信号S101が閾値S106aよりも低くなる時刻である立ち下がり時刻を検出する立ち下がり検出ブロック202、立ち上がり時刻と立ち下がり時刻とを用いてデジタル信号S109のレートを検出する入力レート検出ブロック203、及び同期化クロックS106bを出力する同期化クロック出力ブロック204から構成される。
【0023】
以下に、クロック生成装置の動作について説明する。
アナログ信号S101は、アナログ信号入力端子101を介して、A/Dコンバータ105に入力され、また、クロック信号S102は、クロック信号入力端子102を介して、A/Dコンバータ105、演算回路106、及び比較回路107に入力される。
【0024】
A/Dコンバータ105は、アナログ信号S101をクロック信号S102のタイミングにしたがってサンプリングすることにより、デジタルの離散値であるデジタル信号S109を、演算回路106、及び比較回路107に出力する。
【0025】
演算回路106は、デジタル信号S109とクロック信号S102とを入力して、デジタル信号S109を二値化するための基準値である閾値S106aと、ラッチ回路108で二値化信号S110をラッチするための同期化クロックS106bとを出力する。なお、その詳細については後述する。
【0026】
比較回路107は、デジタル信号S109と閾値S106aとを入力し、クロック信号S102に同期して、閾値S106aに対してデジタル信号S109が大きいか小さいかの比較を行なう。たとえば閾値S106aよりもデジタル信号S109の方が大きければ “1”を、逆に小さければ“0”を二値化信号S110として出力する。
ラッチ回路108は、二値化信号S110をD入力とし、同期化クロックS106bをクロック入力として、同期化信号出力である同期化信号S103を出力する。
【0027】
以下に、演算回路106が閾値S106a、及び同期化クロックS106bを出力する動作について、図3ないし図10のフローチャートを用いて説明する。
図3は、本発明の実施の形態1による演算回路の動作を示すフローチャートである。
まず、閾値検出ブロック200は、閾値S106aを検出し(ステップ300)、立ち上がり検出ブロック201、立ち下がり検出ブロック202、及び比較回路107に出力する(ステップ301)。なお、閾値検出方法については後述する。
【0028】
次に、立ち上がり検出ブロック201は、アナログ信号S101が閾値S106aよりも高くなる時刻である立ち上がり時刻Rise(j)を検出し(ステップ302)、入力レート検出ブロック203、及び同期化クロック出力ブロック204に出力する(ステップ303)。同様に、立ち下がり検出ブロック202は、アナログ信号S101が閾値S106aよりも低くなる時刻である立ち下がり時刻Fall(j)を検出し、入力レート検出ブロック203、及び同期化クロック出力ブロック204に出力する。なお、“j”は引数でありそれぞれの時刻を検出した順序を示す。また、立ち上がり時刻検出方法、及び立ち下がり時刻検出方法については後述する。
【0029】
次に、入力レート検出ブロック203は、立ち上がり時刻Rise(j)、及び立ち下がり時刻Fall(j)に基づいて、デジタル信号S109のレートRateを検出し(ステップ304)、同期化クロック出力ブロック204に出力する(ステップ305)。なお、入力レート検出方法については後述する。
そして、同期化クロック出力ブロック204は、同期化クロックs106bを出力する(ステップ306)。なお、同期化クロック出力方法については後述する。
【0030】
図4は、本発明の実施の形態1による閾値検出方法を示すフローチャートである。
まず、任意の時点でA/Dコンバータ出力であるデジタル信号S109を0番目のデータA0として受け付け、これを初期値とし(ステップ400)、このデータA0を演算回路106の内部レジスタであるAmaxとAminとにそれぞれ入力し、内部ポインタiに “1”を入力するとともに、繰り返し数Nを与える(ステップ401)。なお、繰り返し数Nはデジタル信号S109の個数を示し、その数が大きいほど閾値S106aの精度が向上する。
【0031】
次に、内部ポインタiが指している順にデジタル信号S109の受け付けを行ない、受け付けたデータAiが内部レジスタAmaxのデータよりも大きいか小さいかの比較を行なう(ステップ402)。このときデータAiが内部レジスタAmaxのデータよりも大きければ、内部レジスタAmaxのデータをデータAiに置き換える(ステップ403)。逆に、データAiが内部レジスタAmaxのデータよりも小さければ、データAiが内部レジスタAminのデータよりも大きいか小さいかの比較を行なう(ステップ404)。このときデータAiが内部レジスタAminのデータよりも小さければ、内部レジスタAminのデータをデータAiに置き換える(ステップ405)。
【0032】
その後、内部ポインタiをインクリメントし(ステップ406)、内部ポインタiの値が繰り返し数Nと等しいか否かのチェックを行なう(ステップ407)。このとき内部ポインタiの値と繰り返し数Nとが等しくなければ、すなわち内部ポインタiの値が繰り返し数Nより小さければ、次のデジタル信号S109を受け付けるべくステップ402に移行し、等しければ内部レジスタAmaxのデータと内部レジスタAminのデータとの平均値を閾値S106aとして出力する(ステップ408)。
【0033】
図5は、本発明の実施の形態1による立ち上がり時刻検出方法を示すフローチャートである。
まず、内部ポインタiに“2”を入力し、さらに内部ポインタjをクリアする。そして、任意の時点で受け付けたデジタル信号S109をデータA0とし、データA0の次に受け付けたデジタル信号S109をデータA1とし、さらに繰り返し数Mの入力を受け付ける(ステップ500)。
【0034】
さらに、デジタル信号S109を受け付ける(ステップ501)。ここでステップ501が初めて実行される場合には、内部ポインタiはすでに“2”が設定されているから、このとき受け付けたデジタル信号S109はデータA2となる。
【0035】
次に、データAi-1の値が閾値S106aよりも小さく、かつデータAiの値が閾値S106aよりも大きいかどうかを判別する(ステップ502)。このときデータAi-1の値が閾値S106aよりも大きいか、データAiの値が閾値S106aよりも小さければ、内部ポインタiをインクリメントして、ステップ501を実行する(ステップ503)。また、データAi-1の値が閾値S106aよりも小さく、かつデータAiの値が閾値S106aよりも大きければ、アナログ信号S101は閾値S106aと交差して立ち上がり時刻を発生させているので、j番目の立ち上がり時刻Rise(j)を出力する(ステップ504)。なお、この演算の詳細については後述する。
【0036】
次に、内部ポインタjをインクリメントし(ステップ505)、立ち上がり時刻Rise(j)をM個検出したかどうかを監視する(ステップ506)。このとき、M個検出している場合には完了となるが、そうでなければステップ501に戻り、立ち上がり時刻をM個検出するまで上述の処理を繰り返す。
【0037】
図6は、本発明の実施の形態1による立ち上がり時刻検出方法を説明するためのタイミング図である。
時刻Ti-1において、A/Dコンバータ105の出力であるデジタル信号S109のデータAi-1を受付けており、この値は閾値S106aを下回っている。また、時刻Tiにおいては、デジタル信号S109のデータAiを受付けている。このデータAiは、閾値S106aを上回っている。したがって時刻Ti-1と時刻Tiとの間において、アナログ信号S101は閾値S106aと交差している。
【0038】
一点鎖線600はその2点のデータにより直線近似された直線を示している。アナログ信号S101が閾値S106aと交差した時刻は、一点鎖線600と閾値S106aとが交差した時刻であると近似すれば、時刻Ti-1から時間xi-1が経過した時刻ということになる。つまり、一点鎖線600は交差時刻近似直線であり、x1-1は立ち上がり交差時刻補正時間である。
【0039】
ここで、一点鎖線600の時間軸の原点をデータAi-1が入力された時点とし、時間軸のパラメータをx、入力信号の振幅軸をyとすれば、
y=Ai-1+(Ai−Ai-1)x
となり、一点鎖線600が閾値S106aと交差する時刻xi-1は、閾値をTHRとすると、
THR=Ai-1+(Ai−Ai-1)xi-1
で与えられる。
【0040】
したがって、この一次方程式を計算してxi-1を求めれば、
xi-1=(THR−Ai-1)/(Ai−Ai-1)
となる。このxi-1は立ち上がり時刻Rise(j)の小数部に該当するものとなるから、ステップ504で求める立ち上がり時刻Rise(j)は、
Rise(j)=i−1+xi-1
となる。
【0041】
図7は、本発明の実施の形態1による立ち下がり時刻検出方法を示すフローチャートである。
図7において、図5と同符号のものは、図5のものに対応する。
図7のフローチャートで示される立ち下がり時刻検出方法は、ステップ702が立ち下がったかどうかを検出するものであるので、ステップ502とは判別条件が逆になり、データAi-1の値が閾値S106aよりも大きく、かつデータAiの値が閾値S106aよりも小さいかどうかを判別する点、及びステップ704での演算結果がFall(j)として出力される点が、それぞれ上述の立ち上がり時刻検出方法の、ステップ502、及びステップ504とは異なる。
【0042】
以上に説明した処理により検出される立ち上がり時刻、及び立ち下がり時刻に基づいて、アナログ信号の入力レートを検出することができる。つまり、ある立ち上がり時刻Rise(j)からその次に発生する立ち下がり時刻Fall(j)までの時間を求めれば、その時間は必ず入力レートの倍数になるので、複数個の立ち上がり時刻と立ち下がり時刻との差分値を求め、その最小値を入力レートとすればよい。
【0043】
図8は、本発明の実施の形態1による入力レート検出方法を示すフローチャートである。
まず、内部レジスタRateに初期値を入力し、内部ポインタjに初期値“1”を入力し、繰り返し数Mを設定する(ステップ800)。ここでMは、ステップ302で得られた複数個の立ち上がり時刻Rise、及び立ち下がり時刻Fallのデータの個数を意味する。
【0044】
次に、立ち上がり時刻Rise(j)と立ち下がり時刻Fall(j)との時間間隔を演算し、その結果を内部レジスタTempに保持させる(ステップ801)。内部レジスタTempは、演算の便宜のために用意される引数に対応する立ち上がり時刻Rise(j)、及び立ち下がり時刻Fall(j)の差分値を待避させる待避レジスタである。
【0045】
次に、内部レジスタRateの値と、内部レジスタTempの値との大小比較を行なう(ステップ802)。このとき内部レジスタTempの値の方が内部レジスタRateの値より小さければ、内部レジスタTempの値を内部レジスタRateに入力して値の入れ替えを行なう(ステップ803)。また、内部レジスタTempの値の方が内部レジスタRateの値より大きければ、内部ポインタjをインクリメントし、再びステップ801を実行する。
【0046】
そして、内部ポインタjの値が繰り返し数Mの値と等しいとき、すなわち規定回数の処理が完了した場合には完了となり、このときの内部レジスタRateの値を入力レートとし、規定回数の処理が完了していない場合にはステップ804を実行する(ステップ805)。
【0047】
図9は、本発明の実施の形態1による同期化クロック出力方法を示すフローチャートである。
まず、ステップ300で検出された閾値S106aと、ステップ305で検出された入力レートRateとを受け付け、さらに内部ポインタiをクリアする(ステップ900)。
【0048】
次に、内部ポインタiが指している順にデジタル信号S109の受け付けを行ない、受け付けたデータAiと閾値S106aとの差と、前回受け付けたデータAi-1と閾値S106aとの差、との積をとり(ステップ902)、その値が0以上であれば、内部ポインタiをインクリメントし(ステップ903)、逆にその値が0未満であれば、ステップ504、及びステップ704と同様の原理により、Xi、及び閾値S106aと交差する時刻であるエッジ時刻Edge(j)を演算する(ステップ904)。これにより得られたEdge(i)は整数部iと、小数部Xiとに分かれ、Rate/2も整数部rと、小数部riとに分かれる。そして、Edge(i)とRate/2とを加算し、その結果、整数部Samと小数部Xsとを得る(ステップ905)。このステップでの演算により、信号のエッジがきてから、第1番目の同期化クロックS106bは入力レートRateの半分のタイミング、すなわち入力信号の1レートに対して真中のタイミングとなる。
【0049】
次に、同期化クロックS106bを発生させるべきSam番目のデータAsamが入力されるのを監視し(ステップ906)、データAsamが入力されたのが検出された場合に、同期化クロックS106bを一回発生させる(ステップ907)。
そして、第2番目以降の同期化クロックタイミング値の演算を行う(ステップ908)。このステップにおいては、すでにステップ905において第1の同期化クロックを発生する際に、入力レートの真中で同期化クロックを発生させるタイミングであるSam+Xsを演算しているから、単に内部レジスタRateの値を加算すれば第2番目以降のクロックは、入力レートの真中で発生させることができる。
【0050】
以降、上記の処理を繰り返し、同期化クロックを出力していく。
このような本実施の形態1によるクロック生成装置、及びクロック生成方法では、入力されるアナログ信号をA/D変換したデジタル信号から入力レートを検出し、これに基づいて同期化クロックを生成するようにしているので、二値化信号をラッチする際に、同期化クロックと二値化信号との位相誤差を同期化クロックの1クロック分以内に収めることができる。また、入力されるアナログ信号が複数種類の入力レートを持つ場合でも、供給するクロックは1種類のみで回路を動作させることができる。
【0051】
さらに、本実施の形態1によるクロック生成装置は、通常半導体集積回路で実現されるが、この場合、その特性を向上させるために、供給されるクロックの周波数を高くする必要がないことにより、半導体集積回路から発生する不要輻射が増大するという問題や、消費電力が増大するという問題が生じることはない。
【0052】
(実施の形態2)
図10は、本実施の形態2によるクロック生成装置の演算回路のブロック図である。
本実施の形態2によるクロック生成装置は、図1に示される上記実施の形態1によるクロック生成装置の演算回路106が、図10に示されるものとしたものであり、その他の構成は上記実施の形態1によるクロック生成装置におけるものと同様である。
【0053】
図10に示されるように、演算回路106は、閾値S106aを検出する閾値検出ブロック1000、アナログ信号S101が閾値S106aよりも高くなる時刻である立ち上がり時刻を検出する立ち上がり検出ブロック201、アナログ信号S101が閾値S106aよりも低くなる時刻である立ち下がり時刻を検出する立ち下がり検出ブロック202、立ち上がり時刻と立ち下がり時刻とを用いてデジタル信号S109のレートを検出する入力レート検出ブロック203、及び同期化クロックS106bを出力する同期化クロック出力ブロック204から構成される。
【0054】
以下に、動作について説明する。
なお、立ち上がり検出ブロック201、立ち下がり検出ブロック202、入力レート検出ブロック203、及び同期化クロック出力ブロック204の動作については、上記実施の形態1と同様であり、ここではその説明を省略し、以下に、閾値検出ブロック1000が閾値S106aを検出する動作について、図11を用いて説明する。
【0055】
図11は、本実施の形態2による閾値検出方法を示すフローチャートである。まず、演算回路106の内部レジスタAcc、及び内部ポインタiを各々クリアし、繰り返し数Nを受け付ける(ステップ1100)。なお、繰り返し数Nはデジタル信号S109の個数を示し、その数が大きいほど閾値S106aの精度が向上する。
【0056】
次に、デジタル信号S109を受け付けるとともに、内部ポインタiの値が繰り返し数Nより大きいか否かを監視する(ステップ1101)。このとき内部ポインタiの値が繰り返し数Nよりも小さければ、ステップ1101で受付けたデータAiを次々と内部レジスタAccに加算し、さらに内部ポインタiをインクリメントする(ステップ1102)。これにより、内部レジスタAccには、デジタル信号S109のデータAiのi=0、すなわち0番目のデータから、i=N、すなわちN番目までのN+1個のデジタル信号S109のデータAiの積分値が内部レジスタAccに蓄積されることになる。また、内部ポインタiの値が繰り返し数Nよりも大きければ、内部レジスタAccの値を、積分したデータ数、すなわちN+1で割り算を行ない、その値を閾値S106aとして出力する(ステップ1103)。
【0057】
このような本実施の形態2によるクロック生成装置、及びクロック生成方法では、デジタル信号の積分値の平均値を閾値としたことにより、上記実施の形態1によるクロック生成装置、及びクロック生成方法における効果に加えて、閾値を検出する際にノイズ等の影響を受けにくくなり、より正確な閾値を検出することができる効果が得られる。
【0058】
(実施の形態3)
図12は、本発明の実施の形態3によるクロック生成装置のブロック図であり、図において、図1と同様の構成には同じ参照符号を付与し、ここではその説明を省略する。
本実施の形態3によるクロック生成装置は、上記実施の形態1によるクロック生成装置のA/Dコンバータ105の後段に、オーバーサンプリングデジタルフィルタ1201を備えたものである。
オーバーサンプリングデジタルフィルタ1201は、入力される信号に対して任意の周波数特性を与え、かつオーバーサンプリングを行ない、比較回路107に出力する。
【0059】
このような本実施の形態3によるクロック生成装置、及びクロック生成方法では、オーバーサンプリングデジタルフィルタがデジタル信号に対して任意の周波数特性を与えることにより、ノイズなどの不要な信号を除去することができ、さらにオーバーサンプリングを行なうことによってサンプルデータの数も増えることとなり、デジタル信号の時間分解能を高くすることができる。
【0060】
なお、本実施の形態3によるクロック生成装置は、上記実施の形態1によるクロック生成装置のA/Dコンバータの後段にオーバーサンプリングデジタルフィルタを備えるものとしたが、これは、上記実施の形態2によるクロック生成装置のA/Dコンバータの後段に備えるものとしてもよい。
【0061】
また、上記実施の形態1ないし3では、本発明によるクロック生成装置、及びクロック生成方法を、帰線期間にVBIデータが重畳されているテレビ信号を入力する場合を例に示したが、これに限られるものではなく、CD(Compact Disk)やMD(Mini Disk)等の再生信号を入力するようにしてもよい。
【0063】
【発明の効果】
以上のように、本発明の請求項1に係るクロック生成装置によれば、入力したアナログ信号をデジタル信号に変換するA/D変換手段と、デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算手段と、デジタル信号が閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化手段と、同期化クロックで二値化信号をラッチするラッチ手段とを備え、演算手段が、所定の期間内におけるデジタル信号の最大値及び最小値を検出し、該最大値及び該最小値の平均値を閾値として出力する閾値検出手段と、アナログ信号が閾値よりも高くなる時刻である立ち上がり時刻を、デジタル信号を用いて検出する立ち上がり時刻検出手段と、アナログ信号が閾値よりも低くなる時刻である立ち下がり時刻を、デジタル信号を用いて検出する立ち下がり時刻検出手段と、隣接する立ち上がり時刻と立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出手段と、入力レートに基づいて、同期化クロックを出力する同期化クロック出力手段とを備えたものとしたので、入力されるアナログ信号をA/D変換したデジタル信号から入力レートを検出し、これに基づいて同期化クロックを生成することにより、二値化信号をラッチする際に、同期化クロックと二値化信号との位相誤差を同期化クロックの1クロック分以内に収めることができ、さらに、入力されるアナログ信号が複数種類の入力レートを持つ場合でも、供給するクロックは1種類のみで回路を動作させることができるという効果がある。
【0064】
本発明の請求項2に係るクロック生成装置によれば、入力したアナログ信号をデジタル信号に変換するA/D変換手段と、デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算手段と、デジタル信号が閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化手段と、同期化クロックで二値化信号をラッチするラッチ手段とを備え、演算手段が、所定の期間内におけるデジタル信号の積分値を検出し、該積分値の平均値を閾値として出力する閾値検出手段と、アナログ信号が閾値よりも高くなる時刻である立ち上がり時刻を、デジタル信号を用いて検出する立ち上がり時刻検出手段と、アナログ信号が閾値よりも低くなる時刻である立ち下がり時刻を、デジタル信号を用いて検出する立ち下がり時刻検出手段と、隣接する立ち上がり時刻と立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出手段と、入力レートに基づいて、同期化クロックを出力する同期化クロック出力手段とを備えたものとしたので、請求項1に記載のクロック生成装置における効果に加えて、閾値を検出する際にノイズ等の影響を受けにくくなり、より正確な閾値を検出することができるという効果がある。
【0065】
本発明の請求項3に係るクロック生成装置によれば、請求請1または2のいずれかに記載のクロック生成装置において、隣接するデジタル信号を補間するオーバーサンプリングデジタルフィルタを備えたものとしたので、デジタル信号に対して任意の周波数特性を与えることにより、ノイズなどの不要な信号を除去することができ、さらにオーバーサンプリングを行なうことによってサンプルデータの数も増えることとなり、デジタル信号の時間分解能を高くすることができるという効果がある。
【0067】
本発明の請求項4に係るクロック生成方法によれば、入力したアナログ信号をデジタル信号に変換するA/D変換ステップと、デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算ステップと、デジタル信号が閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化ステップと、同期化クロックで二値化信号をラッチするラッチステップとを備え、演算ステップが、所定の期間内におけるデジタル信号の最大値及び最小値を検出し、該最大値及び該最小値の平均値を閾値として出力する閾値検出ステップと、アナログ信号が閾値よりも高くなる時刻である立ち上がり時刻を、デジタル信号を用いて検出する立ち上がり時刻検出ステップと、アナログ信号が閾値よりも低くなる時刻である立ち下がり時刻を、デジタル信号を用いて検出する立ち下がり時刻検出ステップと、隣接する立ち上がり時刻と立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出ステップと、入力レートに基づいて、同期化クロックを出力する同期化クロック出力ステップとを備えたものとしたので、入力されるアナログ信号をA/D変換したデジタル信号から入力レートを検出し、これに基づいて同期化クロックを生成することにより、二値化信号をラッチする際に、同期化クロックと二値化信号との位相誤差を同期化クロックの1クロック分以内に収めることができ、さらに、入力されるアナログ信号が複数種類の入力レートを持つ場合でも、供給するクロックは1種類のみで回路を動作させることができるという効果がある。
【0068】
本発明の請求項5に係るクロック生成方法によれば、入力したアナログ信号をデジタル信号に変換するA/D変換ステップと、デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算ステップと、デジタル信号が閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化ステップと、同期化クロックで二値化信号をラッチするラッチステップとを備え、演算ステップが、所定の期間内におけるデジタル信号の積分値を検出し、該積分値の平均値を閾値として出力する閾値検出ステップと、アナログ信号が閾値よりも高くなる時刻である立ち上がり時刻を、デジタル信号を用いて検出する立ち上がり時刻検出ステップと、アナログ信号が閾値よりも低くなる時刻である立ち下がり時刻を、デジタル信号を用いて検出する立ち下がり時刻検出ステップと、隣接する立ち上がり時刻と立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出ステップと、入力レートに基づいて、同期化クロックを出力する同期化クロック出力ステップとを備えたものとしたので、請求項4に記載のクロック生成方法における効果に加え、閾値を検出する際にノイズ等の影響を受けにくくなり、より正確な閾値を検出することができるという効果がある。
【0069】
本発明の請求項6に係るクロック生成方法によれば、請求請4または5のいずれかに記載のクロック生成方法において、隣接するデジタル信号を補間するオーバーサンプリングステップを備えたものとしたので、デジタル信号に対して任意の周波数特性を与えることにより、ノイズなどの不要な信号を除去することができ、さらにオーバーサンプリングを行なうことによってサンプルデータの数も増えることとなり、デジタル信号の時間分解能を高くすることができるという効果がある。
【図面の簡単な説明】
【図1】本発明の実施の形態1によるクロック生成装置のブロック図である。
【図2】本発明の実施の形態1によるクロック生成装置の演算回路のブロック図である。
【図3】本発明の実施の形態1による演算回路の動作を示すフローチャートである。
【図4】本発明の実施の形態1による閾値検出方法を示すフローチャートである。
【図5】本発明の実施の形態1による立ち上がり時刻検出方法を示すフローチャートである。
【図6】本発明の実施の形態1による立ち上がり時刻検出方法を説明するためのタイミング図である。
【図7】本発明の実施の形態1による立ち下がり時刻検出方法を示すフローチャートである。
【図8】本発明の実施の形態1による入力レート検出方法を示すフローチャートである。
【図9】本発明の実施の形態1による同期化クロック出力方法を示すフローチャートである。
【図10】本実施の形態2によるクロック生成装置の演算回路のブロック図である。
【図11】本発明の実施の形態2による閾値検出方法を示すフローチャートである。
【図12】本発明の実施の形態3によるクロック生成装置のブロック図である。
【図13】従来のクロック生成装置のブロック図である。
【符号の説明】
100 クロック生成装置
101 アナログ信号入力端子
102 クロック入力端子
103 同期化信号出力端子
104 同期化クロック出力端子
105 A/Dコンバータ
106 演算回路
107 比較回路
108 ラッチ回路
1201 オーバーサンプリングデジタルフィルタ
Claims (6)
- 入力したアナログ信号をデジタル信号に変換するA/D変換手段と、
上記デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算手段と、
上記デジタル信号が上記閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化手段と、
上記同期化クロックで上記二値化信号をラッチするラッチ手段とを備え、
上記演算手段は、
所定の期間内における上記デジタル信号の最大値及び最小値を検出し、該最大値及び該最小値の平均値を上記閾値として出力する閾値検出手段と、
上記アナログ信号が上記閾値よりも高くなる時刻である立ち上がり時刻を、上記デジタル信号を用いて検出する立ち上がり時刻検出手段と、
上記アナログ信号が上記閾値よりも低くなる時刻である立ち下がり時刻を、上記デジタル信号を用いて検出する立ち下がり時刻検出手段と、
隣接する上記立ち上がり時刻と上記立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出手段と、
上記入力レートに基づいて、上記同期化クロックを出力する同期化クロック出力手段とを備えたものである、
ことを特徴とするクロック生成装置。 - 入力したアナログ信号をデジタル信号に変換するA/D変換手段と、
上記デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算手段と、
上記デジタル信号が上記閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化手段と、
上記同期化クロックで上記二値化信号をラッチするラッチ手段とを備え、
上記演算手段は、
所定の期間内における上記デジタル信号の積分値を検出し、該積分値の平均値を上記閾値として出力する閾値検出手段と、
上記アナログ信号が上記閾値よりも高くなる時刻である立ち上がり時刻を、上記デジタル信号を用いて検出する立ち上がり時刻検出手段と、
上記アナログ信号が上記閾値よりも低くなる時刻である立ち下がり時刻を、上記デジタル信号を用いて検出する立ち下がり時刻検出手段と、
隣接する上記立ち上がり時刻と上記立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出手段と、
上記入力レートに基づいて、上記同期化クロックを出力する同期化クロック出力手段とを備えたものである、
ことを特徴とするクロック生成装置。 - 請求請1または2のいずれかに記載のクロック生成装置において、
隣接する上記デジタル信号を補間するオーバーサンプリングデジタルフィルタを備えた、
ことを特徴とするクロック生成装置。 - 入力したアナログ信号をデジタル信号に変換するA/D変換ステップと、
上記デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算ステップと、
上記デジタル信号が上記閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化ステップと、
上記同期化クロックで上記二値化信号をラッチするラッチステップとを備え、
上記演算ステップは、
所定の期間内における上記デジタル信号の最大値及び最小値を検出し、該最大値及び該最小値の平均値を上記閾値として出力する閾値検出ステップと、
上記アナログ信号が上記閾値よりも高くなる時刻である立ち上がり時刻を、上記デジタル信号を用いて検出する立ち上がり時刻検出ステップと、
上記アナログ信号が上記閾値よりも低くなる時刻である立ち下がり時刻を、上記デジタル信号を用いて検出する立ち下がり時刻検出ステップと、
隣接する上記立ち上がり時刻と上記立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出ステップと、
上記入力レートに基づいて、上記同期化クロックを出力する同期化クロック出力ステップとを備えたものである、
ことを特徴とするクロック生成方法。 - 入力したアナログ信号をデジタル信号に変換するA/D変換ステップと、
上記デジタル信号に基づいて、同期化クロック、及び閾値を生成する演算ステップと、
上記デジタル信号が上記閾値よりも大きいか小さいかを比較し、二値化信号を出力する二値化ステップと、
上記同期化クロックで上記二値化信号をラッチするラッチステップとを備え、
上記演算ステップは、
所定の期間内における上記デジタル信号の積分値を検出し、該積分値の平均値を上記閾値として出力する閾値検出ステップと、
上記アナログ信号が上記閾値よりも高くなる時刻である立ち上がり時刻を、上記デジタル信号を用いて検出する立ち上がり時刻検出ステップと、
上記アナログ信号が上記閾値よりも低くなる時刻である立ち下がり時刻を、上記デジタル信号を用いて検出する立ち下がり時刻検出ステップと、
隣接する上記立ち上がり時刻と上記立ち下がり時刻との時間間隔を所定の期間求め、該時間間隔の最小値を入力レートとして出力する入力レート検出ステップと、
上記入力レートに基づいて、上記同期化クロックを出力する同期化クロック出力ステップとを備えたものである、
ことを特徴とするクロック生成方法。 - 請求請4または5のいずれかに記載のクロック生成方法において、
隣接する上記デジタル信号を補間するオーバーサンプリングステップを備えた、
ことを特徴とするクロック生成方法。
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