JP3341544B2 - Signal period measurement device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は信号の周期を計測する信
号周期計測装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal period measuring device for measuring a period of a signal.
【０００２】[0002]
【従来の技術】近年、信号の周期をデジタル信号処理に
よって計測することが求められ、カウンタを用いて計測
することが広く行われている。従来のＤ／Ａ変換装置を
図５に示し、その説明を行う（例えば特開昭６４−６２
９１３号公報）。2. Description of the Related Art In recent years, it has been required to measure the period of a signal by digital signal processing, and measurement using a counter has been widely performed. A conventional D / A converter is shown in FIG.
913).
【０００３】入力端子に与えられるアナログ信号Ｆが
“Ｌ”である間はＮＡＮＤゲート１２１の出力は“Ｈ”
であり、すべての遅延器１２２の出力は“Ｈ”になって
いる。故に、すべてのイネーブル付きセット・リセット
フリップフロップ１２３がセット状態となっている。ま
た、カウンタ１２８、１２９の出力は初期状態でゼロで
あるとする。今、イネーブル信号ＥＮが“Ｌ”、即ちア
クティブ状態であり、入力端子に与えられるアナログ信
号Ｆが“Ｈ”に変化するとＮＡＮＤゲート１２１は遅延
器群１２５の最後段の遅延器１２２の出力ＣＤ２の反転
値を出力する。このためアナログ信号Ｆが“Ｈ”になる
とＮＡＮＤゲート１２１の後段の遅延器１２２の出力が
“Ｈ”から“Ｌ”に変化し、この遅延器１２２の出力に
接続されたイネーブル付きセット・リセットフリップフ
ロップ１２３がリセットされる。While the analog signal F applied to the input terminal is at "L", the output of the NAND gate 121 is at "H".
, And the outputs of all the delay units 122 are "H". Therefore, all the enabled set / reset flip-flops 123 are in the set state . The outputs of the counters 128 and 129 are initially zero.
Suppose there is . Now, when the enable signal EN is "L" ,
When the analog signal F applied to the input terminal changes to "H", the NAND gate 121 outputs the inverted value of the output CD2 of the last delay unit 122 in the delay unit group 125. Therefore, when the analog signal F becomes “H”, the output of the delay unit 122 at the subsequent stage of the NAND gate 121 changes from “H” to “L”, and the set / reset flip-flop with enable connected to the output of the delay unit 122 Is reset .
【０００４】同様に順次遅延器１２２の出力が反転して
遅延器群１２４のすべての遅延器１２２の出力が“Ｌ”
になるとフリップフロップ群１２６の最後段のイネーブ
ル付きセット・リセットフリップフロップ１２３がリセ
ットされフリップフロップ群１２６の出力Ｆ１は“Ｌ”
になる。この時遅延器群１２４の出力ＣＤ１は“Ｌ”で
あるから、ＣＤ１を入力とする遅延器群１２５の遅延器
１２２の出力も順次“Ｌ”になり、遅延器群１２５のす
べての遅延器１２２の出力が“Ｌ”となると遅延器群１
２５の出力ＣＤ２は“Ｌ”となる。この時フリップフロ
ップ群１２７の最後段のイネーブル付きセット・リセッ
トフリップフロップ１２３がリセットされる。Similarly, the outputs of the delay units 122 are sequentially inverted, and the outputs of all the delay units 122 in the delay unit group 124 become "L".
When enabled with the set-reset flip-flop 123 of the final stage of the flip-flop group 126 Lise
And the output F1 of the flip-flop group 126 is "L".
become. At this time, since the output CD1 of the delay unit group 124 is "L" , the outputs of the delay units 122 of the delay unit group 125 receiving CD1 also sequentially become "L" , and all the delay units 122 of the delay unit group 125 Becomes "L" , the delay group 1
25, the output CD2 becomes "L" . At this time, the last set / reset flip-flop 123 with enable in the flip-flop group 127 is reset .
【０００５】従ってフリップフロップ群１２７の出力Ｆ
２は“Ｌ”になる。更に遅延器群１２５の出力ＣＤ２は
ＮＡＮＤゲート１２１により反転されるから同様にして
今度は“Ｌ”から“Ｈ”への変化が遅延器群１２４、１
２５の中を順次伝搬する。各イネーブル付きセット・リ
セットフリップフロップ１２３のリセット入力端子には
セット入力の反転値が入力されているので既にリセット
されているフリップフロップ群内のイネーブル付きセッ
ト・リセットフリップフロップ１２３は順次セットされ
ていく。この結果フリップフロップ群１２６の出力Ｆ
１、フリップフロップ群１２７の出力の順に“Ｈ”にな
る。アナログ信号Ｆが“Ｌ”になるまでこれが繰り返さ
れる。Therefore, the output F of the flip-flop group 127 is
2 becomes "L" . Further, since the output CD2 of the delay unit group 125 is inverted by the NAND gate 121, similarly, the change from “ L” to “H” similarly causes the delay unit group 124, 1
25 sequentially. Since the inverted value of the set input is input to the reset input terminal of each set / reset flip-flop 123 with enable, the set / reset flip-flop 123 with enable in the flip-flop group which has already been reset is sequentially. It is set . As a result, the output F of the flip-flop group 126
1 and “H” in the order of the outputs of the flip-flop group 127. This is repeated until the analog signal F becomes "L".
【０００６】フリップフロップ群の出力Ｆ１、Ｆ２はＥ
ＯＲゲート１３３に加えられる。ＥＯＲゲート１３３の
出力ＣＸはカウンタ１２８、１２９に入力され、フリッ
プフロップ群１２６、１２７の各出力Ｆ１、Ｆ２が変化
した回数が記録される。カウンタ１２８は、ＥＯＲゲー
ト１３３出力ＣＸの立ち上がりでカウントアップし、カ
ウンタ１２９は、ＥＯＲゲート１３３出力ＣＸの立ち下
がりでカウントアップする。カウンタ１２８、１２９の
出力は加算器１３０で加算される。加算器１３０の出力
Ａの最下位ビット（ＬＳＢ）が“Ｈ”であればセレクタ
１３１はフリップフロップ群１２６のイネーブル付き各
セット・リセットフリップフロップ１２３の出力を選択
して出力し、ＡのＬＳＢが“Ｌ”であればセレクタ１３
１はフリップフロップ群１２７のイネーブル付き各セッ
ト・リセットフリップフロップ１２３の出力を選択して
出力する。セレクタ１３１の出力はエンコーダ１３２に
入力され、フリップフロップ群１２６、１２７の各イネ
ーブル付きセット・リセットフリップフロップ１２３の
初段から数えて何段目の出力値が、初段の出力に対して
反転しているかが検出されその結果が出力される。The outputs F1 and F2 of the flip-flop group are E
It is added to the OR gate 133. The output CX of the EOR gate 133 is input to counters 128 and 129, and the number of times that the outputs F1 and F2 of the flip-flop groups 126 and 127 have changed is recorded. The counter 128 has an EOR gate.
Counts up at the rising edge of the 133 output CX.
The counter 129 is the falling edge of the output CX of the EOR gate 133.
Count up with a bite. Outputs of the counters 128 and 129 are added by an adder 130. If the least significant bit (LSB) of the output A of the adder 130 is “H”, the selector 131 selects and outputs the output of each set / reset flip-flop 123 with enable of the flip-flop group 126, and outputs the LSB of A. If "L", the selector 13
1 selects and outputs the output of each set / reset flip-flop 123 with enable of the flip-flop group 127. The output of the selector 131 is input to the encoder 132, and at what level of the output value of the set / reset flip-flop 123 with enable of each of the flip-flop groups 126 and 127 from the initial stage the output value is inverted with respect to the output of the initial stage. Is detected and the result is output.
【０００７】ここで、フリップフロップ群１２６、１２
７に与えられているイネーブル信号ＥＮが“Ｈ”になる
と各イネーブル付きセット・リセットフリップフロップ
１２３はその時点の値をホールドする。故にこれらの出
力を入力とするカウンタ１２８、１２９、セレクタ１３
１、エンコーダ１３２の出力もホールドされる。以上の
ようにして加算器１３０の出力Ａを上位桁、エンコーダ
１３２の出力を下位桁として遅延器１２２の遅延時間に
相当する時間軸分解能で、アナログ入力Ｆのレベルが
“Ｈ”となってからイネーブル信号ＥＮが“Ｈ”になる
までの時間を遅延器による遅延時間の分解能で計測する
ことができる。 Here, the flip-flop groups 126, 12
When the enable signal EN given to 7 becomes "H", each enable / reset flip-flop 123 holds the value at that time. Therefore, the counters 128 and 129 and the selector 13 which receive these outputs as inputs are provided.
1. The output of the encoder 132 is also held. As described above, the level of the analog input F becomes "H" with the time axis resolution corresponding to the delay time of the delay unit 122, with the output A of the adder 130 as the upper digit and the output of the encoder 132 as the lower digit. The time until the enable signal EN becomes "H" is measured with the resolution of the delay time by the delay unit.
be able to.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、遅延器１２２、１２３の１段当たりの遅
延時間を単位として周期を計測しているため、遅延器群
１２４、１２５における各遅延器１２２、１２３が温
度、或いはプロセスによってバラツキを生じた場合、こ
のバラツキがそのまま計測結果に現れ、特にこの回路を
ＦＭ復調に用いた場合には復調後の基準振幅レベルが変
化するという問題点があった。However, in the above configuration, the period is measured in units of the delay time per one stage of the delay units 122 and 123. Therefore, each of the delay units in the delay unit groups 124 and 125 is measured. If variations occur due to temperature or process in 122 and 123, this variation appears in the measurement result as it is. In particular, when this circuit is used for FM demodulation, there is a problem that the reference amplitude level after demodulation changes. Was.
【０００９】本発明は上記の問題点に鑑み、個々の遅延
器の温度等による遅延時間の変化によって計測結果に影
響がでることがない信号周期計測換装置を提供するもの
である。The present invention has been made in view of the above problems, and provides a signal period measurement conversion device in which a measurement result is not affected by a change in delay time due to a temperature of an individual delay device.
【００１０】[0010]
【課題を解決するための手段】この目的を達成するため
に本発明の信号周期計測装置は、Ｍ（Ｍは３以上の奇
数）タップのリングオシレータと、所定タップの出力の
エッジを検出してカ ウントアップするカウント手段
と、入力信号のエッジを検出するエッジ検出手段と、入
力信号のエッジに基づき、カウント手段の出力とリング
オシレータ全タップの出力とをラッチする第１，第２の
ラッチ手段と、第１のラッチ手段の出力をデコードする
デコーダと、デコーダ及びカウント手段の出力を重み付
け加算する演算手段と、演算手段の出力の変化を検出す
る変化検出手段とを備え、変化検出手段の出力に対し、
その平均レベルを求める平均レベル検出手段と、第２の
検出手段の出力と平均レベルの商を求めて出力とする、
或いは、リングオシレータに、基準信号とリングオシレ
ータの所定のタップの出力との位相比較を行う位相比較
手段と、その位相比較結果に基づきリングオシレータの
発振周波数を変化させる周波数可変手段とを備えるよう
にしたものである。In order to achieve this object, a signal period measuring apparatus according to the present invention detects a ring oscillator having M (M is an odd number of 3 or more) taps and an output edge of a predetermined tap. Counting means for counting up, edge detecting means for detecting an edge of the input signal, and first and second latch means for latching the output of the counting means and the outputs of all the taps of the ring oscillator based on the edge of the input signal. A decoder for decoding the output of the first latching means; a calculating means for weighting and adding the outputs of the decoder and the counting means; and a change detecting means for detecting a change in the output of the calculating means. Against
An average level detecting means for obtaining the average level, and a quotient of the output of the second detecting means and the average level, and obtaining an output.
Alternatively, the ring oscillator includes a phase comparison unit that performs a phase comparison between a reference signal and an output of a predetermined tap of the ring oscillator, and a frequency variable unit that changes an oscillation frequency of the ring oscillator based on the phase comparison result. It was done.
【００１１】[0011]
【作用】上記のように、入力信号の“Ｈ”、“Ｌ”の変
化におけるリングオシレータにおける各タップ出力の状
態を取り込み、その変化を検出することによりアップエ
ッジからダウンエッジまで、或いはダウンエッジからア
ップエッジまでといった周期を計測することができる。As described above, the state of each tap output in the ring oscillator when the input signal changes in "H" or "L" is fetched, and the change is detected, from the up edge to the down edge or from the down edge. A cycle such as up to the edge can be measured.
【００１２】また、変化を検出する変化検出手段の出力
に対し、その平均レベルを求める平均レベル検出手段
と、第２の検出手段の出力と平均レベルの商を求めて出
力とするようにしたため、例えば入力信号が音声信号の
周波数変調を行ったものであれば、リングオシレータの
発振周波数がばらついても常に出力周期が規格化され、
基準レベルの変動が抑えられる。In addition, the output of the change detecting means for detecting a change is obtained by calculating an average level detecting means for obtaining an average level, and a quotient of the output of the second detecting means and the average level to obtain an output. For example, if the input signal is obtained by performing frequency modulation of an audio signal, the output cycle is always standardized even if the oscillation frequency of the ring oscillator varies,
The fluctuation of the reference level is suppressed.
【００１３】また、リングオシレータに対し、基準信号
とリングオシレータの所定のタップの出力との位相比較
を行う位相比較手段と、その位相比較結果に基づきリン
グオシレータの発振周波数を変化させるようにしたた
め、リングオシレータの発振周波数に帰還がかかり、発
振周波数が位相比較手段に与えられた基準信号の整数倍
となる。[0013] Also, the phase comparison means for comparing the phase of the reference signal with the output of a predetermined tap of the ring oscillator with respect to the ring oscillator, and the oscillation frequency of the ring oscillator is changed based on the phase comparison result. Feedback is applied to the oscillating frequency of the ring oscillator, and the oscillating frequency becomes an integral multiple of the reference signal provided to the phase comparing means.
【００１４】これにより、温度変化などによる発振周波
数の変動がなくなり、周期計測結果のバラツキを抑える
ことができるものである。As a result, the oscillation frequency does not fluctuate due to a change in temperature or the like, and variations in the cycle measurement result can be suppressed.
【００１５】[0015]
【実施例】以下、図面に基づき本発明の説明を行う。図
１は本発明の第１の実施例における信号周期計測装置を
示すブロック図である。この図を説明すると、リングオ
シレータ１は１７個（２4＋１個） の遅延器３０〜４６
で構成されている。ここでは遅延器としてインバータを
用いている。遅延器３０〜４６の各々は１nsの遅延時間
τを有しており、矩形波の変化点（エッジ）が順次これ
ら遅延器３０〜４６を伝搬し、１７nsでリングオシレー
タ１内を１回転する。すなわち、遅延器３０の出力がｔ
＝ｔ0 で“Ｌ”になったとすると、１７ns後に“Ｈ”に
なり、更に１７ns後に“Ｌ”になる。つまり、３４nsを
周期とする信号がリングオシレータ１内で発振している
ことになる。なお、リングオシレータ１のタップ数を１
７段としてある理由については後述する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a signal period measuring device according to a first embodiment of the present invention. Referring to this figure, the ring oscillator 1 has 17 (2 4 +1) delay units 30 to 46.
It is composed of Here, an inverter is used as a delay unit. Each of the delay units 30 to 46 has a delay time τ of 1 ns, and a changing point (edge) of a rectangular wave sequentially propagates through these delay units 30 to 46, and makes one rotation in the ring oscillator 1 at 17 ns. That is, the output of the delay unit 30 is t
= T 0 , it becomes “H” after 17 ns, and then becomes “L” after 17 ns. That is, a signal having a cycle of 34 ns is oscillating in the ring oscillator 1. Note that the number of taps of the ring oscillator 1 is 1
The reason why there are seven stages will be described later.
【００１６】カウンタ４，５は遅延器３０及び３８の出
力をそれぞれクロック入力とし、ここではクロック入力
が変化する毎に（つまり、アップエッジとダウンエッジ
の両方を検出して）カウントアップする。また、それぞ
れリセット端子Ｒを持っており、端子Ｒが“Ｈ”になる
と非同期リセットされる。セレクタ２０は端子Ｓに与え
られる信号が“Ｈ”の場合は端子Ｂ、“Ｌ”の場合は端
子Ａに入力されたデータを端子Ｙより出力する。Ｄフリ
ップフロップ８では、入力Ｄ１，Ｄ３，Ｄ５，・・・・，Ｄ
１５に対応するＱ出力は反転して出力している。エンコ
ーダ２１はＤフリップフロップ８より与えられるデータ
を０〜１６の値にエンコードして演算器２２に対して出
力するとともに、エンコード結果が０〜８の時は“Ｈ”
を、９〜１６の時は“Ｌ”をセレクタ２０に対して出力
する。エンコーダ２１は（表１）に示すとおりの動作を
行う。The counters 4 and 5 receive the outputs of the delay units 30 and 38 as clock inputs, respectively, and count up each time the clock input changes (that is, by detecting both the rising edge and the falling edge). Each terminal has a reset terminal R, and when the terminal R becomes "H", asynchronous reset is performed. The selector 20 outputs the data input to the terminal B when the signal applied to the terminal S is “H” and outputs the data input to the terminal A when the signal applied to the terminal S is “L”. In the D flip-flop 8, inputs D1, D3, D5,.
The Q output corresponding to 15 is inverted and output. The encoder 21 encodes the data supplied from the D flip-flop 8 into a value of 0 to 16 and outputs it to the computing unit 22. When the encoding result is 0 to 8, the encoder 21 outputs “H”.
Is output to the selector 20 in the case of 9-16. The encoder 21 operates as shown in (Table 1).
【００１７】ここで、カウンタ４，５の動作速度はリン
グオシレータ１の動作速度と如何に示すとおりの関係と
なるようにしている。すなわち、カウンタ４，５の動作
速度をτc とすると、式(1) の関係となるようタップ数
Ｍを決めている（τはリングオシレータ１段当たりの遅
延時間）。 Ｍ 〜 ４×τc／τ (1) このような関係とすることにより、実装時におけるバラ
ツキを考慮した上で、タップ数をできるだけ少なくしな
がらカウンタ４，５が安定に動作するという効果を得る
ことができる。Here, the operating speeds of the counters 4 and 5 are set to have a relationship as shown with the operating speed of the ring oscillator 1. That is, assuming that the operation speed of the counters 4 and 5 is τc, the number of taps M is determined so as to satisfy the relationship of the equation (1) (τ is a delay time per one stage of the ring oscillator). M 4 × τc / τ (1) By adopting such a relationship, it is possible to obtain an effect that the counters 4 and 5 operate stably while reducing the number of taps as much as possible in consideration of variations in mounting. Can be.
【００１８】[0018]
【表１】 [Table 1]
【００１９】エッジ検出器２７は入力されるＦＭ信号Ｆ
の両エッジを検出し、検出する毎に“Ｈ”のパルスをＤ
フリップフロップ６，７，８，２３，２４，２６に対し
て出力する。このようなものとしては、入力されるＦＭ
信号Ｆとその中点電位とを比較する比較器、或いはその
比較器出力を更に遅延させて排他的論理和をとって出力
するようなものでよい。演算器２２は端子Ａ，Ｂに与え
られるデータに対し、｛Ａ×１７＋Ｂ｝の演算を行い端
子Ｃより出力する。実際に個の演算は、Ａを４ビット左
シフトした値にＡとＢの値を加えればよく、このように
タップ数を式 (1) の関係を有しながら｛２のべき乗＋
１｝としたため、乗算器を用いることなく演算器２２を
構成することができる。なお、タップ数が１５タップ、
すなわち｛２のべき乗−１｝であってもＡを４ビット左
シフトした値にＢを加え、Ａを減ずれば同様に乗算器を
用いることなく演算器２２を構成することができる。The edge detector 27 receives the input FM signal F
Are detected, and each time a "H" pulse is detected,
Output to flip-flops 6, 7, 8, 23, 24, 26. As such, the input FM
A comparator that compares the signal F with its midpoint potential, or a comparator that further delays the output of the comparator to obtain an exclusive OR and output the result. The arithmetic unit 22 performs an operation of {A × 17 + B} on the data supplied to the terminals A and B, and outputs the result from the terminal C. Actually, the number of taps can be calculated by adding the values of A and B to the value obtained by shifting A by 4 bits to the left. In this manner, the number of taps can be increased by the power of ｛2+
Since it is set to 1｝, the arithmetic unit 22 can be configured without using a multiplier. The number of taps is 15,
That is, even if {2 raised to the power of -1}, if B is added to the value obtained by shifting A to the left by 4 bits and A is reduced, the arithmetic unit 22 can be similarly configured without using a multiplier.
【００２０】次に、図１に示す回路の動作について説明
する。まず、Ｄフリップフロップ３に与えられているリ
セット信号が“Ｈ”であったとする。リングオシレータ
１において伝搬している矩形波信号のエッジが遅延器３
８を通過するとＤフリップフロップ３のＱ出力が“Ｈ”
になり、Ｄフリップフロップ２のＤ入力が“Ｈ”になる
と共にカウンタ５がリセットされる。次いで、矩形波信
号のエッジが遅延器３９，４０，・・・・（図示せず）と伝
搬していき、遅延器３０に達するとＤフリップフロップ
２のＱ出力が“Ｈ”になり、カウンタ４がリセットされ
る。Next, the operation of the circuit shown in FIG. 1 will be described. First, it is assumed that the reset signal applied to the D flip-flop 3 is "H". The edge of the rectangular wave signal propagating in the ring oscillator 1 is
8, the Q output of the D flip-flop 3 becomes "H".
, The D input of the D flip-flop 2 becomes “H” and the counter 5 is reset. Next, the edge of the rectangular wave signal propagates to delay units 39, 40,... (Not shown). When the edge reaches the delay unit 30, the Q output of the D flip-flop 2 becomes "H", 4 is reset.
【００２１】次に、リセット信号が“Ｌ”になると、リ
ングオシレータ１において伝搬している矩形波信号のエ
ッジが遅延器３８を通過したときにＤフリップフロップ
３のＱ出力が“Ｌ”になり、Ｄフリップフロップ２のＤ
入力が“Ｌ”になると共にカウンタ５のリセットが解除
されカウントを開始する。リセット解除はカウンタ５の
クロック信号が変化した直後に行われるため、カウンタ
５の値は次のクロック信号が入るまでゼロとなってい
る。次いで矩形波信号のエッジが遅延器３９，４０，・・
・・（図示せず）と伝搬していき、遅延器３０に達すると
Ｄフリップフロップ２のＱ出力が“Ｌ”になり、カウン
タ４のリセットが解除されカウントを開始する。このよ
うにすることにより、リングオシレータ１のエッジが高
速で変化していても、カウンタ４，５を確実に同じ値、
すなわちゼロからカウントを開始させることができる。Next, when the reset signal becomes "L", the Q output of the D flip-flop 3 becomes "L" when the edge of the rectangular wave signal propagating in the ring oscillator 1 passes through the delay unit 38. , D flip-flop 2
When the input becomes "L", the reset of the counter 5 is released and the counting is started. Since the reset is released immediately after the clock signal of the counter 5 changes, the value of the counter 5 is zero until the next clock signal is input. Next, the edges of the rectangular wave signal are delayed by delayers 39, 40,.
··· (not shown), and when reaching the delay unit 30, the Q output of the D flip-flop 2 becomes “L”, the reset of the counter 4 is released, and the counting is started. By doing so, even if the edge of the ring oscillator 1 changes at a high speed, the counters 4 and 5 are surely set to the same value,
That is, counting can be started from zero.
【００２２】ここでエッジ検出器２７がＦＭ信号Ｆのエ
ッジを検出すると、エッジ検出器２７がパルスを出力す
る。このパルスに基づき、Ｄフリップフロップ６，７で
はカウンタ４，５の値を取り込んでラッチし、Ｄフリッ
プフロップ８はリングオシレータ１の各遅延器の出力状
態を取り込みラッチする。エンコーダ２１がＤフリップ
フロップ８のＱ０〜１６出力に基づき、（表１）に示す
とおりのエンコードを行い、リングオシレータ１内のど
の箇所にエッジがあるかを数値化する。セレクタ２０は
エンコーダ２１の出力結果に基づき、カウンタ５或いは
カウンタ６の何れかを選択して出力する。これは、例え
ばリングオシレータ１においてエッジが遅延器３０，３
１付近にあった場合、カウンタ４がカウントアップした
か否かがカウンタ４の動作速度にも絡んで不明確となる
が、このときには確実にカウントアップを完了している
カウンタ５の値を採用することにより、常に正確な値を
得ることができるようにしたものである。演算器２２が
セレクタ２０出力とエンコーダ２１出力に基づき、Ａ×
１７＋Ｂ、すなわち、｛カウンタ５或いはカウンタ６の
出力値｝×１７＋｛エンコーダ出力｝の値を求めて出力
する。この値がＦＭ信号Ｆの次のエッジにおいてＤフリ
ップフロップ２３にラッチされる。Here, when the edge detector 27 detects an edge of the FM signal F, the edge detector 27 outputs a pulse. Based on this pulse, the D flip-flops 6 and 7 capture and latch the values of the counters 4 and 5, and the D flip-flop 8 captures and latches the output state of each delay unit of the ring oscillator 1. The encoder 21 performs the encoding as shown in (Table 1) based on the outputs Q0 to Q16 of the D flip-flop 8, and quantifies which part in the ring oscillator 1 has an edge. The selector 20 selects and outputs one of the counter 5 and the counter 6 based on the output result of the encoder 21. This is because, for example, the edge of the ring oscillator 1
When it is near 1, whether or not the counter 4 has counted up becomes unclear due to the operation speed of the counter 4, but at this time, the value of the counter 5 that has surely completed counting up is adopted. Thus, an accurate value can always be obtained. The arithmetic unit 22 calculates A × based on the output of the selector 20 and the output of the encoder 21.
17 + B, that is, {output value of counter 5 or counter 6} × 17 + {encoder output} is obtained and output. This value is latched by the D flip-flop 23 at the next edge of the FM signal F.
【００２３】仮にエッジ検出器２７がＦＭ信号Ｆのエッ
ジによってパルスを発生したときのリングオシレータ１
における遅延器３０〜４６の状態が“０００００１・・
１”、カウンタ４，５の値が６，７であったとすると、
エンコーダ２１出力は（表１）により、０１０１１（１
０進で１１）となる。故に、セレクタ２０は端子Ａに与
えられているカウンタ４の出力値を出力し、演算器２２
の出力は６×１７＋１１＝１１３となり、Ｄフリップフ
ロップ２３にラッチされる。ＦＭ信号Ｆにおける次のエ
ッジによってラッチされたカウンタ４，５の値がそれぞ
れ１４，１４、リングオシレータ１の出力が“００・・０
１１１１”であったとすると、エンコーダ２１の出力は
０００１１（＝３）となる。セレクタ２０は今回は端子
Ｂに入力されているカウンタ５の値を出力し、演算器２
２出力は１４×１７＋３＝２４１となる。この値がＤフ
リップフロップ２３にラッチされる。このとき前回演算
器２２が求めた値（１１３）はラッチ２４にラッチされ
る。減算器２５がＤフリップフロップ２３，２４のＱ出
力の差を求め、２４１−１１３＝１２８が出力されてＤ
フリップフロップ２６にラッチされる。この１１３、或
いは２４１という値は、リセット信号によりカウンタの
リセットが解除されてからリングオシレータ１内を伝搬
するエッジが遅延器３０〜４６を何タップ伝搬したかを
表す値であり、減算器２５によって得られる２４１−１
１３＝１２８はリングオシレータ１内を、エッジ検出器
２７が２個のエッジを発生する間に伝搬した遅延器３０
〜４６のタップ数を意味する。つまり、ＦＭ信号Ｆにお
けるエッジの間隔は遅延時間τ＝１nsの１２８倍であっ
たことを意味し、このように構成することにより入力さ
れるＦＭ信号Ｆの刻々変化する周期、すなわちエッジの
間隔をエッジの向きに無関係に計測することができる。The ring oscillator 1 when the edge detector 27 generates a pulse by the edge of the FM signal F
State of the delay units 30 to 46 is "000001 ...
Assuming that the values of the counters 4 and 5 are 1 "and 6 and 7,
According to Table 1, the output of the encoder 21 is 01011 (1
It becomes 11) in decimal. Therefore, the selector 20 outputs the output value of the counter 4 given to the terminal A,
Is 6 × 17 + 11 = 113, and is latched by the D flip-flop 23. The values of the counters 4 and 5 latched by the next edge in the FM signal F are 14 and 14, respectively, and the output of the ring oscillator 1 is "00... 0
1111 ", the output of the encoder 21 is 00011 (= 3). The selector 20 outputs the value of the counter 5 inputted to the terminal B this time,
The two outputs are 14 × 17 + 3 = 241. This value is latched by the D flip-flop 23. At this time, the value (113) obtained by the computing unit 22 last time is latched by the latch 24. The subtractor 25 calculates the difference between the Q outputs of the D flip-flops 23 and 24, and 241−113 = 128 is output.
The data is latched by the flip-flop 26. The value 113 or 241 is a value indicating how many taps the edge propagating in the ring oscillator 1 has propagated through the delay units 30 to 46 after the reset of the counter is released by the reset signal. 241-1 obtained
13 = 128 is a delay 30 transmitted through the ring oscillator 1 while the edge detector 27 generates two edges.
It means the number of taps of ~ 46. That is, the interval between edges in the FM signal F means 128 times the delay time τ = 1 ns. With this configuration, the constantly changing period of the input FM signal F, that is, the interval between edges, It can be measured regardless of the direction of the edge.
【００２４】図２はリングオシレータ１の他の実施例を
示すものであり、この図を説明すると、位相比較器６９
が外部より与えられる基準信号とインバータ５８が出力
する信号の位相を比較する。この位相比較器６９はＰＬ
Ｌ（フェーズロックループ）回路で良く用いられるもの
を利用すれば良い。位相比較器６９及びローパスフィル
タ６８によって、基準信号よりもインバータ５８出力の
周波数が高いとローパスフィルタ出力は低下し、インバ
ータ５０〜６６に与えられる電圧が低下することにな
り、リングオシレータ１の発振周波数が下がる。逆に、
基準信号よりもインバータ５８出力の周波数が低いとロ
ーパスフィルタ出力は上昇し、リングオシレータ１の発
振周波数も上昇する。このようにして位相比較器６９、
ローパスフィルタ６８によって帰還がかかり、リングオ
シレータ１の発振周波数が温度、プロセス等の影響を受
けること無く安定する。FIG. 2 shows another embodiment of the ring oscillator 1. Referring to FIG.
Compare the phase of a signal output from the inverter 58 with a reference signal supplied from outside. This phase comparator 69 has a PL
What is often used in an L (phase locked loop) circuit may be used. When the frequency of the output of the inverter 58 is higher than the reference signal by the phase comparator 69 and the low-pass filter 68, the output of the low-pass filter decreases, and the voltage applied to the inverters 50 to 66 decreases. Goes down. vice versa,
When the frequency of the output of the inverter 58 is lower than the reference signal, the output of the low-pass filter increases, and the oscillation frequency of the ring oscillator 1 also increases. Thus, the phase comparator 69,
Feedback is applied by the low-pass filter 68, and the oscillation frequency of the ring oscillator 1 is stabilized without being affected by temperature, process, and the like.
【００２５】図３は図２において示したインバータ５０
〜６６をクロックトインバータを用いて構成したもので
ある。ＶＤＤ，ＶＳＳは電源であり、ＶＤＤ端子には５
Ｖ、ＶＳＳ端子には０Ｖが与えられる。ＶＣＮ端子には
図２におけるローパスフィルタ６８を与えれば良く、ま
た、ＶＣＰ端子にはＶＤＤ端子からローパスフィルタ６
８出力を引いた電圧を加えれば良い。FIG. 3 shows the inverter 50 shown in FIG.
66 are configured using clocked inverters. VDD and VSS are power supplies, and 5 is connected to the VDD terminal.
0 V is applied to the V and VSS terminals. The VCN terminal may be provided with the low-pass filter 68 in FIG. 2, and the VCP terminal is connected from the VDD terminal to the low-pass filter 6.
What is necessary is just to add the voltage which subtracted eight outputs.
【００２６】図４は本発明の第２の実施例を示す信号周
期計測装置のブロック図である。本実施例はリングオシ
レータ１における遅延器３０〜４６の持つ遅延時間τが
変化しても、例えば、音声信号によって変調されたよう
な、ＦＭ信号Ｆの平均周期が既知で変化しない場合には
常に正確な周期検出を可能としたものである。この図に
おいて、図１と同一の機能を有するブロックには同一の
符号を付し詳細な説明は省略する。FIG. 4 is a block diagram of a signal period measuring apparatus according to a second embodiment of the present invention. In this embodiment, even if the delay time τ of the delay units 30 to 46 in the ring oscillator 1 changes, for example, when the average period of the FM signal F is known and does not change, for example, as modulated by an audio signal, This enables accurate period detection. In this figure, blocks having the same functions as those in FIG. 1 are denoted by the same reference numerals, and detailed description is omitted.
【００２７】平均レベル検出器２９はＤフリップフロッ
プ２６出力の平均レベルＡを求めるもので、例えば、復
調されたＦＭ信号Ｆの帯域に対して充分に時定数の大き
なローパスフィルタが相当する。割算器１０は、Ｄフリ
ップフロップ２６出力を平均レベル検出器２９出力Ａで
割った商を求め出力するもので、例えば平均レベル検出
器２９出力をアドレスとするＲＯＭを用いて１／｛Ａ｝
を得、この値とＤフリップフロップ２６出力との積を求
めるものである。ＦＭ信号ＦによってＤフリップフロッ
プ２６から出力されるデータは図１の場合と同様であ
り、リングオシレータ１における遅延器３０〜４６の持
つ遅延時間τの幾倍かで表される値を出力する。The average level detector 29 calculates the average level A of the output of the D flip-flop 26, and corresponds to, for example, a low-pass filter having a sufficiently large time constant with respect to the band of the demodulated FM signal F. The divider 10 calculates and outputs a quotient obtained by dividing the output of the D flip-flop 26 by the output A of the average level detector 29. For example, 1 / {A} using a ROM having the output of the average level detector 29 as an address.
, And the product of this value and the output of the D flip-flop 26 is obtained. The data output from the D flip-flop 26 by the FM signal F is the same as that in FIG. 1, and outputs a value represented by a multiple of the delay time τ of the delay units 30 to 46 in the ring oscillator 1.
【００２８】ここで、温度等の変化で遅延時間τが変化
すると、Ｄフリップフロップ２６から出力される値は当
然変化する。ＦＭ信号Ｆの時々刻々変化する周期を
Ｔn、平 均周期をＴAVE とすると、τがＸ倍に大きくな
ると、Ｄフリップフロップ２６から出力される値は１／
Ｘに小さくなり、ＦＭ信号Ｆの周期はＴn／τからＴn／
（τ・Ｘ）になる。しかし、平均レベル検出器２９出力
もＴAVE／τからＴAVE／（τ・Ｘ）に変化するため、割
算器１０の出力は、 ｛Ｔn／（τ・Ｘ）｝÷｛ＴAVE／（τ・Ｘ）｝＝Ｔn／ＴAVE (2) となる。Here, when the delay time τ changes due to a change in temperature or the like, the value output from the D flip-flop 26 naturally changes. Assuming that the period of the FM signal F that changes from moment to moment is T n and the average period is T AVE , the value output from the D flip-flop 26 becomes 1 /
Reduced to X, the period of the FM signal F T n / tau from T n /
(Τ · X). However, since the output of the average level detector 29 also changes from T AVE / τ to T AVE / (τ · X), the output of the divider 10 is {T n / (τ · X)｝ ÷ ｛T AVE / (Τ · X)｝ = T n / T AVE (2)
【００２９】ここで、ＦＭ信号Ｆの平均周期ＴAVE は一
定であるので、式(2) の値はＴAVEによって規格化され
た値を意味し、遅延時間τのバラツキによる影響を受け
ること無く安定にＦＭ信号Ｆの周期を求められることを
示している。Here, since the average period T AVE of the FM signal F is constant, the value of the expression (2) means a value standardized by T AVE , and is not affected by the variation of the delay time τ. This shows that the period of the FM signal F can be obtained stably.
【００３０】[0030]
【発明の効果】以上のべたように本発明は、Ｍ（Ｍは３
以上の奇数）タップのリングオシレータと、所定タップ
の出力のエッジを検出してカウントアップするカウント
手段と、入力信号のエッジを検出するエッジ検出手段
と、入力信号のエッジに基づき、カウント手段出力とリ
ングオシレータ全タップの出力とをラッチする第１，第
２のラッチ手段と、第１のラッチ手段出力をデコードす
るデコーダと、デコーダ及びカウント手段出力を重み付
け加算する演算手段と、演算手段出力の変化を検出する
変化検出手段とを備え、変化検出手段の出力に対し、そ
の平均レベルを求める平均レベル検出手段と、第２の検
出手段出力と平均レベルの商を求めて出力とする、或い
は、リングオシレータに、基準信号とリングオシレータ
の所定のタップの出力との位相比較を行う位相比較手段
と位相比較結果に基づきリングオシレータの発振周波数
を変化させる周波数可変手段とを備えるようにしたた
め、入力信号におけるアップエッジからダウンエッジま
で、或いはダウンエッジからアップエッジまでといった
周期を計測することができる。また、上記周期計測出力
に対し、その平均レベルを求める平均レベル検出手段と
第２の検出手段の出力と平均レベルの商を求めて出力と
するようにしたため、例えば、入力信号が音声信号の周
波数変調波においては、基準レベルの変動を抑えること
ができる。As described above, according to the present invention, M (M is 3
(Odd number) ring oscillator of taps, counting means for detecting the edge of the output of the predetermined tap and counting up, edge detecting means for detecting the edge of the input signal, and output of the counting means based on the edge of the input signal. First and second latch means for latching the outputs of all the taps of the ring oscillator, a decoder for decoding the output of the first latch means, arithmetic means for weighting and adding the outputs of the decoder and the count means, and a change in the output of the arithmetic means And an average level detecting means for obtaining an average level of the output of the change detecting means, and a quotient of the output of the second detecting means and the average level to obtain an output, or Phase comparing means for comparing the phase of the reference signal with the output of a predetermined tap of the ring oscillator;
And a frequency varying means for changing the oscillation frequency of the ring oscillator based on the phase comparison result, so that the period of the input signal from the up edge to the down edge or from the down edge to the up edge can be measured. Further, since the output of the period measurement output is obtained by calculating the quotient of the output of the average level detection means for obtaining the average level and the output of the second detection means and the average level. In the modulated wave, the fluctuation of the reference level can be suppressed.
【００３１】また、リングオシレータに、基準信号とリ
ングオシレータの所定のタップの出力との位相比較を行
う位相比較手段と、位相比較結果に基づきリングオシレ
ータの発振周波数を変化させるようにしたため、温度変
化などによる発振周波数の変動がなくなり、周期計測結
果のバラツキを抑えることができ、更にそのタップ数を
２のべき乗±１としたことで、演算器２２の構成を簡単
なものにすることができる。Further, the ring oscillator has a phase comparison means for comparing the phase of the reference signal with the output of a predetermined tap of the ring oscillator, and the oscillation frequency of the ring oscillator is changed based on the phase comparison result. As a result, the oscillation frequency does not fluctuate, fluctuations in the period measurement result can be suppressed, and the number of taps is set to a power of 2 ± 1, whereby the configuration of the arithmetic unit 22 can be simplified.
【００３２】更に、カウンタを２個用い、リングオシレ
ータの初段のタップと(Ｍ＋１)／２段目付近のタップ出
力のエッジをクロック信号として信号のエッジをカウン
トするようにしたため、リングオシレータにおける信号
の変化点の位置に関係なく安定して誤差無くエッジをカ
ウントすることができ、しかも、それぞれのカウンタに
対するクロック信号に同期して順次これらのカウンタの
リセットを行うようにしたためこれらのカウンタの値が
異なった値を示すということ無く動作するものである。
しかもそのカウンタの動作時間τc とリングオシレータ
の関係を、リングオシレータ１段当たりの遅延時間τと
して、リングオシレータのタップ数Ｍが４×τc／τ に
ほぼ等くなるようにしてあるため、リングオシレータの
規模を抑えることができ、これによってＤフリップフロ
ップや、エンコーダの規模をも抑えることが可能とな
る。Further, two counters are used, and the edges of the signal in the ring oscillator are counted by using the tap at the first stage of the ring oscillator and the edge of the tap output near the (M + 1) / 2 stage as a clock signal. Edges can be counted stably without error irrespective of the position of the change point, and the values of these counters are different because the counters are reset sequentially in synchronization with the clock signal for each counter. It operates without indicating the value.
Moreover, the relationship between the operation time τc of the counter and the ring oscillator is set as the delay time τ per one stage of the ring oscillator so that the number of taps M of the ring oscillator is substantially equal to 4 × τc / τ. Of the D flip-flop and the encoder can be reduced.
【図１】本発明の第１の実施例における信号周期計測装
置を示すブロック図FIG. 1 is a block diagram showing a signal period measuring device according to a first embodiment of the present invention.
【図２】本発明の第１の実施例における信号周期計測装
置のリングオシレータ１の他の実施例を示すブロック図FIG. 2 is a block diagram showing another embodiment of the ring oscillator 1 of the signal period measuring device according to the first embodiment of the present invention.
【図３】図２における遅延器の具体例を示す回路図FIG. 3 is a circuit diagram showing a specific example of a delay unit in FIG. 2;
【図４】本発明の第２の実施例における信号周期計測装
置を示すブロック図FIG. 4 is a block diagram showing a signal period measuring device according to a second embodiment of the present invention.
【図５】従来の信号周期計測装置を示すブロック図FIG. 5 is a block diagram showing a conventional signal period measuring device.
１ リングオシレータ ２，３，６〜８，２３，２４，２６ Ｄフリップフロッ
プ ４，５ カウンタ １０ 割算器 ２０ セレクタ ２１ エンコーダ ２２ 演算器 ２５ 減算器 ２７ エッジ検出器 ２９ 平均レベル検出器 ６８ ローパスフィルタ ６９ 位相比較器Reference Signs List 1 ring oscillator 2, 3, 6 to 8, 23, 24, 26 D flip-flop 4, 5 counter 10 divider 20 selector 21 encoder 22 arithmetic unit 25 subtractor 27 edge detector 29 average level detector 68 low-pass filter 69 Phase comparator
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 23/10 ──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. 7 , DB name) G01R 23/10
Claims (4)
シレータと、 所定タップの出力のエッジを検出してカウントアップす
るカウント手段と、 入力信号のエッジを検出するエッジ検出手段と、 前記入力信号のエッジに基づき、前記カウント手段出力
と前記リングオシレータ全タップの出力とをラッチする
第１、第２のラッチ手段と、 前記第２のラッチ手段出力をエンコードするエンコーダ
と、 前記エンコーダ及び前記カウント手段出力を重み付け加
算する演算手段と、前記入力信号のエッジ１周期毎における前記演算手段出
力値の差を得る手段 を備え、 前記リングオシレータが、基準信号と該リングオシレー
タの所定のタップの出力との位相比較を行なう位相比較
手段と、位相比較結果に基づき前記リングオシレータの
発振周波数を変化させる周波数可変手段とを備えたこと
を特徴とする信号周期計測装置。A ring oscillator having M (M is an odd number equal to or greater than 3) taps; counting means for detecting an edge of an output of a predetermined tap to count up; edge detecting means for detecting an edge of an input signal; First and second latch means for latching the output of the counting means and the outputs of all the taps of the ring oscillator based on the edge of the input signal; an encoder for encoding the output of the second latch means; Calculating means for weighting and adding the output of the counting means; and outputting the calculating means for each one edge cycle of the input signal.
Means for obtaining a difference between force values , wherein the ring oscillator performs phase comparison between a reference signal and an output of a predetermined tap of the ring oscillator, and calculates an oscillation frequency of the ring oscillator based on a phase comparison result. A signal period measuring device comprising: a frequency varying means for changing the frequency.
シレータと、 所定タップの出力のエッジを検出してカウントアップす
るカウント手段と、 入力信号のエッジを検出する検出手段と、 前記入力信号のエッジに基づき、前記カウント手段出力
と前記リングオシレータ全タップの出力とをラッチする
第１、第２のラッチ手段と、 前記第２のラッチ手段出力をエンコードするエンコーダ
と、 前記エンコーダ及び前記カウント手段出力を重み付け加
算する演算手段と、前記入力信号のエッジ１周期毎における前記演算手段出
力値の差を得る手段 を備え、 該差を得る手段の出力の平均レベルを求める平均レベル
検出手段と、 前記差を得る手段の出力と前記平均レベルの商を求める
割算手段を備えたことを特徴とする信号周期計測装置。2. A ring oscillator having M (M is an odd number of 3 or more) taps; counting means for detecting an edge of an output of a predetermined tap to count up ; detecting means for detecting an edge of an input signal; First and second latch means for latching the output of the counting means and the outputs of all the taps of the ring oscillator based on the edge of the signal; an encoder for encoding the output of the second latch means; the encoder and the count Means for weighting and adding the output of the means, and output from the means for every one edge cycle of the input signal.
Comprising a means for obtaining a difference between the force value, further comprising a mean level detection means for obtaining an average level of the output of the means for obtaining the difference, a division means for obtaining the output quotient of the mean level of the means for obtaining the difference A signal period measurement device characterized by the above-mentioned.
乗＋１或いは２のＮ乗−１のいずれか（但しＮは自然
数）であることを特徴とする請求項１に記載の信号周期
計測装置。3. The number of taps M of a ring oscillator is 2 and N
2. The signal period measurement apparatus according to claim 1, wherein the signal period measurement unit is one of a power of +1 and a power of 2−1 (where N is a natural number). 3.
前記リングオシレータの各タップの有する伝達遅延時間
をτとした時、前記リングオシレータのタップ数Ｍが４
×τc／τにほぼ等しいことを特徴とする請求項１に記
載の信号周期計測装置。4. The operation time required by the counting means is τc,
Assuming that the transmission delay time of each tap of the ring oscillator is τ, the number M of taps of the ring oscillator is 4
2. The signal period measuring device according to claim 1, wherein the signal period is approximately equal to .tau.c / .tau.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25273295A JP3341544B2 (en) | 1995-03-14 | 1995-09-29 | Signal period measurement device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-54434 | 1995-03-14 | ||
| JP5443495 | 1995-03-14 | ||
| JP25273295A JP3341544B2 (en) | 1995-03-14 | 1995-09-29 | Signal period measurement device |
Publications (2)
| Publication Number | Publication Date |
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| JPH08313567A JPH08313567A (en) | 1996-11-29 |
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Family Applications (1)
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Country Status (1)
| Country | Link |
|---|---|
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Families Citing this family (1)
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|---|---|---|---|---|
| JP5753013B2 (en) * | 2011-07-06 | 2015-07-22 | オリンパス株式会社 | Ring oscillator circuit, A / D conversion circuit, and solid-state imaging device |
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1995
- 1995-09-29 JP JP25273295A patent/JP3341544B2/en not_active Expired - Fee Related
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| JPH08313567A (en) | 1996-11-29 |
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