JP3338333B2 - 増幅回路 - Google Patents
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Description
に液晶などの容量性負荷を駆動するのに適した増幅回路
に関する。
機器において、アナログ部で使用する増幅器の消費電力
を下げることは、長い使用時間を確保するために重要で
ある。これを実現するため、増幅回路の出力段をプッシ
ュプル構成で実現したAB級出力回路が用いられてき
た。
N と、このトランジスタTN を動作させるためのバイア
ス電流を供給する電流源I0 により構成されるA級出力
回路を示す。差動入力端子IN+,IN−間に印加され
る差動入力電圧が電圧増幅された後、トランジスタTN
のゲートに印加され、トランジスタTN のドレインから
出力端子OUTに出力電圧が取り出される。
MOSトランジスタTP およびNチャネルMOSトラン
ジスタTN で構成されるコンプリメンタリプッシュプル
回路からなるAB級出力回路を示す。差動入力端子IN
+,IN−間に印加される差動入力電圧が電圧増幅され
た後、トランジスタTN のゲートに印加されるととも
に、レベルシフト回路を介してトランジスタTP のゲー
トに印加され、トランジスタTP ,TN の共通接続され
たドレインから出力端子OUTに出力電圧が取り出され
る。
示すA級出力回路では、第2のポールの周波数はgmN
/CL で決定されるのに対し、図5に示すコンプリメン
タリプッシュプル回路構成によるAB級出力回路では、
出力段のバイアス電流を同じとすると、第2のポールの
周波数は(gmN +gmP )/CL とより高い周波数に
できるので、回路の安定性確保には非常に有効な手段で
ある。ここで、CL は負荷容量、gmN ,gmP はトラ
ンジスタTN ,TP の相互コンダクタンスである。
例という)には、図6のようなAB級出力回路を用いた
増幅回路の例が示されている。この増幅回路は、ソース
が第1の電源電位点Vddに接続され、ドレインが出力端
子OUTに接続された第1のトランジスタT21および
ソースが第2の電源電位点Vssに接続され、ドレインが
出力端子OUTに接続された第2のトランジスタT22
からなるコンプリメンタリプッシュプル回路により構成
された出力段12と、第2の電源電位点Vssの電位を基
準とした出力電圧を発生して第2のトランジスタT22
のゲートに供給する電圧増幅段11と、この電圧増幅段
11の出力電圧に対応した電流を発生する電流発生回路
14と、この電流発生回路14により発生される電流を
第1の電源電位点Vddの電位を基準とした電圧に変換し
て第1のトランジスタT21のゲートに供給する電流−
電圧変換回路13からなる。
点Vssの電位を基準とした一定の基準電圧を発生する基
準電圧発生回路15と、電圧増幅段11の出力電圧と基
準電圧との差に対応しかつVssの電位を基準とした電圧
を発生する減算回路16と、この減算回路16の出力電
圧を電流に変換する電圧−電流変換回路17により構成
される。
二つのトランジスタT21,T22のうち、ソースが第
2の電源電位点Vssに接続された第2のトランジスタT
22は、ゲートに電圧増幅段11からのVssの電位を基
準とした出力電圧が供給されるため、電源電圧(Vssの
電位)の変化に対して、このトランジスタT22のゲー
ト・ソース間の電圧は一定に保たれ、そのバイアス電流
も一定に保たれる。
続された第1のトランジスタT21は、電圧増幅段11
の出力電圧に対応した電流をVddの電位を基準とした電
圧に変換する電流−電圧変換回路13からの出力電圧が
ゲートに供給されるため、同様に電源電圧(Vddの電
位)の変化に対して、このトランジスタT21のゲート
・ソース間の電圧は一定に保たれ、そのバイアス電流も
一定に保たれる。
のトランジスタT21,T22がソース接地方式であり
ながらも、安定したAB級動作およびプッシュプル動作
を行うので、最大出力電圧が電源電圧とほぼ等しい大振
幅の出力が得られ、消費電力も低減されるという利点が
ある。このように図6に示した公知例の増幅回路は、図
4に示したA級出力回路を用いた場合に比較して出力電
流駆動能力は大きいものの、電圧−電流変換回路17の
トランジスタT43のゲート電圧は、減算回路16のト
ランジスタT42がオフする電圧までしか上がらないた
め、出力電流駆動能力は十分とはいえない。
は図6中に示されているように、トランジスタT42が
オフしたときに高インピーダンス素子Z1によりトラン
ジスタT43のゲート電圧をプルアップすることで、ト
ランジスタT43の出力電流を増加させ、出力電流駆動
能力の改善を図っている。
とを考えたとき、電圧増幅段11の入力端子IN+,I
N−には画像信号電圧が入力され、出力端子OUTには
液晶表示素子の個別電極の端子が接続される。このと
き、増幅回路はボルテージフォロワとして用いられるこ
とになる。図6において、出力端子OUTに接続された
負荷容量CL は液晶表示素子の静電容量を表している。
なわないようにするため、個別電極と共通電極間に印加
する駆動電圧を一定周期で反転させることにより、液晶
に直流分が蓄積されないようにする駆動方式がとられ
る。そのような液晶駆動方式として、コモン反転駆動方
式が多く用いられる。これは液晶表示素子のコモン側、
つまり共通電極側に印加する電圧を一定周期で反転させ
る方式であり、個別電極側に印加する信号電圧を一定周
期で反転させる方式に比較して駆動回路の構成が容易に
なることから、多く用いられている。
晶表示素子の図6の増幅回路の出力端子OUTに接続さ
れていない方のコモン端子COMの電圧が一定周期で電
源電圧VddとVssの間で変化する。従って、増幅回路の
入出力電圧はあまり変化しないが、コモン端子COMの
電圧が変化する状況が生じる。このような状況では、コ
モン端子COMの電圧が変化するとき、ほぼ一定の電流
が負荷容量CL に流れ込むことになる。
力電圧が一定の下でコモン端子COMの電圧がVddから
Vssに変化するとき、負荷容量CL に流し込む電流を
供給するために、トランジスタT42がオフしたとき、
トランジスタT41と高インピーダンス素子Z1により
トランジスタT43のゲート電圧を高くして、トランジ
スタT43のドレイン電流を増加させ、これによりトラ
ンジスタT21のドレイン電流を大きくして出力電流駆
動能力を上げている。
び出力段12が利得を持っていることに加え、トランジ
スタT41も高インピーダンス素子Z1を負荷とするソ
ース接地の利得段として動作するため、増幅回路は全体
として利得段が3段の構成となってしまう。このため、
利得段が2段の構成を前提として出力端子OUTと入力
端子IN+との間に接続されたミラー容量Ccのみでは
位相補償が不十分となり、回路が発振を起こしてしまう
という欠点があった。
に示したような公知例の増幅回路では、出力電流駆動能
力を上げるために、負荷の増幅回路出力端子に接続され
ていない方の端子電圧が反転したとき、十分な負荷電流
を供給すべく高インピーダンス素子によるプルアップに
よりソース接地の利得段を構成するため、負荷の増幅回
路出力端子に接続されていない方の端子の電圧が大きく
変化するときに発振を引き起こすという問題点があっ
た。
消するためになされたもので、出力電流駆動能力が高
く、しかも負荷の増幅回路出力端子に接続されていない
方の端子の電圧が大きく変化したときにも発振を引き起
こすことがなく、安定性に優れた増幅回路を提供するこ
とを目的とする。
め、本発明に係る増幅回路は、ソースまたはエミッタが
第1の電源電位点に接続され、ドレインまたはコレクタ
が出力端子に接続された第1のトランジスタおよびソー
スまたはエミッタが第2の電源電位点に接続され、ドレ
インまたはコレクタが前記出力端子に接続された第2の
トランジスタからなるコンプリメンタリプッシュプル回
路により構成された出力段と、入力電圧を増幅し、第2
の電源電位点の電位を基準とした出力電圧を発生して第
2のトランジスタのゲートまたはベースに供給する電圧
増幅段と、この電圧増幅段の出力電圧に対応した電圧と
前記電圧増幅段の出力電圧との差に対応した出力電流を
発生する電流発生手段と、この電流発生手段の出力電流
を第1の電源電位点の電位を基準とした電圧に変換して
第1のトランジスタのゲートまたはベースに供給する電
流−電圧変換手段とを具備し、電流発生手段は第2の電
源電位点の電位を基準として、前記電圧増幅段の出力電
圧の増加に応じて減少し、前記電圧増幅段の出力電圧の
減少に応じて増加する出力電圧を発生する電圧発生手段
と、電圧増幅段の出力電圧と電圧発生手段の出力電圧と
の差に対応しかつ第2の電源電位点の電位を基準とした
出力電圧を発生する減算手段と、この減算手段の出力電
圧を電流に変換する電圧−電流変換手段とにより構成さ
れる。
手段が一定の基準電圧を発生するのに対し、本発明では
電圧増幅段の出力電圧に応じて変化する出力電圧、つま
り電圧増幅段の出力電圧の増加に応じて減少し、電圧増
幅段の出力電圧の減少に応じて増加する出力電圧を発生
する点が異なっている。これにより、減算手段からの電
圧増幅段の出力電圧と電圧発生手段の出力電圧との差に
対応した出力電圧が増大し、電圧−電流変換手段および
電流−電圧変換手段を介して出力段の第1のトランジス
タのゲートまたはベースに供給される電圧が増大して、
ドレイン電流またはコレクタ電流が大きくなるために、
出力電流駆動能力が改善される。
ピーダンス素子を用いたプルアップを行うことなく出力
電流駆動能力が改善され、利得段が3段となる構成には
ならないため、負荷の増幅回路出力端子と反対側の端子
に大きな電圧変化があっても発振を引き起こすことがな
く、安定性が維持される。
電流源と、この定電流源と第2の電源電位点との間に直
列に設けられ、ダイオード接続された複数の第3のトラ
ンジスタと、これら複数の第3のトランジスタの直列回
路に対して並列に接続され、電圧増幅段の出力電圧に応
じた電流が流れる第4のトランジスタとにより構成され
る。
入力電圧が所定の極性に変化したことを検出して上記定
電流源の電流を制御する検出手段を備えていてもよい。
これにより、例えば電圧増幅段の入力電圧が正に変化し
たとき、定電流源の電流を増大させることによって、出
力電流駆動能力をさらに高めることができる。
に基づいて説明する。 (基本構成)図1に、本発明の一実施形態に係る増幅回
路の基本構成を示す。この増幅回路は、ソースが第1の
電源電位点Vddに接続され、ドレインが出力端子OUT
に接続されたPチャネルMOSトランジスタからなる第
1のトランジスタT21およびソースが第2の電源電位
点Vssに接続され、ドレインが出力端子OUTに接続さ
れたNチャネルMOSトランジスタからなる第2のトラ
ンジスタT22によるコンプリメンタリプッシュプル回
路により構成された出力段2と、差動入力端子IN+,
IN−間に印加される差動入力電圧を増幅し、第2の電
源電位点Vssの電位を基準とした出力電圧を発生して出
力段2の第2のトランジスタT22のゲートに供給する
電圧増幅段1と、この電圧増幅段1の出力電圧に対応し
た電圧と電圧増幅手段1の出力電圧との差に対応した出
力電流を発生する電流発生回路4と、この電流発生回路
4からの出力電流を第1の電源電位点Vddの電位を基準
とした電圧に変換して出力段2の第1のトランジスタT
21のゲートに供給する電流−電圧変換回路3からな
る。出力端子OUTには負荷容量CL の一端が接続され
る。
は電流発生回路4の構成が異なっている。すなわち、電
流発生回路4は第2の電源電位点Vssの電位を基準とし
て電圧増幅段1の出力電圧に応じた出力電圧を発生する
電圧発生回路5と、電圧増幅段1の出力電圧と電圧発生
回路5の出力電圧との差に対応しかつ第2の電源電位点
Vssの電位を基準とした出力電圧を発生する減算回路6
と、この減算回路6の出力電圧を電流に変換する電圧−
電流変換回路7とからなり、電圧−電流変換回路7の出
力電流が電流−電圧変換回路3の入力電流となるように
接続される。
説明する。図1において、差動入力端子IN+,IN−
間に印加される差動入力電圧は電圧増幅段1により増幅
され、第2の電源電位点Vssの電位を基準とした出力電
圧が発生される。この電圧増幅段1の出力電圧は、出力
段2の第2のトランジスタT22のゲートに印加される
とともに、電流発生回路4、電圧−電流変換回路7およ
び電流−電圧変換回路3を介して出力段2の第1のトラ
ンジスタT21のゲートに印加される。
路5により電圧増幅段1の出力電圧に対応しかつ第2の
電源電位点Vssの電位を基準とした出力電圧が発生さ
れ、この電圧発生回路5の出力電圧と電圧増幅段1の出
力電圧との差に対応しかつ第2の電源電位点Vssの電位
を基準とした出力電圧が減算回路6により生成される。
この減算回路6の出力電圧は電圧−電流変換回路7によ
り電流に変換された後、電流−電圧変換回路3により第
1の電源電位点Vddの電位を基準とした電圧に変換さ
れ、トランジスタT21のゲートに印加される。
電圧発生回路5の出力電圧をVbとすると、Vaは入力
端子IN+,IN−間に印加される差動入力電圧が零の
ときに対応するバイアス成分Va0 と、差動入力電圧が
印加されたときの変化分vaとの和で表され、同様に、
Vbは入力端子IN+,IN−間に印加される差動入力
電圧が零のときに対応するバイアス成分Vb0 と、差動
入力電圧が印加されたときの変化分vbとの和で表され
る。vbはα・va(αは係数)で表されるので、結
局、 Va=Va0 +va (1) Vb=Vb0 −α・va (2) (ただし、α>1) となる。従って、減算回路6の出力である差電圧Vb−
Vaは、 Vb−Va=Vb0 −Va0 −(α+1)va (3) となる。ここで、係数αを例えばα=2に選ぶと、電圧
増幅段1の出力電圧の変化分vaの3倍の変化分が減算
回路6の出力として得られるので、これを電圧−電流変
換回路7および電流−電圧変換回路3を介して出力段2
の第1のトランジスタT21のゲートに印加することに
よって、負荷容量CL に対しより大きな出力電流を供給
することができる。
2号)に開示された図6の増幅回路では、高インピーダ
ンス素子Z1によるプルアップを行わないとき、基準電
圧発生回路15の出力電圧VbはVb=Vb0 と一定で
あるので、減算回路16の出力では電圧増幅段11の出
力電圧の変化分vaの1倍の変化分しか得られない。こ
のため、高インピーダンス素子Z1によるプルアップが
必要であった。
路によると、図6の増幅回路で高インピーダンス素子Z
1によるプルアップを行わないときに比べて出力電流駆
動能力をα倍に改善できるので、高インピーダンス素子
によるプルアップは不必要となり、ソース接地の利得段
が付加されることはない。従って、負荷容量CL が例え
ば液晶表示素子であって、前述したコモン反転駆動方式
で駆動する場合のように、負荷容量Ccの増幅回路出力
端子OUTに接続されていない方の端子COMの電圧が
大きく変化するときにも、出力端子OUTと入力端子I
N+との間に接続されたミラー容量Ccによる位相補償
のみで発振を防止して、安定化を図ることができる。
る。 (第1の具体例)図2に、図1の増幅回路の具体例を示
す。図2において、電圧増幅段1はゲートが差動入力端
子IN−,IN+にそれぞれ接続されたPチャネルMO
Sトランジスタからなる差動対トランジスタT11,T
12と、これらトランジスタT11,12のドレインに
共通に接続されたPチャネルMOSトランジスタT15
による定電流源と、トランジスタT11,T12のドレ
インにそれぞれ負荷とした接続されたNチャネルMOS
トランジスタT13,T14からなる。
接続されたいわゆるダイオード接続となっており、トラ
ンジスタT14とともにカレントミラーを構成してい
る。電圧増幅段1の出力電圧は、トランジスタT12の
ドレインとトランジスタT14のドレインとの接続点か
ら取り出され、出力段2のトランジスタT22のゲート
と減算回路6の第1の入力端および電圧発生回路5に供
給される。
チャネルMOSトランジスタT46と、このトランジス
タT46のドレインと第2の電源電位点Vssとの間に直
列に設けられたダイオード接続されたNチャネルMOS
トランジスタT45,T44と、トランジスタT45,
T44の直列回路に対して並列に接続され、電圧増幅段
1の出力電圧に対応した電流が流れるNチャネルMOS
トランジスタT47からなる。この電圧発生回路5の出
力電圧は、電流源のトランジスタT46のドレインとダ
イオード接続されたトランジスタT45のドレインとの
接続点から取り出され、減算回路6の第2の入力端に供
給される。
ランジスタT41,T42により構成される。トランジ
スタT41は、減算回路6の第1の入力端となるゲート
が電圧増幅段1の出力端に接続され、ソースが第2の電
源電位点Vssに接続され、ドレインがトランジスタT4
2のソースに接続される。トランジスタT42は、減算
回路6の第2の入力端となるゲートが電圧発生回路5の
出力端に接続され、ドレインが第1の電源電位点Vddに
接続される。
路6の出力端に接続され、ソースが第2の電源電位点V
ssに接続されたNチャネルMOSトランジスタT43に
より構成され、トランジスタT43のドレインが出力端
となっている。
レインが電圧−電流変換回路7の出力端であるトランジ
スタT43のドレインに接続され、ソースが第1の電源
電位点Vddに接続されたダイオード接続のPチャネルM
OSトランジスタT31により構成され、ドレインおよ
びゲートが出力段2のトランジスタT21のゲートに接
続される出力端となっている。
OSトランジスタT10と、このトランジスタT50の
ドレインおよびゲートと第2の電源電位点VSSとの間に
接続された定電流源CSは増幅回路のバイアス電流を決
定するための素子であり、トランジスタT10のドレイ
ンおよびゲートは、電圧増幅段1における定電流源トラ
ンジスタT15および電圧発生回路5における定電流源
トランジスタT46のゲートに接続されている。
特に電圧発生回路5の構成が図6に示した公知例の増幅
回路と異なっている。図6の増幅回路では基準電圧発生
回路16が一定の基準電圧を発生するのに対し、図2の
電圧発生回路6では電圧増幅段1の出力電圧がゲートに
印加されるトランジスタT47に電圧増幅段1の出力電
圧に対応した電流を流すことにより、電流源を構成する
トランジスタT46のドレインから出力される電流との
差電流がダイオード接続されたトランジスタT45,T
46に流れ込むようにして、電圧増幅段1の出力電圧に
応じた電圧を発生する構成となっている。
ときは、トランジスタT47によってトランジスタT4
6のドレインから出力される電流を吸い取り、トンジス
タT45,T44に流れ込む電流が小さくなるので、電
圧発生回路5の出力電圧は低くなる。一方、電圧増幅段
1の出力電圧が低いときは、トランジスタT47で吸い
取る電流が小さくなり、トランジスタT46のドレイン
から出力される電流の大部分がトランジスタT45,T
46に流れ込むことによって、電圧発生回路6の出力電
圧は高くなる。
とき、つまり出力端子OUTの出力電圧を高くするとき
は、電圧発生回路5の出力電圧が高くなるので、減算回
路6の出力電圧(トランジスタT42のソース電位)は
電圧発生回路5の出力電圧が一定の場合(図6の場合)
に比較してより高くなり、電圧−電流変換回路7の出力
電流(トランジスタT43のドレイン電流)が増大す
る。これにより電流−電圧発生回路3の出力電圧(トラ
ンジスタT31のドレインおよびゲートの電位)が増大
し、トランジスタT21から負荷容量CL に供給する電
流を大きくとることができる。従って、例えば負荷容量
CL の出力端子OUTに接続されていない方の端子CO
Mの電圧がVddの電位からVssの電位に変化する場合で
も、負荷容量CL に電流を供給することができる。
素子Z1によりトランジスタT43のゲート電圧をプル
アップする必要がなく、ソース接地の利得段が付加され
ることがないので、発振を引き起こすおそれはなく、ミ
ラー容量Ccによる位相補償のみで十分に回路の安定化
を図ることができる。
き、つまり出力端子OUTの出力電圧を低くするとき
は、電圧発生回路5の出力電圧が低くなるので、トラン
ジスタT42のソース電位が低くなり、トランジスタT
43の出力電流が小さくなる。これによりトランジスタ
T31のドレインおよびゲートの電位が低くなり、トラ
ンジスタT21から負荷容量CL に供給する電流を小さ
くして、出力段2に流れる貫通電流を低減させることが
できるという副次的な効果が得られる。
の他の具体例を示す回路図であり、電圧発生回路5内に
差動入力端子IN+,IN−間に印加される差動入力電
圧が所定極性、この場合は正に変動することを検出する
極性変化検出回路を設け、この極性変化検出回路の出力
により、差動入力電圧が正に変動するとき、電圧発生回
路5においてトランジスタT46からなる電流源より出
力される電流を増大させるように制御することによっ
て、電圧増幅段1の出力電圧が低くなったときの電圧発
生回路5の出力電圧をより一層高くして、出力電流駆動
能力をさらに高めるようにしたものである。
れたPチャネルMOSトランジスタT48、Nチャネル
MOSトランジスタT49、PチャネルMOSトランジ
スタT50および電流源IL により、差動入力電圧が正
に変動したことを検出する極性変化検出回路が構成され
る。トランジスタT49は、電圧増幅段1のトランジス
タT13とともにカレントミラーを構成しており、その
ゲートはトランジスタT13のドレインおよびゲートに
接続され、ドレインはトランジスタT50のドレインに
接続されている。
そのゲートはバイアス電流決定用トランジスタT10の
ドレインおよびゲートに接続され、ソースは第1の電源
電位点Vddに接続されている。トランジスタT48はゲ
ートがトランジスタT49,T50のドレインに接続さ
れ、ソースがバイアス電流決定用トランジスタT10の
ドレインおよびゲートに接続され、ドレインが定電流源
IL を介して第1の電源電位点VSSに接続されている。
まず、説明を簡単にするため、極性変化検出回路のトラ
ンジスタT49と電圧増幅段1のトランジスタT13は
同一サイズ、つまりW/L(WはMOSトランジスタの
チャネル幅、LはMOSトランジスタのチャネル長)が
同一であるとする。また、極性変化検出回路のトランジ
スタT50のサイズ(W/L)50は、電圧増幅段1の定
電流源トランジスタT15のサイズ(W/L)15の0.
6倍であるとする。
る差動入力電圧が零または負のときは、トランジスタT
13にトランジスタT15のドレインから出力される電
流の半分以下の電流が流れ、このトランジスタT13の
電流がトランジスタT49によりコピーされる。ここ
で、トランジスタT50のドレインから出力される電流
は、トランジスタT15のドレインから出力される電流
の0.6倍であり、この場合はトランジスタT49に流
れる電流より大きいため、トランジスタT50のドレイ
ン電圧は高くなり、トランジスタT48はオフとなる。
き、トランジスタT13にはトランジスタT15から出
力される電流の0.6倍より大きい電流が流れ、この電
流がトランジスタT49によりコピーされる。ここで、
トランジスタT50のドレインから出力される電流は、
トランジスタT15のドレインから出力される電流の
0.6倍であり、この場合はトランジスタT49に流れ
る電流より小さいため、トランジスタT50のドレイン
電圧は低くなり、トランジスタT48はオンとなる。従
って、電流源IL を流れる電流はトランジスタT48を
介してバイアス電流決定用トランジスタT10に加わる
ため、トランジスタT10のゲート・ソース間の電圧は
大きくなり、トランジスタT46のドレインから出力さ
れる電流も大きくなる。
するときに、電圧発生回路5において定電流源を構成す
るトランジスタT46のコレクタより出力される電流を
大きくなるように制御することができるので、電圧増幅
段1の出力電圧が低くなったときの電圧発生回路5で発
生する電圧をより高くして、出力電流駆動能力をさらに
高めることができる。
ジスタで構成した増幅回路について説明したが、図1〜
図3中の各トランジスタをバイポーラトランジスタに置
き換えて増幅回路を構成することもできる。その場合
は、ゲートをベースに、ソースをエミッタに、ドレイン
をコレクタにそれぞれ置き換え、さらにW/Lをエミッ
タ面積に置き換えて考えればよい。
によれば、電圧増幅段の出力電圧に対応させて発生した
電圧と電圧増幅段の出力電圧の差をとり、この差電圧を
電圧−電流変換回路および電流−電圧変換回路を介して
出力段のトランジスタのゲートまたはベースに供給する
構成とすることにより、高インピーダンス素子を用いた
プルアップを行うことなく出力電流駆動能力を改善でき
るので、負荷容量の増幅回路出力端子と反対側の端子に
大きな電圧変化があっても、利得段が3段となる構成に
はならず、安定性を維持することができる。
を示すブロック図
を示す回路図
Claims (3)
- 【請求項1】ソースまたはエミッタが第1の電源電位点
に接続され、ドレインまたはコレクタが出力端子に接続
された第1のトランジスタおよびソースまたはエミッタ
が第2の電源電位点に接続され、ドレインまたはコレク
タが前記出力端子に接続された第2のトランジスタから
なるコンプリメンタリプッシュプル回路により構成され
た出力段と、 入力電圧を増幅し、前記第2の電源電位点の電位を基準
とした出力電圧を発生して前記第2のトランジスタのゲ
ートまたはベースに供給する電圧増幅段と、 この電圧増幅段の出力電圧に対応した電圧と前記電圧増
幅段の出力電圧との差に対応した出力電流を発生する電
流発生手段と、 この電流発生手段の出力電流を前記第1の電源電位点の
電位を基準とした電圧に変換して前記第1のトランジス
タのゲートまたはベースに供給する電流−電圧変換手段
とを具備し、 前記電流発生手段は、 前記第2の電源電位点の電位を基準として、前記電圧増
幅段の出力電圧の増加に応じて減少し、前記電圧増幅段
の出力電圧の減少に応じて増加する出力電圧を発生する
電圧発生手段と、 前記電圧増幅段の出力電圧と前記電圧発生手段の出力電
圧との差に対応しかつ前記第2の電源電位点の電位を基
準とした出力電圧を発生する減算手段と、 この減算手段の出力電圧を電流に変換して前記出力電流
を発生する電圧−電流変換手段とを有することを特徴と
する増幅回路。 - 【請求項2】前記電圧発生手段は、 定電流源と、 この定電流源と前記第2の電源電位点との間に直列に設
けられ、ダイオード接続された複数の第3のトランジス
タと、 これら複数の第3のトランジスタの直列回路に対して並
列に接続され、前記電圧増幅段の出力電圧に応じた電流
が流れる第4のトランジスタとを有することを特徴とす
る請求項1記載の増幅回路。 - 【請求項3】前記電圧発生手段は、 定電流源と、 この定電流源と前記第2の電源電位点との間に直列に設
けられ、ダイオード接続された複数の第3のトランジス
タと、 これら複数の第3のトランジスタの直列回路に対して並
列に接続され、前記電圧増幅段の出力電圧に応じた電流
が流れる第4のトランジスタと、 前記電圧増幅段の入力電圧が所定の極性に変化したこと
を検出して前記定電流源の電流を制御する検出手段とを
有することを特徴とする請求項1記載の増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16125997A JP3338333B2 (ja) | 1997-06-18 | 1997-06-18 | 増幅回路 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16125997A JP3338333B2 (ja) | 1997-06-18 | 1997-06-18 | 増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH118520A JPH118520A (ja) | 1999-01-12 |
JP3338333B2 true JP3338333B2 (ja) | 2002-10-28 |
Family
ID=15731704
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16125997A Expired - Fee Related JP3338333B2 (ja) | 1997-06-18 | 1997-06-18 | 増幅回路 |
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JP (1) | JP3338333B2 (ja) |
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-
1997
- 1997-06-18 JP JP16125997A patent/JP3338333B2/ja not_active Expired - Fee Related
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JPH118520A (ja) | 1999-01-12 |
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