JPS6119134B2 - - Google Patents
Info
- Publication number
- JPS6119134B2 JPS6119134B2 JP53044502A JP4450278A JPS6119134B2 JP S6119134 B2 JPS6119134 B2 JP S6119134B2 JP 53044502 A JP53044502 A JP 53044502A JP 4450278 A JP4450278 A JP 4450278A JP S6119134 B2 JPS6119134 B2 JP S6119134B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- current
- gate
- drain
- point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005669 field effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、アナログ回路手段として重要な電流
反転回路に関するものであり、特に電界効果トラ
ンジスタ（FET）を用いた集積回路として構成
しうる電流反転回路に関するものである。
反転回路に関するものであり、特に電界効果トラ
ンジスタ（FET）を用いた集積回路として構成
しうる電流反転回路に関するものである。
第１図Ａ，Ｂにより従来の電流反転回路を説明
する。
する。
第１図ＡではFETQaのソースはFETQbのソー
スと共に電源端子Vccへ接続され、又ゲート及び
ドレインは、共に入力電流源I1を通つて、接地端
子へ接続されている。又、FETQbのゲートは、
FETQaのゲートドレイン共通接続点Ｂへ接続さ
れ、該FETQbはFETQaのゲートソース間電圧で
バイアスされ、該反転回路の出力ＡはFETQbの
ドレインより取り出される。該回路に於いては入
力電流源I1の接続点Ｂの電位は電源Vccより
FETQaのゲートソース間電圧のみのドロツプで
決まるという利点が有る。しかし一方、FETQb
のドレインが接続された反転電流出力端子Ａの電
位は、電源の変動及びＡ点に接続する事の出来る
負荷に変動により大きく変動し、よつてFETQa
及びFETQbのゲートソース間電圧差が増大し、
FETの限られた出力コンダクタンスのため、入
力電流源電流I1と反転出力電流I2の整合を著しく
劣化させるといつた欠点があつた。
スと共に電源端子Vccへ接続され、又ゲート及び
ドレインは、共に入力電流源I1を通つて、接地端
子へ接続されている。又、FETQbのゲートは、
FETQaのゲートドレイン共通接続点Ｂへ接続さ
れ、該FETQbはFETQaのゲートソース間電圧で
バイアスされ、該反転回路の出力ＡはFETQbの
ドレインより取り出される。該回路に於いては入
力電流源I1の接続点Ｂの電位は電源Vccより
FETQaのゲートソース間電圧のみのドロツプで
決まるという利点が有る。しかし一方、FETQb
のドレインが接続された反転電流出力端子Ａの電
位は、電源の変動及びＡ点に接続する事の出来る
負荷に変動により大きく変動し、よつてFETQa
及びFETQbのゲートソース間電圧差が増大し、
FETの限られた出力コンダクタンスのため、入
力電流源電流I1と反転出力電流I2の整合を著しく
劣化させるといつた欠点があつた。
この整合性を改善した別の従来例を第１図Ｂに
よつて示す。ここでは第１図Ａの回路に対して整
合性改善のため新たに、FETQc及びFETQdが挿
入されている。この回路では点Ｃは電源Vccより
FETQdのゲートソース間電圧だけドロツプした
電位にあり、又点Ｂは、点Ｃの電位からFETQb
のゲートソース間電圧だけドロツプした電位にあ
る。又、点Ｄは点Ｂの電位よりFETQaのゲート
ソース間電圧だけ高い電位に有り、今FETQcと
FETQdの整合性が良く、又、FETQaとFETQb
の整合性が良いとすると、点Ｄの電位は点Ｃの電
位とほぼ一致する。この回路構成のもとでは、反
転電流I2の出力端子Ａに接続された負荷の変動及
び電源電圧の変動に対しても点Ｃ及び点Ｄの電位
の一致は保持され、よつて、入力電流I1と反転出
力電流I2の整合性は良く、第１図Ａの回路に比し
て大きく改善されている。しかしながら、点Ｂの
電位は電源からFETQd及びFETQaのゲートソー
ス間電圧だけドロツプしており、入力電流源回路
に許される電圧範囲が狭められるという欠点があ
る。さらにこの回路をモノリジツク集積回路で構
成する場合には、FETQa及びFETQbは大きなサ
ブストレートバイアス（バツクゲート電圧）を受
け該FETQc及びFETQdのスレシヨールド電圧は
著しく高くなり、よつてこのゲートソース間電圧
も増大し、電源Vccと点Ｂ間電圧は著しく増加す
る。よつて、該第１図Ｂの回路は回路応用上不都
合を生じる事が多く、特に、低電圧動作する回路
での応用範囲は著しく狭められる事となる。
よつて示す。ここでは第１図Ａの回路に対して整
合性改善のため新たに、FETQc及びFETQdが挿
入されている。この回路では点Ｃは電源Vccより
FETQdのゲートソース間電圧だけドロツプした
電位にあり、又点Ｂは、点Ｃの電位からFETQb
のゲートソース間電圧だけドロツプした電位にあ
る。又、点Ｄは点Ｂの電位よりFETQaのゲート
ソース間電圧だけ高い電位に有り、今FETQcと
FETQdの整合性が良く、又、FETQaとFETQb
の整合性が良いとすると、点Ｄの電位は点Ｃの電
位とほぼ一致する。この回路構成のもとでは、反
転電流I2の出力端子Ａに接続された負荷の変動及
び電源電圧の変動に対しても点Ｃ及び点Ｄの電位
の一致は保持され、よつて、入力電流I1と反転出
力電流I2の整合性は良く、第１図Ａの回路に比し
て大きく改善されている。しかしながら、点Ｂの
電位は電源からFETQd及びFETQaのゲートソー
ス間電圧だけドロツプしており、入力電流源回路
に許される電圧範囲が狭められるという欠点があ
る。さらにこの回路をモノリジツク集積回路で構
成する場合には、FETQa及びFETQbは大きなサ
ブストレートバイアス（バツクゲート電圧）を受
け該FETQc及びFETQdのスレシヨールド電圧は
著しく高くなり、よつてこのゲートソース間電圧
も増大し、電源Vccと点Ｂ間電圧は著しく増加す
る。よつて、該第１図Ｂの回路は回路応用上不都
合を生じる事が多く、特に、低電圧動作する回路
での応用範囲は著しく狭められる事となる。
本発明による電流反転回路は、差動増幅器と、
電流源と、第１ないし第３の電界効果トランジス
タとを有し、該差動増幅器の一入力端子と上記第
１のトランジスタのゲート及びドレインとを上記
第２のトランジスタのゲートに接続し、上記差動
増幅器の他入力端子と上記第３のトランジスタの
ソースとを上記第２のトランジスタのドレイン
に、接続し、上記差動増幅器の出力を上記第３の
トランジスタのゲートへ接続し、上記第１のトラ
ンジスタのソースと上記第２のトランジスタのソ
ースを第１の電源端子へ接続し、上記差動増幅器
の一入力端子を電流源に接続し、該電流源電流の
反転電流を上記第３のトランジスタのドレインよ
りうるようにしたことを特徴とする。
電流源と、第１ないし第３の電界効果トランジス
タとを有し、該差動増幅器の一入力端子と上記第
１のトランジスタのゲート及びドレインとを上記
第２のトランジスタのゲートに接続し、上記差動
増幅器の他入力端子と上記第３のトランジスタの
ソースとを上記第２のトランジスタのドレイン
に、接続し、上記差動増幅器の出力を上記第３の
トランジスタのゲートへ接続し、上記第１のトラ
ンジスタのソースと上記第２のトランジスタのソ
ースを第１の電源端子へ接続し、上記差動増幅器
の一入力端子を電流源に接続し、該電流源電流の
反転電流を上記第３のトランジスタのドレインよ
りうるようにしたことを特徴とする。
次に本発明の一実施例を第２図を参照して説明
する。なお以下の説明においてFETは断りがな
い限り、Ｎチヤンネルエンハンスメントのものと
する。
する。なお以下の説明においてFETは断りがな
い限り、Ｎチヤンネルエンハンスメントのものと
する。
ソースを電源Vccに接続し、ゲートとドレイン
とを共通接続したFETQ1と、このFETQ1のドレ
インに一端が点Ｂで接続し、他端が接地電位に接
続した電流源I1と、ソースが電源Vccに接続し、
ゲートがFETQ1のゲートに接続したFETQ2と、
このFETQ2のドレインにソース点がＣで接続
し、ドレインが反転電流I2の出力端子Ａに接続し
たFETQ3と、正転入力端子（＋）が点Ｂに接続
し、反転入力端子（−）が点Ｃに接続され、出力
１１がFETQ3のゲートに接続された差動増幅器
１０とによつて電流反転回路が構成される。
とを共通接続したFETQ1と、このFETQ1のドレ
インに一端が点Ｂで接続し、他端が接地電位に接
続した電流源I1と、ソースが電源Vccに接続し、
ゲートがFETQ1のゲートに接続したFETQ2と、
このFETQ2のドレインにソース点がＣで接続
し、ドレインが反転電流I2の出力端子Ａに接続し
たFETQ3と、正転入力端子（＋）が点Ｂに接続
し、反転入力端子（−）が点Ｃに接続され、出力
１１がFETQ3のゲートに接続された差動増幅器
１０とによつて電流反転回路が構成される。
この差動増幅器１０は、Ａ点の電位をＢ点の電
位と同一となるようにその出力１１がFETQ3の
導通を制御する機能を有するもので、例えば点Ｂ
の電位が増大したときには出力１１が増大し、ま
た点Ｃの電位が増大したときには出力１１が減少
し、点Ｂあるいは点Ｃの電位変動を補償するもの
である。
位と同一となるようにその出力１１がFETQ3の
導通を制御する機能を有するもので、例えば点Ｂ
の電位が増大したときには出力１１が増大し、ま
た点Ｃの電位が増大したときには出力１１が減少
し、点Ｂあるいは点Ｃの電位変動を補償するもの
である。
すなわち増巾器１０の出力からFETQ3を通
り、増巾器１０の反転入力端子（−）へ接続され
た負帰還ループにより、点Ｃの電位は点Ｂの電位
と一致し、FETQ1とFETQ2のソースドレイン電
圧の整合性は著しく良く、反転電流の出力端子Ａ
に接続される負荷の変動及び電源変動に対しても
この整合性は保たれる。一方Ｂ点の電位は電源か
らFETQ1のゲートソース電圧のみのドロツプと
なつている。
り、増巾器１０の反転入力端子（−）へ接続され
た負帰還ループにより、点Ｃの電位は点Ｂの電位
と一致し、FETQ1とFETQ2のソースドレイン電
圧の整合性は著しく良く、反転電流の出力端子Ａ
に接続される負荷の変動及び電源変動に対しても
この整合性は保たれる。一方Ｂ点の電位は電源か
らFETQ1のゲートソース電圧のみのドロツプと
なつている。
次に第２図に示した差動増幅器１０の一具体例
を第３図を参照して説明する。ここではＣ−
MOS集積回路として実現可能な例である。
を第３図を参照して説明する。ここではＣ−
MOS集積回路として実現可能な例である。
ここでは負荷トランジスタQ14，Q15および入
力トランジスタQ11，Q12および電流源I3とによつ
て差動段を構成し、この差動段の出力点Ｄから入
力を受けてFETQ13および電流源I4とによつてソ
ースホロワ形式の出力段を形成している。補償コ
ンデンサＣは差動段のFETQ11のソースQ2のソー
スとの間に接続され、第２図の点Ｂと点Ｃとの電
位を平衡にするように機能する。
力トランジスタQ11，Q12および電流源I3とによつ
て差動段を構成し、この差動段の出力点Ｄから入
力を受けてFETQ13および電流源I4とによつてソ
ースホロワ形式の出力段を形成している。補償コ
ンデンサＣは差動段のFETQ11のソースQ2のソー
スとの間に接続され、第２図の点Ｂと点Ｃとの電
位を平衡にするように機能する。
次に第４図を参照して本発明の第２の実施例を
前述の実施例の一具体例として説明する。
前述の実施例の一具体例として説明する。
ここでは第２図に示された電流源I1を、入力増
巾器２０、入力抵抗Ｒ、及びFETQ4より構成さ
れた電圧／電流変換器となつている。この入力電
流源では、入力端子a1−a2へ印加される。電圧
（V1）と等価な電圧が入力抵抗Ｒに印加され、よ
つてI1＝V1／Ｒなる電流がFETQ4より出力され
る。この実施例に於ける様な電流／電圧変換器に
於いては、入力電圧範囲を出来るかぎり広くとり
たい場合が多く、この様な応用に対して本発明の
電流反転回路を用いる効果は大きい事は明らかで
ある。
巾器２０、入力抵抗Ｒ、及びFETQ4より構成さ
れた電圧／電流変換器となつている。この入力電
流源では、入力端子a1−a2へ印加される。電圧
（V1）と等価な電圧が入力抵抗Ｒに印加され、よ
つてI1＝V1／Ｒなる電流がFETQ4より出力され
る。この実施例に於ける様な電流／電圧変換器に
於いては、入力電圧範囲を出来るかぎり広くとり
たい場合が多く、この様な応用に対して本発明の
電流反転回路を用いる効果は大きい事は明らかで
ある。
以上詳細に説明した通り本発明の電流反転回路
は、入力電流と反転出力電流の高度な整合性を保
持しつつ、低電源電圧動作を可能にし、又、電流
反転回路自体の入力側の電圧ドロツプを小さくす
る事を可能とした回路であり、しかもモノリシツ
ク集積回路化する事の容易な回路構成となつてお
り、この技術分野の発展に大きく貢献するもので
ある。
は、入力電流と反転出力電流の高度な整合性を保
持しつつ、低電源電圧動作を可能にし、又、電流
反転回路自体の入力側の電圧ドロツプを小さくす
る事を可能とした回路であり、しかもモノリシツ
ク集積回路化する事の容易な回路構成となつてお
り、この技術分野の発展に大きく貢献するもので
ある。
第１図Ａは従来の電流反転回路を示す回路図、
第１図Ｂは別の従来の電流反転回路を示す回路
図、第２図は本発明の一実施例の電流反転回路を
示す構成図、第３図は第２図における差動増幅器
の具体例を示す回路図、第４図は本発明の第２の
実施例を示す回路図である。 図中の符号、Qa〜Qd，Q1〜Q3，Q11〜Q17……
FET、１０……差動増幅器、I1〜I4……電流源、
２０……入力増巾器。
第１図Ｂは別の従来の電流反転回路を示す回路
図、第２図は本発明の一実施例の電流反転回路を
示す構成図、第３図は第２図における差動増幅器
の具体例を示す回路図、第４図は本発明の第２の
実施例を示す回路図である。 図中の符号、Qa〜Qd，Q1〜Q3，Q11〜Q17……
FET、１０……差動増幅器、I1〜I4……電流源、
２０……入力増巾器。
Claims (1)
- １ ソース（又はドレイン）が一電源に接続し、
ドレイン（又はソース）がゲートに接続した第１
の電界効果トランジスタと、前記第１のトランジ
スタのドレイン（又はソース）に一端が接続した
電流源と、ソース（又はドレイン）が前記一電源
に接続し、ゲートが前記第１のトランジスタのゲ
ートに接続した第２の電界効果トランジスタと、
前記第２のトランジスタのドレイン（又はソー
ス）にソース（又はドレイン）が接続した第３の
電界効果トランジスタと、前記電流源の一端が一
入力端子に接続され、前記第２のトランジスタの
ドレイン（又はソース）に他の入力端子が接続さ
れその出力が前記第３のトランジスタのゲートに
接続された差動増幅器とを含み、前記第３のトラ
ンジスタのドレイン（又はソース）から前記電流
源の電流に対応した電流を得るようにしたことを
特徴とする電流反転回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4450278A JPS54136261A (en) | 1978-04-14 | 1978-04-14 | Current inversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4450278A JPS54136261A (en) | 1978-04-14 | 1978-04-14 | Current inversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54136261A JPS54136261A (en) | 1979-10-23 |
| JPS6119134B2 true JPS6119134B2 (ja) | 1986-05-15 |
Family
ID=12693318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4450278A Granted JPS54136261A (en) | 1978-04-14 | 1978-04-14 | Current inversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54136261A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5762625A (en) * | 1980-10-03 | 1982-04-15 | Nec Corp | Integrated circuit device |
| JP2594911B2 (ja) * | 1986-01-17 | 1997-03-26 | 株式会社日立製作所 | カレントミラー回路 |
| JPS61179620A (ja) * | 1986-02-07 | 1986-08-12 | Nec Corp | 電流源回路 |
| JPS6379422A (ja) * | 1986-09-22 | 1988-04-09 | Nec Corp | Ｄ／ａ変換器 |
| EP0262480B1 (de) * | 1986-09-24 | 1991-08-07 | Siemens Aktiengesellschaft | Stromspiegel-Schaltungsanordnung |
| JPS6432517A (en) * | 1987-07-27 | 1989-02-02 | Nippon Electric Ic Microcomput | Time constant circuit |
| JPH03204710A (ja) * | 1990-01-08 | 1991-09-06 | Nec Corp | 半導体装置 |
| JP4548562B2 (ja) * | 2001-03-26 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | カレントミラー回路及びアナログデジタル変換回路 |
| JP4537840B2 (ja) * | 2004-12-13 | 2010-09-08 | 株式会社東芝 | 電流源セルおよびそれを用いたｄ／ａコンバータ |
| JP4960216B2 (ja) * | 2007-12-28 | 2012-06-27 | ルネサスエレクトロニクス株式会社 | Ｄ／ａ変換回路 |
| JP5752539B2 (ja) * | 2011-09-20 | 2015-07-22 | 新日本無線株式会社 | サンプリング回路 |
| JP6209975B2 (ja) * | 2014-01-21 | 2017-10-11 | 富士通株式会社 | カレントミラー回路、チャージポンプ回路およびｐｌｌ回路 |
-
1978
- 1978-04-14 JP JP4450278A patent/JPS54136261A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54136261A (en) | 1979-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5525897A (en) | Transistor circuit for use in a voltage to current converter circuit | |
| US5266887A (en) | Bidirectional voltage to current converter | |
| EP0037406B1 (en) | Cmos operational amplifier with reduced power dissipation | |
| US4377789A (en) | Operational amplifier employing complementary field-effect transistors | |
| US4893090A (en) | Amplifier arrangement | |
| KR100275177B1 (ko) | 저전압차동증폭기 | |
| JPS6329854B2 (ja) | ||
| JPH0520924B2 (ja) | ||
| US5021730A (en) | Voltage to current converter with extended dynamic range | |
| US3956708A (en) | MOSFET comparator | |
| JPS6119134B2 (ja) | ||
| US4010425A (en) | Current mirror amplifier | |
| US4749955A (en) | Low voltage comparator circuit | |
| JP3081210B2 (ja) | 線形利得増幅回路 | |
| US6124705A (en) | Cascode current mirror with amplifier | |
| US4333025A (en) | N-Channel MOS comparator | |
| JPS62290204A (ja) | カスケ−ド回路を含む電子回路 | |
| JPH0257721B2 (ja) | ||
| JPH0618306B2 (ja) | 演算増幅回路 | |
| JPH0521446B2 (ja) | ||
| JPH0566765B2 (ja) | ||
| JPS61148906A (ja) | Ｍｏｓ増幅出力回路 | |
| JPS61131606A (ja) | 差動増幅回路 | |
| JPH0147047B2 (ja) | ||
| JPH02124609A (ja) | 電流ミラー回路 |