JP2705317B2 - 演算増幅器 - Google Patents
演算増幅器Info
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- JP2705317B2 JP2705317B2 JP3004191A JP419191A JP2705317B2 JP 2705317 B2 JP2705317 B2 JP 2705317B2 JP 3004191 A JP3004191 A JP 3004191A JP 419191 A JP419191 A JP 419191A JP 2705317 B2 JP2705317 B2 JP 2705317B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45421—Indexing scheme relating to differential amplifiers the CMCL comprising a switched capacitor addition circuit
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は演算増幅器に関し、特に
同相帰還の利得が高い全差動演算増幅器に関する。
同相帰還の利得が高い全差動演算増幅器に関する。
【０００２】
【従来の技術】従来の初段及び駆動段より成る全差動演
算増幅器の初段は、例えば図４に示すように、定電流源
Ｉ1 と、定電流源Ｉ1 にソースが各々接続された入力段
ペアトランジスタを構成するＰチャネル型ＭＯＳトラン
ジスタＭ1 、Ｍ2 と、Ｐチャネル型ＭＯＳトランジスタ
Ｍ1 、Ｍ2 のドレイン側に接続された負荷となるＮチャ
ネル型ＭＯＳトランジスタＭ3 、Ｍ4 とで構成され、駆
動段は、Ｐチャネル型ＭＯＳトランジスタＭ7 、Ｍ8 と
Ｐチャネル型ＭＯＳトランジスタＭ7 、Ｍ8 にドレイン
が各々接続されたＮチャネル型ＭＯＳトランジスタ
Ｍ5 、Ｍ6 とによって構成される。更に非反転、反転出
力の同相電圧を一定に保つための同相帰還は、非反転、
反転出力電圧の平均を発生する回路と、その出力をＰチ
ャネル型ＭＯＳトランジスタＭ7 、Ｍ8 のゲートに接続
する帰還ループによって構成される。非反転入力端子
（ＩＮ+ ）の電圧が反転入力端子（ＩＮ- ）に対して、
高くなった場合、Ｎチャネル型ＭＯＳトランジスタＭ4
に流れる電流はＮチャネル型ＭＯＳトランジスタＭ3 に
流れる電流に比較して減少する。従って、Ｎチャネル型
ＭＯＳトランジスタＭ6 のゲート電圧はＮチャネル型Ｍ
ＯＳトランジスタＭ5 のゲート電圧に比較して低くな
り、非反転出力端子電圧は反転出力電圧に比較して高く
なる。
算増幅器の初段は、例えば図４に示すように、定電流源
Ｉ1 と、定電流源Ｉ1 にソースが各々接続された入力段
ペアトランジスタを構成するＰチャネル型ＭＯＳトラン
ジスタＭ1 、Ｍ2 と、Ｐチャネル型ＭＯＳトランジスタ
Ｍ1 、Ｍ2 のドレイン側に接続された負荷となるＮチャ
ネル型ＭＯＳトランジスタＭ3 、Ｍ4 とで構成され、駆
動段は、Ｐチャネル型ＭＯＳトランジスタＭ7 、Ｍ8 と
Ｐチャネル型ＭＯＳトランジスタＭ7 、Ｍ8 にドレイン
が各々接続されたＮチャネル型ＭＯＳトランジスタ
Ｍ5 、Ｍ6 とによって構成される。更に非反転、反転出
力の同相電圧を一定に保つための同相帰還は、非反転、
反転出力電圧の平均を発生する回路と、その出力をＰチ
ャネル型ＭＯＳトランジスタＭ7 、Ｍ8 のゲートに接続
する帰還ループによって構成される。非反転入力端子
（ＩＮ+ ）の電圧が反転入力端子（ＩＮ- ）に対して、
高くなった場合、Ｎチャネル型ＭＯＳトランジスタＭ4
に流れる電流はＮチャネル型ＭＯＳトランジスタＭ3 に
流れる電流に比較して減少する。従って、Ｎチャネル型
ＭＯＳトランジスタＭ6 のゲート電圧はＮチャネル型Ｍ
ＯＳトランジスタＭ5 のゲート電圧に比較して低くな
り、非反転出力端子電圧は反転出力電圧に比較して高く
なる。
【０００３】以上の説明において、非反転、反転出力端
子の同相電圧は、電源電圧Ｖｃｃを与える第１、及び第
２の電源端子４１，４２の中点に固定されているとした
が、この事は次に述べる同相帰還によって実現される。
定電流源Ｉ1に与える固定電位Ｖｃが電源電圧Ｖｃｃに
等しくなった時に非反転，反転出力の同相電圧が第１及
び第２の電源端子の中点電位になるように設計されてい
る。一方、図３に示す回路によってＶｂ′の電位は（Ｖ
ｏｕｔ+ ＋Ｖｏｕｔ- ）−５＋Ｖｂになり（電源が０、
５Ｖの時）、Ｖｂ′を図４におけるＶｂ′に接続するこ
とによって（Ｖｏｕｔ+ ＋Ｖｏｕｔ- ）−５が零に等し
くなるように負帰還が働くようにＶｂを設定することが
できる。即ち、非反転、反転出力電圧の平均値（同相電
圧）が２．５Ｖにすることが可能になる。
子の同相電圧は、電源電圧Ｖｃｃを与える第１、及び第
２の電源端子４１，４２の中点に固定されているとした
が、この事は次に述べる同相帰還によって実現される。
定電流源Ｉ1に与える固定電位Ｖｃが電源電圧Ｖｃｃに
等しくなった時に非反転，反転出力の同相電圧が第１及
び第２の電源端子の中点電位になるように設計されてい
る。一方、図３に示す回路によってＶｂ′の電位は（Ｖ
ｏｕｔ+ ＋Ｖｏｕｔ- ）−５＋Ｖｂになり（電源が０、
５Ｖの時）、Ｖｂ′を図４におけるＶｂ′に接続するこ
とによって（Ｖｏｕｔ+ ＋Ｖｏｕｔ- ）−５が零に等し
くなるように負帰還が働くようにＶｂを設定することが
できる。即ち、非反転、反転出力電圧の平均値（同相電
圧）が２．５Ｖにすることが可能になる。
【０００４】
【発明が解決しようとする課題】図４に示した従来の演
算増幅器では、非反転、反転出力端子の同相電圧を一定
に保つ働きを有する同相帰還回路の帰還利得が、Ｐチャ
ネル型ＭＯＳトランジスタＭ7 、Ｍ8 、及びＮチャネル
型ＭＯＳトランジスタＭ5 、Ｍ6 によって構成されるイ
ンバータ回路の利得だけで決まり高くても２０ｄＢ程度
にとどまると言う欠点があった。
算増幅器では、非反転、反転出力端子の同相電圧を一定
に保つ働きを有する同相帰還回路の帰還利得が、Ｐチャ
ネル型ＭＯＳトランジスタＭ7 、Ｍ8 、及びＮチャネル
型ＭＯＳトランジスタＭ5 、Ｍ6 によって構成されるイ
ンバータ回路の利得だけで決まり高くても２０ｄＢ程度
にとどまると言う欠点があった。
【０００５】また、特に容量素子を負荷にする場合、出
力端子の立ち下がりがＰチャネル型ＭＯＳトランジスタ
の相互コンダクタンスによって制限され、遅くなると言
う欠点もあった。
力端子の立ち下がりがＰチャネル型ＭＯＳトランジスタ
の相互コンダクタンスによって制限され、遅くなると言
う欠点もあった。
【０００６】更に、初段の直流利得がＰチャネル型ＭＯ
ＳトランジスタＭ1及びＭ2 のｇm と主としてＮチャネ
ル型ＭＯＳトランジスタＭ3 及びＭ4 によって決まる初
段出力抵抗の積とによって決まり、特にＧＢ積を大きく
するために初段電流を増やすことによって１／２乗に逆
比例して小さくなると言う欠点があった。
ＳトランジスタＭ1及びＭ2 のｇm と主としてＮチャネ
ル型ＭＯＳトランジスタＭ3 及びＭ4 によって決まる初
段出力抵抗の積とによって決まり、特にＧＢ積を大きく
するために初段電流を増やすことによって１／２乗に逆
比例して小さくなると言う欠点があった。
【０００７】
【課題を解決するための手段】本発明の演算増幅器は、
少なくとも初段、及び駆動段により構成され、初段は、
Ｐチャネル型ＭＯＳトランジスタＭ1 と、Ｐチャネル型
ＭＯＳトランジスタＭ1 のドレインにソースが各々接続
された入力段ペアトランジスタを構成するＰチャネル型
ＭＯＳトランジスタＭ2 、Ｍ3 と、定電流源Ｉ1 と、定
電流源Ｉ1 にソースが各々接続され入力段ペアトランジ
スタを構成するＰチャネル型ＭＯＳトランジスタＭ4 、
Ｍ5 と、Ｐチャネル型ＭＯＳトランジスタＭ2 、Ｍ3 の
ドレインにドレイン、ゲートの共通接続端子が各々接続
されたＮチャネル型ＭＯＳトランジスタＭ6 、Ｍ7 と、
Ｐチャネル型ＭＯＳトランジスタＭ4 、Ｍ5 のドレイン
に各々ドレインが、Ｎチャネル型ＭＯＳトランジスタＭ
6 、Ｍ7 のドレイン、ゲートの共通接続端子にゲートが
各々接続されたＮチャネル型ＭＯＳトランジスタＭ8 、
Ｍ9 と、Ｐチャネル型ＭＯＳトランジスタＭ2 、Ｍ5 の
ゲートに接続された非反転入力端子と、Ｐチャネル型Ｍ
ＯＳトランジスタＭ3 、Ｍ4 のゲートに接続された反転
入力端子とによって構成され、駆動段は、Ｎチャネル型
ＭＯＳトランジスタＭ8 のゲートにゲートが接続された
Ｎチャネル型ＭＯＳトランジスタＭ10と、Ｎチャネル型
ＭＯＳトランジスタＭ9 のゲートにゲートが接続された
Ｎチャネル型ＭＯＳトランジスタＭ11と、Ｎチャネル型
ＭＯＳトランジスタＭ10のドレインにドレイン及びゲー
トの共通接続端子が接続されたＰチャネル型ＭＯＳトラ
ンジスタＭ12と、Ｎチャネル型ＭＯＳトランジスタＭ11
のドレインにドレイン及びゲートの共通接続端子が接続
されたＰチャネル型ＭＯＳトランジスタＭ13と、Ｎチャ
ネル型ＭＯＳトランジスタＭ8 のドレインにゲートが接
続されたＮチャネル型ＭＯＳトランジスタＭ16と、Ｎチ
ャネル型ＭＯＳトランジスタＭ9 のドレインに接続され
たＮチャネル型ＭＯＳトランジスタＭ17と、Ｎチャネル
型ＭＯＳトランジスタＭ16のドレインにドレインが接続
されたＰチャネル型ＭＯＳトランジスタＭ14と、Ｎチャ
ネル型ＭＯＳトランジスタＭ17のドレインに接続された
Ｐチャネル型ＭＯＳトランジスタＭ15とで構成される。
ここで、非反転、反転出力電圧を一定に保つために、非
反転、反転電圧の平均を発生する回路と、その出力をＰ
チャネル型ＭＯＳトランジスタＭ1 のゲートに接続する
帰還ループとで構成される同相帰還回路を有している。
少なくとも初段、及び駆動段により構成され、初段は、
Ｐチャネル型ＭＯＳトランジスタＭ1 と、Ｐチャネル型
ＭＯＳトランジスタＭ1 のドレインにソースが各々接続
された入力段ペアトランジスタを構成するＰチャネル型
ＭＯＳトランジスタＭ2 、Ｍ3 と、定電流源Ｉ1 と、定
電流源Ｉ1 にソースが各々接続され入力段ペアトランジ
スタを構成するＰチャネル型ＭＯＳトランジスタＭ4 、
Ｍ5 と、Ｐチャネル型ＭＯＳトランジスタＭ2 、Ｍ3 の
ドレインにドレイン、ゲートの共通接続端子が各々接続
されたＮチャネル型ＭＯＳトランジスタＭ6 、Ｍ7 と、
Ｐチャネル型ＭＯＳトランジスタＭ4 、Ｍ5 のドレイン
に各々ドレインが、Ｎチャネル型ＭＯＳトランジスタＭ
6 、Ｍ7 のドレイン、ゲートの共通接続端子にゲートが
各々接続されたＮチャネル型ＭＯＳトランジスタＭ8 、
Ｍ9 と、Ｐチャネル型ＭＯＳトランジスタＭ2 、Ｍ5 の
ゲートに接続された非反転入力端子と、Ｐチャネル型Ｍ
ＯＳトランジスタＭ3 、Ｍ4 のゲートに接続された反転
入力端子とによって構成され、駆動段は、Ｎチャネル型
ＭＯＳトランジスタＭ8 のゲートにゲートが接続された
Ｎチャネル型ＭＯＳトランジスタＭ10と、Ｎチャネル型
ＭＯＳトランジスタＭ9 のゲートにゲートが接続された
Ｎチャネル型ＭＯＳトランジスタＭ11と、Ｎチャネル型
ＭＯＳトランジスタＭ10のドレインにドレイン及びゲー
トの共通接続端子が接続されたＰチャネル型ＭＯＳトラ
ンジスタＭ12と、Ｎチャネル型ＭＯＳトランジスタＭ11
のドレインにドレイン及びゲートの共通接続端子が接続
されたＰチャネル型ＭＯＳトランジスタＭ13と、Ｎチャ
ネル型ＭＯＳトランジスタＭ8 のドレインにゲートが接
続されたＮチャネル型ＭＯＳトランジスタＭ16と、Ｎチ
ャネル型ＭＯＳトランジスタＭ9 のドレインに接続され
たＮチャネル型ＭＯＳトランジスタＭ17と、Ｎチャネル
型ＭＯＳトランジスタＭ16のドレインにドレインが接続
されたＰチャネル型ＭＯＳトランジスタＭ14と、Ｎチャ
ネル型ＭＯＳトランジスタＭ17のドレインに接続された
Ｐチャネル型ＭＯＳトランジスタＭ15とで構成される。
ここで、非反転、反転出力電圧を一定に保つために、非
反転、反転電圧の平均を発生する回路と、その出力をＰ
チャネル型ＭＯＳトランジスタＭ1 のゲートに接続する
帰還ループとで構成される同相帰還回路を有している。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１の実施例であり、Ｉ1
は定電流源、Ｍ2 、Ｍ3 、Ｍ4 、Ｍ5 は入力段ペアトラ
ンジスタ、Ｍ6 、Ｍ7 、Ｍ8 、Ｍ9は負荷トランジスタ
である。Ｐチャネル型ＭＯＳトランジスタＭ2 、Ｍ5 の
ゲートには非反転入力端子が、Ｐチャネル型ＭＯＳトラ
ンジスタＭ3 、Ｍ4 のゲートには反転入力端子が接続さ
れている。また、駆動段はＮチャネル型ＭＯＳトランジ
スタＭ10、Ｍ12、Ｍ16、Ｍ17、及びＰチャネル型ＭＯＳ
トランジスタＭ12、Ｍ13、Ｍ14、Ｍ15とで構成されてい
る。また、Ｐチャネル型ＭＯＳトランジスタＭ1 は定電
流源として動作する。なお、Ｎチャネル型ＭＯＳトラン
ジスタＭ18、Ｍ19、及び容量素子Ｃ1 、Ｃ2 で位相補償
回路を構成している。
は定電流源、Ｍ2 、Ｍ3 、Ｍ4 、Ｍ5 は入力段ペアトラ
ンジスタ、Ｍ6 、Ｍ7 、Ｍ8 、Ｍ9は負荷トランジスタ
である。Ｐチャネル型ＭＯＳトランジスタＭ2 、Ｍ5 の
ゲートには非反転入力端子が、Ｐチャネル型ＭＯＳトラ
ンジスタＭ3 、Ｍ4 のゲートには反転入力端子が接続さ
れている。また、駆動段はＮチャネル型ＭＯＳトランジ
スタＭ10、Ｍ12、Ｍ16、Ｍ17、及びＰチャネル型ＭＯＳ
トランジスタＭ12、Ｍ13、Ｍ14、Ｍ15とで構成されてい
る。また、Ｐチャネル型ＭＯＳトランジスタＭ1 は定電
流源として動作する。なお、Ｎチャネル型ＭＯＳトラン
ジスタＭ18、Ｍ19、及び容量素子Ｃ1 、Ｃ2 で位相補償
回路を構成している。
【００１０】次に図３は、非反転、反転出力電圧の平均
を出力する回路で、Ｃ1 〜Ｃ4 は容量素子、ＳＷ1 〜Ｓ
Ｗ3 はスイッチを示す。
を出力する回路で、Ｃ1 〜Ｃ4 は容量素子、ＳＷ1 〜Ｓ
Ｗ3 はスイッチを示す。
【００１１】次に、図１，図３を参照して動作を説明す
る。まず、非反転入力端子の電位が反転入力端子の電位
に比較して高くなった場合、Ｐチャネル型ＭＯＳトラン
ジスタＭ2 、Ｍ5 に流れる電流は、Ｐチャネル型ＭＯＳ
トランジスタＭ3 、Ｍ4 に流れる電流に比較して減少す
る。従って、Ｎチャネル型ＭＯＳトランジスタＭ7 、Ｍ
9 の共通ゲート端子の電位は上がり、Ｎチャネル型ＭＯ
ＳトランジスタＭ6、Ｍ8 の共通ゲート端子の電位は下
がる。一方前述のようにＮチャネル型ＭＯＳトランジス
タＭ9 に流れる電流は減少し（Ｐチャネル型ＭＯＳトラ
ンジスタＭ5 に流れる電流と同じ）、Ｎチャネル型ＭＯ
ＳトランジスタＭ8 に流れる電流は増加する（Ｐチャネ
ル型ＭＯＳトランジスタＭ4 に流れる電流と同じ）。従
って、初段の出力電圧点Ｘの電位は低くなり、非反転出
力端子の電圧は高くなる。この時、Ｎチャネル型ＭＯＳ
トランジスタＭ11に流れる電流は減少するが、Ｐチャネ
ル型ＭＯＳトランジスタＭ13、Ｍ15による電流ミラー回
路によってＮチャネル型ＭＯＳトランジスタＭ17に流れ
る電流は減少し、非反転出力端子の電圧を更に高くする
効果がある。また、初段の出力点Ｙの電位は高くなり、
反転出力端子の電位は低くなる。
る。まず、非反転入力端子の電位が反転入力端子の電位
に比較して高くなった場合、Ｐチャネル型ＭＯＳトラン
ジスタＭ2 、Ｍ5 に流れる電流は、Ｐチャネル型ＭＯＳ
トランジスタＭ3 、Ｍ4 に流れる電流に比較して減少す
る。従って、Ｎチャネル型ＭＯＳトランジスタＭ7 、Ｍ
9 の共通ゲート端子の電位は上がり、Ｎチャネル型ＭＯ
ＳトランジスタＭ6、Ｍ8 の共通ゲート端子の電位は下
がる。一方前述のようにＮチャネル型ＭＯＳトランジス
タＭ9 に流れる電流は減少し（Ｐチャネル型ＭＯＳトラ
ンジスタＭ5 に流れる電流と同じ）、Ｎチャネル型ＭＯ
ＳトランジスタＭ8 に流れる電流は増加する（Ｐチャネ
ル型ＭＯＳトランジスタＭ4 に流れる電流と同じ）。従
って、初段の出力電圧点Ｘの電位は低くなり、非反転出
力端子の電圧は高くなる。この時、Ｎチャネル型ＭＯＳ
トランジスタＭ11に流れる電流は減少するが、Ｐチャネ
ル型ＭＯＳトランジスタＭ13、Ｍ15による電流ミラー回
路によってＮチャネル型ＭＯＳトランジスタＭ17に流れ
る電流は減少し、非反転出力端子の電圧を更に高くする
効果がある。また、初段の出力点Ｙの電位は高くなり、
反転出力端子の電位は低くなる。
【００１２】逆に、非反転入力端子の電位が反転入力端
子の電位に比較して低くなった場合、Ｐチャネル型ＭＯ
ＳトランジスタＭ2 、Ｍ5 に流れる電流は、Ｐチャネル
型ＭＯＳトランジスタＭ3 、Ｍ4 に流れる電流に比較し
て増加する。従って、Ｎチャネル型ＭＯＳトランジスタ
Ｍ7 、Ｍ9 の共通ゲート端子の電位は下がり、Ｎチャネ
ル型ＭＯＳトランジスタＭ6 、Ｍ8 の共通ゲート端子の
電位は上がる。一方、前述のようにＮチャネル型ＭＯＳ
トランジスタＭ9 に流れる電流は増加し（Ｐチャネル型
ＭＯＳトランジスタＭ5 に流れる電流と同じ）、Ｎチャ
ネル型ＭＯＳトランジスタＭ8 に流れる電流は減少する
（Ｐチャネル型ＭＯＳトランジスタＭ4 に流れる電流と
同じ）。従って、初段の出力電圧点Ｘの電位は高くな
り、非反転出力端子の電圧は低くなる。この時、Ｎチャ
ネル型ＭＯＳトランジスタＭ11に流れる電流は増加する
が、Ｐチャネル型ＭＯＳトランジスタＭ13、Ｍ15による
電流ミラー回路によってＮチャネル型ＭＯＳトランジス
タＭ17に流れる電流は増加し、非反転出力端子の電圧を
更に低くする効果がある。また、初段の出力点Ｙの電位
は低くなり、反転出力端子の電位は高くなる。
子の電位に比較して低くなった場合、Ｐチャネル型ＭＯ
ＳトランジスタＭ2 、Ｍ5 に流れる電流は、Ｐチャネル
型ＭＯＳトランジスタＭ3 、Ｍ4 に流れる電流に比較し
て増加する。従って、Ｎチャネル型ＭＯＳトランジスタ
Ｍ7 、Ｍ9 の共通ゲート端子の電位は下がり、Ｎチャネ
ル型ＭＯＳトランジスタＭ6 、Ｍ8 の共通ゲート端子の
電位は上がる。一方、前述のようにＮチャネル型ＭＯＳ
トランジスタＭ9 に流れる電流は増加し（Ｐチャネル型
ＭＯＳトランジスタＭ5 に流れる電流と同じ）、Ｎチャ
ネル型ＭＯＳトランジスタＭ8 に流れる電流は減少する
（Ｐチャネル型ＭＯＳトランジスタＭ4 に流れる電流と
同じ）。従って、初段の出力電圧点Ｘの電位は高くな
り、非反転出力端子の電圧は低くなる。この時、Ｎチャ
ネル型ＭＯＳトランジスタＭ11に流れる電流は増加する
が、Ｐチャネル型ＭＯＳトランジスタＭ13、Ｍ15による
電流ミラー回路によってＮチャネル型ＭＯＳトランジス
タＭ17に流れる電流は増加し、非反転出力端子の電圧を
更に低くする効果がある。また、初段の出力点Ｙの電位
は低くなり、反転出力端子の電位は高くなる。
【００１３】以上の説明において、非反転、反転出力端
子の同相電圧は、第１及び第２の電源端子の中点に固定
されているとしたが、この事は次に述べる同相帰還によ
って実現される。図１に示されたＶｃの電位が図３に示
されたＶｂの電位に等しくなった時に非反転、反転出力
の同相電圧が第１及び第２の電源端子の中点電位になる
ように設計されている。一方、図３に示す回路によって
Ｖｂ′の電位は（Ｖｏｕｔ+ ＋Ｖｏｕｔ- ）−５＋Ｖｂ
になり（電源が０、５Ｖの時）、Ｖｂ′を図１における
Ｖｃに接続することによって（Ｖｏｕｔ+ ＋Ｖｏｕ
ｔ- ）−５が零に等しくなるように負帰還が働くことに
なる。即ち、非反転、反転出力電圧の平均値（同相電
圧）が２．５Ｖになる。この時の同相帰還利得は、差動
利得と同じ程度に高くすることが可能であり、通常８０
ｄＢ程度得られる。
子の同相電圧は、第１及び第２の電源端子の中点に固定
されているとしたが、この事は次に述べる同相帰還によ
って実現される。図１に示されたＶｃの電位が図３に示
されたＶｂの電位に等しくなった時に非反転、反転出力
の同相電圧が第１及び第２の電源端子の中点電位になる
ように設計されている。一方、図３に示す回路によって
Ｖｂ′の電位は（Ｖｏｕｔ+ ＋Ｖｏｕｔ- ）−５＋Ｖｂ
になり（電源が０、５Ｖの時）、Ｖｂ′を図１における
Ｖｃに接続することによって（Ｖｏｕｔ+ ＋Ｖｏｕ
ｔ- ）−５が零に等しくなるように負帰還が働くことに
なる。即ち、非反転、反転出力電圧の平均値（同相電
圧）が２．５Ｖになる。この時の同相帰還利得は、差動
利得と同じ程度に高くすることが可能であり、通常８０
ｄＢ程度得られる。
【００１４】次に、本発明の第２の実施例について図２
を参照して説明する。同図において、Ｉ1 は定電流源、
Ｍ2 、Ｍ3 、Ｍ4 、Ｍ5 は入力段ペアトランジスタ、Ｍ
6 、Ｍ7 、Ｍ8 、Ｍ9 は負荷トランジスタである。Ｎチ
ャネル型ＭＯＳトランジスタＭ2 、Ｍ5 のゲートには非
反転入力端子が、Ｎチャネル型ＭＯＳトランジスタ
Ｍ3 、Ｍ4 のゲートには反転入力端子が接続されてい
る。また、駆動段はＰチャネル型ＭＯＳトランジスタＭ
10、Ｍ11、Ｍ16、Ｍ17及びＮチャネル型ＭＯＳトランジ
スタＭ12、Ｍ13及びＭ14、Ｍ15とで構成されている。な
お、Ｐチャネル型ＭＯＳトランジスタＭ18、Ｍ19及び容
量素子Ｃ1 、Ｃ2 で位相補償回路を構成している。
を参照して説明する。同図において、Ｉ1 は定電流源、
Ｍ2 、Ｍ3 、Ｍ4 、Ｍ5 は入力段ペアトランジスタ、Ｍ
6 、Ｍ7 、Ｍ8 、Ｍ9 は負荷トランジスタである。Ｎチ
ャネル型ＭＯＳトランジスタＭ2 、Ｍ5 のゲートには非
反転入力端子が、Ｎチャネル型ＭＯＳトランジスタ
Ｍ3 、Ｍ4 のゲートには反転入力端子が接続されてい
る。また、駆動段はＰチャネル型ＭＯＳトランジスタＭ
10、Ｍ11、Ｍ16、Ｍ17及びＮチャネル型ＭＯＳトランジ
スタＭ12、Ｍ13及びＭ14、Ｍ15とで構成されている。な
お、Ｐチャネル型ＭＯＳトランジスタＭ18、Ｍ19及び容
量素子Ｃ1 、Ｃ2 で位相補償回路を構成している。
【００１５】次に、図２を参照して動作を説明する。ま
ず、非反転入力端子の電位が反転入力端子の電位に比較
して高くなった場合、Ｎチャネル型ＭＯＳトランジスタ
Ｍ2 、Ｍ5 に流れる電流は、Ｎチャネル型ＭＯＳトラン
ジスタＭ3 、Ｍ4 に流れる電流に比較して増加する。従
って、Ｐチャネル型ＭＯＳトランジスタＭ7 、Ｍ9 の共
通ゲート端子の電位は下がるが、一方前述のようにＰチ
ャネル型ＭＯＳトランジスタＭ9 に流れる電流は増加し
ている（Ｎチャネル型ＭＯＳトランジスタＭ5 に流れる
電流と同じ）ためそのドレイン電位は低くなる。従っ
て、この点Ｘを初段出力として駆動段の入力端子にする
ことによって駆動段出力端子の電位は高くなる。この
時、Ｐチャネル型ＭＯＳトランジスタＭ11に流れる電流
は増加するが、Ｎチャネル型ＭＯＳトランジスタＭ13、
Ｍ15による電流ミラー回路によってＰチャネル型ＭＯＳ
トランジスタＭ17に流れる電流は増加し、非反転出力端
子の電圧を更に高くする効果がある。また、初段出力点
Ｙの電位は高くなり、反転出力端子の電位は低くなる。
ず、非反転入力端子の電位が反転入力端子の電位に比較
して高くなった場合、Ｎチャネル型ＭＯＳトランジスタ
Ｍ2 、Ｍ5 に流れる電流は、Ｎチャネル型ＭＯＳトラン
ジスタＭ3 、Ｍ4 に流れる電流に比較して増加する。従
って、Ｐチャネル型ＭＯＳトランジスタＭ7 、Ｍ9 の共
通ゲート端子の電位は下がるが、一方前述のようにＰチ
ャネル型ＭＯＳトランジスタＭ9 に流れる電流は増加し
ている（Ｎチャネル型ＭＯＳトランジスタＭ5 に流れる
電流と同じ）ためそのドレイン電位は低くなる。従っ
て、この点Ｘを初段出力として駆動段の入力端子にする
ことによって駆動段出力端子の電位は高くなる。この
時、Ｐチャネル型ＭＯＳトランジスタＭ11に流れる電流
は増加するが、Ｎチャネル型ＭＯＳトランジスタＭ13、
Ｍ15による電流ミラー回路によってＰチャネル型ＭＯＳ
トランジスタＭ17に流れる電流は増加し、非反転出力端
子の電圧を更に高くする効果がある。また、初段出力点
Ｙの電位は高くなり、反転出力端子の電位は低くなる。
【００１６】逆に、非反転入力端子の電位が反転入力端
子の電位に比較して低くなった場合、Ｎチャネル型ＭＯ
ＳトランジスタＭ2 、Ｍ5 に流れる電流は、Ｎチャネル
型ＭＯＳトランジスタＭ3 、Ｍ4 に流れる電流に比較し
て減少する。従って、Ｐチャネル型ＭＯＳトランジスタ
Ｍ7 、Ｍ9 の共通ゲート端子の電位は下がるが、一方前
述のようにＰチャネル型ＭＯＳトランジスタＭ9 に流れ
る電流は減少している（Ｎチャネル型ＭＯＳトランジス
タＭ5 に流れる電流と同じ）ためそのドレイン電位は高
くなる。従って、この点Ｘを初段出力として駆動段の入
寮端子にすることによって駆動段出力端子の電位は低く
なる。この時、Ｐチャネル型ＭＯＳトランジスタＭ11に
流れる電流は減少するが、Ｎチャネル型ＭＯＳトランジ
スタＭ13、Ｍ15による電流ミラー回路によってＰチャネ
ル型ＭＯＳトランジスタＭ17に流れる電流は減少し、非
反転出力端子の電圧を更に低くする効果がある。また、
初段出力点Ｙの電位は低くなり、反転出力端子の電位は
高くなる。
子の電位に比較して低くなった場合、Ｎチャネル型ＭＯ
ＳトランジスタＭ2 、Ｍ5 に流れる電流は、Ｎチャネル
型ＭＯＳトランジスタＭ3 、Ｍ4 に流れる電流に比較し
て減少する。従って、Ｐチャネル型ＭＯＳトランジスタ
Ｍ7 、Ｍ9 の共通ゲート端子の電位は下がるが、一方前
述のようにＰチャネル型ＭＯＳトランジスタＭ9 に流れ
る電流は減少している（Ｎチャネル型ＭＯＳトランジス
タＭ5 に流れる電流と同じ）ためそのドレイン電位は高
くなる。従って、この点Ｘを初段出力として駆動段の入
寮端子にすることによって駆動段出力端子の電位は低く
なる。この時、Ｐチャネル型ＭＯＳトランジスタＭ11に
流れる電流は減少するが、Ｎチャネル型ＭＯＳトランジ
スタＭ13、Ｍ15による電流ミラー回路によってＰチャネ
ル型ＭＯＳトランジスタＭ17に流れる電流は減少し、非
反転出力端子の電圧を更に低くする効果がある。また、
初段出力点Ｙの電位は低くなり、反転出力端子の電位は
高くなる。
【００１７】
【発明の効果】以上説明したように、本発明は差動演算
増幅器の出力端子の立ち上がり時間、立ち下がり時間と
同程度に設計できると同時に、同相利得を高くすること
ができる。また、ＧＢ積を大きく設計した場合において
も直流利得を８０ｄＢ程度と大きくする事が可能にな
る。
増幅器の出力端子の立ち上がり時間、立ち下がり時間と
同程度に設計できると同時に、同相利得を高くすること
ができる。また、ＧＢ積を大きく設計した場合において
も直流利得を８０ｄＢ程度と大きくする事が可能にな
る。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】同相帰還を説明する回路図である。
【図４】従来例を示す回路図である。
Ｍ1 …Ｍ19 トランジスタ Ｉ1 定電流源 Ｃ1 …Ｃ4 容量素子
Claims (1)
- 【請求項１】 少なくとも、初段、及び駆動段の２段に
より構成された演算増幅器において、初段増幅部が第１
の電源端子と、該第１の電源端子に一端が接続された第
１の定電流源と、前記第１の電源にソースが接続された
第１の第１導電型電界効果トランジスタと、該第１の第
１導電型電界効果トランジスタのドレインに各々ソース
が接続された第２及び第３の第１導電型電界効果トラン
ジスタと、前記第１の定電流源の他端にソースが接続さ
れた第４及び第５の第１導電型電界効果トランジスタ
と、前記第２の第１導電型電界効果トランジスタのドレ
インにドレイン及びゲートが、第２の電源端子にソース
が各々接続された第１の第２導電型電界効果トランジス
タと、前記第３の第１導電型電界効果トランジスタのド
レインにドレイン及びゲートが、前記第２の電源端子に
ソースが各々接続された第２の第２導電型電界効果トラ
ンジスタと、前記第４の第１導電型電界効果トランジス
タのドレインにドレインが、前記第１の第２導電型電界
効果トランジスタのドレイン、ゲートの共通接続端子に
ゲートが、前記第２の電源端子にソースが各々接続され
た第３の第２導電型電界効果トランジスタと、前記第５
の第１導電型電界効果トランジスタのドレインにドレイ
ンが、前記第２の第２導電型電界効果トランジスタのド
レイン、ゲートの共通接続端子にゲートが、前記第２の
電源端子にソースが各々接続された第４の第２導電型電
界効果トランジスタと、前記第２及び第５の第１導電型
電界効果トランジスタのゲートに各々接続された非反転
入力端子と、前記第３及び第４の第１導電型電界効果ト
ランジスタのゲートに各々接続された反転入力端子とで
構成され、駆動段が前記第３の第２導電型電界効果トラ
ンジスタのゲートに、ゲートが前記第２の電源端子にソ
ースが接続された第５の第２導電型電界効果トランジス
タと、前記第４の第２導電型電界効果トランジスタのゲ
ートにゲートが、前記第２の電源端子にソースが接続さ
れた第６の第２導電型電界効果トランジスタと、前記第
５の第２導電型電界効果トランジスタのドレインにドレ
イン及びゲートの共通端子が、前記第１の電源端子にソ
ースが接続された第６の第１導電型電界効果トランジス
タと、前記第６の第２導電型電界効果トランジスタのド
レインにドレイン及びゲートの共通端子が、前記第１の
電源端子にソースが接続された第７の第１導電型電界効
果トランジスタと、前記第４の第１導電型電界効果トラ
ンジスタのドレインと前記第３の第２導電型電界効果ト
ランジスタのドレインとの共通接続端子にゲートが、前
記第２の電源端子にソースが接続された第７の第２導電
型電界効果トランジスタと、前記第５の第１導電型電界
効果トランジスタのドレインと前記第４の第２導電型電
界効果トランジスタのドレインとの共通接続端子にゲー
トが、前記第２の電源端子にソースが接続された第８の
第２導電型電界効果トランジスタと、前記第７の第２導
電型電界効果トランジスタのドレインにドレインが、前
記第６の第１導電型電界効果トランジスタのドレインと
ゲートの共通接続端子のゲートが、前記第１の電源端子
にソースが接続された第８の第２導電型電界効果トラン
ジスタと、前記第８の第２導電型電界効果トランジスタ
のドレインにドレインが、前記第７の第１導電型電界効
果トランジスタのドレインとゲートの共通接続端子のゲ
ートが、前記第１の電源端子にソースが接続された第９
の第２導電型電界効果トランジスタと、前記第７の第２
導電型電界効果トランジスタのドレインと、前記第８の
第１導電型電界効果トランジスタのドレインとの共通接
続点とに接続された反転出力端子と、前記第８の第２導
電型電界効果トランジスタのドレインと前記第８の第１
導電型電界効果トランジスタのドレインとの共通接続点
とに接続された非反転出力端子とで構成され、前記非反
転出力端子に現われる電圧と前記反転出力端子に現われ
る電圧との平均を発生する回路と、該回路の出力端子と
前記第１の第１導電型電界効果トランジスタのゲートと
の帰還接続とを有する事を特徴とする演算増幅器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004191A JP2705317B2 (ja) | 1991-01-18 | 1991-01-18 | 演算増幅器 |
| DE69225620T DE69225620T2 (de) | 1991-01-18 | 1992-01-14 | Operationsverstärker |
| EP92100520A EP0495460B1 (en) | 1991-01-18 | 1992-01-14 | Operational amplifier |
| US07/822,750 US5179354A (en) | 1991-01-18 | 1992-01-21 | Operational amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004191A JP2705317B2 (ja) | 1991-01-18 | 1991-01-18 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04243308A JPH04243308A (ja) | 1992-08-31 |
| JP2705317B2 true JP2705317B2 (ja) | 1998-01-28 |
Family
ID=11577809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3004191A Expired - Fee Related JP2705317B2 (ja) | 1991-01-18 | 1991-01-18 | 演算増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5179354A (ja) |
| EP (1) | EP0495460B1 (ja) |
| JP (1) | JP2705317B2 (ja) |
| DE (1) | DE69225620T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3120763B2 (ja) | 1997-11-12 | 2000-12-25 | 日本電気株式会社 | 差動増幅器 |
| EP1168603A1 (en) | 2000-06-26 | 2002-01-02 | STMicroelectronics S.r.l. | Switched-capacitor, fully-differential operational amplifier with high switching frequency |
| US6642788B1 (en) * | 2001-11-05 | 2003-11-04 | Xilinx, Inc. | Differential cascode amplifier |
| JP4103468B2 (ja) * | 2002-06-28 | 2008-06-18 | 日本電気株式会社 | 差動回路と増幅回路及び該増幅回路を用いた表示装置 |
| US7777568B2 (en) * | 2004-12-02 | 2010-08-17 | Mandate Chips and Circuits Pvt. Ltd. | High frequency receiver preamplifier with CMOS rail-to-rail capability |
| US20090115518A1 (en) * | 2006-03-23 | 2009-05-07 | Nxp B.V. | Differential amplifier with input stage inverting common-mode signals |
| KR20130069147A (ko) * | 2011-12-16 | 2013-06-26 | 삼성전자주식회사 | 기저대역 신호를 증폭하기 위한 장치 및 회로 |
| CN103780212B (zh) * | 2012-10-25 | 2016-12-21 | 华为技术有限公司 | 一种运算放大器、电平转换电路以及可编程增益放大器 |
| US20190149093A1 (en) * | 2017-11-10 | 2019-05-16 | Texas Instruments Incorporated | Amplifier with constant voltage gain |
| US10873303B2 (en) * | 2017-11-10 | 2020-12-22 | Texas Instruments Incorporated | Amplifier with constant voltage gain |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4554515A (en) * | 1984-07-06 | 1985-11-19 | At&T Laboratories | CMOS Operational amplifier |
| IT1201839B (it) * | 1986-08-08 | 1989-02-02 | Sgs Microelettronica Spa | Amplificatore operazionale di potenza cmos ad uscita interamente differenziale |
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| US4963834A (en) * | 1988-01-21 | 1990-10-16 | Nec Corporation | Operational amplifier |
| IT1229305B (it) * | 1989-04-28 | 1991-08-08 | Sgs Thomson Microelectonics S | Dispositivo circuitale per incrementare il prodotto banda guasagno di un amplificatore cmos. |
-
1991
- 1991-01-18 JP JP3004191A patent/JP2705317B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-14 DE DE69225620T patent/DE69225620T2/de not_active Expired - Fee Related
- 1992-01-14 EP EP92100520A patent/EP0495460B1/en not_active Expired - Lifetime
- 1992-01-21 US US07/822,750 patent/US5179354A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0495460B1 (en) | 1998-05-27 |
| JPH04243308A (ja) | 1992-08-31 |
| DE69225620D1 (de) | 1998-07-02 |
| DE69225620T2 (de) | 1999-01-14 |
| EP0495460A1 (en) | 1992-07-22 |
| US5179354A (en) | 1993-01-12 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970909 |
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