JP4785243B2 - カスコード増幅回路及びフォールデッド・カスコード増幅回路 - Google Patents
カスコード増幅回路及びフォールデッド・カスコード増幅回路 Download PDFInfo
- Publication number
- JP4785243B2 JP4785243B2 JP2000357699A JP2000357699A JP4785243B2 JP 4785243 B2 JP4785243 B2 JP 4785243B2 JP 2000357699 A JP2000357699 A JP 2000357699A JP 2000357699 A JP2000357699 A JP 2000357699A JP 4785243 B2 JP4785243 B2 JP 4785243B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- amplifier circuit
- mos
- differential
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45636—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedback means
- H03F3/45641—Measuring at the loading circuit of the differential amplifier
- H03F3/4565—Controlling the common source circuit of the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
- H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
- H03F3/45192—Folded cascode stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45636—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedback means
- H03F3/45641—Measuring at the loading circuit of the differential amplifier
- H03F3/45654—Controlling the active amplifying circuit of the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45636—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedback means
- H03F3/45641—Measuring at the loading circuit of the differential amplifier
- H03F3/45659—Controlling the loading circuit of the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45356—Indexing scheme relating to differential amplifiers the AAC comprising one or more op-amps, e.g. IC-blocks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45682—Indexing scheme relating to differential amplifiers the LC comprising one or more op-amps
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Description
【発明の属する技術分野】
本発明はカスコード増幅回路及びフォールデッド・カスコード増幅回路に関するものである。
【0002】
【従来の技術】
現在、MOSトランジスタ構成のカスコード増幅回路は比較的ゲート容量の影響による信号遅延が少ないことから、各種集積回路装置の動作周波数の増大に伴って広く利用されている。
【0003】
カスコード増幅回路の基本構成は、図5に示すように同一導電型、例えばNチャネル型のMOSトランジスタm1、m2をカスコード接続し、ソースを電源端子VSS(0V)に接続した側のMOSトランジスタm1のゲートに入力信号を印加し、ドレインに電流源を接続し、ゲートにバイアス電圧を印加したMOSトランジスタm2のドレインに出力端子を設けたものである。このようなカスコード増幅回路における増幅利得の増大は、カスコード増幅回路の出力トランジスタのソースからゲートに対して負帰還をかけることによってなされる。これについて以下に述べる。
【0004】
図5において、MOSトランジスタm2のゲート端子には固定バイアス電圧Vbiasが与えられている。いま、MOSトランジスタm1、m2の伝達コンダクタンスをそれぞれ gm1、gm2、出力抵抗値をそれぞれ ro1、ro2、また、このカスコード増幅回路の出力抵抗値をroとおくと、このカスコード増幅回路の増幅利得は、gm1・roと表される。ここで、roをro1、ro2を用いて表すと、
【式1】
となる。したがって、このカスコード増幅回路の増幅利得は
【式2】
と表すことができる。いま、MOSトランジスタm2のゲート端子に固定バイアス電圧Vbiasを与える代わりに、MOSトランジスタm2のソースからそのゲートに対して利得Aの負帰還をかけると、出力抵抗値roは、
【式3】
に変化する。したがって、このカスコード増幅回路の増幅利得は、
【式4】
となり、負帰還をかけることによって、増幅利得が約A倍に増大することが分かる。これは次のように言い換えることができる。すなわち、このカスコード増幅回路の出力値の変化に伴うMOSトランジスタm2の出力抵抗値の変化は、MOSトランジスタm2のソース電圧の変化をもたらすが、MOSトランジスタm2のソースからそのゲートへの負帰還は、MOSトランジスタm2の出力抵抗値の、出力値に依存した変化を抑制するように働く。その結果、このカスコード増幅回路の出力抵抗は高抵抗として見え、増幅利得が増大する。
【0005】
ところで、図5の回路の出力動作範囲は、MOSトランジスタm1が飽和領域内にある条件によって決まる。すなわち、MOSトランジスタm1のドレイン・ノードxの電圧をVx、MOSトランジスタm1のゲート・ソース間電圧をVgs1、しきい値電圧をVth1すると、Vx>Vgs1−Vth1で規定される。
【0006】
以上の負帰還を実際のカスコード増幅回路では、図6、7に示すように実現している。
【0007】
図6は、最も簡素な構成によって増幅利得の増大を行ったカスコード増幅回路である。この構成においては、MOSトランジスタm1、m2と能動負荷i1とからなるカスコード増幅回路に、MOSトランジスタm3と能動負荷i2とからなる増幅回路による負帰還がかけられている。いま、例えば出力電圧の変化によってMOSトランジスタm2の抵抗値が下がったとすると、ノードxの電圧は上昇を開始するが、負帰還の作用によってMOSトランジスタm2のゲート電圧が下がるために、MOSトランジスタm2の抵抗値の低下が抑制される。このように、MOSトランジスタm3と能動負荷i2とからなる増幅回路による負帰還は、MOSトランジスタm2の抵抗値の変化を抑制する働きがあり、増幅利得の増大効果がある。しかしながら、図6の回路において、MOSトランジスタm1のドレインxの電圧Vxは、MOSトランジスタm3の動作を保証するために少なくともVx>Vth3(Vth3はMOSトランジスタm3のしきい値電圧)という電圧関係を満たさねばならず、図5の回路の場合と比較して、出力動作範囲が狭くなるという問題点があった。また、MOSトランジスタm3のゲート・ドレイン間容量に対するミラー効果によって、ノードxにおける極の周波数が低くなり、カスコード増幅回路の応答が遅くなるという問題点を有していた。さらにまた、図6の構成では、MOSトランジスタm2のソース端子電圧VxはMOSトランジスタm3と能動負荷i2により決定されるが、MOSトランジスタm3のデバイスばらつき、あるいは能動負荷i2の値の変化により、Vxの値がばらつくという問題点をも有していた。
【0008】
図7は、図6の回路の問題点を回避しつつ増幅利得の増大を行えるように、改良されたカスコード増幅回路である。この構成においては、MOSトランジスタm1、m2と能動負荷i1とからなるカスコード増幅回路に、MOSトランジスタm1、m2とは逆の導電型のMOSトランジスタm3を用いて構成されるフォールデッド・カスコード増幅回路によって、m2に負帰還をかけている。MOSトランジスタm3がMOSトランジスタm1とは逆の導電型のMOSトランジスタであることにより、MOSトランジスタm1のドレイン電圧の低下がMOSトランジスタm3の動作を阻害することはなく、負帰還回路によってカスコード増幅回路の出力電圧範囲が狭くなることがないという利点がある。また、MOSトランジスタm3のドレイン・ノードがMOSトランジスタm12のソースにカスコード接続されているために、MOSトランジスタm3のゲート・ドレイン間容量に対するミラー効果が抑制されるという利点がある。また、図7の負帰還部は、MOSトランジスタm3とMOSトランジスタm11とで構成される差動入力部を持つので、MOSトランジスタm11のゲート端子に固定バイアス電圧を与えることで、MOSトランジスタm2のソース端子電圧を調整できるという利点を有している。
【0009】
【発明が解決しようとする課題】
しかしながら、図7の構成は、多くのトランジスタ素子数を必要とし、回路規模が大きくなり過ぎるというだけでなく、トランジスタの多段直列接続で構成されているために、低電源電圧動作が困難になるという問題点を有している。
【0010】
【課題を解決するための手段】
本発明のカスコード増幅回路は、同じ導電型である第1、第2および第3のMOSトランジスタとこれらと逆の導電型である第4のMOSトランジスタとを含み、上記第2のMOSトランジスタのソースは上記第1のMOSトランジスタのドレインと接続しており、上記第2のMOSトランジスタのドレインは出力端子と接続しており、上記第3のMOSトランジスタのゲートを第1の差動入力端子とし、ソースを第2の差動入力端子とし、ドレインを差動出力端子とする差動増幅回路が設けてあり、上記第4のMOSトランジスタのソースを上記差動出力端子と接続してなる負荷回路が設けてあり、上記負荷回路を介した差動出力端子からの出力を反転増幅する反転増幅回路が設けてあり、上記第1の差動入力端子に所定の固定バイアス電圧を印加し、上記第2の差動入力端子を上記第2のMOSトランジスタのソースに接続し、上記反転増幅回路の出力端子を上記第2のMOSトランジスタのゲートに接続して、上記第2のMOSトランジスタのソースからゲートに至る負帰還回路が設けてあることを特徴とする。
【0011】
本発明のカスコード増幅回路は、上記第1のMOSトランジスタのゲートを入力端子とすることが好ましく、上記差動増幅回路の第2の差動入力端子と上記第2のMOSトランジスタのソースとの接続点に入力端子を設け、当該入力端子に信号電流を加えることも好ましい。
【0012】
また、本発明のフォールデッド・カスコード増幅回路は、上記カスコード増幅回路からなる第1乃至第4の回路を含み、上記第1および第2の回路における第1乃至第3の各MOSトランジスタは第1の導電型であるとともに第4のMOSトランジスタは上記第1の導電型とは逆の第2の導電型であり、上記第3および第4の回路における第1乃至第3の各MOSトランジスタは上記第2の導電型であるとともに第4のMOSトランジスタは上記第1の導電型であり、上記第1および第3の回路における上記第2の各MOSトランジスタの各ドレインを接続して第1の共通出力端子とし、上記第2および第4の回路における上記第2の各MOSトランジスタの各ドレインを接続して第2の共通出力端子とし、上記第1および第2の回路における上記第2の各MOSトランジスタの各ソースまたは上記第3および第4の回路における上記第2の各MOSトランジスタの各ソースをそれぞれ第1、第2の入力端子に接続し、第5および第6の各MOSトランジスタの各ソースを共通に接続してなる差動回路を設けてあり、上記第5および第6の各MOSトランジスタの各ドレインをそれぞれ上記第1、第2の入力端子に接続し、上記第5および第6の各MOSトランジスタは、上記第1、第2の入力端子を設けた上記第2の各MOSトランジスタとは逆の導電型であり、上記第5および第6の各MOSトランジスタの各ゲートをそれぞれ第1、第2の共通入力端子としてあり、上記第1、第2の各共通入力端子に入力信号を供給し、上記第1、第2の各共通出力端子から出力信号を発生することを特徴としている。
【0013】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を実施例に基づき詳細に説明する。図1は本発明の第1の実施例のカスコード増幅回路を示す回路図である。2つの同じ導電型、ここではNチャネル型のMOSトランジスタM1、M2と能動負荷I1とからカスコード増幅回路の出力部が構成される。MOSトランジスタM1のゲートには入力端子INが、MOSトランジスタM2のドレインには出力端子OUTが設けられている。MOSトランジスタM2のソースにこれと同じNチャネル型のMOSトランジスタM3のソースが接続される。MOSトランジスタM3のドレインには、定電流源である能動負荷I2と、MOSトランジスタM3と逆の導電型、ここではPチャネル型のMOSトランジスタM4のソースが接続される。MOSトランジスタM4のドレインにはMOSトランジスタM3と同じ導電型のMOSトランジスタM5のドレイン、ゲートおよびMOSトランジスタM5と同じ導電型のMOSトランジスタM6のゲートが接続され、MOSトランジスタM6のドレインは能動負荷I3に接続されるとともに、MOSトランジスタM2のゲートに接続されている。MOSトランジスタM3およびMOSトランジスタM4のゲートには所定の固定バイアス電圧が印加され、MOSトランジスタM5、M6のソースは電源端子VSS(0V)に接続されている。
【0014】
MOSトランジスタM1、M2はそれぞれ第1及び第2のMOSトランジスタである。MOSトランジスタM3は第3のMOSトランジスタであり、そのゲートが第1の差動入力端子、ソースが第2の差動入力端子であり、差動増幅回路を構成する。MOSトランジスタM4は第4のMOSトランジスタであり、MOSトランジスタM5とともに負荷回路を構成する。MOSトランジスタM5はM6とともにカレントミラーを構成している。MOSトランジスタM6と能動負荷I3とは反転増幅回路を構成している。
【0015】
次に本例の動作について説明する。
MOSトランジスタM2のソースであるノードxの電圧変動として差動増幅回路の第2の入力端子(すなわち、MOSトランジスタM3のソース)に伝わる。上記差動増幅回路の第1の入力端子への小信号交流入力電圧をν1、上記差動増幅回路の第2の入力端子への小信号交流入力電圧をν2、MOSトランジスタM3の伝達コンダクタンスをgmM3、MOSトランジスタM3のドレイン・ソース間小信号交流電流をids、ソース・ドレイン間小信号交流電流をisdとすると、MOSトランジスタM3の小信号出力電流ids(M3)は、
【式5】
と表され、MOSトランジスタM3で差動増幅が行われる。
【0016】
MOSトランジスタM2の出力抵抗値の変動は、MOSトランジスタM2のソースであるノードxの電圧変動として差動増幅回路の第2の入力端子(MOSトランジスタM3のソース)に伝わる。上記第1の差動増幅回路の第1の入力端子には固定バイアス電圧が与えられており、ν1=0であるから、上記第1のMOSトランジスタ(M3)の小信号出力電流をids(M3)とすると、
【式6】
と表される。M3はM4とともに定電流源である能動負荷I2に接続されているから、MOSトランジスタM3とMOSトランジスタM4を流れる電流の和は一定である。すなわち電流変化の和は0である。MOSトランジスタM4がMOSトランジスタM3に対して逆の導電型のMOSトランジスタであるので、
【式7】
が成り立つ。したがって、能動負荷I2からMOSトランジスタM3に流れる電流がids(M3)だけ変化すると、定電流源である能動負荷I2に接続されているMOSトランジスタM4に流れる電流は、isd(M4)=−ids(M3)だけ変化する。この電流変化はMOSトランジスタM5に伝えられる。MOSトランジスタM4に対してMOSトランジスタM5は逆の導電型のトランジスタなので、
【式8】
という関係が成り立つ。MOSトランジスタM5を流れる電流は、MOSトランジスタM5、M6で構成するカレントミラーによって、M3に対して同極性のMOSトランジスタM6のドレイン電流変化となるので、MOSトランジスタM6のドレインを能動負荷I3に接続することで、反転増幅出力νoが得られる。MOSトランジスタM6のドレインからMOSトランジスタM6と能動負荷I2をみたときの抵抗値をRo、MOSトランジスタM5、M6で構成するカレントミラーの電流比をαとおくと、MOSトランジスタM6のドレインの小信号交流出力電圧νoは、
【式9】
と表される。νoはMOSトランジスタM2のゲートに印加される。小信号交流電圧ν2はMOSトランジスタM2のソース電圧変動であったから、MOSトランジスタM3、M4、M5、M6および能動負荷I2、I3は、MOSトランジスタM2に対して負帰還回路になっていることが分かる。
【0017】
MOSトランジスタM1、M2よりなるカスコード増幅回路の出力部の出力動作範囲を狭めないことを示す。MOSトランジスタM3のゲート電圧が固定されているとすると、MOSトランジスタM1のドレインでありMOSトランジスタM3のソースであるノードxの電圧の低下は、MOSトランジスタM3のゲート・ソース間電圧の増加を意味する。したがって、MOSトランジスタM1、M2よりなる出力部の出力振幅が大きくなってノードxの電圧の低下が起こっても、このことがMOSトランジスタM3の動作に障害を与えることはなく、出力部の出力動作範囲は低電圧にまで及ぶ。
【0018】
また本例においては、MOSトランジスタM3のドレイン端子がMOSトランジスタM4のソース端子に接続されるカスコード型の接続になっているので、MOSトランジスタM3のドレイン端子の電圧変動振幅は小さく、このため、回路全体の応答を遅くする原因であるMOSトランジスタM3のゲート・ドレイン間容量に対するミラー効果が抑制される。これにより、ミラー効果による応答速度の低下が抑えられ、高速動作のカスコード増幅回路が実現可能となる。
【0019】
以上のように本例では、カスコード増幅回路において増幅利得の増大が、出力動作範囲を狭めたり回路の応答を遅くしたりすることなく、かつ、わずかな素子数にて実現できる。本例は、多段直列接続のトランジスタ数が図7の従来例における多段直列接続のトランジスタ数に比べて少なく、低電源電圧動作に対して有利である。また、本例の差動増幅回路としてのMOSトランジスタM3において、ゲートとソースが二つの差動入力端子として機能しているので、一方の差動入力端子であるMOSトランジスタM3のゲートに印加する固定バイアス電圧によって、MOSトランジスタM2のソース端子電圧値を調整することができる、という利点をも有している。
【0020】
また、本例では図2に示すように追加素子を設けることにより増幅利得を上げることが可能である。同図において図1に示した符号と同じ符号はこれらの図と同じ構成要素を示す。図2の構成においては、図1における負帰還回路の増幅利得を上げるために、MOSトランジスタM6のドレインにMOSトランジスタM6と同じ導電型、ここではNチャンネル型のMOSトランジスタM7が直列接続される。MOSトランジスタM6と逆導電型、ここではPチャネル型のMOSトランジスタM8が、MOSトランジスタM7と能動負荷I3との間に挿入され、MOSトランジスタM7とMOSトランジスタM8の共通のドレイン端子がMOSトランジスタM2のゲートに接続されている。また、位相補償の一例として、容量Ccが、MOSトランジスタM3のドレインとMOSトランジスタM2のゲートとの間に接続されている。MOSトランジスタM7、M8のゲートには所定の固定バイアス電圧が印加されている。このような素子の追加を行ってもなお、少ない素子数で、カスコード増幅回路に対する負帰還を用いた増幅利得の増大を、出力動作範囲を狭めたり回路の応答を遅くしたりすることなく、実現することができる。
【0021】
なお、本例では第1、第2および第3のMOSトランジスタとしてNチャネル型のMOSトランジスタを用い、第4のMOSトランジスタとしてPチャネル型のMOSトランジスタを用いたが、これらとは逆の導電型、それぞれPチャネル型、Nチャネル型のMOSトランジスタを用いても良く、その場合負荷回路、反転増幅回路等を構成するMOSトランジスタも逆の導電型のものとする。後述の第2の実施例においても同様である。
【0022】
次に本発明の第2の実施例について説明する。
上述の第1の実施例では、MOSトランジスタM1のゲートを入力端子としてこれに信号電圧を印加したが、本発明はこれに限るものではなく、図3に示すようにMOSトランジスタMO1のドレインとMOSトランジスタM2のソースとMOSトランジスタM2のソースとの接続点に信号電流入力端子IINを追加し、信号電流によって駆動するカスコード増幅回路としても良い。なお、同図においてその他の構成は、負荷回路31、反転増幅回路32等とブロックで示してある。
【0023】
図3に示す増幅回路は、図4に示すようにフォールデッド・カスコード増幅回路に対して適用できる。同図において上述の各図に示した符号と同じ符号はこれらの図と同じ構成要素を示す。カスコード増幅回路41は、図3に示したカスコード増幅回路と同様のものであり、電流源Inは第1のMOSトランジスタとしてのMOSトランジスタM1を含みこれのゲートに適当なバイアス電圧を印加してある。カスコード増幅回路42はカスコード増幅回路41を構成する各MOSトランジスタをそれと逆導電型のMOSトランジスタに置き換えたものであり、導電性が異なるが同様の作用、効果を奏するものである。カスコード増幅回路42では信号電流入力端子IINは廃してあり、第1のMOSトランジスタは電流源Ipに含まれる。カスコード増幅回路41、42はお互いの出力端子を接続して共通の出力端子OUT1としてある。カスコード増幅回路41、42と同様のカスコード増幅回路43、54が鏡像的に設けられている。MOSトランジスタM9、M10のソースは共通の電流源Ip’に接続され、それぞれのゲートに入力端子I1、I2が設けられ差動入力部を構成する。カスコード増幅回路41、43の信号電流入力端子IIN1、IIN2はそれぞれMOSトランジスタM9、12のそれぞれのドレインに接続される。コモンモード・フィードバック回路はカスコード増幅回路41、43の出力端子OUT1、OUT2からの出力を受けて電流源In、Ipの電流値を制御して出力にフィードバック制御をかける。このようにフォールデッド・カスコード増幅回路を構成することにより、上述した動作により、フォールデッド・カスコード増幅回路における増幅利得の増大を、出力動作範囲を狭めたり回路の応答を遅くすることなく、かつ、従来例に比べて大幅に少ない素子数で、実現することができる。
【0024】
【発明の効果】
本発明によれば、ゲートとソースとを二つの差動入力端子とし、差動増幅回路として機能させた第3のMOSトランジスタのソース、ドレイン、第3のMOSトランジスタのドレインにソースを接続した上記第3のMOSトランジスタとは逆の導電型の第4のMOSトランジスタのソース、ドレイン及び反転増幅回路を介して第2のMOSトランジスタのソースからゲートに負帰還をかけるため、第2のMOSトランジスタのソース電圧に拘わらず、広い出力動作範囲が得られるとともに、第3、第4のMOSトランジスタがカスコード型の接続をとることにより、第3のMOSトランジスタのゲート・ドレイン間容量に対するミラー効果が抑制され、回路応答性の低下を抑えることができる。
【0025】
また、少ない素子数でありながら、広い出力動作範囲を有し、回路応答性のよい、増幅利得の大きなカスコード増幅回路が実現可能となる。素子数の減少によって消費電力が抑えることができるとともに大きな増幅利得が得られ、低電源電圧動作が可能となる。
【0026】
上記差動増幅回路として機能する第3のMOSトランジスタの一方の差動入力端子であるゲートに印加する所定のバイアス電圧によって、第2のMOSトランジスタMのソース電圧値が調整されるため、出力動作範囲の調整が可能となる。さらには、後段の回路に最適な出力を発生させることができ、本発明のカスコード増幅回路を用いた回路全体の動作安定性が向上する。
【0027】
本発明のカスコード増幅回路からは、少ない素子数でありながら、広い出力動作範囲を有し、回路応答性の良い、増幅利得の大きなフォールデッド・カスコード増幅回路が実現可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施例のカスコード増幅回路の構成を示す回路図。
【図2】本発明の第1の実施例のカスコード増幅回路の発展形を示す回路図。
【図3】本発明の第2の実施例のカスコード増幅回路の構成を示す回路図。
【図4】本発明の第2の実施例のカスコード増幅回路を適用したフォールデッド・カスコード増幅回路の構成を示す回路図。
【図5】カスコード増幅回路の基本的な構成形を示す回路図。
【図6】従来のカスコード増幅回路の構成形を示す回路図。
【図7】従来のカスコード増幅回路の構成形を示す回路図。
【符号の説明】
M1 第1のMOSトランジスタ
M2 第2のMOSトランジスタ
M3 第3のMOSトランジスタ(差動増幅回路、負帰還回路)
M4 第4のMOSトランジスタ(負荷回路、負帰還回路)
M5 MOSトランジスタ(反転増幅回路、負帰還回路)
I2 能動負荷(反転増幅回路、負帰還回路)
I3 能動負荷(反転増幅回路、負帰還回路)
41 第1の回路
43 第2の回路
42 第3の回路
44 第4の回路
OUT1 第1の共通出力端子
OUT2 第2の共通出力端子
IIN1 第1の入力端子
IIN2 第2の入力端子
M9 第5のMOSトランジスタ(差動回路)
M10 第6のMOSトランジスタ(差動回路)
I1 第1の共通入力端子
I2 第2の共通入力端子
Claims (4)
- 同じ導電型である第1、第2および第3のMOSトランジスタとこれらと逆の導電型である第4のMOSトランジスタとを含み、
上記第2のMOSトランジスタのソースは上記第1のMOSトランジスタのドレインと接続しており、上記第2のMOSトランジスタのドレインは出力端子と接続しており、
上記第3のMOSトランジスタのゲートを第1の差動入力端子とし、ソースを第2の差動入力端子とし、ドレインを差動出力端子とする差動増幅回路が設けてあり、
上記第4のMOSトランジスタのソースは第1の定電流源に接続されるとともに上記差動出力端子と接続され、更にそのドレインが第5のMOSトランジスタのドレイン及びゲートに接続されて構成される負荷回路が設けてあり、
上記負荷回路を介した上記差動出力端子からの出力を反転増幅する、上記第5のMOSトランジスタとゲートが共通接続された第6のMOSトランジスタ及び上記第6のトランジスタのドレインに接続された第2の定電流源とを有して構成される反転増幅回路が設けてあり、
上記第1の差動入力端子に所定の固定バイアス電圧を印加し、上記第2の差動入力端子を上記第2のMOSトランジスタのソースに接続し、上記反転増幅回路の出力端子を上記第2のMOSトランジスタのゲートに接続して、上記第2のMOSトランジスタのソースからゲートに至る負帰還回路が設けてあることを特徴とするカスコード増幅回路。 - 上記第1のMOSトランジスタのゲートを入力端子とした請求項1に記載のカスコード増幅回路。
- 上記差動増幅回路の第2の差動入力端子と上記第2のMOSトランジスタのソースとの接続点に入力端子を設け、当該入力端子に信号電流を加えることを特徴とする請求項1に記載のカスコード増幅回路。
- 請求項1に記載のカスコード増幅回路からなる第1乃至第4の回路を含み、
上記第1および第2の回路における第1乃至第3の各MOSトランジスタは第1の導電型であるとともに第4のMOSトランジスタは上記第1の導電型とは逆の第2の導電型であり、
上記第3および第4の回路における第1乃至第3の各MOSトランジスタは上記第2の導電型であるとともに第4のMOSトランジスタは上記第1の導電型であり、
上記第1および第3の回路における上記第2の各MOSトランジスタの各ドレインを接続して第1の共通出力端子とし、
上記第2および第4の回路における上記第2の各MOSトランジスタの各ドレインを接続して第2の共通出力端子とし、
上記第1および第2の回路における上記第2の各MOSトランジスタの各ソースまたは上記第3および第4の回路における上記第2の各MOSトランジスタの各ソースをそれぞれ第1、第2の入力端子に接続し、
第7および第8の各MOSトランジスタの各ソースを共通に接続してなる差動回路を設けてあり、
上記第7および第8の各MOSトランジスタの各ドレインをそれぞれ上記第1、第2の入力端子に接続し、
上記第7および第8の各MOSトランジスタは、上記第1、第2の入力端子を設けた上記第2の各MOSトランジスタとは逆の導電型であり、
上記第7および第8の各MOSトランジスタの各ゲートをそれぞれ第1、第2の共通入力端子としてあり、
上記第1、第2の各共通入力端子に入力信号を供給し、上記第1、第2の各共通出力端子から出力信号を発生することを特徴とするフォールデッド・カスコード増幅回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000357699A JP4785243B2 (ja) | 2000-11-24 | 2000-11-24 | カスコード増幅回路及びフォールデッド・カスコード増幅回路 |
US09/992,336 US6476680B2 (en) | 2000-11-24 | 2001-11-06 | Cascode amplifying circuit and folded cascode amplifying circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000357699A JP4785243B2 (ja) | 2000-11-24 | 2000-11-24 | カスコード増幅回路及びフォールデッド・カスコード増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002164746A JP2002164746A (ja) | 2002-06-07 |
JP4785243B2 true JP4785243B2 (ja) | 2011-10-05 |
Family
ID=18829717
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000357699A Expired - Lifetime JP4785243B2 (ja) | 2000-11-24 | 2000-11-24 | カスコード増幅回路及びフォールデッド・カスコード増幅回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6476680B2 (ja) |
JP (1) | JP4785243B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2881298B1 (fr) * | 2005-01-26 | 2007-05-11 | St Microelectronics Sa | Dispositif amplificateur radiofrequence, en particulier pour telephone mobile cellulaire |
JP2006332797A (ja) * | 2005-05-23 | 2006-12-07 | Niigata Seimitsu Kk | 自動利得制御回路 |
KR100824772B1 (ko) | 2006-10-16 | 2008-04-24 | 한국과학기술원 | 바디-소스 교차 커플링을 이용한 차동증폭기 |
JP5308243B2 (ja) * | 2009-06-10 | 2013-10-09 | 株式会社日立製作所 | 可変ゲイン回路 |
CN101895258B (zh) * | 2010-06-29 | 2012-10-24 | 日银Imp微电子有限公司 | 一种控制三极管正向放大系数的电路 |
US8604876B2 (en) * | 2011-05-13 | 2013-12-10 | Qualcomm, Incorporated | Current buffer |
CN113746442B (zh) * | 2021-11-05 | 2022-02-11 | 成都明夷电子科技有限公司 | 一种低电压高线性共源共栅放大器 |
CN115079767A (zh) * | 2022-06-28 | 2022-09-20 | 汇春科技(成都)有限公司 | 带隙基准电压源 |
CN115296621B (zh) * | 2022-08-15 | 2023-03-10 | 电子科技大学 | 一种基于栅-源低耦合结构的超宽带低噪声放大器 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4366446A (en) * | 1980-10-22 | 1982-12-28 | Rca Corporation | Feedback linearization of cascode amplifier configurations |
JP3161721B2 (ja) * | 1990-10-19 | 2001-04-25 | 株式会社日立製作所 | 増幅回路及びディスプレイ装置 |
US5345346A (en) * | 1993-03-30 | 1994-09-06 | Vtc Inc. | Positive feedback low input capacitance differential amplifier |
US6177838B1 (en) * | 1998-11-25 | 2001-01-23 | Pixart Technology, Inc. | CMOS gain boosting scheme using pole isolation technique |
-
2000
- 2000-11-24 JP JP2000357699A patent/JP4785243B2/ja not_active Expired - Lifetime
-
2001
- 2001-11-06 US US09/992,336 patent/US6476680B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6476680B2 (en) | 2002-11-05 |
JP2002164746A (ja) | 2002-06-07 |
US20020067213A1 (en) | 2002-06-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5808513A (en) | Rail-to-rail input common mode range differential amplifier that operates with very low rail-to-rail voltages | |
JP5798635B2 (ja) | カレントミラーおよび高コンプライアンス単段増幅器 | |
JP4850669B2 (ja) | 低電圧低電力ab級出力段 | |
US6714076B1 (en) | Buffer circuit for op amp output stage | |
JPH0113766B2 (ja) | ||
US7312651B2 (en) | Cascode current mirror circuit operable at high speed | |
JP3410704B2 (ja) | 高速カレントミラー回路及び方法 | |
JP4070533B2 (ja) | 半導体集積回路装置 | |
JP4785243B2 (ja) | カスコード増幅回路及びフォールデッド・カスコード増幅回路 | |
US6400219B1 (en) | High-speed offset comparator | |
US6989716B2 (en) | Variable gain amplifier | |
JPH10209781A (ja) | 差動回路を含む電子回路 | |
US6724258B1 (en) | Highly-linear, wide-input-range, wide control-range, low-voltage differential voltage controlled transconductor | |
US4749955A (en) | Low voltage comparator circuit | |
EP1376860A1 (en) | Asymmetrical differential amplifier | |
JP2705317B2 (ja) | 演算増幅器 | |
CN216774725U (zh) | 用于输入级的差分对和运算放大器 | |
US6903607B2 (en) | Operational amplifier | |
US7091754B2 (en) | CMOS LvPECL driver with output level control | |
US6542034B2 (en) | Operational amplifier with high gain and symmetrical output-current capability | |
JP2812233B2 (ja) | 差動増幅回路 | |
JP3839779B2 (ja) | 同相帰還回路 | |
JP2005080090A (ja) | 差動増幅回路の出力電圧制御回路及び電圧検出器 | |
US7852157B2 (en) | Differential amplifier | |
JP2008219307A (ja) | Fetアンプおよびそのバイアス回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071122 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091021 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091104 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091225 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100728 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100916 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110705 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110712 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4785243 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140722 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |