JP2540767B2 - 差動増幅回路 - Google Patents
差動増幅回路Info
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Description
【０００１】
【産業上の利用分野】本発明は差動増幅回路に係わり、
特に電源電流の低減を図った差動増幅器に関する。
特に電源電流の低減を図った差動増幅器に関する。
【０００２】
【従来の技術】従来の差動増幅回路は、例えばその構成
の回路図を示した図３を参照すると、入力段５７と出力
段５８と出力端子２２とを有し、入力段５７は、ソース
電極が低電位電源端子２４に接続されたＮＭＯＳトラン
ジスタ５７５のドレイン電極および高電位電源端子２０
間に、ＰＭＯＳトランジスタ５７１およびＮＭＯＳトラ
ンジスタ５７２が直列接続で挿入された第１の直列接続
回路とＰＭＯＳトランジスタ５７３およびＮＭＯＳトラ
ンジスタ５７４が直列接続で挿入されこの直列接続点を
入力段の出力端５５１とする第２の直列接続回路とを備
える。第１の直列接続回路の直列接続点がＰＭＯＳトラ
ンジスタ５７１および５７３のゲート電極に共通接続さ
れ、ＮＭＯＳトランジスタ５７２のゲート電極が非反転
入力端子に、ＮＭＯＳトランジスタ５７４のゲート電極
が反転入力端子に、ＮＭＯＳトランジスタ５７５のゲー
ト電極がバイアス電源にそれぞれ接続されて差動増幅器
を構成している。
の回路図を示した図３を参照すると、入力段５７と出力
段５８と出力端子２２とを有し、入力段５７は、ソース
電極が低電位電源端子２４に接続されたＮＭＯＳトラン
ジスタ５７５のドレイン電極および高電位電源端子２０
間に、ＰＭＯＳトランジスタ５７１およびＮＭＯＳトラ
ンジスタ５７２が直列接続で挿入された第１の直列接続
回路とＰＭＯＳトランジスタ５７３およびＮＭＯＳトラ
ンジスタ５７４が直列接続で挿入されこの直列接続点を
入力段の出力端５５１とする第２の直列接続回路とを備
える。第１の直列接続回路の直列接続点がＰＭＯＳトラ
ンジスタ５７１および５７３のゲート電極に共通接続さ
れ、ＮＭＯＳトランジスタ５７２のゲート電極が非反転
入力端子に、ＮＭＯＳトランジスタ５７４のゲート電極
が反転入力端子に、ＮＭＯＳトランジスタ５７５のゲー
ト電極がバイアス電源にそれぞれ接続されて差動増幅器
を構成している。
【０００３】出力段５８は、高電位電源端子２０および
低電位電源端子２４間に、ＮＭＯＳトランジスタ５８１
および５８２が直列接続で挿入された第３の直列接続回
路とＰＭＯＳトランジスタ５８３およびＮＭＯＳトラン
ジスタ５８４が直列接続で挿入されこの直列接続点が出
力端子２２に接続される第４の直列接続回路とを備え
る。第３の直列接続回路の直列接続点がＮＭＯＳトラン
ジスタ５８４のゲート電極に接続され、ＮＭＯＳトラン
ジスタ５８１およびＰＭＯＳトランジスタ５８３のゲー
ト電極が入力段の出力端５５１に共通接続されるととも
に位相補正用容量素子５８５を介して出力端子２２にも
接続され、定電流源用ＮＭＯＳトランジスタ５８２のゲ
ート電極がバイアス用電源に接続されるように構成され
ている。
低電位電源端子２４間に、ＮＭＯＳトランジスタ５８１
および５８２が直列接続で挿入された第３の直列接続回
路とＰＭＯＳトランジスタ５８３およびＮＭＯＳトラン
ジスタ５８４が直列接続で挿入されこの直列接続点が出
力端子２２に接続される第４の直列接続回路とを備え
る。第３の直列接続回路の直列接続点がＮＭＯＳトラン
ジスタ５８４のゲート電極に接続され、ＮＭＯＳトラン
ジスタ５８１およびＰＭＯＳトランジスタ５８３のゲー
ト電極が入力段の出力端５５１に共通接続されるととも
に位相補正用容量素子５８５を介して出力端子２２にも
接続され、定電流源用ＮＭＯＳトランジスタ５８２のゲ
ート電極がバイアス用電源に接続されるように構成され
ている。
【０００４】この差動増幅回路は、レベルシフト用ＮＭ
ＯＳトランジスタ５８１のゲート・ソース電極間の電位
差により、出力用トランジスタのアイドリング電流が決
定され、低電流のＡＢ級差動増幅回路が得られる。
ＯＳトランジスタ５８１のゲート・ソース電極間の電位
差により、出力用トランジスタのアイドリング電流が決
定され、低電流のＡＢ級差動増幅回路が得られる。
【０００５】また、従来の他の差動増幅回路の例が特開
昭６０−９０４０７号公報に記載されている。図４を参
照すると、この差動増幅器は、入力段５９、出力段６
０、出力端子２２、第１のバイアス電源５９６および第
２のバイアス電源５９７、第１の出力端５９８および第
２の出力端５９９を有する。
昭６０−９０４０７号公報に記載されている。図４を参
照すると、この差動増幅器は、入力段５９、出力段６
０、出力端子２２、第１のバイアス電源５９６および第
２のバイアス電源５９７、第１の出力端５９８および第
２の出力端５９９を有する。
【０００６】入力段５９は、ソース電極が低位電源端子
２４に接続されたＮＭＯＳトランジスタ５９３のドレイ
ン電極および第１の出力端５９８間にＮＭＯＳトランジ
スタ５９１が挿入され、ＮＭＯＳトランジスタ５９３の
ドレイン電極および第２の出力端５９９間にＮＭＯＳト
ランジスタ５９２が挿入され、ＮＭＯＳトランジスタ５
９１のゲート電極が非反転入力端子５９４に、ＮＭＯＳ
トランジスタ５９２のゲート電極が反転入力端子５９５
に、ＮＭＯＳトランジスタ５９３のゲート電極がバイア
ス電源５９７にそれぞれ接続される。
２４に接続されたＮＭＯＳトランジスタ５９３のドレイ
ン電極および第１の出力端５９８間にＮＭＯＳトランジ
スタ５９１が挿入され、ＮＭＯＳトランジスタ５９３の
ドレイン電極および第２の出力端５９９間にＮＭＯＳト
ランジスタ５９２が挿入され、ＮＭＯＳトランジスタ５
９１のゲート電極が非反転入力端子５９４に、ＮＭＯＳ
トランジスタ５９２のゲート電極が反転入力端子５９５
に、ＮＭＯＳトランジスタ５９３のゲート電極がバイア
ス電源５９７にそれぞれ接続される。
【０００７】出力段６０は、高電位電源端子２０および
低位電源端子２４間に、ＰＭＯＳトランジスタ６０１お
よび６０２とＮＭＯＳトランジスタ６０３とが直列接続
で挿入された第１の直列接続回路と、ＰＭＯＳトランジ
スタ６０４および６０５とＮＭＯＳトランジスタ６０６
とが直列接続で挿入された第２の直列接続回路と、バイ
アス端子１と、出力端子２２とを備える。
低位電源端子２４間に、ＰＭＯＳトランジスタ６０１お
よび６０２とＮＭＯＳトランジスタ６０３とが直列接続
で挿入された第１の直列接続回路と、ＰＭＯＳトランジ
スタ６０４および６０５とＮＭＯＳトランジスタ６０６
とが直列接続で挿入された第２の直列接続回路と、バイ
アス端子１と、出力端子２２とを備える。
【０００８】ＰＭＯＳトランジスタ６０１および６０２
の直列接続点が入力段の第１出力端５９８に、ＰＭＯＳ
トランジスタ６０４および６０５の直列接続点が入力段
の第２出力端５９９にそれぞれ接続される。ＰＭＯＳト
ランジスタ６０２およびＮＭＯＳトランジスタ６０３の
直列接続点がＮＭＯＳトランジスタ６０３および６０６
のゲート電極に共通接続され、ＰＭＯＳトランジスタ６
０５およびＮＭＯＳトランジスタ６０６の直列接続点が
出力端子２２に接続される。
の直列接続点が入力段の第１出力端５９８に、ＰＭＯＳ
トランジスタ６０４および６０５の直列接続点が入力段
の第２出力端５９９にそれぞれ接続される。ＰＭＯＳト
ランジスタ６０２およびＮＭＯＳトランジスタ６０３の
直列接続点がＮＭＯＳトランジスタ６０３および６０６
のゲート電極に共通接続され、ＰＭＯＳトランジスタ６
０５およびＮＭＯＳトランジスタ６０６の直列接続点が
出力端子２２に接続される。
【０００９】さらに、ＰＭＯＳトランジスタ６０１およ
び６０４のゲート電極がバイアス端子１に、ＰＭＯＳト
ランジスタ６０２および６０５のゲート電極がバイアス
電源５９６にそれぞれ接続されて構成されている。
び６０４のゲート電極がバイアス端子１に、ＰＭＯＳト
ランジスタ６０２および６０５のゲート電極がバイアス
電源５９６にそれぞれ接続されて構成されている。
【００１０】この差動増幅回路は、ＰＭＯＳトランジス
タ６０１、６０２、６０４および６０５がフォールテッ
ドカスケード回路を構成し、入力段の第１および第２出
力端から供給される出力信号をそれぞれＮＭＯＳトラン
ジスタ６０３および６０６で構成する能動負荷回路に導
く。
タ６０１、６０２、６０４および６０５がフォールテッ
ドカスケード回路を構成し、入力段の第１および第２出
力端から供給される出力信号をそれぞれＮＭＯＳトラン
ジスタ６０３および６０６で構成する能動負荷回路に導
く。
【００１１】この構成によれば、低電源電圧において出
力電圧範囲の広い差動増幅回路が得られる。
力電圧範囲の広い差動増幅回路が得られる。
【００１２】
【発明が解決しようとする課題】上述した図３に示す差
動増幅回路では、出力トランジスタのアイドリング電流
が、出力用ＰＭＯＳトランジスタ５８３のゲート・ソー
ス電極間電圧とレベルシフト用ＮＭＯＳトランジスタ５
８１のゲート・ソース間電圧と出力用ＮＭＯＳトランジ
スタ５８４のゲート・ソース電極間電圧との総和により
決定されているため、電源電圧の変動、あるいはトラン
ジスタのスレッショルド電圧の変動の影響を受けること
になり、特に低電源電圧時にその影響が大きく、近年の
低電源電圧化に対応することが困難であった。
動増幅回路では、出力トランジスタのアイドリング電流
が、出力用ＰＭＯＳトランジスタ５８３のゲート・ソー
ス電極間電圧とレベルシフト用ＮＭＯＳトランジスタ５
８１のゲート・ソース間電圧と出力用ＮＭＯＳトランジ
スタ５８４のゲート・ソース電極間電圧との総和により
決定されているため、電源電圧の変動、あるいはトラン
ジスタのスレッショルド電圧の変動の影響を受けること
になり、特に低電源電圧時にその影響が大きく、近年の
低電源電圧化に対応することが困難であった。
【００１３】一方、図４に示した差動増幅器では、出力
回路がＡ級の動作をするため低電流化が困難であった。
また、電圧増幅段が１段で構成されているので、特に低
電源電圧の場合は高利得を得ることが困難であった。
回路がＡ級の動作をするため低電流化が困難であった。
また、電圧増幅段が１段で構成されているので、特に低
電源電圧の場合は高利得を得ることが困難であった。
【００１４】本発明の目的は、上述の欠点に鑑みなされ
たものであり、従来の欠点を除去し低電源電圧時に、電
源電圧の変動、あるいはトランジスタのスレッショルド
電圧の変動の影響が少ない、電源電流を低減した差動増
幅回路を提供することにある。
たものであり、従来の欠点を除去し低電源電圧時に、電
源電圧の変動、あるいはトランジスタのスレッショルド
電圧の変動の影響が少ない、電源電流を低減した差動増
幅回路を提供することにある。
【００１５】
【課題を解決するための手段】本発明の差動増幅回路の
特徴は、入力信号を差動増幅する入力段と、この増幅さ
れた信号を駆動出力するドライバ段と、この駆動出力を
プッシュプル動作で出力する出力段と、ドライバ段にバ
イアス電圧を供給するバイアス電圧発生回路と、前記入
力段の出力電流を電流ミラーにより前記ドライバ段に供
給する第１の電流ミラー回路および第２の電流ミラー回
路とを備え、前記入力段は、高電位電源端子および前記
第１の電流ミラー回路の第１電流端子間に第１のＰＭＯ
Ｓトランジスタと第２のＰＭＯＳトランジスタとが直列
接続で挿入された第１の直列接続回路と、高電位電源端
子および前記第２の電流ミラー回路の第２電流端子間に
第３のＰＭＯＳトランジスタと第４のＰＭＯＳトランジ
スタとが直列接続で挿入された第２の直列接続回路とを
有し、前記第１および前記第３のＰＭＯＳトランジスタ
のゲート電極がそれぞれ第１のバイアス端子に接続さ
れ、前記第２および第４のＰＭＯＳトランジスタのゲー
ト電極がそれぞれ第２のバイアス端子に接続され、さら
に、前記第１の直列接続回路の直列接続点にドレイン端
子が接続された第１のＮＭＯＳトランジスタのソース電
極と前記第２の直列接続回路の直列接続点にドレイン電
極が接続された第２のＮＭＯＳトランジスタのソース電
極とが互に接続され、この接続点および低電位電源端子
の間に第３のＮＭＯＳトランジスタが挿入され、前記第
１のＮＭＯＳトランジスタのゲート電極が非反転入力端
子に、前記第２のＮＭＯＳトランジスタのゲート電極が
反転入力端子に、前記第３のＮＭＯＳトランジスタのゲ
ート電極が第３のバイアス端子にそれぞれ接続されるよ
うに構成され、前記ドライバ段は、高電位電源端子およ
び前記第１の電流ミラー回路の第２電流端子間に第５の
ＰＭＯＳトランジスタおよび第４のＮＭＯＳトランジス
タが直列接続で挿入された第３の直列接続回路と、高電
位電源端子および前記第２の電流ミラー回路の第２電流
端子間に第６のＰＭＯＳトランジスタおよび第５のＮＭ
ＯＳトランジスタが直列接続で挿入された第４の直列接
続回路とを有し、前記第３の直列接続回路の直列接続点
が前記第５および前記第６のＰＭＯＳトランジスタの各
々のゲート電極に共通接続され、前記第４および前記第
５のＮＭＯＳトランジスタの各々のゲート電極が前記バ
イアス電圧発生回路のバイアス電圧出力端に接続され、
前記第５のＮＭＯＳトランジスタのドレイン電極を第１
の出力端とし、前記第５のＮＭＯＳトランジスタのソー
ス電極を第２の出力端とするように構成され、前記第１
の電流ミラー回路は、第１、第２および第３電流端子の
各々と低電位電源端子との間に第６、第７および第８の
ＮＭＯＳトランジスタがそれぞれ対応して接続され、前
記第６のＮＭＯＳトランジスタのドレイン電極およびゲ
ート電極が前記第７および第８のＮＭＯＳトランジスタ
のゲート電極に共通接続されるように構成され、前記第
２の電流ミラー回路は、第１、第２および第３電流端子
と低電位電源端子との間に第８、第９および第１０のＮ
ＭＯＳトランジスタがそれぞれ対応して接続され、前記
第９のＮＭＯＳトランジスタのドレイン電極およびゲー
ト電極が前記第１０および第１１のＮＭＯＳトランジス
タのゲート電極に共通接続されるように構成され、前記
出力段は、高電位電源端子および低電位電源端子間に第
７のＰＭＯＳトランジスタおよび第１２のＮＭＯＳトラ
ンジスタが直列接続で挿入されこの直列接続点が出力端
子に接続されるとともに、前記第７のＰＭＯＳトランジ
スタのゲート電極が前記ドライバ段の第１の出力端およ
び位相補正用容量素子を介して前記出力端子にそれぞれ
接続され、前記第１２のＮＭＯＳトランジスタのゲート
電極が前記ドライバ段の第２の出力端に接続されるよう
に構成され、前記バイアス電圧発生回路は、高電位電源
端子および低電位電源端子間に第８のＰＭＯＳトランジ
スタおよび第１３のＮＭＯＳトランジスタが直列接続で
挿入されこの直列接続点を前記バイアス電圧出力端とす
るとともに、高位電源端子および前記第１３のＮＭＯＳ
トランジスタのゲート電極間に挿入された第１４のＮＭ
ＯＳトランジスタのゲート電極にも接続され、前記第１
３のＮＭＯＳトランジスタのゲート電極が前記第１の電
流ミラー回路の第３電流端子と前記第２の電流ミラー回
路の第３電流端子とに共通接続され、前記第８のＰＭＯ
Ｓトランジスタのゲート電極が前記第１のバイアス端子
に接続されるように構成されたことにある。
特徴は、入力信号を差動増幅する入力段と、この増幅さ
れた信号を駆動出力するドライバ段と、この駆動出力を
プッシュプル動作で出力する出力段と、ドライバ段にバ
イアス電圧を供給するバイアス電圧発生回路と、前記入
力段の出力電流を電流ミラーにより前記ドライバ段に供
給する第１の電流ミラー回路および第２の電流ミラー回
路とを備え、前記入力段は、高電位電源端子および前記
第１の電流ミラー回路の第１電流端子間に第１のＰＭＯ
Ｓトランジスタと第２のＰＭＯＳトランジスタとが直列
接続で挿入された第１の直列接続回路と、高電位電源端
子および前記第２の電流ミラー回路の第２電流端子間に
第３のＰＭＯＳトランジスタと第４のＰＭＯＳトランジ
スタとが直列接続で挿入された第２の直列接続回路とを
有し、前記第１および前記第３のＰＭＯＳトランジスタ
のゲート電極がそれぞれ第１のバイアス端子に接続さ
れ、前記第２および第４のＰＭＯＳトランジスタのゲー
ト電極がそれぞれ第２のバイアス端子に接続され、さら
に、前記第１の直列接続回路の直列接続点にドレイン端
子が接続された第１のＮＭＯＳトランジスタのソース電
極と前記第２の直列接続回路の直列接続点にドレイン電
極が接続された第２のＮＭＯＳトランジスタのソース電
極とが互に接続され、この接続点および低電位電源端子
の間に第３のＮＭＯＳトランジスタが挿入され、前記第
１のＮＭＯＳトランジスタのゲート電極が非反転入力端
子に、前記第２のＮＭＯＳトランジスタのゲート電極が
反転入力端子に、前記第３のＮＭＯＳトランジスタのゲ
ート電極が第３のバイアス端子にそれぞれ接続されるよ
うに構成され、前記ドライバ段は、高電位電源端子およ
び前記第１の電流ミラー回路の第２電流端子間に第５の
ＰＭＯＳトランジスタおよび第４のＮＭＯＳトランジス
タが直列接続で挿入された第３の直列接続回路と、高電
位電源端子および前記第２の電流ミラー回路の第２電流
端子間に第６のＰＭＯＳトランジスタおよび第５のＮＭ
ＯＳトランジスタが直列接続で挿入された第４の直列接
続回路とを有し、前記第３の直列接続回路の直列接続点
が前記第５および前記第６のＰＭＯＳトランジスタの各
々のゲート電極に共通接続され、前記第４および前記第
５のＮＭＯＳトランジスタの各々のゲート電極が前記バ
イアス電圧発生回路のバイアス電圧出力端に接続され、
前記第５のＮＭＯＳトランジスタのドレイン電極を第１
の出力端とし、前記第５のＮＭＯＳトランジスタのソー
ス電極を第２の出力端とするように構成され、前記第１
の電流ミラー回路は、第１、第２および第３電流端子の
各々と低電位電源端子との間に第６、第７および第８の
ＮＭＯＳトランジスタがそれぞれ対応して接続され、前
記第６のＮＭＯＳトランジスタのドレイン電極およびゲ
ート電極が前記第７および第８のＮＭＯＳトランジスタ
のゲート電極に共通接続されるように構成され、前記第
２の電流ミラー回路は、第１、第２および第３電流端子
と低電位電源端子との間に第８、第９および第１０のＮ
ＭＯＳトランジスタがそれぞれ対応して接続され、前記
第９のＮＭＯＳトランジスタのドレイン電極およびゲー
ト電極が前記第１０および第１１のＮＭＯＳトランジス
タのゲート電極に共通接続されるように構成され、前記
出力段は、高電位電源端子および低電位電源端子間に第
７のＰＭＯＳトランジスタおよび第１２のＮＭＯＳトラ
ンジスタが直列接続で挿入されこの直列接続点が出力端
子に接続されるとともに、前記第７のＰＭＯＳトランジ
スタのゲート電極が前記ドライバ段の第１の出力端およ
び位相補正用容量素子を介して前記出力端子にそれぞれ
接続され、前記第１２のＮＭＯＳトランジスタのゲート
電極が前記ドライバ段の第２の出力端に接続されるよう
に構成され、前記バイアス電圧発生回路は、高電位電源
端子および低電位電源端子間に第８のＰＭＯＳトランジ
スタおよび第１３のＮＭＯＳトランジスタが直列接続で
挿入されこの直列接続点を前記バイアス電圧出力端とす
るとともに、高位電源端子および前記第１３のＮＭＯＳ
トランジスタのゲート電極間に挿入された第１４のＮＭ
ＯＳトランジスタのゲート電極にも接続され、前記第１
３のＮＭＯＳトランジスタのゲート電極が前記第１の電
流ミラー回路の第３電流端子と前記第２の電流ミラー回
路の第３電流端子とに共通接続され、前記第８のＰＭＯ
Ｓトランジスタのゲート電極が前記第１のバイアス端子
に接続されるように構成されたことにある。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１７】まず本発明の実施例の関連技術について述
べる。図１はこの関連技術を示す等価回路図である。図
１を参照すると、この差動増幅回路は、入力段５１と出
力段５２と入力段５１および出力段５２にバイアス電圧
を供給するバイアス電圧発生回路５０とを備える。
べる。図１はこの関連技術を示す等価回路図である。図
１を参照すると、この差動増幅回路は、入力段５１と出
力段５２と入力段５１および出力段５２にバイアス電圧
を供給するバイアス電圧発生回路５０とを備える。
【００１８】入力段５１は、高電位電源端子２０および
低電位電源端子２４の間に、ＰＭＯＳトランジスタ１１
とＰＭＯＳトランジスタ１５とＮＭＯＳトランジスタ１
４が直列接続で挿入され、ＰＭＯＳトランジスタ１６と
ＰＭＯＳトランジスタ１７とＮＭＯＳトランジスタ１８
が直列接続される。
低電位電源端子２４の間に、ＰＭＯＳトランジスタ１１
とＰＭＯＳトランジスタ１５とＮＭＯＳトランジスタ１
４が直列接続で挿入され、ＰＭＯＳトランジスタ１６と
ＰＭＯＳトランジスタ１７とＮＭＯＳトランジスタ１８
が直列接続される。
【００１９】ＮＭＯＳトランジスタ１４および１８の各
々のゲート電極がＮＭＯＳトランジスタ１４のドレイン
電極に共通接続され、ＰＭＯＳトランジスタ１１および
１６の各々のゲート電極は第１のバイアス端子１に、Ｐ
ＮＭＯＳトラジスタ１５および１７の各々のゲート電極
はバイアス電圧発生回路５０のバイアス電圧出力端５０
１にそれぞれ接続される。
々のゲート電極がＮＭＯＳトランジスタ１４のドレイン
電極に共通接続され、ＰＭＯＳトランジスタ１１および
１６の各々のゲート電極は第１のバイアス端子１に、Ｐ
ＮＭＯＳトラジスタ１５および１７の各々のゲート電極
はバイアス電圧発生回路５０のバイアス電圧出力端５０
１にそれぞれ接続される。
【００２０】さらに、ＰＭＯＳトランジスタ１１および
１５の直列接続点にドレイン電極が接続されたＮＭＯＳ
トランジスタ８のソース電極と、ＰＭＯＳトランジスタ
１６および１７の直列接続点にドレイン端子が接続され
たＮＭＯＳトランジスタ１２のソース電極とが共通接続
され、この共通接続点および低電位電源端子２４間にＮ
ＭＯＳトランジスタ１３が挿入される。ＮＭＯＳトラン
ジスタ８のゲート電極は非反転入力端子９に、ＮＭＯＳ
トランジスタ１２のゲート電極は反転入力端子１０に、
ＮＭＯＳトランジスタ１３のゲート電極は第２のバイア
ス端子４にそれぞれ接続され、ＰＭＯＳトランジスタ１
７およびＮＭＯＳトランジスタ１８の直列接続点を入力
段の信号出力端５１０とし、ＰＭＯＳトランジスタ１６
とＰＭＯＳトランジスタ１７の直列接続点を入力段の信
号出力端５１１とするように構成される。
１５の直列接続点にドレイン電極が接続されたＮＭＯＳ
トランジスタ８のソース電極と、ＰＭＯＳトランジスタ
１６および１７の直列接続点にドレイン端子が接続され
たＮＭＯＳトランジスタ１２のソース電極とが共通接続
され、この共通接続点および低電位電源端子２４間にＮ
ＭＯＳトランジスタ１３が挿入される。ＮＭＯＳトラン
ジスタ８のゲート電極は非反転入力端子９に、ＮＭＯＳ
トランジスタ１２のゲート電極は反転入力端子１０に、
ＮＭＯＳトランジスタ１３のゲート電極は第２のバイア
ス端子４にそれぞれ接続され、ＰＭＯＳトランジスタ１
７およびＮＭＯＳトランジスタ１８の直列接続点を入力
段の信号出力端５１０とし、ＰＭＯＳトランジスタ１６
とＰＭＯＳトランジスタ１７の直列接続点を入力段の信
号出力端５１１とするように構成される。
【００２１】出力段５２は、高電位電源端子２０および
低電位電源端子２４の間に、ＰＭＯＳトランジスタ２１
とＮＭＯＳトランジスタ２３が直列接続で挿入され、こ
の直列接続点を出力端子２２に接続するとともに、ＰＭ
ＯＳトランジスタ２１のゲート電極が入力段の信号出力
端５１１に接続され、ＮＭＯＳトランジスタ２３のゲー
ト電極が入力段の出力端５１０と容量素子５１０を介し
て出力端子２２とにそれぞれ接続されて構成されてい
る。
低電位電源端子２４の間に、ＰＭＯＳトランジスタ２１
とＮＭＯＳトランジスタ２３が直列接続で挿入され、こ
の直列接続点を出力端子２２に接続するとともに、ＰＭ
ＯＳトランジスタ２１のゲート電極が入力段の信号出力
端５１１に接続され、ＮＭＯＳトランジスタ２３のゲー
ト電極が入力段の出力端５１０と容量素子５１０を介し
て出力端子２２とにそれぞれ接続されて構成されてい
る。
【００２２】バイアス電圧発生回路５０は、高電位電源
端子２０および低電位電源端子２４間に、ＰＭＯＳトラ
ンジスタ６および７が直列接続で挿入された第１の直列
接続回路とＰＭＯＳトランジスタ２およびＮＭＯＳトラ
ンジスタ３が直列接続で挿入された第２の直列接続回路
とを有する。
端子２０および低電位電源端子２４間に、ＰＭＯＳトラ
ンジスタ６および７が直列接続で挿入された第１の直列
接続回路とＰＭＯＳトランジスタ２およびＮＭＯＳトラ
ンジスタ３が直列接続で挿入された第２の直列接続回路
とを有する。
【００２３】第１の直列接続回路の直列接続点が、ソー
ス電極を低電位電源２４に接続するＮＭＯＳトランジス
タ５のドレイン電極およびＰＭＯＳトランジスタ２のゲ
ート電極にそれぞれ共通接続され、第２の直列接続回路
の直列接続点をバイアス電圧出力端５０１とするととも
に、ＰＭＯＳトランジスタ７のゲート電極にも接続され
る。
ス電極を低電位電源２４に接続するＮＭＯＳトランジス
タ５のドレイン電極およびＰＭＯＳトランジスタ２のゲ
ート電極にそれぞれ共通接続され、第２の直列接続回路
の直列接続点をバイアス電圧出力端５０１とするととも
に、ＰＭＯＳトランジスタ７のゲート電極にも接続され
る。
【００２４】さらに、ＰＭＯＳトランジスタ６のゲート
電極が第１のバイアス端子１に接続され、ＮＭＯＳトラ
ンジスタ３のゲート電極が第２のバイアス端子４に接続
されて構成される。
電極が第１のバイアス端子１に接続され、ＮＭＯＳトラ
ンジスタ３のゲート電極が第２のバイアス端子４に接続
されて構成される。
【００２５】この差動増幅回路は、ＮＭＯＳトランジス
タ８、１２および１３で差動入力回路を構成し、ＰＭＯ
Ｓトランジスタ１１、１５、１６および１７でフォール
テッドカスケード回路を構成する。ＮＭＯＳトランジス
タ１４および１８はフォールテッドカスケード回路の能
動負荷である。
タ８、１２および１３で差動入力回路を構成し、ＰＭＯ
Ｓトランジスタ１１、１５、１６および１７でフォール
テッドカスケード回路を構成する。ＮＭＯＳトランジス
タ１４および１８はフォールテッドカスケード回路の能
動負荷である。
【００２６】ＰＭＯＳトラジスタ１７のソースおよびド
レイン電極は入力段５１の出力となり、それぞれ出力用
ＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ
２３を同相で駆動する。
レイン電極は入力段５１の出力となり、それぞれ出力用
ＰＭＯＳトランジスタ２１およびＮＭＯＳトランジスタ
２３を同相で駆動する。
【００２７】ＰＭＯＳトランジスタ６は、第１のバイア
ス端子１の電圧に応答してＰＭＯＳトランジスタ１１お
よび１６と協調動作し、ＰＭＯＳトランジスタ７はＰＭ
ＯＳトランジスタ２のドレイン電極のバイアス電圧出力
に応答してＰＭＯＳトランジスタ１５および１７と協調
動作し、ＰＭＯＳトランジスタ５は、第２のバイアス端
子４の電圧に応答してＮＭＯＳトランジスタ１３と協調
動作する。
ス端子１の電圧に応答してＰＭＯＳトランジスタ１１お
よび１６と協調動作し、ＰＭＯＳトランジスタ７はＰＭ
ＯＳトランジスタ２のドレイン電極のバイアス電圧出力
に応答してＰＭＯＳトランジスタ１５および１７と協調
動作し、ＰＭＯＳトランジスタ５は、第２のバイアス端
子４の電圧に応答してＮＭＯＳトランジスタ１３と協調
動作する。
【００２８】そのため、ＰＭＯＳトランジスタ７のソー
ス電極の電位は、差動入力電圧が０レベルのときのＰＭ
ＯＳトランジスタ１５および１７のソース電極の電位と
等しくなる。
ス電極の電位は、差動入力電圧が０レベルのときのＰＭ
ＯＳトランジスタ１５および１７のソース電極の電位と
等しくなる。
【００２９】このことから、バイアス電圧発生回路５０
のＰＭＯＳトランジスタ２および出力段５２のＰＭＯＳ
トランジスタ２１のドレイン電流は一定の比率となり、
この比率にＮＭＯＳトランジスタ３のドレイン電流を乗
じた値が、アイドリング電流となるように制御される。
のＰＭＯＳトランジスタ２および出力段５２のＰＭＯＳ
トランジスタ２１のドレイン電流は一定の比率となり、
この比率にＮＭＯＳトランジスタ３のドレイン電流を乗
じた値が、アイドリング電流となるように制御される。
【００３０】次に、本発明の一実施例を説明する。図２
は一実施例の等価回路図である。図２を参照すると、こ
の差動増幅回路は、差動増幅器の入力信号を差動増幅す
る入力段５４とこの増幅された信号を駆動出力するドラ
イバ段５５とこの駆動出力をプッシュプル動作で出力す
る出力段５６とドライバ段５５にバイアス電圧を供給す
るバイアス電圧発生回路５３と入力段５４の出力電流を
電流ミラーによりドライバ段５５に供給する第１の電流
ミラー回路５７と第２の電流ミラー回路５８とを備え
る。
は一実施例の等価回路図である。図２を参照すると、こ
の差動増幅回路は、差動増幅器の入力信号を差動増幅す
る入力段５４とこの増幅された信号を駆動出力するドラ
イバ段５５とこの駆動出力をプッシュプル動作で出力す
る出力段５６とドライバ段５５にバイアス電圧を供給す
るバイアス電圧発生回路５３と入力段５４の出力電流を
電流ミラーによりドライバ段５５に供給する第１の電流
ミラー回路５７と第２の電流ミラー回路５８とを備え
る。
【００３１】入力段５４は、高電位電源端子２０および
第１の電流ミラー回路５７の第１電流端子５３１間にＰ
ＭＯＳトランジスタ４０および３８が直列接続で挿入さ
れ、高電位電源端子２０および第２の電流ミラー回路５
８の電流端子５４１間にＰＭＯＳトランジスタ４１およ
び３９が直列接続で挿入される。
第１の電流ミラー回路５７の第１電流端子５３１間にＰ
ＭＯＳトランジスタ４０および３８が直列接続で挿入さ
れ、高電位電源端子２０および第２の電流ミラー回路５
８の電流端子５４１間にＰＭＯＳトランジスタ４１およ
び３９が直列接続で挿入される。
【００３２】ＰＭＯＳトランジスタ４０および４１のゲ
ート電極が第１のバイアス端子４８に、ＰＭＯＳトラジ
スタ３８および３９のゲート電極が第２のバイアス端子
４７にそれぞれ接続される。
ート電極が第１のバイアス端子４８に、ＰＭＯＳトラジ
スタ３８および３９のゲート電極が第２のバイアス端子
４７にそれぞれ接続される。
【００３３】さらに、ＰＭＯＳトランジスタ４０および
３８の直列接続点にドレイン電極が接続されたＮＭＯＳ
トランジスタ８のソース電極と、ＰＭＯＳトランジスタ
４１および３９の直列接続点にドレイン電極が接続され
たＮＭＯＳトランジスタ１２のソース電極とが共通接続
され、この共通接続点および低電位電源端子２４間にＮ
ＭＯＳトランジスタ１３が挿入される。ＮＭＯＳトラン
ジスタ８のゲート電極が非反転入力端子１０に、ＮＭＯ
Ｓトランジスタ１２のゲート電極が反転入力端子９に、
ＮＭＯＳトランジスタ１３のゲート電極が第３のバイア
ス端子４にそれぞれ接続されるように構成される。
３８の直列接続点にドレイン電極が接続されたＮＭＯＳ
トランジスタ８のソース電極と、ＰＭＯＳトランジスタ
４１および３９の直列接続点にドレイン電極が接続され
たＮＭＯＳトランジスタ１２のソース電極とが共通接続
され、この共通接続点および低電位電源端子２４間にＮ
ＭＯＳトランジスタ１３が挿入される。ＮＭＯＳトラン
ジスタ８のゲート電極が非反転入力端子１０に、ＮＭＯ
Ｓトランジスタ１２のゲート電極が反転入力端子９に、
ＮＭＯＳトランジスタ１３のゲート電極が第３のバイア
ス端子４にそれぞれ接続されるように構成される。
【００３４】ドライバ段５５は、高電位電源端子２０お
よび第１の電流ミラー回路５７の第２電流端子５３２の
間にＰＭＯＳトランジスタ４２およびＮＭＯＳトランジ
スタ３６が直列接続で挿入され、高電位電源端子２０お
よび第２の電流ミラー回路５８の第２電流端子５４２間
にＰＭＯＳトランジスタ４３およびＮＭＯＳトランジス
タ３７が直列接続で挿入される。
よび第１の電流ミラー回路５７の第２電流端子５３２の
間にＰＭＯＳトランジスタ４２およびＮＭＯＳトランジ
スタ３６が直列接続で挿入され、高電位電源端子２０お
よび第２の電流ミラー回路５８の第２電流端子５４２間
にＰＭＯＳトランジスタ４３およびＮＭＯＳトランジス
タ３７が直列接続で挿入される。
【００３５】ＰＭＯＳトランジスタ４２のゲート電極お
よびドレイン電極がＰＭＯＳトランジスタ４３のゲート
電極に共通接続され、ＮＭＯＳトランジスタ３６および
３７の各々のゲート電極がバイアス電圧発生回路５３の
バイアス電圧出力端に接続される。ＮＭＯＳトランジス
タ３７のドレイン電極が出力端５５１となり、ＮＭＯＳ
トランジスタ３７のソース電極が出力端５５２となりる
ように構成される。
よびドレイン電極がＰＭＯＳトランジスタ４３のゲート
電極に共通接続され、ＮＭＯＳトランジスタ３６および
３７の各々のゲート電極がバイアス電圧発生回路５３の
バイアス電圧出力端に接続される。ＮＭＯＳトランジス
タ３７のドレイン電極が出力端５５１となり、ＮＭＯＳ
トランジスタ３７のソース電極が出力端５５２となりる
ように構成される。
【００３６】第１の電流ミラー回路５７は、第１、第２
および第３電流端子５３１、５３２および５３３と低位
電源端子２２との間にＮＭＯＳトランジスタ３０、３２
および３４がそれぞれ対応して接続され、ＮＭＯＳトラ
ンジスタ３０のドレイン電極およびゲート電極がＮＭＯ
Ｓトランジスタ３２および３４のゲート電極に共通接続
されるように構成される。
および第３電流端子５３１、５３２および５３３と低位
電源端子２２との間にＮＭＯＳトランジスタ３０、３２
および３４がそれぞれ対応して接続され、ＮＭＯＳトラ
ンジスタ３０のドレイン電極およびゲート電極がＮＭＯ
Ｓトランジスタ３２および３４のゲート電極に共通接続
されるように構成される。
【００３７】第２の電流ミラー回路５８は、第１、第２
および第３電流端子５４１、５４２および５４３と低位
電源端子２２との間にＮＭＯＳトランジスタ３１、３３
および３５がそれぞれ対応して接続され、ＮＭＯＳトラ
ンジスタ３１のドレイン電極およびゲート電極がＮＭＯ
Ｓトランジスタ３３および３５のゲート電極に共通接続
されるように構成される。
および第３電流端子５４１、５４２および５４３と低位
電源端子２２との間にＮＭＯＳトランジスタ３１、３３
および３５がそれぞれ対応して接続され、ＮＭＯＳトラ
ンジスタ３１のドレイン電極およびゲート電極がＮＭＯ
Ｓトランジスタ３３および３５のゲート電極に共通接続
されるように構成される。
【００３８】出力段５６は、高電位電源端子２０および
低電位電源端子２４間にＰＭＯＳトランジスタ２１およ
びＮＭＯＳトランジスタ２３が直列接続で挿入され、こ
の直列接続点が出力端子２２に接続されるとともに、Ｐ
ＭＯＳトランジスタ２１のゲート電極がドライバ段の出
力端５５１および位相補正用容量素子１９を介して出力
端子２２にそれぞれ接続され、ＮＭＯＳトランジスタ２
３のゲート電極がドライバ段５５の出力端５５２に接続
されるように構成される。
低電位電源端子２４間にＰＭＯＳトランジスタ２１およ
びＮＭＯＳトランジスタ２３が直列接続で挿入され、こ
の直列接続点が出力端子２２に接続されるとともに、Ｐ
ＭＯＳトランジスタ２１のゲート電極がドライバ段の出
力端５５１および位相補正用容量素子１９を介して出力
端子２２にそれぞれ接続され、ＮＭＯＳトランジスタ２
３のゲート電極がドライバ段５５の出力端５５２に接続
されるように構成される。
【００３９】バイアス電圧発生回路５３は、高位電源端
子２０および低位電源端子２４間にＰＭＯＳトランジス
タ４５およびＮＭＯＳトランジスタ４６が直列接続で挿
入され、この直列接続点をバイアス電圧出力端とすると
ともに、高電位電源端子２０およびＮＭＯＳトランジス
タ４６のゲート電極間に挿入されたＮＭＯＳトランジス
タ４４のゲート電極にも接続される。
子２０および低位電源端子２４間にＰＭＯＳトランジス
タ４５およびＮＭＯＳトランジスタ４６が直列接続で挿
入され、この直列接続点をバイアス電圧出力端とすると
ともに、高電位電源端子２０およびＮＭＯＳトランジス
タ４６のゲート電極間に挿入されたＮＭＯＳトランジス
タ４４のゲート電極にも接続される。
【００４０】ＮＭＯＳトランジスタ４６のゲート電極
が、ＮＭＯＳトランジスタ４４のソース電極と第１の電
流ミラー回路５７の第３電流端子５３３と第２の電流ミ
ラー回路５８の第３電流端子５４３とに共通接続され、
ＰＭＯＳトランジスタ４５のゲート電極が第１のバイア
ス端子４８に接続されるように構成される。
が、ＮＭＯＳトランジスタ４４のソース電極と第１の電
流ミラー回路５７の第３電流端子５３３と第２の電流ミ
ラー回路５８の第３電流端子５４３とに共通接続され、
ＰＭＯＳトランジスタ４５のゲート電極が第１のバイア
ス端子４８に接続されるように構成される。
【００４１】この構成による差動増幅回路は、入力段５
４のＮＭＯＳトランジスタ８、１２および１３が差動増
幅回路を、ＰＭＯＳトランジスタ３８、３９、４０およ
び４１がフォールテッドカスケード回路をそれぞれ構成
し、入力段５４の出力電流を電流ミラーすることにより
ドライバー段５５に伝達する。
４のＮＭＯＳトランジスタ８、１２および１３が差動増
幅回路を、ＰＭＯＳトランジスタ３８、３９、４０およ
び４１がフォールテッドカスケード回路をそれぞれ構成
し、入力段５４の出力電流を電流ミラーすることにより
ドライバー段５５に伝達する。
【００４２】ドライバ段のＮＭＯＳトランジスタ３６お
よび３７はＰＭＯＳトランジスタ４２および４３を能動
負荷とするゲート接地レベルシフト回路として動作し、
バイアス電圧発生回路５３から供給されるバイアス電圧
出力に応答してＮＭＯＳトランジスタ３７のドレインお
よびソース電極がそれぞれ出力用ＰＭＯＳトランジスタ
２１およびＮＭＯＳトランジスタ２３をプッシュプル駆
動する。
よび３７はＰＭＯＳトランジスタ４２および４３を能動
負荷とするゲート接地レベルシフト回路として動作し、
バイアス電圧発生回路５３から供給されるバイアス電圧
出力に応答してＮＭＯＳトランジスタ３７のドレインお
よびソース電極がそれぞれ出力用ＰＭＯＳトランジスタ
２１およびＮＭＯＳトランジスタ２３をプッシュプル駆
動する。
【００４３】バイアス電圧発生回路５３のＮＭＯＳトラ
ンジスタ４４、第１の電流ミラー回路５７のＮＭＯＳト
ランジスタ３４および第２の電流ミラー回路５８のＮＭ
ＯＳトランジスタ３５はソースホロワ回路として動作
し、ＮＭＯＳトランジスタ４６の負帰還回路となって、
定常状態になる。
ンジスタ４４、第１の電流ミラー回路５７のＮＭＯＳト
ランジスタ３４および第２の電流ミラー回路５８のＮＭ
ＯＳトランジスタ３５はソースホロワ回路として動作
し、ＮＭＯＳトランジスタ４６の負帰還回路となって、
定常状態になる。
【００４４】ＮＭＯＳトランジスタ４４はＰＭＯＳトラ
ンジスタ４５およびＮＭＯＳトランジスタ４６の直列接
続点から供給されるバイアス電圧出力に応答してドライ
バ段のＮＭＯＳトランジスタ３６および３７と協調動作
し、第１の電流ミラー回路５７のＮＭＯＳトランジスタ
３４および第２の電流ミラー回路５８のＮＭＯＳトラン
ジスタ３５はＮＭＯＳトランジスタ３０および３１の各
々のドレイン電圧に応答してＮＭＯＳトランジスタ３２
および３３と協調動作する。そのため、差動入力電圧が
０レベルの状態では、ＮＭＯＳトランジスタ４４および
３７のソース電極の電位はそれぞれ等しくなる。
ンジスタ４５およびＮＭＯＳトランジスタ４６の直列接
続点から供給されるバイアス電圧出力に応答してドライ
バ段のＮＭＯＳトランジスタ３６および３７と協調動作
し、第１の電流ミラー回路５７のＮＭＯＳトランジスタ
３４および第２の電流ミラー回路５８のＮＭＯＳトラン
ジスタ３５はＮＭＯＳトランジスタ３０および３１の各
々のドレイン電圧に応答してＮＭＯＳトランジスタ３２
および３３と協調動作する。そのため、差動入力電圧が
０レベルの状態では、ＮＭＯＳトランジスタ４４および
３７のソース電極の電位はそれぞれ等しくなる。
【００４５】したがって、バイアス電圧発生回路５３の
ＮＭＯＳトランジスタ４４および出力段のＮＭＯＳトラ
ンジスタ２３のドレイン電流は一定の比率となり、この
比率にバイアス電圧発生回路５３のＰＭＯＳトランジス
タ４５のドレイン電流を乗じた値が、出力段のアイドリ
ング電流となるように制御される。
ＮＭＯＳトランジスタ４４および出力段のＮＭＯＳトラ
ンジスタ２３のドレイン電流は一定の比率となり、この
比率にバイアス電圧発生回路５３のＰＭＯＳトランジス
タ４５のドレイン電流を乗じた値が、出力段のアイドリ
ング電流となるように制御される。
【００４６】
【発明の効果】以上説明したように、本発明の差動増幅
回路は、出力段のトランジスタのアイドリング電流が、
出力用ＰＭＯＳトランジスタのゲート・ソース間電圧
（Ｖｇｓ１）と、出力用ＮＭＯＳトランジスタのゲート
・ソース間電圧（Ｖｇｓ２）と、これら出力用ＰＭＯＳ
トランジスタおよびＮＭＯＳトランジスタの各々のゲー
ト電極間に挿入されるレベルシフト用ＮＭＯＳトランジ
スタのソース・ドレイン間電圧（Ｖｄｓ）との総和によ
り決定される。すなわちレベルシフトのゲート・ソース
間電圧をＶｇｓ３とすると、アイドリング電流を従来例
と比較した場合、本発明の場合は、Ｖｇｓ１＋Ｖｇｓ２
＋Ｖｄｓ従来例の場合は、Ｖｇｓ１＋Ｖｇｓ２＋Ｖｇｓ
３となり、ソース・ドレイン間電圧Ｖｄｓの絶対値はゲ
ート・ソース間電圧Ｖｇｓの絶対値よりも小さな値で動
作できるため、近年の低電源電圧化（３Ｖ）における電
源電圧の変動、あるいはトランジスタのスレッショルド
電圧の変動の影響が少ない差動増幅回路の電流低減には
大きな効果が得られる。
回路は、出力段のトランジスタのアイドリング電流が、
出力用ＰＭＯＳトランジスタのゲート・ソース間電圧
（Ｖｇｓ１）と、出力用ＮＭＯＳトランジスタのゲート
・ソース間電圧（Ｖｇｓ２）と、これら出力用ＰＭＯＳ
トランジスタおよびＮＭＯＳトランジスタの各々のゲー
ト電極間に挿入されるレベルシフト用ＮＭＯＳトランジ
スタのソース・ドレイン間電圧（Ｖｄｓ）との総和によ
り決定される。すなわちレベルシフトのゲート・ソース
間電圧をＶｇｓ３とすると、アイドリング電流を従来例
と比較した場合、本発明の場合は、Ｖｇｓ１＋Ｖｇｓ２
＋Ｖｄｓ従来例の場合は、Ｖｇｓ１＋Ｖｇｓ２＋Ｖｇｓ
３となり、ソース・ドレイン間電圧Ｖｄｓの絶対値はゲ
ート・ソース間電圧Ｖｇｓの絶対値よりも小さな値で動
作できるため、近年の低電源電圧化（３Ｖ）における電
源電圧の変動、あるいはトランジスタのスレッショルド
電圧の変動の影響が少ない差動増幅回路の電流低減には
大きな効果が得られる。
【図１】本発明の実施例の関連技術を示す回路図であ
る。
る。
【図２】本発明の一実施例を示す回路図である。
【図３】従来の一例を示す回路図である。
【図４】従来の他の例を示す回路図である。
１ 第１のバイアス端子 ２，６，７，１１，１５〜１７，２１，３８〜４３
ＰＭＯＳトランジスタ ３，５，８，１２，１３，１４，１８，２３，３０〜３
５，３６，３７，４４，４６ ＮＭＯＳトランジスタ ４ 第２のバイアス端子 ９ 反転入力端子 １０ 非反転入力端子 ２０ 高電位電源端子 ２２ 出力端子 ２４ 低電位電源端子 ５０，５３ バイアス電圧発生回路 ５１，５４ 入力段 ５２，５６ 出力段 ５５ ドライバ段 ５７ 第１の電流ミラー回路 ５８ 第２の電流ミラー回路
ＰＭＯＳトランジスタ ３，５，８，１２，１３，１４，１８，２３，３０〜３
５，３６，３７，４４，４６ ＮＭＯＳトランジスタ ４ 第２のバイアス端子 ９ 反転入力端子 １０ 非反転入力端子 ２０ 高電位電源端子 ２２ 出力端子 ２４ 低電位電源端子 ５０，５３ バイアス電圧発生回路 ５１，５４ 入力段 ５２，５６ 出力段 ５５ ドライバ段 ５７ 第１の電流ミラー回路 ５８ 第２の電流ミラー回路
Claims (1)
- 【請求項１】 入力信号を差動増幅する入力段と、この
増幅された信号を駆動出力するドライバ段と、この駆動
出力をプッシュプル動作で出力する出力段と、ドライバ
段にバイアス電圧を供給するバイアス電圧発生回路と、
前記入力段の出力電流を電流ミラーにより前記ドライバ
段に供給する第１の電流ミラー回路および第２の電流ミ
ラー回路とを備え； 前記入力段は、高電位電源端子および前記第１の電流ミ
ラー回路の第１電流端子間に第１のＰＭＯＳトランジス
タと第２のＰＭＯＳトランジスタとが直列接続で挿入さ
れた第１の直列接続回路と、高電位電源端子および前記
第２の電流ミラー回路の第２電流端子間に第３のＰＭＯ
Ｓトランジスタと第４のＰＭＯＳトランジスタとが直列
接続で挿入された第２の直列接続回路とを有し、前記第
１および前記第３のＰＭＯＳトランジスタのゲート電極
がそれぞれ第１のバイアス端子に接続され、前記第２お
よび第４のＰＭＯＳトランジスタのゲート電極がそれぞ
れ第２のバイアス端子に接続され、さらに、前記第１の
直列接続回路の直列接続点にドレイン端子が接続された
第１のＮＭＯＳトランジスタのソース電極と前記第２の
直列接続回路の直列接続点にドレイン電極が接続された
第２のＮＭＯＳトランジスタのソース電極とが互に接続
され、この接続点および低電位電源端子の間に第３のＮ
ＭＯＳトランジスタが挿入され、前記第１のＮＭＯＳト
ランジスタのゲート電極が非反転入力端子に、前記第２
のＮＭＯＳトランジスタのゲート電極が反転入力端子
に、前記第３のＮＭＯＳトランジスタのゲート電極が第
３のバイアス端子にそれぞれ接続されるように構成さ
れ； 前記ドライバ段は、高電位電源端子および前記第１の電
流ミラー回路の第２電流端子間に第５のＰＭＯＳトラン
ジスタおよび第４のＮＭＯＳトランジスタが直列接続で
挿入された第３の直列接続回路と、高電位電源端子およ
び前記第２の電流ミラー回路の第２電流端子間に第６の
ＰＭＯＳトランジスタおよび第５のＮＭＯＳトランジス
タが直列接続で挿入された第４の直列接続回路とを有
し、前記第３の直列接続回路の直列接続点が前記第５お
よび前記第６のＰＭＯＳトランジスタの各々のゲート電
極に共通接続され、前記第４および前記第５のＮＭＯＳ
トランジスタの各々のゲート電極が前記バイアス電圧発
生回路のバイアス電圧出力端に接続され、前記第５のＮ
ＭＯＳトランジスタのドレイン電極を第１の出力端と
し、前記第５のＮＭＯＳトランジスタのソース電極を第
２の出力端とするように構成され； 前記第１の電流ミラー回路は、第１、第２および第３電
流端子の各々と低電位電源端子との間に第６、第７およ
び第８のＮＭＯＳトランジスタがそれぞれ対応して接続
され、前記第６のＮＭＯＳトランジスタのドレイン電極
およびゲート電極が前記第７および第８のＮＭＯＳトラ
ンジスタのゲート電極に共通接続されるように構成さ
れ； 前記第２の電流ミラー回路は、第１、第２および第３電
流端子と低電位電源端子との間に第８、第９および第１
０のＮＭＯＳトランジスタがそれぞれ対応して接続さ
れ、前記第９のＮＭＯＳトランジスタのドレイン電極お
よびゲート電極が前記第１０および第１１のＮＭＯＳト
ランジスタのゲート電極に共通接続されるように構成さ
れ； 前記出力段は、高電位電源端子および低電位電源端子間
に第７のＰＭＯＳトランジスタおよび第１２のＮＭＯＳ
トランジスタが直列接続で挿入されこの直列接続点が出
力端子に接続されるとともに、前記第７のＰＭＯＳトラ
ンジスタのゲート電極が前記ドライバ段の第１の出力端
および位相補正用容量素子を介して前記出力端子にそれ
ぞれ接続され、前記第１２のＮＭＯＳトランジスタのゲ
ート電極が前記ドライバ段の第２の出力端に接続される
ように構成され； 前記バイアス電圧発生回路は、高電位電源端子および低
電位電源端子間に第８のＰＭＯＳトランジスタおよび第
１３のＮＭＯＳトランジスタが直列接続で挿入されこの
直列接続点を前記バイアス電圧出力端とするとともに、
高位電源端子および前記第１３のＮＭＯＳトランジスタ
のゲート電極間に挿入された第１４のＮＭＯＳトランジ
スタのゲート電極にも接続され、前記第１３のＮＭＯＳ
トランジスタのゲート電極が前記第１の電流ミラー回路
の第３電流端子と前記第２の電流ミラー回路の第３電流
端子とに共通接続され、前記第８のＰＭＯＳトランジス
タのゲート電極が前記第１のバイアス端子に接続される
ように構成されたことを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5298796A JP2540767B2 (ja) | 1993-11-30 | 1993-11-30 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5298796A JP2540767B2 (ja) | 1993-11-30 | 1993-11-30 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07154164A JPH07154164A (ja) | 1995-06-16 |
| JP2540767B2 true JP2540767B2 (ja) | 1996-10-09 |
Family
ID=17864337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5298796A Expired - Lifetime JP2540767B2 (ja) | 1993-11-30 | 1993-11-30 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540767B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3452004B2 (ja) * | 1999-12-02 | 2003-09-29 | ヤマハ株式会社 | 差動増幅回路 |
| JP5380269B2 (ja) * | 2009-12-22 | 2014-01-08 | 協同電子エンジニアリング株式会社 | 電流電圧変換合成出力装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6121607A (ja) * | 1984-07-10 | 1986-01-30 | Nec Corp | 相補型ｍｉｓｆｅｔを用いた演算増幅回路 |
-
1993
- 1993-11-30 JP JP5298796A patent/JP2540767B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07154164A (ja) | 1995-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960521 |