JPH06164258A - オフセットキャンセル回路付増幅回路 - Google Patents
オフセットキャンセル回路付増幅回路Info
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- JPH06164258A JPH06164258A JP4333905A JP33390592A JPH06164258A JP H06164258 A JPH06164258 A JP H06164258A JP 4333905 A JP4333905 A JP 4333905A JP 33390592 A JP33390592 A JP 33390592A JP H06164258 A JPH06164258 A JP H06164258A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/303—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters using a switching device
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Abstract
(57)【要約】
【目的】 高いゲイン精度と低ノイズのオフセットキャ
ンセル回路付増幅回路を提供する。 【構成】 反転増幅回路２の出力側にはＭＯＳトランジ
スタ１４，１５からなるアナログスイッチによるサンプ
リング回路５が接続され、このサンプリング回路５の出
力端には、ソ−スフォロワ回路７が接続されている。そ
して、このソ−スフォロワ回路７の出力は抵抗器１１と
抵抗器１２との直列抵抗に印加されと共に、反転増幅回
路２を構成する演算増幅器１の反転入力端子には、抵抗
器１１と抵抗器１２との接続点が接続され、ソ−スフォ
ロワ回路７の出力信号の分圧したものが印加されること
となる。
ンセル回路付増幅回路を提供する。 【構成】 反転増幅回路２の出力側にはＭＯＳトランジ
スタ１４，１５からなるアナログスイッチによるサンプ
リング回路５が接続され、このサンプリング回路５の出
力端には、ソ−スフォロワ回路７が接続されている。そ
して、このソ−スフォロワ回路７の出力は抵抗器１１と
抵抗器１２との直列抵抗に印加されと共に、反転増幅回
路２を構成する演算増幅器１の反転入力端子には、抵抗
器１１と抵抗器１２との接続点が接続され、ソ−スフォ
ロワ回路７の出力信号の分圧したものが印加されること
となる。
Description
【０００１】
【産業上の利用分野】本発明は、例えばイメ−ジセンサ
等の原稿読取素子の出力信号を増幅する増幅回路に係
り、特に、入力信号に含まれるオフセット信号を除去す
るオフセットキャンセル回路を有する増幅回路における
雑音特性を改良したオフセットキャンセル回路付増幅回
路に関する。
等の原稿読取素子の出力信号を増幅する増幅回路に係
り、特に、入力信号に含まれるオフセット信号を除去す
るオフセットキャンセル回路を有する増幅回路における
雑音特性を改良したオフセットキャンセル回路付増幅回
路に関する。
【０００２】
【従来の技術】従来、この種のオフセットキャンセル回
路付増幅回路としては、例えば図３に示されるように増
幅回路の出力信号をサンプルホ−ルド回路を介して入力
側に帰還するようにしてオフセットキャンセル回路を構
成したものがある。すなわち、図３においてオフセット
キャンセル回路付増幅回路は、演算増幅器１を中心に非
反転増幅回路２が構成されると共に、その出力側にはサ
ンプリングスイッチ３とサンプリングコンデンサ４とか
らなるサンプリング回路５と、このサンプリング回路５
と先の演算増幅器１の基準電位側の端子、すなわち、反
転入力端子とを接続するバッファ増幅器６と、から構成
されてなるものである。
路付増幅回路としては、例えば図３に示されるように増
幅回路の出力信号をサンプルホ−ルド回路を介して入力
側に帰還するようにしてオフセットキャンセル回路を構
成したものがある。すなわち、図３においてオフセット
キャンセル回路付増幅回路は、演算増幅器１を中心に非
反転増幅回路２が構成されると共に、その出力側にはサ
ンプリングスイッチ３とサンプリングコンデンサ４とか
らなるサンプリング回路５と、このサンプリング回路５
と先の演算増幅器１の基準電位側の端子、すなわち、反
転入力端子とを接続するバッファ増幅器６と、から構成
されてなるものである。
【０００３】図４にはこのオフセットキャンセル回路付
増幅回路の動作を説明するタイミングチャ−トが示され
ており、同図を参照しつつ以下に本回路の動作を概略的
に説明する。先ず、前提として本回路の入力信号は、一
定のオフセット電圧に、例えばイメ−ジセンサの出力信
号が重畳されたものであり、オフセット電圧に重畳され
たイメ−ジセンサの出力信号を入力する直前にオフセッ
ト電圧のみが入力されるようになっているものとする。
すなわち、本回路において、サンプリングスイッチ３は
一定の周期で断続を繰り返すようになっており、先ず、
時刻ｔ１からｔ２の間において図示されない外部回路よ
りオフセット電圧Ｖosが演算増幅器１の非反転入力端子
に入力されると（図４（ａ）参照）、この電圧Ｖosは演
算増幅器１を介して出力される。そして、時刻ｔ１から
ｔ２の間、閉成状態となっている（図４（ｂ）参照）サ
ンプリングスイッチ３を介してサンプリングコンデンサ
４に印加される結果、このサンプリングコンデンサ４の
電位はＶosとなる。一方、バッファ増幅器６の出力イン
ピ−ダンスは、負帰還によりバッファ増幅器６の出力端
と演算増幅器１の反転入力端子とを接続する抵抗Ｒｉに
比して十分低いので、バッファ増幅器６の出力電位はサ
ンプリングコンデンサ４の電位と略同電位、すなわち、
略Ｖosとなる。
増幅回路の動作を説明するタイミングチャ−トが示され
ており、同図を参照しつつ以下に本回路の動作を概略的
に説明する。先ず、前提として本回路の入力信号は、一
定のオフセット電圧に、例えばイメ−ジセンサの出力信
号が重畳されたものであり、オフセット電圧に重畳され
たイメ−ジセンサの出力信号を入力する直前にオフセッ
ト電圧のみが入力されるようになっているものとする。
すなわち、本回路において、サンプリングスイッチ３は
一定の周期で断続を繰り返すようになっており、先ず、
時刻ｔ１からｔ２の間において図示されない外部回路よ
りオフセット電圧Ｖosが演算増幅器１の非反転入力端子
に入力されると（図４（ａ）参照）、この電圧Ｖosは演
算増幅器１を介して出力される。そして、時刻ｔ１から
ｔ２の間、閉成状態となっている（図４（ｂ）参照）サ
ンプリングスイッチ３を介してサンプリングコンデンサ
４に印加される結果、このサンプリングコンデンサ４の
電位はＶosとなる。一方、バッファ増幅器６の出力イン
ピ−ダンスは、負帰還によりバッファ増幅器６の出力端
と演算増幅器１の反転入力端子とを接続する抵抗Ｒｉに
比して十分低いので、バッファ増幅器６の出力電位はサ
ンプリングコンデンサ４の電位と略同電位、すなわち、
略Ｖosとなる。
【０００４】続いて、時刻ｔ２以後時刻ｔ３までの間、
演算増幅器１の非反転入力端子に入力信号Ｖinとして先
のオフセット電圧Ｖosにイメ−ジセンサの出力電圧が重
畳された定電圧Ｖ１が印加されると、出力端子には出力
電圧Ｖout としてＶos＋（（Ｖ１−Ｖos）×（Ｒf ／Ｒ
i ＋１））なる電圧が出力されることとなる。ここで、
もしオフセットキャンセル回路がなく演算増幅器１を中
心に構成された非反転増幅回路２のみである場合は、上
述と同様に入力信号にオフセット電圧Ｖosが含まれると
すると、このオフセット電圧Ｖosは非反転増幅回路２が
有する増幅度で増幅されて出力されることとなる。具体
的に、オフセット電圧Ｖosのみが入力された際に、非反
転増幅回路２の出力電圧はＶos×（Ｒf ／Ｒi ＋１）と
なる。
演算増幅器１の非反転入力端子に入力信号Ｖinとして先
のオフセット電圧Ｖosにイメ−ジセンサの出力電圧が重
畳された定電圧Ｖ１が印加されると、出力端子には出力
電圧Ｖout としてＶos＋（（Ｖ１−Ｖos）×（Ｒf ／Ｒ
i ＋１））なる電圧が出力されることとなる。ここで、
もしオフセットキャンセル回路がなく演算増幅器１を中
心に構成された非反転増幅回路２のみである場合は、上
述と同様に入力信号にオフセット電圧Ｖosが含まれると
すると、このオフセット電圧Ｖosは非反転増幅回路２が
有する増幅度で増幅されて出力されることとなる。具体
的に、オフセット電圧Ｖosのみが入力された際に、非反
転増幅回路２の出力電圧はＶos×（Ｒf ／Ｒi ＋１）と
なる。
【０００５】すなわち、オフセットキャンセル回路を設
けることによって、オフセット電圧Ｖosは、Ｖos×（Ｒ
f ／Ｒi ＋１）から単にＶosに抑圧されることとなる。
しかしながら、図３に示された回路においてサンプリン
グスイッチ３が閉成状態にある間、演算増幅器１を中心
に構成された非反転増幅回路は１００％負帰還の状態で
あり、しかもその負帰還ル−プ内にはバッファ増幅器６
があるので、極めて発振を生じ易い回路であると言え
る。このため、発振を防止するためには、演算増幅器１
にいわゆる容量補償を施す方法があるが、この場合、周
波数特性を低下させてしまうという欠点がある。また、
バッファ増幅器６で発生する雑音は、非反転増幅回路に
よってＲf ／Ｒi 倍されて出力されるために、あたかも
非反転増幅回路の入力雑音が増加したと等価であり、そ
の結果Ｓ／Ｎ比を低下させるという欠点がある。さら
に、非反転増幅回路２において増幅される雑音は、バッ
ファ増幅器６において発生した雑音に止まらず、サンプ
リングスイッチ３においても雑音が発生するので、この
雑音がバッファ増幅器６で生じた雑音と同様に非反転増
幅回路によってＲf ／Ｒi 倍され、回路全体の有効ダイ
ナミックレンジを減少させるという欠点がある。またさ
らに、雑音の発生は、演算増幅器１のおいても生じるの
で、回路全体の雑音レベルを低くするためには、バッフ
ァ増幅器６に使用される演算増幅器と共に非反転増幅回
路を構成する演算増幅器を高価な低雑音のものを揃える
必要があり、高価な回路となってしまう欠点がある。
けることによって、オフセット電圧Ｖosは、Ｖos×（Ｒ
f ／Ｒi ＋１）から単にＶosに抑圧されることとなる。
しかしながら、図３に示された回路においてサンプリン
グスイッチ３が閉成状態にある間、演算増幅器１を中心
に構成された非反転増幅回路は１００％負帰還の状態で
あり、しかもその負帰還ル−プ内にはバッファ増幅器６
があるので、極めて発振を生じ易い回路であると言え
る。このため、発振を防止するためには、演算増幅器１
にいわゆる容量補償を施す方法があるが、この場合、周
波数特性を低下させてしまうという欠点がある。また、
バッファ増幅器６で発生する雑音は、非反転増幅回路に
よってＲf ／Ｒi 倍されて出力されるために、あたかも
非反転増幅回路の入力雑音が増加したと等価であり、そ
の結果Ｓ／Ｎ比を低下させるという欠点がある。さら
に、非反転増幅回路２において増幅される雑音は、バッ
ファ増幅器６において発生した雑音に止まらず、サンプ
リングスイッチ３においても雑音が発生するので、この
雑音がバッファ増幅器６で生じた雑音と同様に非反転増
幅回路によってＲf ／Ｒi 倍され、回路全体の有効ダイ
ナミックレンジを減少させるという欠点がある。またさ
らに、雑音の発生は、演算増幅器１のおいても生じるの
で、回路全体の雑音レベルを低くするためには、バッフ
ァ増幅器６に使用される演算増幅器と共に非反転増幅回
路を構成する演算増幅器を高価な低雑音のものを揃える
必要があり、高価な回路となってしまう欠点がある。
【０００６】そこで図３に示された回路における上述の
欠点の内、特に、高価な低雑音演算増幅器の使用数を少
なくしてコストダウンを図る技術として、例えば図５に
示されるように先のバッファ増幅器６の代わりにＮチャ
ンネルＭＯＳトランジスタを用いたソ−スフォロワ回路
７を設けたものがある。同図において、先の図３で示さ
れた回路の構成要素と同一のものについては、同一の符
号を付してその説明を省略し、以下、図５を参照しつつ
この回路について概略的に説明する。この図５に示され
た回路において、ソ−スフォロワ回路７はＮチャンネル
ＭＯＳトランジスタ８からなるもので、ＮチャンネルＭ
ＯＳトランジスタ８のゲ−トはサンプリングスイッチ３
とサンプリングコンデンサ４の接続点に接続され、ドレ
インにはドレイン電圧ＶD が印加されるようになってい
る。さらに、ＮチャンネルＭＯＳトランジスタ８のソ−
スは抵抗Ｒi を介して演算増幅器１の非反転入力端子に
接続されると共に、定電流源９が接続されている。
欠点の内、特に、高価な低雑音演算増幅器の使用数を少
なくしてコストダウンを図る技術として、例えば図５に
示されるように先のバッファ増幅器６の代わりにＮチャ
ンネルＭＯＳトランジスタを用いたソ−スフォロワ回路
７を設けたものがある。同図において、先の図３で示さ
れた回路の構成要素と同一のものについては、同一の符
号を付してその説明を省略し、以下、図５を参照しつつ
この回路について概略的に説明する。この図５に示され
た回路において、ソ−スフォロワ回路７はＮチャンネル
ＭＯＳトランジスタ８からなるもので、ＮチャンネルＭ
ＯＳトランジスタ８のゲ−トはサンプリングスイッチ３
とサンプリングコンデンサ４の接続点に接続され、ドレ
インにはドレイン電圧ＶD が印加されるようになってい
る。さらに、ＮチャンネルＭＯＳトランジスタ８のソ−
スは抵抗Ｒi を介して演算増幅器１の非反転入力端子に
接続されると共に、定電流源９が接続されている。
【０００７】
【発明が解決しようとする課題】しかしながら、図５に
示された回路において、ＭＯＳトランジスタを用いたソ
−スフォロワ回路７は負帰還が施されてないので、先の
バッファ増幅器６の場合と異なり、ソ−スフォロワ回路
の出力インピ−ダンスが演算増幅器１の反転入力端子に
接続された抵抗Ｒi に対して無視できない値となること
が推察できる。試みに、ＭＯＳトランジスタを用いたソ
−スフォロワ回路の出力インピ−ダンスを公知の回路解
析の手法を用いて算出してみると次述する通りである。
先ず、ＭＯＳトランジスタの条件としてチャンネル方向
での長さＬ＝５μｍ、幅Ｗ＝４００μｍとし、さらに、
酸化膜厚を１０００オングストロ−ム、モビリティμｎ
を８００ｃｍ2 ／Ｖとすると、飽和時のドレイン電流Ｉ
DSATは、ＩDSAT＝（μｎ×Ｃox×（Ｗ／Ｌ））／２×
（ＶGS−ＶG ）と求められる。ここで、Ｃoxは酸化膜容
量（Ｆ／ｍ2 ）を、ＶGSはゲ−ト・ソ−ス間の電圧を、
Ｖt はしきい値を、それぞれ表している。そして、ソ−
スフォロワの微分出力抵抗は、このＩDSATをＶｓについ
て微分することで求められるもので、図７にはこのよう
にして求められた微分抵抗をＩDSATをパラメ−タとした
ものが示されている。同図に示されたように微分抵抗は
ＩDSATによって変化すると言える。そして、この微分抵
抗の変化は演算増幅器１の反転入力端子に接続されたＲ
i に比して無視出来ない大きさであり、この結果、図５
に示された回路のゲインが変動することが容易に推察で
きる。ここで、図５に示された回路のゲインがどの程度
変動するものかを大まかに定量的に求めてみる。先ず、
入力信号Ｖin＝２．５Ｖでソ−スフォロワ回路からの電
流の流れ出しがなく且つＩDSATが全て電流源９に流れ込
む場合、図７においてＩDSATＡ＝１００μＡでの微分抵
抗がソ−スフォロワ回路の出力抵抗となる。そこで、例
えば、Ｒｉ＝５０６Ω、Ｒｆ＝１９８ＫΩとすると、増
幅率は１００倍となる。かかる条件のもとで、Ｖinを例
えば２．５Ｖから変化させると、ソ−スフォロワ回路か
らは電流が流れ出し、それに伴いＩDSATが変化するため
にソ−スフォロワ回路の出力抵抗も変化することとな
り、このためゲインの変動を招く結果となる。図８に
は、上述のようにＶinの変動によるゲイン変動の例が示
されている（図８の従来例の欄参照）。この結果から、
実際のゲインも入力信号に応じてかなり変化することが
容易に推察できる。このように、従来の回路において
は、安価で且つ安定した増幅特性を有するものを提供す
ることができないという問題があった。
示された回路において、ＭＯＳトランジスタを用いたソ
−スフォロワ回路７は負帰還が施されてないので、先の
バッファ増幅器６の場合と異なり、ソ−スフォロワ回路
の出力インピ−ダンスが演算増幅器１の反転入力端子に
接続された抵抗Ｒi に対して無視できない値となること
が推察できる。試みに、ＭＯＳトランジスタを用いたソ
−スフォロワ回路の出力インピ−ダンスを公知の回路解
析の手法を用いて算出してみると次述する通りである。
先ず、ＭＯＳトランジスタの条件としてチャンネル方向
での長さＬ＝５μｍ、幅Ｗ＝４００μｍとし、さらに、
酸化膜厚を１０００オングストロ−ム、モビリティμｎ
を８００ｃｍ2 ／Ｖとすると、飽和時のドレイン電流Ｉ
DSATは、ＩDSAT＝（μｎ×Ｃox×（Ｗ／Ｌ））／２×
（ＶGS−ＶG ）と求められる。ここで、Ｃoxは酸化膜容
量（Ｆ／ｍ2 ）を、ＶGSはゲ−ト・ソ−ス間の電圧を、
Ｖt はしきい値を、それぞれ表している。そして、ソ−
スフォロワの微分出力抵抗は、このＩDSATをＶｓについ
て微分することで求められるもので、図７にはこのよう
にして求められた微分抵抗をＩDSATをパラメ−タとした
ものが示されている。同図に示されたように微分抵抗は
ＩDSATによって変化すると言える。そして、この微分抵
抗の変化は演算増幅器１の反転入力端子に接続されたＲ
i に比して無視出来ない大きさであり、この結果、図５
に示された回路のゲインが変動することが容易に推察で
きる。ここで、図５に示された回路のゲインがどの程度
変動するものかを大まかに定量的に求めてみる。先ず、
入力信号Ｖin＝２．５Ｖでソ−スフォロワ回路からの電
流の流れ出しがなく且つＩDSATが全て電流源９に流れ込
む場合、図７においてＩDSATＡ＝１００μＡでの微分抵
抗がソ−スフォロワ回路の出力抵抗となる。そこで、例
えば、Ｒｉ＝５０６Ω、Ｒｆ＝１９８ＫΩとすると、増
幅率は１００倍となる。かかる条件のもとで、Ｖinを例
えば２．５Ｖから変化させると、ソ−スフォロワ回路か
らは電流が流れ出し、それに伴いＩDSATが変化するため
にソ−スフォロワ回路の出力抵抗も変化することとな
り、このためゲインの変動を招く結果となる。図８に
は、上述のようにＶinの変動によるゲイン変動の例が示
されている（図８の従来例の欄参照）。この結果から、
実際のゲインも入力信号に応じてかなり変化することが
容易に推察できる。このように、従来の回路において
は、安価で且つ安定した増幅特性を有するものを提供す
ることができないという問題があった。
【０００８】本発明は、上記実情に鑑みてなされたもの
で、安価で安定した増幅度を有するオフセットキャンセ
ル付増幅回路を提供するものである。
で、安価で安定した増幅度を有するオフセットキャンセ
ル付増幅回路を提供するものである。
【０００９】
【課題を解決するための手段】請求項１記載の発明に係
るオフセットキャンセル回路付増幅回路は、演算増幅器
を中心に構成されてなる非反転増幅回路の出力側に、サ
ンプリングホ−ルド回路を接続すると共に、このサンプ
リングホ−ルド回路の出力端と前記非反転増幅回路を構
成する演算増幅器の反転入力端子との間にソ−スフォロ
ワ回路を設け、前記ソ−スフォロワ回路の出力端と前記
演算増幅器の反転入力端子とを第１の抵抗器を介して接
続すると共に、一端が定電位に保持された第２の抵抗器
の他端を前記演算増幅器の反転入力端子に接続してなる
ものである。特に、第１の抵抗器とソ−スフォロワ回路
の出力抵抗との直列抵抗に対し、第２の抵抗器を並列接
続した際の合成抵抗値が、非反転増幅回路を構成する演
算増幅器の反転入力端子とソ−スフォロワ回路とを一つ
の抵抗器で接続した際の当該抵抗器の抵抗値に等しく設
定したものがより好適である。また、第１の抵抗器とソ
−スフォロワ回路の出力抵抗との直列抵抗値は第２の抵
抗器の抵抗値の２倍以上に設定する共に、非反転増幅回
路を構成する演算増幅器の帰還抵抗器の抵抗値を、第１
の抵抗器とソ−スフロォワ回路の出力抵抗との直列抵抗
と第２の抵抗器との並列合成抵抗値の２倍以上に設定し
たものがさらに好適である。またさらに、第２の抵抗器
の一端に印加される電位は、非反転増幅回路の入力信号
に含まれるオフセット電圧に略等しく設定されたものが
好適である。その上さらに、サンプリングホ−ルド回路
は、論理信号により開閉成するアナログスイッチと、こ
のアナログスイッチに直列接続されたコンデンサとから
なり、前記アナログスイッチを介して前記コンデンサが
非反転増幅回路の出力端に接続されてなるものが好適で
ある。
るオフセットキャンセル回路付増幅回路は、演算増幅器
を中心に構成されてなる非反転増幅回路の出力側に、サ
ンプリングホ−ルド回路を接続すると共に、このサンプ
リングホ−ルド回路の出力端と前記非反転増幅回路を構
成する演算増幅器の反転入力端子との間にソ−スフォロ
ワ回路を設け、前記ソ−スフォロワ回路の出力端と前記
演算増幅器の反転入力端子とを第１の抵抗器を介して接
続すると共に、一端が定電位に保持された第２の抵抗器
の他端を前記演算増幅器の反転入力端子に接続してなる
ものである。特に、第１の抵抗器とソ−スフォロワ回路
の出力抵抗との直列抵抗に対し、第２の抵抗器を並列接
続した際の合成抵抗値が、非反転増幅回路を構成する演
算増幅器の反転入力端子とソ−スフォロワ回路とを一つ
の抵抗器で接続した際の当該抵抗器の抵抗値に等しく設
定したものがより好適である。また、第１の抵抗器とソ
−スフォロワ回路の出力抵抗との直列抵抗値は第２の抵
抗器の抵抗値の２倍以上に設定する共に、非反転増幅回
路を構成する演算増幅器の帰還抵抗器の抵抗値を、第１
の抵抗器とソ−スフロォワ回路の出力抵抗との直列抵抗
と第２の抵抗器との並列合成抵抗値の２倍以上に設定し
たものがさらに好適である。またさらに、第２の抵抗器
の一端に印加される電位は、非反転増幅回路の入力信号
に含まれるオフセット電圧に略等しく設定されたものが
好適である。その上さらに、サンプリングホ−ルド回路
は、論理信号により開閉成するアナログスイッチと、こ
のアナログスイッチに直列接続されたコンデンサとから
なり、前記アナログスイッチを介して前記コンデンサが
非反転増幅回路の出力端に接続されてなるものが好適で
ある。
【００１０】
【作用】ソ−スフォロワ回路の出力信号は、第１の抵抗
器と第２の抵抗器とに分圧されるので、ソ−スフォロワ
回路の出力抵抗が変化してもその変動による影響はソ−
スフォロワ回路の出力信号の分圧に対応して抑圧される
こととなる。したがって、出力インピ−ダンスが高くし
かもその値が動作電圧によって変化するソ−スフォロワ
回路がフィ−ドバックル−プの中にあっても高いゲイン
精度と低ノイズを維持することができることとなるもの
である。
器と第２の抵抗器とに分圧されるので、ソ−スフォロワ
回路の出力抵抗が変化してもその変動による影響はソ−
スフォロワ回路の出力信号の分圧に対応して抑圧される
こととなる。したがって、出力インピ−ダンスが高くし
かもその値が動作電圧によって変化するソ−スフォロワ
回路がフィ−ドバックル−プの中にあっても高いゲイン
精度と低ノイズを維持することができることとなるもの
である。
【００１１】
【実施例】以下、図１乃び図２を参照しつつ本発明に係
るオフセットキャンセル回路付増幅回路について説明す
る。ここで、図１は本発明に係るオフセットキャンセル
回路付増幅回路の一実施例を示す回路図、図２は本発明
に係るオフセットキャンセル回路付増幅回路の基本的構
成の一例を示す回路図である。尚、図１及び図２に示さ
れた回路においては、図５に示された回路と同一の構成
要素には同一の符号を付してその詳細な説明は省略する
こととする。
るオフセットキャンセル回路付増幅回路について説明す
る。ここで、図１は本発明に係るオフセットキャンセル
回路付増幅回路の一実施例を示す回路図、図２は本発明
に係るオフセットキャンセル回路付増幅回路の基本的構
成の一例を示す回路図である。尚、図１及び図２に示さ
れた回路においては、図５に示された回路と同一の構成
要素には同一の符号を付してその詳細な説明は省略する
こととする。
【００１２】先ず、図２を参照しつつ本回路の基本的構
成を説明する。図２に示された回路は、演算増幅器１を
中心に構成された非反転増幅回路２と、オフセットキャ
ンセル回路１０とからなり、オフセットキャンセル回路
１０は、サンプリング回路５とソ−スフォロワ回路７と
からなるもので、基本的構成は、図５に示された従来の
回路例と同一である。そして、本回路が図５に示された
回路と異なるのは、ソ−スフォロワ回路７を構成するＮ
チャンネルＭＯＳトランジスタ８のソ−スが抵抗器１１
を介して演算増幅器１の反転入力端子に接続される共
に、演算増幅器１の反転入力端子は抵抗器１２を介して
接地されている点である。ここで、抵抗器１１及び抵抗
器１２の値は、先に説明した図５の回路において、オフ
セット電圧Ｖosが演算増福器１に入力された際（図４
（ａ）の時刻ｔ１乃至ｔ２の間参照）におけるソ−スフ
ォロワ回路７の出力抵抗と抵抗器１１との直列接続によ
る合成抵抗と、抵抗器１２との並列接続における抵抗値
が、図５示された従来の回路における抵抗器Ｒｉの値に
等しくなるように設定してあるものである。かかる構成
において、演算増幅器１に図４（ａ）に示されたように
オフセット電圧Ｖosが入力されたとすると、このＶosは
ソ−スフォロワ回路７の出力側において、ソ−スフォロ
ワ回路７の出力抵抗と抵抗器１１とで分圧されるので、
Ｖs はその分圧比に応じて小さくなる。したがって、Ｖ
s の変化に伴うソ−スフォロワ回路７の出力抵抗値の変
化も小さくなり、その結果、いわゆる微分ゲインの変動
が小さくなるものである。
成を説明する。図２に示された回路は、演算増幅器１を
中心に構成された非反転増幅回路２と、オフセットキャ
ンセル回路１０とからなり、オフセットキャンセル回路
１０は、サンプリング回路５とソ−スフォロワ回路７と
からなるもので、基本的構成は、図５に示された従来の
回路例と同一である。そして、本回路が図５に示された
回路と異なるのは、ソ−スフォロワ回路７を構成するＮ
チャンネルＭＯＳトランジスタ８のソ−スが抵抗器１１
を介して演算増幅器１の反転入力端子に接続される共
に、演算増幅器１の反転入力端子は抵抗器１２を介して
接地されている点である。ここで、抵抗器１１及び抵抗
器１２の値は、先に説明した図５の回路において、オフ
セット電圧Ｖosが演算増福器１に入力された際（図４
（ａ）の時刻ｔ１乃至ｔ２の間参照）におけるソ−スフ
ォロワ回路７の出力抵抗と抵抗器１１との直列接続によ
る合成抵抗と、抵抗器１２との並列接続における抵抗値
が、図５示された従来の回路における抵抗器Ｒｉの値に
等しくなるように設定してあるものである。かかる構成
において、演算増幅器１に図４（ａ）に示されたように
オフセット電圧Ｖosが入力されたとすると、このＶosは
ソ−スフォロワ回路７の出力側において、ソ−スフォロ
ワ回路７の出力抵抗と抵抗器１１とで分圧されるので、
Ｖs はその分圧比に応じて小さくなる。したがって、Ｖ
s の変化に伴うソ−スフォロワ回路７の出力抵抗値の変
化も小さくなり、その結果、いわゆる微分ゲインの変動
が小さくなるものである。
【００１３】図１には図２に示された本発明に係るオフ
セットキャンセル回路付増幅回路をより具体化した具体
回路例が示されており、以下、同図に基づいてこの具体
例について説明する。図１において、先ず、演算増幅器
１を中心に構成される非反転増幅回路２は、演算増幅器
１の出力端子と反転入力端子との間に抵抗１３が接続さ
れており、この抵抗１３の抵抗値は１９８ＫΩに設定さ
れている。また、演算増幅器１の反転入力端子には抵抗
１２の一端が接続されると共に、この抵抗１２の他端に
は基準電圧Ｖａが印加されるようになっている。ここ
で、抵抗１２は２．２２２ＫΩに、基準電圧Ｖａは演算
増幅器１の非反転入力端子に入力されるオフセット電圧
Ｖｓの大きさと同一の電圧２．５Ｖに、それぞれ設定し
てある。
セットキャンセル回路付増幅回路をより具体化した具体
回路例が示されており、以下、同図に基づいてこの具体
例について説明する。図１において、先ず、演算増幅器
１を中心に構成される非反転増幅回路２は、演算増幅器
１の出力端子と反転入力端子との間に抵抗１３が接続さ
れており、この抵抗１３の抵抗値は１９８ＫΩに設定さ
れている。また、演算増幅器１の反転入力端子には抵抗
１２の一端が接続されると共に、この抵抗１２の他端に
は基準電圧Ｖａが印加されるようになっている。ここ
で、抵抗１２は２．２２２ＫΩに、基準電圧Ｖａは演算
増幅器１の非反転入力端子に入力されるオフセット電圧
Ｖｓの大きさと同一の電圧２．５Ｖに、それぞれ設定し
てある。
【００１４】一方、サンプリング回路５は、並列接続さ
れたＰ及びＮチャンネルＭＯＳトランジスタ１４，１５
のソ−スがサンプリングコンデンサ４を介して接地され
ると共に、２つのＭＯＳトランジスタ１４，１５のドレ
インは先の演算増幅器１の出力端子に接続されている。
また、ＮチャンネルＭＯＳトランジスタ１５のゲ−トは
論理信号Ｑが入力されようになっている一方、Ｐチャン
ネルＭＯＳトランジスタ１４のゲ−トには論理信号Ｑの
反転された反転論理信号が入力されるようになってい
る。そして、２つのＭＯＳトランジスタ１４，１５はい
わゆるアナログスイッチを形成しており、論理信号Ｑが
論理値１である場合、この２つのＭＯＳトランジスタ１
４，１５は、導通状態となり演算増幅器１の出力端子と
サンプリングコンデンサ４とが接続されることなる一
方、論理信号Ｑの論理値が０である場合、２つのＭＯＳ
トランジスタ１４，１５は非導通状態となり、サンプリ
ングコンデンサ４は非反転増幅回路２から電気的に切り
離された状態となる。
れたＰ及びＮチャンネルＭＯＳトランジスタ１４，１５
のソ−スがサンプリングコンデンサ４を介して接地され
ると共に、２つのＭＯＳトランジスタ１４，１５のドレ
インは先の演算増幅器１の出力端子に接続されている。
また、ＮチャンネルＭＯＳトランジスタ１５のゲ−トは
論理信号Ｑが入力されようになっている一方、Ｐチャン
ネルＭＯＳトランジスタ１４のゲ−トには論理信号Ｑの
反転された反転論理信号が入力されるようになってい
る。そして、２つのＭＯＳトランジスタ１４，１５はい
わゆるアナログスイッチを形成しており、論理信号Ｑが
論理値１である場合、この２つのＭＯＳトランジスタ１
４，１５は、導通状態となり演算増幅器１の出力端子と
サンプリングコンデンサ４とが接続されることなる一
方、論理信号Ｑの論理値が０である場合、２つのＭＯＳ
トランジスタ１４，１５は非導通状態となり、サンプリ
ングコンデンサ４は非反転増幅回路２から電気的に切り
離された状態となる。
【００１５】さらに、ソ−スフォロワ回路７は、２つの
ＮチャンネルＭＯＳトランジスタ８，１６が直列接続さ
れてなるもので、一方のＮチャネルＭＯＳトランジスタ
８のドレインには５Ｖ直流電圧が印加され、他方のＮチ
ャンネルＭＯＳトランジスタ１６のソ−スは接地されて
いる。また、一方のＮチャンネルＭＯＳトランジスタ８
のゲ−トは先のサンプリングコンデンサ４に接続されて
いる。またさらに、他方のＮチャンネルＭＯＳトランジ
スタ１６のゲ−トには、このＮチャンネルＭＯＳトラン
ジスタ１６にドレイン電流として１００μＡが流れるよ
うに直流電圧Ｖｂが印加されており、このＮチャンネル
ＭＯＳトランジスタ１６は、先の図５で示された回路に
おける電流源９としての機能を果たしている。そして、
ＮチャンネルＭＯＳトランジスタ８のソ−スとＮチャン
ネルＭＯＳトランジスタ１６のドレインとの接続点は、
抵抗器１１介して演算増幅器１の反転入力端子に接続さ
れている。ここで、抵抗器１１は１８．５０６ＫΩに設
定されている。
ＮチャンネルＭＯＳトランジスタ８，１６が直列接続さ
れてなるもので、一方のＮチャネルＭＯＳトランジスタ
８のドレインには５Ｖ直流電圧が印加され、他方のＮチ
ャンネルＭＯＳトランジスタ１６のソ−スは接地されて
いる。また、一方のＮチャンネルＭＯＳトランジスタ８
のゲ−トは先のサンプリングコンデンサ４に接続されて
いる。またさらに、他方のＮチャンネルＭＯＳトランジ
スタ１６のゲ−トには、このＮチャンネルＭＯＳトラン
ジスタ１６にドレイン電流として１００μＡが流れるよ
うに直流電圧Ｖｂが印加されており、このＮチャンネル
ＭＯＳトランジスタ１６は、先の図５で示された回路に
おける電流源９としての機能を果たしている。そして、
ＮチャンネルＭＯＳトランジスタ８のソ−スとＮチャン
ネルＭＯＳトランジスタ１６のドレインとの接続点は、
抵抗器１１介して演算増幅器１の反転入力端子に接続さ
れている。ここで、抵抗器１１は１８．５０６ＫΩに設
定されている。
【００１６】上記構成において、この回路の動作は、基
本的に図３及び図４で説明した従来の回路と同一である
ので、ここでは、図４を参照しつつ概略的な説明に止め
る。図１に示された回路において、Ｎ及びＰチャンネル
ＭＯＳトランジスタ１４，１５からなるサンプリングス
イッチ３は、一定の周期導通状態を繰り返すものであ
る。すなわち、ＮチャネルＭＯＳトランジスタ１５のゲ
−トに論理値１の論理信号Ｑが、ＰチャンネルＭＯＳト
ランジスタ１４のゲ−トに論理値０の倫理信号（論理信
号Ｑの反転信号）が入力される時刻ｔ１乃至ｔ２の間及
び時刻ｔ３乃至ｔ４の間で（図４（ａ）参照）、それぞ
れ導通状態となり、演算増幅器１の出力信号をサンプリ
ングしてこのサンプリング信号がサンプリングコンデン
サ４に入力されることとなる。
本的に図３及び図４で説明した従来の回路と同一である
ので、ここでは、図４を参照しつつ概略的な説明に止め
る。図１に示された回路において、Ｎ及びＰチャンネル
ＭＯＳトランジスタ１４，１５からなるサンプリングス
イッチ３は、一定の周期導通状態を繰り返すものであ
る。すなわち、ＮチャネルＭＯＳトランジスタ１５のゲ
−トに論理値１の論理信号Ｑが、ＰチャンネルＭＯＳト
ランジスタ１４のゲ−トに論理値０の倫理信号（論理信
号Ｑの反転信号）が入力される時刻ｔ１乃至ｔ２の間及
び時刻ｔ３乃至ｔ４の間で（図４（ａ）参照）、それぞ
れ導通状態となり、演算増幅器１の出力信号をサンプリ
ングしてこのサンプリング信号がサンプリングコンデン
サ４に入力されることとなる。
【００１７】先ず、時刻ｔ１乃至ｔ２の間、演算増幅器
１の非反転入力端子にはオフセット電圧Ｖosが印加さ
れ、サンプリングコンデンサ４は反転入力端子の電位が
Ｖosに等しくなるように充電されることとなる。続い
て、時刻ｔ２経過後時刻ｔ３までの間において、オフセ
ット電圧Ｖosにイメ−ジセンサ（図示せず）の出力信号
が重畳された入力電圧Ｖ１が入力されると、演算増幅器
１の出力端子には出力電圧Ｖ１ａ＝Ｖos＋（Ｖ１−Ｖo
s) ×（Ｒｆ／Ｒｉ＋１）が出力されることなる。ここ
で、抵抗器Ｒｉは、ソ−スフォロワ回路７の出力抵抗と
抵抗器１１との直列抵抗値と抵抗器１２の抵抗値との合
成値で表されるものである。尚、時刻ｔ３以後は、オフ
セット電圧Ｖosに重畳されたイメ−ジセンサ（図示せ
ず）の出力電圧が異なるだけであり、基本的には時刻ｔ
１以後と同一の動作が繰り返されるようになっているも
のなので、ここでの詳細な説明は省略する。
１の非反転入力端子にはオフセット電圧Ｖosが印加さ
れ、サンプリングコンデンサ４は反転入力端子の電位が
Ｖosに等しくなるように充電されることとなる。続い
て、時刻ｔ２経過後時刻ｔ３までの間において、オフセ
ット電圧Ｖosにイメ−ジセンサ（図示せず）の出力信号
が重畳された入力電圧Ｖ１が入力されると、演算増幅器
１の出力端子には出力電圧Ｖ１ａ＝Ｖos＋（Ｖ１−Ｖo
s) ×（Ｒｆ／Ｒｉ＋１）が出力されることなる。ここ
で、抵抗器Ｒｉは、ソ−スフォロワ回路７の出力抵抗と
抵抗器１１との直列抵抗値と抵抗器１２の抵抗値との合
成値で表されるものである。尚、時刻ｔ３以後は、オフ
セット電圧Ｖosに重畳されたイメ−ジセンサ（図示せ
ず）の出力電圧が異なるだけであり、基本的には時刻ｔ
１以後と同一の動作が繰り返されるようになっているも
のなので、ここでの詳細な説明は省略する。
【００１８】この図１の実施例において、抵抗器１１と
ソ−スフォロワ回路７の出力抵抗との合成値に対する抵
抗器１２の比は、略１０となっている。したがって、ソ
−スフォロワ回路７の出力信号にノイズが重畳されてい
たとしても、抵抗器１２におけるノイズの大きさは、電
圧レベルで略１／１０に、電力レベルで略１／１００に
減少するので演算増幅器１の入力ノイズに対して十分に
小さなレベルとなる。
ソ−スフォロワ回路７の出力抵抗との合成値に対する抵
抗器１２の比は、略１０となっている。したがって、ソ
−スフォロワ回路７の出力信号にノイズが重畳されてい
たとしても、抵抗器１２におけるノイズの大きさは、電
圧レベルで略１／１０に、電力レベルで略１／１００に
減少するので演算増幅器１の入力ノイズに対して十分に
小さなレベルとなる。
【００１９】図８には上記構成におけるいわゆる微分ゲ
インと従来の回路における微分ゲインとの差を説明する
ための説明図が示されている。すなわち、図８において
本実施例の欄に示された微分ゲインは、先に図５に示さ
れた回路についての微分ゲインを算出した際の算出方法
と同様に、ソ−スフォロワ回路７における微分抵抗を出
力抵抗としてゲイン算出を行っている。先ず、演算増幅
器１の入力電圧が２．５Ｖの場合、本実施例における微
分ゲインは１００倍となる。入力電圧が２．４８Ｖの場
合微分ゲインは１００．３倍と、入力電圧が２．５２Ｖ
の場合微分ゲインは９９．６倍と、その微分ゲインは殆
ど変わらない。さらに、集積回路において使用されてい
る抵抗が全て２０％増加するように変動した場合におい
てソ−スフォロワ回路の出力抵抗が変わらない時に、抵
抗器１１とソ−スフォロワ回路７の出力抵抗との合成値
が２０％増加した場合における微分ゲインは１０１．４
倍であり、この場合も実質的にゲイン変動は小さなもの
と言うことができる。
インと従来の回路における微分ゲインとの差を説明する
ための説明図が示されている。すなわち、図８において
本実施例の欄に示された微分ゲインは、先に図５に示さ
れた回路についての微分ゲインを算出した際の算出方法
と同様に、ソ−スフォロワ回路７における微分抵抗を出
力抵抗としてゲイン算出を行っている。先ず、演算増幅
器１の入力電圧が２．５Ｖの場合、本実施例における微
分ゲインは１００倍となる。入力電圧が２．４８Ｖの場
合微分ゲインは１００．３倍と、入力電圧が２．５２Ｖ
の場合微分ゲインは９９．６倍と、その微分ゲインは殆
ど変わらない。さらに、集積回路において使用されてい
る抵抗が全て２０％増加するように変動した場合におい
てソ−スフォロワ回路の出力抵抗が変わらない時に、抵
抗器１１とソ−スフォロワ回路７の出力抵抗との合成値
が２０％増加した場合における微分ゲインは１０１．４
倍であり、この場合も実質的にゲイン変動は小さなもの
と言うことができる。
【００２０】
【発明の効果】以上、述べたように、本発明によれば、
ソ−スフォロワ回路をフィ−ドバック回路に含むオフセ
ットキャンセル回路付増幅回路において、ソ−スフォロ
ワ回路の出力信号を抵抗分圧して非反転増幅回路の入力
に印加するよう構成することにより、ソ−スフォロワ回
路の出力インピ−ダンスが変動しても非反転増幅回路の
入力に伝えられる変動量が抵抗分圧比に対応して抑圧さ
れることとなるので、従来と異なり、ソ−スフォロワ回
路をフィ−ドバックル−プ内に使用しつつも高いゲイン
精度と低ノイズのオフセットキャンセル回路付増幅回路
を提供することができるという効果を奏するものであ
る。
ソ−スフォロワ回路をフィ−ドバック回路に含むオフセ
ットキャンセル回路付増幅回路において、ソ−スフォロ
ワ回路の出力信号を抵抗分圧して非反転増幅回路の入力
に印加するよう構成することにより、ソ−スフォロワ回
路の出力インピ−ダンスが変動しても非反転増幅回路の
入力に伝えられる変動量が抵抗分圧比に対応して抑圧さ
れることとなるので、従来と異なり、ソ−スフォロワ回
路をフィ−ドバックル−プ内に使用しつつも高いゲイン
精度と低ノイズのオフセットキャンセル回路付増幅回路
を提供することができるという効果を奏するものであ
る。
【図１】 本発明に係るオフセットキャンセル回路付増
幅回路の一実施例を示す回路図である。
幅回路の一実施例を示す回路図である。
【図２】 本発明に係るオフセットキャンセル回路付増
幅回路の基本構成を示す回路図である。
幅回路の基本構成を示す回路図である。
【図３】 従来のオフセットキャンセル回路付増幅回路
の一例を示す回路図である。
の一例を示す回路図である。
【図４】 図３及び図５に示された従来の回路における
動作を説明するためのタイミング図である。
動作を説明するためのタイミング図である。
【図５】 従来のオフセットキャンセル回路付増幅回路
の他の例を示す回路図である。
の他の例を示す回路図である。
【図６】 図５に示された回路において用いられている
ソ−スフォロワ回路を解析するための基本的構成を示す
回路図である。
ソ−スフォロワ回路を解析するための基本的構成を示す
回路図である。
【図７】 従来の回路における微分抵抗とソ−ス電圧と
の関係を示す特性線図である。
の関係を示す特性線図である。
【図８】 本実施例の回路と従来の回路における微分ゲ
イン違いを説明するための説明図である。
イン違いを説明するための説明図である。
２…非反転増幅回路、 ２…サンプリングスイッチ、
４…サンプリングコンデンサ、 ７…ソ−スフォロワ回
路、 １０…オフセットキャンセル回路
４…サンプリングコンデンサ、 ７…ソ−スフォロワ回
路、 １０…オフセットキャンセル回路
Claims (5)
- 【請求項１】 演算増幅器を中心に構成されてなる非反
転増幅回路の出力側に、サンプリングホ−ルド回路を接
続すると共に、このサンプリングホ−ルド回路の出力端
と前記非反転増幅回路を構成する演算増幅器の反転入力
端子との間にソ−スフォロワ回路を設け、前記ソ−スフ
ォロワ回路の出力端と前記演算増幅器の反転入力端子と
を第１の抵抗器を介して接続すると共に、一端が定電位
に保持された第２の抵抗器の他端を前記演算増幅器の反
転入力端子に接続してなることを特徴とするオフセット
キャンセル回路付増幅回路。 - 【請求項２】 第１の抵抗器とソ−スフォロワ回路の出
力抵抗との直列抵抗に対し第２の抵抗器を並列接続した
際の合成抵抗値が、非反転増幅回路を構成する演算増幅
器の反転入力端子とソ−スフォロワ回路とを一つの抵抗
器で接続した際の当該抵抗器の抵抗値に等しいことを特
徴とする請求項１記載のオフセットキャンセル回路付増
幅回路。 - 【請求項３】 第１の抵抗器とソ−スフォロワ回路の出
力抵抗との直列抵抗値を第２の抵抗器の抵抗値の２倍以
上に設定する共に、非反転増幅回路を構成する演算増幅
器の帰還抵抗器の抵抗値を、第１の抵抗器とソ−スフロ
ォワ回路の出力抵抗との直列抵抗と第２の抵抗器との並
列合成抵抗値の２倍以上に設定したことを特徴とする請
求項１記載のオフセットキャンセル回路付増幅回路。 - 【請求項４】 第２の抵抗器の一端に印加される電位を
非反転増幅回路の入力信号に含まれるオフセット電圧に
略等しく設定したことを特徴とする請求項１記載のオフ
セットキャンセル回路付増幅回路。 - 【請求項５】 サンプリングホ−ルド回路は、論理信号
により開閉成するアナログスイッチと、このアナログス
イッチに直列接続されたコンデンサとからなり、前記ア
ナログスイッチを介して前記コンデンサが非反転増幅回
路の出力端に接続されることを特徴とする請求項１記載
のオフセットキャンセル回路付増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4333905A JPH06164258A (ja) | 1992-11-20 | 1992-11-20 | オフセットキャンセル回路付増幅回路 |
| US08/154,477 US5446405A (en) | 1992-11-20 | 1993-11-19 | Amplifier circuit with offset cancel circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4333905A JPH06164258A (ja) | 1992-11-20 | 1992-11-20 | オフセットキャンセル回路付増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164258A true JPH06164258A (ja) | 1994-06-10 |
Family
ID=18271269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4333905A Pending JPH06164258A (ja) | 1992-11-20 | 1992-11-20 | オフセットキャンセル回路付増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5446405A (ja) |
| JP (1) | JPH06164258A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005184628A (ja) * | 2003-12-22 | 2005-07-07 | Yokogawa Electric Corp | 入力回路 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3063633B2 (ja) * | 1996-08-15 | 2000-07-12 | 日本電気株式会社 | 加入者回路 |
| DE19636326A1 (de) * | 1996-08-29 | 1998-03-05 | Siemens Ag | Verfahren zum Betrieb einer Verstärkerschaltung |
| JP3813256B2 (ja) * | 1996-09-06 | 2006-08-23 | 日本バーブラウン株式会社 | 関数演算回路用の波形整形回路 |
| EP0988700A1 (de) * | 1997-06-09 | 2000-03-29 | Siemens Aktiengesellschaft | Integrierte schaltungsanordnung |
| US6002299A (en) * | 1997-06-10 | 1999-12-14 | Cirrus Logic, Inc. | High-order multipath operational amplifier with dynamic offset reduction, controlled saturation current limiting, and current feedback for enhanced conditional stability |
| US6288604B1 (en) * | 1998-02-03 | 2001-09-11 | Broadcom Corporation | CMOS amplifier providing automatic offset cancellation |
| US6307430B1 (en) | 2000-10-02 | 2001-10-23 | Cirrus Logic, Inc. | Noise reduction technique in chopper stabilized amplifier |
| US6466091B1 (en) | 2000-10-02 | 2002-10-15 | Cirrus Logic, Inc. | High order multi-path operational amplifier with reduced input referred offset |
| US20020196352A1 (en) * | 2001-05-21 | 2002-12-26 | Christian Boemler | Compensation of pixel source follower variations in CMOS imager |
| US6515540B1 (en) | 2001-12-10 | 2003-02-04 | Cirrus Logic, Inc. | High order multi-path operational amplifier with output saturation recovery |
| US7196577B2 (en) * | 2003-10-14 | 2007-03-27 | Analog Devices, Inc. | Amplifier with capacitor selection |
| US10613560B2 (en) * | 2016-08-05 | 2020-04-07 | Mediatek Inc. | Buffer stage and control circuit |
| CN108627686B (zh) * | 2018-06-27 | 2024-01-16 | 北京励芯泰思特测试技术有限公司 | 一种测量运放偏置电流的电路及方法和屏蔽控制单元 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4255715A (en) * | 1979-08-27 | 1981-03-10 | Gte Laboratories Incorporated | Offset correction circuit for differential amplifiers |
| US4430622A (en) * | 1981-11-19 | 1984-02-07 | Gte Laboratories Incorporated | Offset correction circuit |
| US4578646A (en) * | 1984-02-08 | 1986-03-25 | Hitachi, Ltd | Integral-type small signal input circuit |
| AT388830B (de) * | 1988-01-25 | 1989-09-11 | Avl Verbrennungskraft Messtech | Ladungsverstaerkerschaltung |
| US5087890A (en) * | 1989-09-20 | 1992-02-11 | Sanyo Electric Co., Ltd. | Amplifier circuit |
| JP3078858B2 (ja) * | 1991-03-07 | 2000-08-21 | パイオニア株式会社 | Ｖｃａ回路 |
-
1992
- 1992-11-20 JP JP4333905A patent/JPH06164258A/ja active Pending
-
1993
- 1993-11-19 US US08/154,477 patent/US5446405A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005184628A (ja) * | 2003-12-22 | 2005-07-07 | Yokogawa Electric Corp | 入力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5446405A (en) | 1995-08-29 |
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