JP3403638B2 - バッファ装置 - Google Patents
バッファ装置Info
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- JP3403638B2 JP3403638B2 JP14492298A JP14492298A JP3403638B2 JP 3403638 B2 JP3403638 B2 JP 3403638B2 JP 14492298 A JP14492298 A JP 14492298A JP 14492298 A JP14492298 A JP 14492298A JP 3403638 B2 JP3403638 B2 JP 3403638B2
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- Japan
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- transistor
- differential amplifier
- voltage
- input
- input terminal
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Description
【0001】
【発明の属する技術分野】本発明は、集積回路に内蔵さ
れ基準電圧発生手段の出力に設けられるバッファ装置に
関するものである。
れ基準電圧発生手段の出力に設けられるバッファ装置に
関するものである。
【0002】
【従来の技術】規定レベルの電圧を容量性の負荷に安定
して供給するためには、基準電圧発生手段の出力にバッ
ファ装置を設け、このバッファ装置の出力を前記負荷に
印加するように構成されている。具体的には、容量の負
荷としては液晶表示器などを例に挙げることができる。
して供給するためには、基準電圧発生手段の出力にバッ
ファ装置を設け、このバッファ装置の出力を前記負荷に
印加するように構成されている。具体的には、容量の負
荷としては液晶表示器などを例に挙げることができる。
【0003】図5〜図7は従来のバッファ装置を示して
いる。図5に示すように差動増幅器1とトランジスタ
2,3によるバッファ装置4が基準電圧発生手段6の出
力と出力端子5との間に挿入されている。
いる。図5に示すように差動増幅器1とトランジスタ
2,3によるバッファ装置4が基準電圧発生手段6の出
力と出力端子5との間に挿入されている。
【0004】差動増幅器1の反転入力端子(−)に基準
電圧発生手段6の発生する基準電圧値Viaが印加さ
れ、差動増幅器1の出力にトランジスタ2のゲートが接
続され、トランジスタ2とトランジスタ3の接続点7を
出力端子5に接続し、接続点7の電圧を差動増幅器1の
非反転入力端子(+)に印加している。
電圧発生手段6の発生する基準電圧値Viaが印加さ
れ、差動増幅器1の出力にトランジスタ2のゲートが接
続され、トランジスタ2とトランジスタ3の接続点7を
出力端子5に接続し、接続点7の電圧を差動増幅器1の
非反転入力端子(+)に印加している。
【0005】例えば、Via > Vout の時には
トランジスタ2のゲート電圧が低下してトランジスタ2
の電流Iaが増加し、Via < Vout の時には
トランジスタ2のゲート電圧が上昇してトランジスタ2
の電流Iaが減少する。トランジスタ3のゲートには一
定のバイアス電圧Vbiasが印加されてトランジスタ
3には図6(c)に示すように一定電流Ibs1が流れ
ている。
トランジスタ2のゲート電圧が低下してトランジスタ2
の電流Iaが増加し、Via < Vout の時には
トランジスタ2のゲート電圧が上昇してトランジスタ2
の電流Iaが減少する。トランジスタ3のゲートには一
定のバイアス電圧Vbiasが印加されてトランジスタ
3には図6(c)に示すように一定電流Ibs1が流れ
ている。
【0006】電源投入の直後はVia > Vout
であって、電流Ia > 電流Ibs1になって図6
(a)に示すようにVoutが上昇し、目標の電圧値V
iaを越えた後の時刻t1でトランジスタ2がオフにな
り、電流Iaが図6(b)に示すように零になり、時刻
t1〜t2の期間に上がり過ぎた電圧ΔVを一定電流I
bを流すトランジスタ3により下げる。Vout =
Via になると、電流Ia = 電流Ib になって
Voutが安定する。
であって、電流Ia > 電流Ibs1になって図6
(a)に示すようにVoutが上昇し、目標の電圧値V
iaを越えた後の時刻t1でトランジスタ2がオフにな
り、電流Iaが図6(b)に示すように零になり、時刻
t1〜t2の期間に上がり過ぎた電圧ΔVを一定電流I
bを流すトランジスタ3により下げる。Vout =
Via になると、電流Ia = 電流Ib になって
Voutが安定する。
【0007】
【発明が解決しようとする課題】しかしながら、集積回
路の省電力化を目標にしてトランジスタ3のバイアス電
圧Vbiasを低下させて電流Ibを図7の(c)に示
すようにIbs2に低下させると、Voutが安定する
までには図6に示したよりも長い時間が経過した時刻t
3になってしまい、安定にするまでの収束時間を短縮す
るためには省電力化できないものであった。
路の省電力化を目標にしてトランジスタ3のバイアス電
圧Vbiasを低下させて電流Ibを図7の(c)に示
すようにIbs2に低下させると、Voutが安定する
までには図6に示したよりも長い時間が経過した時刻t
3になってしまい、安定にするまでの収束時間を短縮す
るためには省電力化できないものであった。
【0008】本発明は低電流で、しかも収束時間を短縮
できるバッファ装置を提供することを目的とする。
できるバッファ装置を提供することを目的とする。
【0009】
【課題を解決するための手段】本発明のバッファ装置
は、一定バイアスで駆動されるトランジスタ3に、半導
体部のチャネルがトランジスタ3と同じトランジスタを
並列接続し、追加したトランジスタを、入力電圧が目標
電圧値を越えた期間に動作させるようにバイアスを制御
したことを特徴とする。
は、一定バイアスで駆動されるトランジスタ3に、半導
体部のチャネルがトランジスタ3と同じトランジスタを
並列接続し、追加したトランジスタを、入力電圧が目標
電圧値を越えた期間に動作させるようにバイアスを制御
したことを特徴とする。
【0010】この構成によると、電源投入の直後の収束
時間を短縮でき、しかも省電力化を実現できる。
時間を短縮でき、しかも省電力化を実現できる。
【0011】
【発明の実施の形態】請求項1記載のバッファ装置は、
入力電圧(Via)に応じた基準電圧(Vout)を出
力するバッファ装置であって、一方の入力端子に入力電
圧(Via)が印加された第1の差動増幅器と、ゲート
が第1の差動増幅器の出力に接続されソース・ドレイン
間の一方が電源の一方の極に接続されたP型の第1のト
ランジスタと、ソース・ドレイン間の一方が電源の他方
の極に接続されソース・ドレイン間の他方が第1のトラ
ンジスタのソース・ドレイン間の他方に接続されゲート
にバイアス電圧が印加されたN型の第2のトランジスタ
とを設け、第1のトランジスタと第2のトランジスタと
の接続点の電位を第1の差動増幅器の他方の入力端子に
接続し、前記接続点から基準電圧(Vout)を出力す
るとともに、第2のトランジスタのソース・ドレイン間
に並列接続されたN型の第3のトランジスタと、一方の
入力端子に前記接続点の電位が印加され出力端子が第3
のトランジスタのゲートに接続された第2の差動増幅器
とを設け、第2の差動増幅器の他方の入力端子に入力電
圧よりも高い電圧を印加したことを特徴とする。
入力電圧(Via)に応じた基準電圧(Vout)を出
力するバッファ装置であって、一方の入力端子に入力電
圧(Via)が印加された第1の差動増幅器と、ゲート
が第1の差動増幅器の出力に接続されソース・ドレイン
間の一方が電源の一方の極に接続されたP型の第1のト
ランジスタと、ソース・ドレイン間の一方が電源の他方
の極に接続されソース・ドレイン間の他方が第1のトラ
ンジスタのソース・ドレイン間の他方に接続されゲート
にバイアス電圧が印加されたN型の第2のトランジスタ
とを設け、第1のトランジスタと第2のトランジスタと
の接続点の電位を第1の差動増幅器の他方の入力端子に
接続し、前記接続点から基準電圧(Vout)を出力す
るとともに、第2のトランジスタのソース・ドレイン間
に並列接続されたN型の第3のトランジスタと、一方の
入力端子に前記接続点の電位が印加され出力端子が第3
のトランジスタのゲートに接続された第2の差動増幅器
とを設け、第2の差動増幅器の他方の入力端子に入力電
圧よりも高い電圧を印加したことを特徴とする。
【0012】請求項2記載のバッファ装置は、請求項1
において、第1のトランジスタをN型とし、第2,第3
のトランジスタをP型として電源の極性を反転させ、第
2の差動増幅器の他方の入力端子に入力電圧(Via)
よりも低い電圧を印加したことを特徴とする。
において、第1のトランジスタをN型とし、第2,第3
のトランジスタをP型として電源の極性を反転させ、第
2の差動増幅器の他方の入力端子に入力電圧(Via)
よりも低い電圧を印加したことを特徴とする。
【0013】請求項3記載のバッファ装置は、請求項1
または請求項2において、第1の差動増幅器は、一方の
入力端子に印加された電位と他方の入力端子に印加され
た電位との電位差がゼロで出力端子の電位が安定するよ
うに入力初段のトランジスタサイズを決定し、第2の差
動増幅器は、一方の入力端子に印加された電位と他方の
入力端子に印加された電位との電位差がゼロでない規定
値で出力端子の電位が安定するように入力初段のトラン
ジスタサイズを決定し、第2の差動増幅器の他方の入力
端子に入力電圧(Via)を印加したことを特徴とす
る。
または請求項2において、第1の差動増幅器は、一方の
入力端子に印加された電位と他方の入力端子に印加され
た電位との電位差がゼロで出力端子の電位が安定するよ
うに入力初段のトランジスタサイズを決定し、第2の差
動増幅器は、一方の入力端子に印加された電位と他方の
入力端子に印加された電位との電位差がゼロでない規定
値で出力端子の電位が安定するように入力初段のトラン
ジスタサイズを決定し、第2の差動増幅器の他方の入力
端子に入力電圧(Via)を印加したことを特徴とす
る。
【0014】以下、本発明の各実施の形態を図1〜図4
に基づいて説明する。なお、従来例を示す図5と同様の
作用を成すものには同一の符号を付けて説明する。 (実施の形態1)図1と図2は(実施の形態1)のバッ
ファ装置を示す。
に基づいて説明する。なお、従来例を示す図5と同様の
作用を成すものには同一の符号を付けて説明する。 (実施の形態1)図1と図2は(実施の形態1)のバッ
ファ装置を示す。
【0015】この実施の形態では、図5に示した従来の
装置に、差動増幅器8とトランジスタ9とが増設されて
いる点だけが異なっており、トランジスタ3のバイアス
電圧値は、図7に示した場合のように収束時間が従来で
は長くなってしまう電流Ibを流すことができるだけの
電圧値である。
装置に、差動増幅器8とトランジスタ9とが増設されて
いる点だけが異なっており、トランジスタ3のバイアス
電圧値は、図7に示した場合のように収束時間が従来で
は長くなってしまう電流Ibを流すことができるだけの
電圧値である。
【0016】回路構成を詳しく説明すると、第1,第2
のトランジスタとしてのトランジスタ2,3とは別に設
けられた第3のトランジスタとしてのトランジスタ9の
ソース・ドレイン間は、トランジスタ3のソース・ドレ
イン間と並列に接続されている。第1差動増幅器として
の差動増幅器1とは別に増設された第2の差動増幅器と
しての差動増幅器8の非反転入力端子(+)には出力端
子5の電圧Voutが印加され、差動増幅器8の反転入
力端子(−)には基準電圧発生手段6の基準電圧値Vi
aよりも高い出力電圧値Vibが印加されている。差動
増幅器8の出力端子はトランジスタ9のゲートに接続さ
れている。
のトランジスタとしてのトランジスタ2,3とは別に設
けられた第3のトランジスタとしてのトランジスタ9の
ソース・ドレイン間は、トランジスタ3のソース・ドレ
イン間と並列に接続されている。第1差動増幅器として
の差動増幅器1とは別に増設された第2の差動増幅器と
しての差動増幅器8の非反転入力端子(+)には出力端
子5の電圧Voutが印加され、差動増幅器8の反転入
力端子(−)には基準電圧発生手段6の基準電圧値Vi
aよりも高い出力電圧値Vibが印加されている。差動
増幅器8の出力端子はトランジスタ9のゲートに接続さ
れている。
【0017】このように構成したため、図2に示すよう
に動作する。電源投入の直後はVia > Vout
であって、電流Ia > 電流Ibsになって図2
(a)に示すようにVoutが上昇し、目標の電圧値V
iaを越えてさらにVibを越えた後の時刻t1でトラ
ンジスタ2がオフになり、電流Iaが図2(b)に示す
ように零になる。
に動作する。電源投入の直後はVia > Vout
であって、電流Ia > 電流Ibsになって図2
(a)に示すようにVoutが上昇し、目標の電圧値V
iaを越えてさらにVibを越えた後の時刻t1でトラ
ンジスタ2がオフになり、電流Iaが図2(b)に示す
ように零になる。
【0018】時刻t1〜t4の期間には、上がり過ぎた
電圧ΔVを一定電流Ibを流すトランジスタ3とトラン
ジスタ9とにより急激に下げる。時刻t4〜t5の期間
には、一定電流Ibを流すトランジスタ3だけで下げ
る。Vout = Via になると、電流Ia =
電流Ib になってVoutが安定する。
電圧ΔVを一定電流Ibを流すトランジスタ3とトラン
ジスタ9とにより急激に下げる。時刻t4〜t5の期間
には、一定電流Ibを流すトランジスタ3だけで下げ
る。Vout = Via になると、電流Ia =
電流Ib になってVoutが安定する。
【0019】図2(d)に示すようにトランジスタ9の
電流Icが電源投入の直後の短期間に限って流れるの
で、トランジスタ9を追加したことによって、トランジ
スタ3の電流Ibが図2(c)に示すように小さくても
出力電圧Voutを急激に下げて収束時間を短縮するこ
とができる。また、トランジスタ9は定常時にオフして
いるので、電力消費の増加は僅かであって図6に示した
従来例の場合に比べて省電力化することができる。
電流Icが電源投入の直後の短期間に限って流れるの
で、トランジスタ9を追加したことによって、トランジ
スタ3の電流Ibが図2(c)に示すように小さくても
出力電圧Voutを急激に下げて収束時間を短縮するこ
とができる。また、トランジスタ9は定常時にオフして
いるので、電力消費の増加は僅かであって図6に示した
従来例の場合に比べて省電力化することができる。
【0020】詳しくは、差動増幅器8が増設されて増加
する電流とトランジスタ9に流れる電流値の加算電流値
は、収束時間を短くするために従来の回路でトランジス
タ3に流す必要があった電流値よりも小さくすることが
でき、省電力化を実現できる。
する電流とトランジスタ9に流れる電流値の加算電流値
は、収束時間を短くするために従来の回路でトランジス
タ3に流す必要があった電流値よりも小さくすることが
でき、省電力化を実現できる。
【0021】(実施の形態2)図3は(実施の形態2)
を示す。この(実施の形態2)は(実施の形態1)とは
電源の極性が反転しており、これに伴ってトランジスタ
2がNチャネルトランジスタ,トランジスタ3,9がP
チャネルトランジスタに変更されており、差動増幅器8
の反転入力端子(−)には差動増幅器1の反転入力端子
(−)よりも低い電圧が印加されている。
を示す。この(実施の形態2)は(実施の形態1)とは
電源の極性が反転しており、これに伴ってトランジスタ
2がNチャネルトランジスタ,トランジスタ3,9がP
チャネルトランジスタに変更されており、差動増幅器8
の反転入力端子(−)には差動増幅器1の反転入力端子
(−)よりも低い電圧が印加されている。
【0022】(実施の形態3)図4は(実施の形態3)
を示す。この(実施の形態3)の差動増幅器10は(実
施の形態1)の差動増幅器8とはその初段のトランジス
タのサイズの点だけで構成が異なっている。
を示す。この(実施の形態3)の差動増幅器10は(実
施の形態1)の差動増幅器8とはその初段のトランジス
タのサイズの点だけで構成が異なっている。
【0023】(実施の形態1)の差動増幅器8は両入力
端子(+)(−)に印加される信号のレベル差が零にな
って出力が安定するように構成された一般的なものを使
用しているが、この(実施の形態3)の差動増幅器10
は両入力端子(+)(−)に印加される信号のレベル差
が零ではない規定値( = Vib − Via )に
なって出力が安定するように差動増幅の初段のそれぞれ
の入力トランジスタの作り込みサイズを故意に変更して
構成されており、基準電圧発生手段6から1つの基準電
圧Viaを取り出すだけで(実施の形態1)と同様の作
用を奏する。
端子(+)(−)に印加される信号のレベル差が零にな
って出力が安定するように構成された一般的なものを使
用しているが、この(実施の形態3)の差動増幅器10
は両入力端子(+)(−)に印加される信号のレベル差
が零ではない規定値( = Vib − Via )に
なって出力が安定するように差動増幅の初段のそれぞれ
の入力トランジスタの作り込みサイズを故意に変更して
構成されており、基準電圧発生手段6から1つの基準電
圧Viaを取り出すだけで(実施の形態1)と同様の作
用を奏する。
【0024】
【発明の効果】以上のように本発明によると、一定バイ
アスで駆動されるトランジスタに、半導体部のチャネル
が前記トランジスタと同じトランジスタを並列接続し、
追加したトランジスタを、入力電圧が目標電圧値を越え
た期間に動作させるようにバイアスを制御するよう構成
したので、電流を増加させなくても、電源投入の直後の
収束時間を短縮でき、しかも定常時の電流の消費を低減
して省電力化を実現できるものである。
アスで駆動されるトランジスタに、半導体部のチャネル
が前記トランジスタと同じトランジスタを並列接続し、
追加したトランジスタを、入力電圧が目標電圧値を越え
た期間に動作させるようにバイアスを制御するよう構成
したので、電流を増加させなくても、電源投入の直後の
収束時間を短縮でき、しかも定常時の電流の消費を低減
して省電力化を実現できるものである。
【図1】本発明の(実施の形態1)のバッファ装置の構
成図
成図
【図2】同実施の形態の電源投入の直後の要部の波形図
【図3】本発明の(実施の形態2)のバッファ装置の構
成図
成図
【図4】本発明の(実施の形態3)のバッファ装置の構
成図
成図
【図5】従来のバッファ装置の構成図
【図6】同従来例の電流量が多い場合の要部の波形図
【図7】同従来例の電流量が少ない場合の要部の波形図
Via 入力電圧
Vout 基準電圧
1 差動増幅器(第1の差動増幅器)
2 トランジスタ(第1のトランジスタ)
3 トランジスタ(第2のトランジスタ)
4 バッファ装置
5 出力端子
6 基準電圧発生手段
8 差動増幅器(第2の差動増幅器)
9 トランジスタ(第3のトランジスタ)
10 差動増幅器(第2の差動増幅器)
フロントページの続き
(56)参考文献 特開 平8−190437(JP,A)
特開 平9−73332(JP,A)
特開 平8−298445(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
G05F 1/618
Claims (3)
- 【請求項1】 入力電圧(Via)に応じた基準電圧
(Vout)を出力するバッファ装置であって、 一方の入力端子に入力電圧(Via)が印加された第1
の差動増幅器と、 ゲートが第1の差動増幅器の出力に接続されソース・ド
レイン間の一方が電源の一方の極に接続されたP型の第
1のトランジスタと、 ソース・ドレイン間の一方が電源の他方の極に接続され
ソース・ドレイン間の他方が第1のトランジスタのソー
ス・ドレイン間の他方に接続されゲートにバイアス電圧
が印加されたN型の第2のトランジスタとを設け、第1
のトランジスタと第2のトランジスタとの接続点の電位
を第1の差動増幅器の他方の入力端子に接続し、前記接
続点から基準電圧(Vout)を出力するとともに、 第2のトランジスタのソース・ドレイン間に並列接続さ
れたN型の第3のトランジスタと、 一方の入力端子に前記接続点の電位が印加され出力端子
が第3のトランジスタのゲートに接続された第2の差動
増幅器とを設け、第2の差動増幅器の他方の入力端子に
入力電圧よりも高い電圧を印加したバッファ装置。 - 【請求項2】 第1のトランジスタをN型とし、第2,
第3のトランジスタをP型として電源の極性を反転さ
せ、第2の差動増幅器の他方の入力端子に入力電圧(V
ia)よりも低い電圧を印加した請求項1記載のバッフ
ァ装置。 - 【請求項3】 第1の差動増幅器は、一方の入力端子に
印加された電位と他方の入力端子に印加された電位との
電位差がゼロで出力端子の電位が安定するように入力初
段のトランジスタサイズを決定し、 第2の差動増幅器は、一方の入力端子に印加された電位
と他方の入力端子に印加された電位との電位差がゼロで
ない規定値で出力端子の電位が安定するように入力初段
のトランジスタサイズを決定し、 第2の差動増幅器の他方の入力端子に入力電圧(Vi
a)を印加した請求項1または請求項2記載のバッファ
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14492298A JP3403638B2 (ja) | 1998-05-27 | 1998-05-27 | バッファ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14492298A JP3403638B2 (ja) | 1998-05-27 | 1998-05-27 | バッファ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11338563A JPH11338563A (ja) | 1999-12-10 |
JP3403638B2 true JP3403638B2 (ja) | 2003-05-06 |
Family
ID=15373355
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14492298A Expired - Fee Related JP3403638B2 (ja) | 1998-05-27 | 1998-05-27 | バッファ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3403638B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100699585B1 (ko) | 2005-06-07 | 2007-03-23 | 삼성전기주식회사 | 출력 버퍼회로 |
JP4717692B2 (ja) * | 2006-04-14 | 2011-07-06 | ルネサスエレクトロニクス株式会社 | リミッタ回路 |
US10192590B1 (en) * | 2017-10-19 | 2019-01-29 | Globalfoundries Inc. | Differential voltage generator |
-
1998
- 1998-05-27 JP JP14492298A patent/JP3403638B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH11338563A (ja) | 1999-12-10 |
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