JP3302030B2 - バッファ回路 - Google Patents

バッファ回路

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Description

【発明の詳細な説明】
【０００１】〔発明の目的〕
【産業上の利用分野】本発明は容量性負荷等を駆動する
バッファ回路に関するものである。
【０００２】
【従来の技術】バッファ回路にとってスルーレートは回
路の性能を決める大きなファクタの一つであり、高スル
ーレートを得ることはバッファ回路にとって極めて重要
な事項である。このスルーレートは増幅段に供給するバ
イアス電流を増加することにより向上させることができ
るものの、バイアス電流を増加すればそれだけ消費電力
も増大することとなるために、従来、この点を解決すべ
く種々の試みがなされている。
【０００３】容量性負荷等を駆動するバッファ回路とし
ては、スイッチト・キャパシタ・ネットワーク等、時間
的に標本化され一定周期でレベル変動が起きる信号を対
象とするものや、まったく不定期にレベル変動が起きる
信号を対象とするものの２種類がある。
【０００４】前者のタイプのバッファ回路に関する従来
の技術としては、"Analog MOS Integrated Circuits Fo
r SIGNAL PROCESSING", Roubik Gregorian,et al,John
Wiley & Sons 1986 のｐｐ２５７（最後の段落）〜ｐｐ
２５９において、時間的に変化し、クロックにより制御
されるバイアス手段を有するオペアンプについて、Ｆｉ
ｇ４．１２９とＦｉｇ４．１３０に回路図とその動作説
明がなされている。
【０００５】これら従来回路では、クロック周期の初め
は出力電流駆動能力が高くなり、クロック周期の終りの
方では動作電流が零になるようにバイアス電流をコント
ロールし、信号のレベル変動があって高い応答性が必要
とされるときのみ出力電流駆動能力を増大させ、信号の
レベル変動が無いときには動作電流を零として高スルー
レートと低消費電力との双方のメリットを得るようにし
ている。
【０００６】しかしながら、信号のレベル変動が無いと
きに動作電流が零になっているということは、出力がハ
イ・インピーダンス状態となっているということであ
り、出力レベルがハイ・インピーダンス状態の時におい
て負荷側で外乱の影響を受けやすいという欠点を有して
いた。
【０００７】これを回避するためにＵＳＰ４５０２０１
９に示されるように定電流源を付加し、入力信号のレベ
ル変動が無いときであっても少量の動作電流を流して出
力がハイ・インピーダンス状態にならないようにする方
式が提案されている。
【０００８】しかし、このような回路の工夫はしても、
例えば液晶ディスプレイの駆動ＩＣのように１チップで
多くの増幅器を内蔵し、同じタイミングで出力されるよ
うな用途においては、クロック周期の最初で大きな瞬時
電流のためＩＣ内外の電源ラインの電圧降下などにより
インパルス的なノイズとなり、誤動作を引き起こした
り、ＩＣ内の電源ライン等のマイグレーションによる信
頼性劣化となる欠点を有し、ＩＣ化に不利な点を有して
いる。
【０００９】次に、まったく不定期にレベル変動が起き
る信号を対象とするバッファ回路としては、従来、消費
電流を小さくするため、"Class AB CMOS Operational A
mplifiers withVeryHigh Effeciency",L.Callewaert,Ka
tholieke Univesiteit Leuven,Elec.Eng.Dept.Annual R
eport-1188のＦｉｇ．３に示されている回路（第１の従
来例）や、"Low-Power High-Drive CMOS Operational A
mplifiers",V.R.Saari,IE3 JSSC vol SC-18,No.1,Feb.,
1983のＦｉｇ．１に示されている回路（第２の従来
例）、あるいは、"Adaptive Biasing CMOSAmplifiers",
M.G.Degrauweel IE ３ JSSC vol.SC-17,No.3 June198
2のFig.3 に示される回路（第３の従来例）等がある。
【００１０】これらの回路は差動入力振幅の大きさ、あ
るいはバッファ回路の中の差動振幅の大きさにより回路
の動作電流を制御しており、差動入力振幅が大きいとき
に出力電流駆動能力を増加させ、差動入力が小さいとき
に駆動能力を小さくし、消費電力の低減を図っている。
【００１１】しかし、第１と第３の従来例では素子数の
増加が著しく、回路規模が大きくなり、これもＩＣ化に
不利である。また、第２の従来例ではコンデンサの数が
多いために、ＩＣ化したとき大面積が必要となり、やは
りＩＣ化に不利であった。
【００１２】
【発明が解決しようとする課題】このように、上記従来
のバッファ回路は、低消費電力で高スルーレートを得ら
れるものの、ＩＣ化に不利な回路構成を有するという問
題がある。
【００１３】本発明は、上記従来技術の有する問題点に
鑑みてなされたもので、その目的とするところは、ＩＣ
化に不利な回路構成とすることなく低消費電力で高スル
ーレートが得られるバッファ回路を提供することにあ
る。
【００１４】〔発明の構成〕
【００１５】
【課題を解決するための手段】請求項１記載の本発明の
バッファ回路は、入力増幅段と出力段とにより構成され
バイアス電流によりその出力電流駆動能力を制御可能な
増幅回路手段と、該増幅回路手段に対し常時一定の第１
のバイアス電流を供給する第１のバイアス手段と、前記
増幅回路手段における前記出力段に対し、制御信号によ
り、断続的に一定の第２のバイアス電流を前記第１のバ
イアス手段と並列的に供給する第２のバイアス手段と、
前記入力増幅段の出力を入力して前記制御信号を発生す
る制御信号発生手段と、を備えることを特徴とするもの
として構成される。
【００１６】請求項２記載の本発明のバッファ回路は、
前記第２のバイアス手段は、前記増幅回路手段における
前記入力増幅段に対し、前記制御信号により、断続的に
前記一定の第２のバイアス電流の少なくとも一部をさら
に供給することを特徴とするものとして構成される。
【００１７】請求項３記載の本発明のバッファ回路は、
入力増幅段と出力段とにより構成されバイアス電流によ
りその出力電流駆動能力を制御可能な増幅回路手段と、
該増幅回路手段に対し常時一定の第１のバイアス電流を
供給する第１のバイアス手段と、前記増幅回路手段にお
ける前記出力段に対し、制御信号により、前記入力増幅
段の出力に応じた第２のバイアス電流を断続的に前記第
１のバイアス手段と並列的に供給する第２のバイアス手
段と、前記制御信号を入力増幅段の出力により制御され
たものとして出力する制御信号発生手段と、を備えるこ
とを特徴とするものとして構成される。
【００１８】請求項４記載の本発明のバッファ回路は、
入力増幅段によって駆動される第１から第ｎ（ｎは２以
上）の複数の出力駆動素子を並列的に有し、前記第１の
出力駆動素子は前記入力増幅段により常時駆動され、前
記第２から第ｎの出力駆動素子は前記入力増幅段により
断続的に駆動されるように形成された増幅回路手段と、
制御信号により前記第２から第ｎの出力駆動素子の断続
制御を行い該第２から第ｎの出力駆動素子を動作させる
出力駆動素子制御手段と、を備えていることを特徴とす
るものとして構成される。
【００１９】請求項５記載の本発明のバッファ回路は、
前記制御信号は定期的に変化する入力信号に同期してい
ることを特徴とするものとして構成される。
【００２０】請求項６記載の本発明のバッファ回路は、
前記制御信号は入力増幅段の出力を入力とする制御信号
発生手段により発生することを特徴とするものとして構
成される。
【００２１】請求項７記載の本発明のバッファ回路は、
入力増幅段は差動増幅回路により構成されていることを
特徴とするものとして構成される。
【００２２】請求項８記載の本発明のバッファ回路は、
入力信号のレベル変動にその出力信号が追従する増幅回
路手段と、前記入力信号と前記出力信号との電位差が閾
値を越えているか否かを検出し該電位差が閾値を越えて
いるときオンとなってその動作電流を前記増幅回路手段
の出力電流に加える電位差検出回路手段と、を備えてい
ることを特徴とするものとして構成される。
【００２３】請求項９記載の本発明のバッファ回路は、
電位差検出回路手段が、そのゲートに入力信号を受け、
ソースあるいはエミッタに出力信号を受けて、前記入力
信号と前記出力信号との電位差が該ゲート−ソース間あ
るいはベース−エミッタ間の閾値を越えるときにオンと
なってそのソース電流およびドレイン電流のうち少なく
とも一方、あるいはエミッタ電流およびコレクタ電流の
少なくとも一方を増幅回路手段の出力電流に加算するト
ランジスタにより構成されているものとして構成され
る。
【００２４】請求項１０記載の本発明のバッファ回路
は、前記ドレイン電流あるいは前記コレクタ電流は、出
力電流駆動能力を決定するバイアス電流を加算するもの
として構成される。
【００２５】
【作用】本発明のバッファ回路によれば、一定電流を動
作電流に与えるか否かで増幅回路手段の駆動能力の制御
を行っているため、バイアス電流を従来方式における初
期値より小さくすることができ、瞬時電流を小さくする
ことができることとなるので、動作の信頼性を向上さ
せ、ＩＣ化に有利となる。
【００２６】つまり、増幅回路手段へのバイアス手段と
して定電流源として動作する第１、第２のバイアス手段
を並列的に設け、第１のバイアス手段からは常時増幅回
路手段へバイアス電流を与え、第２のバイアス手段から
は制御信号により断続的にバイアス電流を与えるように
制御する、つまり、定電流源回路として動作する第２バ
イアス回路のオン・オフ制御により定電流を供給するか
否かで増幅回路手段の駆動能力の制御を行っているた
め、バイアス電流を従来方式における初期値より小さく
することができ、瞬時電流を小さくすることができるこ
ととなる。
【００２７】また特に、請求項４記載の本発明のバッフ
ァ回路は、入力増幅段によって駆動される出力駆動素子
として第１から第ｎ（ｎは２以上）の出力駆動素子を並
列的に設け、第１の出力駆動素子は上記入力増幅段によ
り常時駆動され、第２から第ｎの出力駆動素子は上記入
力増幅段により制御信号により断続的に駆動されるよう
に構成しているので、駆動電流が最大となる両駆動素子
で駆動している期間中の駆動能力は一定でありこの時の
電流値は制限されており、ＵＳＰ５０２０１９などの従
来方式のバイアス電流の初期値で決まる瞬時電流より小
さくすることができることとなるので、動作の信頼性を
向上させ、ＩＣ化に有利となる。
【００２８】さらに、請求項５記載のバッファ回路によ
れば、制御信号は、周期的に変化する入力信号の周期に
同期してクロック等により、バッファ回路外部で容易に
発生することができるので、回路規模はほとんど増大せ
ず、ＩＣ化に有利である。
【００２９】さらにまた、請求項６記載のバッファ回路
によれば、制御信号は、周期的に変化する入力信号の周
期に同期した制御信号の場合であっても、入力増幅段の
出力に応じてバイアス電流の大きさを制御しているの
で、入力信号のレベル変化量が小さい時には、制御信号
により出力電流駆動能力を上げる期間中でも不必要にバ
イアス電流を大きくすることがなく、より低消費電力化
をはかることができる。
【００３０】次に請求項８〜１０記載の本発明のバッフ
ァ回路によれば、入力信号のレベル変動時のみ動作電流
が大きくする手段として、入出力間の電位差が閾値を越
えるとオンとなりその動作電流を増幅回路の出力電流に
加えるという簡単な入出力間電位差検出回路を設けたも
のであるから、大幅な素子数の増加や、回路規模の大型
化を招くことがないため、ＩＣ化に有利となる。
【００３１】そして特に、請求項１１記載の本発明のバ
ッファ回路によれば、入力信号の電位を閾値に近付ける
方向に入力信号及び出力信号のうちいずれか一方の信号
電位をシフトさせて電位差検出回路手段に与えることに
より、見掛上、閾値を小さくするようにしたことから、
それだけ長く入出力信号電位差が閾値を越えていること
となり、より高スルーレートが得られることとなる。
【００３２】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。
【００３３】図１は本発明に係るバイアス制御により出
力電流駆動能力を制御するようにしたバッファ回路のブ
ロック図である。
【００３４】この図に示すバッファ回路は、入力信号と
して定期的にレベル変動するものを対象としており、増
幅回路１と第１バイアス回路２と第２バイアス回路３と
から構成されている。
【００３５】増幅回路１はバイアス電流などのバイアス
条件によって出力電流駆動能力を制御することが可能な
もので、入力増幅段１ａと出力段１ｂとから構成されて
いる。第１バイアス回路２はこの増幅回路１へ常時定電
流を供給するものである。第２バイアス回路３は第１バ
イアス回路２と並列に設けられ増幅回路１へ断続的に定
電流を供給するものであり、φはその断続制御を行う制
御信号である。この制御信号φは上記入力信号のレベル
変動周期と同一周期を持ち、第２バイアス回路３を入力
信号の周期に応じて入力信号がそのレベル維持する時間
より短い一定期間だけオン状態とし他の期間はオフ状態
として増幅回路１へバイアス電流を供給するようになっ
ている。これにより、増幅回路１は上記一定期間だけ出
力駆動能力が上げられてスルーレートが向上するように
なっている。
【００３６】本実施例によれば、第２バイアス回路３が
増幅回路１の動作に寄与することがなくても、第１バイ
アス回路２によって増幅回路１は常に動作状態となって
出力はハイインピーダンス状態とはならないために、出
力電位は外乱の影響を受けることなく安定する。なお、
この第１バイアス回路２の供給バイアスによって決定さ
れる増幅回路１の消費電力を小さくするように、この第
１バイアス回路２の供給電流値を選ぶことにより、消費
電力の大幅な増加を防ぐことができる。
【００３７】また、従来は第２はバイアス回路で与えら
れるバイアス電流が時間とともに小さくなるようにし、
増幅回路の初期の駆動能力を最大にしてスルーレートを
上げるようにしているが、本実施例によれば、第２バイ
アス回路３のオン・オフ制御により定電流を供給するか
否かで増幅回路１の駆動能力の制御を行っているため、
バイアス電流を上記従来方式における初期値より小さく
することができることとなる。よって、瞬時電流を小さ
くすることができることとなるので、動作の信頼性を向
上させることができる。
【００３８】図２は図１に示す回路の第１具体例を示す
ものである。
【００３９】この図において、トランジスタＭ1 〜Ｍ8
及びコンデンサＣＣ1 は２段オペアンプを構成して増幅
回路１に対応するものである。
【００４０】トランジスタＭ1 ，Ｍ2 はｐチャネルＦＥ
Ｔからなり、トランジスタＭ3 ，Ｍ4 はｎチャネルＦＥ
Ｔからなっており、トランジスタＭ1 ，Ｍ2 が差動入力
を構成するとともに、トランジスタＭ3 ，Ｍ4 は、カレ
ントミラー回路を用いた能動負荷構成しており、Ｍ１〜
Ｍ４で第１の増幅段（入力増幅段１ａ）を構成してい
る。
【００４１】トランジスタＭ5 はｎチャネルＦＥＴから
なり、そのゲートがトランジスタＭ4 のドレインに接続
されて第２の増幅段（出力段１ｂ）を構成している。
【００４２】トランジスタＭ6 ，Ｍ7 はｐチャネルＦＥ
Ｔからなるもので、これらトランジスタＭ6 及びトラン
ジスタＭ7 はそれぞれ第１段目及び第２段目の増幅段に
バイアス電流を供給する。
【００４３】ここで、トランジスタＭ1 への入力信号の
電位Ｖin−と、トランジスタＭ2 への入力信号の電位Ｖ
in＋とがＶin＋＝Ｖin−の関係になるときには、次のよ
うな状態でバランスが取られた状態になる。つまり第１
の増幅段を構成するトランジスタＭ1 〜Ｍ4 が全てオン
となり、トランジスタＭ7 からのバイアス電流Ｉm7が半
分ずつトランジスタＭ1 ，Ｍ2 に流れる。トランジスタ
Ｍ5 もオンとなっており、トランジスタＭ6 からの電流
Ｉm6が、そのトランジスタＭ5 に流れ、そのドレインに
接続されている容量性負荷ＣLには流れ込まないことと
なる。
【００４４】次に、Ｖin＋＞Ｖin−の関係になると、ト
ランジスタＭ1 がオン、トランジスタＭ2 がオフとなる
ために、トランジスタＭ7 からのバイアス電流Ｉm7はす
べてトランジスタＭ1 ，Ｍ3 に流れ、トランジスタＭ2
には流れない。
【００４５】トランジスタＭ3 ，Ｍ4 によるカレントミ
ラー回路により、トランジスタＭ4にはそのドレイン電
位がゼロとなるまで電流が流れる。
【００４６】これにより、トランジスタＭ5 はオフとな
るために、トランジスタＭ6 からの電流Ｉm6が容量性負
荷ＣL に流れ込み、その電位が上昇することとなる。
【００４７】さらに、次に、Ｖin＋＜Ｖin−の関係にな
ると、トランジスタＭ2 がオン、トランジスタＭ1 がオ
フとなるために、トランジスタＭ7 からのバイアス電流
Ｉm7はすべてトランジスタＭ2に流れ、トランジスタＭ1
，Ｍ3 ，Ｍ4 には流れない。
【００４８】これにより、トランジスタＭ5 のゲート電
位が上昇し、トランジスタＭ5 はオンとなるために、ト
ランジスタＭ6 からの電流Ｉm6より大きな電流がトラン
ジスタＭ5 に流れ、容量性負荷ＣL の放電を促し、その
電位が下がることとなる。
【００４９】定電流源回路ｉ0 は第１バイアス回路２に
対応し、定電流源回路ｉ1 とスイッチＳＷ1 との直列回
路は第２バイアス回路３に対応するもので、定電流源回
路ｉ0 と並列に接続されている。
【００５０】トランジスタＭ8 はｐチャネルＦＥＴから
なり、このトランジスタＭ8 が基準電流入力端、上記ト
ランジスタＭ6 ，Ｍ7 が出力端となってカレントミラー
回路を構成している。定電流源回路ｉ0 ，ｉ1 からのバ
イアス電流はトランジスタＭ8 に与えられ、トランジス
タＭ6 ，Ｍ7 には、Ｍ8 とのW/L の比に応じた電流が、
それぞれ流れる。
【００５１】よって、スイッチＳＷ1 がオフのときには
定電流源回路ｉ0 からの電流Ｉ0 で決まる電流がトラン
ジスタＭ6 ，Ｍ7 に流れ、スイッチＳＷ1 がオンのとき
には定電流源回路ｉ0 からの電流Ｉ0 と定電流源回路ｉ
1 からの電流Ｉ1 との合成電流で決まる電流がトランジ
スタＭ6 ，Ｍ7 に流れる。
【００５２】よって、本実施例によれば、スイッチＳＷ
1 のオン・オフ制御により、スイッチＳＷ1 がオンのと
きは、スイッチＳＷ1 がオフのときよりも、バイアス電
流が電流Ｉ1 分だけ増加され、出力電流駆動能力を大き
くし、スルーレートの向上が図れるとともに、スイッチ
ＳＷ1 がオフのときは、電流Ｉ1 分は少なくなるものの
電流Ｉ0 の存在により零にはならず、出力がハイインピ
ーダンス状態になることはない。
【００５３】また、スイッチＳＷ1 がオンとなったとき
に流れる電流値は定電流源ｉ1 により抑えられるため
に、瞬時電流が過大になることはない。よって、トラン
ジスタのパワーが従来に比べ余り要求されることなく高
信頼性を得ることができるためにＩＣ化に有利なものと
なっている。
【００５４】図３は図１に示す回路の第２具体例を示す
ものである。
【００５５】この図において、トランジスタＭ9 〜Ｍ13
及びコンデンサＣＣ2 は２段オペアンプを構成し増幅回
路１に対応するものである。
【００５６】トランジスタＭ9 ，Ｍ10はｐチャネルＦＥ
Ｔからなり、トランジスタＭ11，Ｍ12はｎチャネルＦＥ
Ｔからなっており、トランジスタＭ9 ，Ｍ10が差動入力
を構成するとともに、トランジスタＭ11，Ｍ12は、カレ
ントミラー回路を用いた能動負荷を構成しており、トラ
ンジスタＭ9 〜Ｍ12で第１の増幅段（入力増幅段１ａ）
を構成している。
【００５７】トランジスタＭ13はｎチャネルＦＥＴから
なり、そのゲートがトランジスタＭ12のドレインに接続
されて第２段の増幅段（出力段１ｂ）を構成している。
【００５８】定電流源回路ｉ2 ，ｉ4 は第１バイアス回
路２に対応する。定電流源回路ｉ3とスイッチＳＷ2 と
の直列回路、及び定電流源回路ｉ5 とスイッチＳＷ3 と
の直列回路は第２バイアス回路３に対応し、前者は定電
流源回路ｉ2 と並列に、後者は定電流源回路ｉ4 と並列
に、それぞれ設けられている。定電流源回路ｉ2 ，ｉ4
からの電流は上記第１の増幅段をバイアスし、定電流源
回路ｉ3 ，ｉ5 からの電流は上記第２の増幅段をバイア
スするようになっている。
【００５９】つまり、本実施例の回路はオペアンプの第
１増幅段（入力増幅段１ａ）、第２の増幅段（出力段１
ｂ）それぞれに第１、第２のバイアス回路を設けたもの
で、スイッチＳＷ2 ，ＳＷ3 は同期してオン・オフ制御
される。
【００６０】以上のように構成された回路におけるオペ
アンプの部分は電流源回路から直接的にバイアス電流が
供給される点を除けば図２に示す回路と同様に動作す
る。
【００６１】よって、スイッチＳＷ2 ，ＳＷ3 がオフの
ときには定電流源回路ｉ2 からの電流Ｉ2 が第１の増幅
段（入力増幅段１ａ）に、定電流源回路ｉ4 からの電流
Ｉ4からの電流が第２の増幅段（出力段１ｂ）に、それ
ぞれ供給される。
【００６２】そして、スイッチＳＷ2 ，ＳＷ3 がオンの
ときには定電流源回路ｉ2 からの電流Ｉ2 と定電流源回
路ｉ3 からの電流Ｉ3 との合成電流が第１の増幅段（入
力増幅段１ａ）に、定電流源回路ｉ4 からの電流Ｉ4 と
定電流源回路ｉ5 からの電流Ｉ5 との合成電流が第２の
増幅段（入力増幅段１ａ）に、それぞれ供給される。
【００６３】よって、本実施例によれば、スイッチＳＷ
2 ，ＳＷ3 のオン・オフ制御により、スイッチＳＷ2 ，
ＳＷ3 がオンのときは、スイッチＳＷ2 ，ＳＷ3 がオフ
のときよりも、バイアス電流がそれぞれ電流Ｉ3 あるい
はＩ5 分だけ増加され、出力電流駆動能力が大きくされ
る。また、スイッチＳＷ2 ，ＳＷ3 がオフのときは、電
流Ｉ3 あるいはＩ5 分は少なくなるものの電流Ｉ2 ある
いはＩ4 の存在により零にはならず、出力がハイインピ
ーダンス状態になることはない。
【００６４】また、スイッチＳＷ2 ，ＳＷ3 がオンとな
ったときに流れる電流値は定電流源ｉ3 ，ｉ5 により抑
えられるために、瞬時電流が過大になることもない。
【００６５】つまり、本実施例によっても図２に示すも
のと同様の作用効果が得られることとなる。
【００６６】さらに本実施例によれば、オペアンプの第
１増幅段（入力増幅段１ａ）、第２の増幅段（出力段１
ｂ）それぞれに第１、第２のバイアス回路を設けたか
ら、その定電流源回路ｉ2 ，ｉ3 のペアと定電流源回路
ｉ4，ｉ5 のペアとで電流の設定値を変えられ、動作電
流の設定の自由度が向上することとなる。
【００６７】図４は本発明に係る出力段駆動素子の断続
制御により出力駆動能力を制御するようにしたバッファ
回路のブロック図である。
【００６８】この図に示すバッファ回路は、図１〜図３
に示すものと同様、入力信号として定期的にレベル変動
するものを対象としており、バイアス手段としては、図
１に示す常時定電流を供給する第１バイアス回路２のみ
を備え、時間的にオン・オフされるものは備えていな
い。そして本実施例の要部を構成する増幅回路は、増幅
回路部４及び駆動能切換え回路５とから大略構成されて
いる。
【００６９】増幅回路部４は入力増幅段６と２つの出力
駆動素子７，８とを備え、駆動能切換え回路５はスイッ
チ９を備えている。このスイッチ９は一つの出力駆動素
子８と出力端との間に直列に挿入されている。
【００７０】これにより、出力駆動素子７は常に駆動さ
れ、出力駆動素子８はスイッチ９がオンのときのみ駆動
されるようになっている。このスイッチ９は制御信号φ
によりオン・オフ制御されるようになっている。
【００７１】よって、スイッチ９がオフのときは出力駆
動能力が出力駆動素子７のみで決まり、スイッチ９がオ
ンのときは出力駆動能力が出力駆動素子７と出力駆動素
子８との２つによって決まるようになるため、スイッチ
９のオン・オフ制御によりスイッチ９がオンとなってい
る期間だけ出力駆動能力が上げられてスルーレートが向
上するようになっている。
【００７２】また出力駆動素子８が増幅回路の動作に寄
与することがなくても、出力駆動素子７によって増幅回
路は常に動作状態となり、出力はハイインピーダンス状
態とはならないため、出力電位は外乱の影響を受けるこ
となく安定する。なお、この出力駆動素子７により決ま
る消費電力を小さくするように、この出力駆動素子７を
選ぶことにより、消費電力の大幅な増加を防ぐことがで
きる。
【００７３】さらに、本実施例によれば、出力駆動素子
８の断続制御により駆動能力の制御を行っており、両駆
動素子７，８で駆動している期間中の駆動能力は一定で
あるために、このときの電流値は従来方式のバイアス電
流の初期値で決まる瞬時電流より小さくすることができ
ることとなる。
【００７４】なお、図４の回路においては、出力段駆動
素子８の出力側にスイッチ９を設けたが、同素子８の入
力側に設けても同様の作用効果が得られる。
【００７５】図５は図４に示す回路の第１具体例を示す
ものである。
【００７６】この図において、トランジスタＭ14〜Ｍ19
は入力増幅段６に対応し、トランジスタＭ20，Ｍ21は出
力段駆動素子７に対応し、トランジスタＭ22，Ｍ23は出
力段駆動素子８に対応しており、これによって１段構成
のオペアンプが形成されている。
【００７７】スイッチＳＷ4 はトランジスタ22のゲート
に接続され、スイッチＳＷ6 はトランジスタ23のゲート
に接続されており、両スイッチＳＷ4 ，ＳＷ6 はスイッ
チ９に対応するものである。
【００７８】トランジスタＭ14，Ｍ15は、ｐチャネルＦ
ＥＴからなり、差動入力端を構成している。すなわち、
トランジスタＭ14への入力信号の電位Ｖin−とトランジ
スタＭ15への入力信号の電位Ｖin＋とが、Ｖin＋＝Ｖin
−のときには両トランジスタＭ14，Ｍ15がオンとなり、
Ｖin＋＞Ｖin−のときにはトランジスタＭ14のみオンと
なり、Ｖin＋＞Ｖin−のときにはトランジスタＭ15のみ
オンとなる。
【００７９】トランジスタＭ16，Ｍ18はｎチャネルＦＥ
Ｔからなり、これらは、トランジスタＭ16が基準電流入
力端、トランジスタＭ18が出力端となるカレントミラー
回路を構成している。トランジスタＭ16にはトランジス
タＭ14からの電流が基準電流として入力される。
【００８０】トランジスタＭ19，Ｍ20，Ｍ22はｐチャネ
ルＦＥＴからなり、トランジスタＭ19が基準電流入力
端、トランジスタＭ20，Ｍ22が出力端となるカレントミ
ラー回路が形成されている。トランジスタＭ19にはトラ
ンジスタＭ18の出力電流が基準電流として与えられてい
る。
【００８１】トランジスタＭ17，Ｍ21，Ｍ23はｎチャネ
ルＦＥＴからなり、これらは、トランジスタＭ17が基準
電流入力端、トランジスタＭ21，Ｍ23が出力端となるカ
レントミラー回路を構成している。
【００８２】トランジスタＭ22のゲート−ソース間には
スイッチＳＷ5が接続され、トランジスタＭ23のゲート
−ソース間にはスイッチＳＷ7 が接続されている。これ
らのスイッチＳＷ5 ，ＳＷ7 は、スイッチＳＷ4 ，ＳＷ
6 がオンのときオフ、スイッチＳＷ4 ，ＳＷ6 がオフの
ときオンとなり、Ｍ22及びＭ23が完全にオフするように
している。
【００８３】以上のように構成された本実施例の回路に
おいて、入力信号の電位Ｖin−，Ｖin＋の大小関係に応
じて、スイッチＳＷ4 ，ＳＷ6 がオフのときにはトラン
ジスタＭ20，Ｍ21で出力駆動能力は決まり、トランジス
タＭ20，Ｍ21が常に動作しているので出力がハイ・イン
ピーダンス状態になることはない。またスイッチＳＷ4
，ＳＷ6 がオンのときにはトランジスタＭ20，Ｍ21に
トランジスタＭ22，Ｍ23の駆動能力をも加わって決まる
こととなる。
【００８４】また、スイッチＳＷ4 ，ＳＷ6 がオンとな
ったときに出力に流れる電流値は定電流源ｉ6 により抑
えられるために、瞬時電流が過大になることもない。
【００８５】ここで、スイッチＳＷ4 ，ＳＷ6 がオフの
ときの最大出力電流駆動能力は、 Ｉ6 ・（Ｗ／Ｌ）M21 ／（Ｗ／Ｌ）M17 ＝Ｉ6 ・（Ｗ／Ｌ）M18 ・（Ｗ／Ｌ）M20 ／ ｛（Ｗ／Ｌ）M16 ・（Ｗ／Ｌ）M19 ｝ …（１） で与えられる。この式中、Ｗは各トランジスタのゲート
幅、Ｌはゲート長を表し、サフィックスは各トランジス
タの符号に対応する。
【００８６】またスイッチＳＷ4 ，ＳＷ5 がオンのとき
に、その最大出力電流駆動能力は、 Ｉ6 ・｛（Ｗ／Ｌ）M21 ＋（Ｗ／Ｌ）M23 ｝／（Ｗ／Ｌ）M17 ＝Ｉ6 ・｛（Ｗ／Ｌ）M18 ・｛（Ｗ／Ｌ）M20 ＋（Ｗ／Ｌ）M22 ｝／ ｛（Ｗ／Ｌ）M16 ・（Ｗ／Ｌ）M19 ｝ …（２） で与えられる。
【００８７】よって、（Ｗ／Ｌ）M21 と（Ｗ／Ｌ）M23
との比、及び（Ｗ／Ｌ）M20 と（Ｗ／Ｌ）M22 との比を
（１）が（２）に比べ充分小さくなるように選定するこ
とにより、消費電力が大幅に増加することがない。
【００８８】そして、本実施例によれば、更に、スイッ
チ ＳＷ4 ，ＳＷ6 がオフしたときにスイッチＳＷ5 ，
ＳＷ7 がオンとなり、トランジスタＭ22のゲート電位が
電源電位に、またトランジスタＭ23のゲート電位がグラ
ンド電位にされ、各トランジスタＭ22，Ｍ23のゲートの
寄生容量による電荷が放電されるために、各トランジス
タＭ22，Ｍ23はスイッチＳＷ4 ，ＳＷ6 がオフしたとき
に確実にオフされることとなる。
【００８９】図６は図４に示す回路の第２具体例であっ
て図５の回路の変形例に当たるものを示している。
【００９０】この図に示すように第２出力駆動素子とス
イッチ部を第２出力駆動素子であるトランジスタＭ22及
びＭ23のドレインに直列に入れても図５に示す回路と同
等の作用効果が得られるものである。
【００９１】また、本実施例によれば、スイッチＳＷ4
，ＳＷ6 がトランジスタＭ22，Ｍ23の各電流路を遮断
する構成となっていることから、これらスイッチングＳ
Ｗ4 ，ＳＷ6 がＯＦＦとなれば、トランジスタＭ22，Ｍ
23からの電流の影響を確実に除くことができ、図５に示
すようなスイッチングＳＷ5 ，ＳＷ7 は不要となる。
【００９２】図７は図４に示す回路の第３具体例であっ
て図５の回路の他の変形例にあたるものを示している。
【００９３】この図に示すように、直接出力に並列に第
２出力駆動素子を接続せず、トランジスタＭ16とＭ18に
よるカレントミラー回路において、トランジスタＭ18に
並列に該第２出力駆動素子としてのトランジスタＭ22を
接続して電流増幅しても同様の効果が得られる。
【００９４】すなわち、スイッチＳＷ4 がＯＦＦのとき
は、トランジスタＭ18から電流のみがトランジスタＭ1
9，Ｍ20を介して増幅に供されるが、スイッチＳＷ4 が
ＯＮのときは、トランジスタＭ18からの電流に加えトラ
ンジスタＭ22からの電流もトランジスタＭ19に流れるた
めに出力電流駆動能力が増大することとなるものであ
る。
【００９５】図８は図１に示すバイアスによる駆動能力
制御と図４に示す駆動素子による駆動能力制御とを組み
合わせて出力駆動能力を制御するように構成したバッフ
ァ回路のブロック図である。
【００９６】つまり、本回路は、まずバイアス回路とし
て図１に示す第１バイアス回路２及び第２バイアス回路
３を備え、また出力駆動素子として図４に示す第１駆動
素子７及び第２駆動素子８を備え、第２バイアス回路３
及び第２駆動素子８が同一の制御信号φによりオン・オ
フ制御されるようになっている。
【００９７】このように構成すれば、上記図１及び図４
に示す実施例の両要素を備えていることから、上記と同
等の作用効果が得られることは勿論のこと、さらに、出
力電流駆動能力を大きくするときと小さくするときとの
比率をバイアス回路２，３と出力駆動素子７，８との両
者で決定するので、出力電流駆動能力の大きいときと小
さいときとの比率を大きくするのが容易になる。
【００９８】図９は図８に示す回路の第１具体例を示す
ものである。
【００９９】この図に示す回路は、第２バイアス回路３
を構成する定電流回路ｉ7 とスイッチＳＷ8 との直列回
路を、図４に示す回路の定電流源回路ｉ6 に対し並列に
接続したものに相当する。スイッチＳＷ8 はスイッチＳ
Ｗ4 ，ＳＷ6 と同じ制御信号φによりオン・オフ制御さ
れる。Ｉ7 は定電流回路ｉ7 からのバイアス電流であ
る。
【０１００】このように構成することにより、スイッチ
ＳＷ4 ，ＳＷ6，ＳＷ8 がオフのときの最大出力電流駆
動能力は、上記式（１）で示すものとなる。 また、ス
イッチＳＷ4 ，ＳＷ6 ，ＳＷ8 がオンのときの最大出力
電流駆動能力は、 （Ｉ6 ＋Ｉ7 ）・｛（Ｗ／Ｌ）M21 ＋（Ｗ／Ｌ）M23 ｝／（Ｗ／Ｌ）M17 ＝（Ｉ6 ＋Ｉ7 ）・［（Ｗ／Ｌ）M18 ・｛（Ｗ／Ｌ）M20 ＋（Ｗ／Ｌ）M22 ｝／ ｛（Ｗ／Ｌ）M16 ・（Ｗ／Ｌ）｝M19 ］ …（３） で与えられる。
【０１０１】よって、（１）＜（３）の関係を決定付け
るのは、（Ｗ／Ｌ）M21 と（Ｗ／Ｌ）M23 との比、及び
（Ｗ／Ｌ）M20と（Ｗ／Ｌ）M22 との比のみではなく、
Ｉ6とＩ6 ＋Ｉ7 との比も係わるため、図４の回路と同
一の駆動能力を得ることを考えればトランジスタＭ22，
Ｍ23のサイズをより小さくすることが可能となる。
【０１０２】図１０は図８に示す回路の第２具体例を示
すもので、図６に示す回路に第２バイアス回路を加えた
ものである。この回路によっても図９に示すものと同様
の効果が得られる。
【０１０３】また、図１１は図８に示す回路の第３具体
例を示すもので、図７に示す回路に第２バイアス回路を
加えたもので、この回路でも図９に示すものと同様の効
果が得られるものである。
【０１０４】図１２は制御信号φによりオン・オフ制御
され第２バイアス回路を構成する電流源回路の具体回路
を示すものである。
【０１０５】図１２中の（ａ）は当該定電流源回路を上
記図２、図３、図９と同じレベルで示した回路図で、
（ｂ）〜（ｅ）がその具体化回路である。
【０１０６】まず、図１２（ｂ）に示すものは、２つの
ｐチャネルＦＥＴからなるトランジスタＭ47，Ｍ48の直
列回路からなっており、トランジスタＭ47のゲートには
一定のバイアス電圧Ｖb を印加して、トランジスタＭ48
がオンとなったときに流れる電流値を規定するととも
に、トランジスタＭ48のゲートに制御信号φの反転信号
を与えるようにしたもので、トランジスタＭ48がオンと
なると、トランジスタＭ47から定電流Ｉｍ47が得られる
こととなる。
【０１０７】図１２（ｃ）に示すものは、３つのｐチャ
ネルＦＥＴからなるトランジスタＭ49〜Ｍ51からなって
いる。トランジスタＭ49のドレイン（またはソース）に
定電圧Ｖb が印加され、同ゲートには制御信号φの反転
信号が与えられている。トランジスタＭ49のソース（ま
たはソース）はトランジスタＭ51のゲートに接続され、
トランジスタＭ49のオン時に電圧Ｖb がトランジスタＭ
51のゲートに印加され、これによりトランジスタＭ51が
オンとなって、このトランジスタＭ51から定電流Ｉｍ51
が得られる。
【０１０８】トランジスタＭ50のソース−ドレインはト
ランジスタＭ51のソース−ゲート間に接続され、同トラ
ンジスタＭ50のゲートには制御信号φが印加されてい
る。これにより、トランジスタＭ50はトランジスタＭ49
がオフのときにオンとなるようになっており、このトラ
ンジスタＭ50がオンとなることにより、トランジスタＭ
51のゲートが電源によって“Ｈ”（ハイレベル）とされ
て、このトランジスタＭ51がオフとなるようにされてい
る。
【０１０９】これら図１２（ｂ）、（ｃ）はスイッチＳ
Ｗ17をトランジスタＭ48，Ｍ49によるアナログスイッチ
により構成した回路を示したものである。
【０１１０】次に、同図（ｄ）に示すものは、スイッチ
ＳＷ17に相当するスイッチＳＷ18，ＳＷ19と、ｐチャネ
ルＦＥＴからなるトランジスタＭ52と、抵抗器Ｒ1 及び
容量Ｃ1 からなる時定数回路とを備えている。
【０１１１】トランジスタＭ52のゲートには抵抗器Ｒ1
とスイッチＳＷ18とを直列に介して定電圧Ｖb が印加さ
れ、スイッチＳＷ18は制御信号φによりオン・オフ制御
される。トランジスタＭ52はスイッチＳＷ18がオンのと
きにオンとなって定電圧Ｖbが抵抗器Ｒ1 を通じてＭ52
のゲートに印加され、オンとなって、定電流Ｉｍ52がト
ランジスタＭ52から得られることとなる。
【０１１２】容量Ｃ1 はトランジスタＭ52のソース−ゲ
ート間に接続されており、抵抗器Ｒ1 と容量Ｃ1 とで決
まる時定数でトランジスタＭ52がオン及びオフするよう
になっている。
【０１１３】スイッチＳＷ19は抵抗器Ｒ1 を挟んで容量
Ｃ1 と並列に接続されており、制御信号φの反転信号に
よりオン・オフ制御されるようになっている。これによ
りスイッチＳＷ19はスイッチＳＷ18がオフのときにオン
となり、このスイッチＳＷ18がオンとなることにより、
トランジスタＭ52のゲートが電源により“Ｈ”とされ、
このトランジスタＭ52がターンオフされて、電流Ｉｍ52
が遮断される。
【０１１４】以上説明した回路では、時定数回路によっ
てトランジスタＭ52から得られる電流Ｉｍ52の立上がり
及び立下がりが緩やかにされるため、この回路を用いる
ことにより、バッファ回路の出力電流駆動能力が急激に
上がったり下がったりしないようにすることができる。
【０１１５】図１２（ｅ）に示す回路は図１２（ｄ）に
示す回路のスイッチＳＷ18，ＳＷ19及び抵抗器Ｒ1 をト
ランジスタにより構成したものである。
【０１１６】すなわち、この回路はｐチャネルＦＥＴか
らなるトランジスタＭ53〜56と容量Ｃ2 とを備えてい
る。トランジスタＭ53は制御信号φの反転信号によりオ
ン・オフ制御されるように構成されてスイッチＳＷ18に
対応し、トランジスタＭ54は制御信号φによりオン・オ
フ制御されるようにされてスイッチＳＷ19に対応するも
のとなる。トランジスタＭ55はそのゲートがグランドに
接続されてオン抵抗として構成され、抵抗器Ｒ1 に対応
するものとされて、トランジスタＭ56のゲートにはトラ
ンジスタＭ55を通じて電圧Ｖb が印加されてオンされ
る。
【０１１７】容量Ｃ2 はトランジスタＭ56のソース−ゲ
ート間に接続され、容量Ｃ1 に対応するものとされてい
る。よって、トランジスタＭ53がターンオンするとき、
このトランジスタＭ56からの電流Ｉｍ56はトランジスタ
Ｍ55のオン抵抗値と容量Ｃ2により決まる時定数で立ち
上がったり立ち下がったりするようになっている。
【０１１８】トランジスタＭ54はトランジスタＭ55を挟
んで容量Ｃ2 と並列に接続され、トランジスタＭ53のオ
フ時にオンとなってトランジスタＭ56のゲートを電源に
より“Ｈ”として、このトランジスタＭ56をオフさせる
ようになっているものである。
【０１１９】図１３は第１バイアス回路と第２バイアス
回路とを組み合わせた回路の各種具体例を示すものであ
る。
【０１２０】図１３（ａ）は当該バイアス回路を上記図
２、図３、図９等と同じレベルで示した回路図で、同図
（ｂ），（ｃ）がその具体化回路である。
【０１２１】まず図１３（ｂ）に示すものは、ｐチャネ
ルＦＥＴからなるトランジスタＭ57〜Ｍ59を備えてい
る。トランジスタＭ57のゲートには定電圧Ｖb1が印加さ
れ、このトランジスタＭ57からは、常時、定電流Ｉｍ57
が得られる。トランジスタＭ58のゲートには定電圧Ｖb2
が印加され、トランジスタＭ59はトランジスタ58と直列
に接続されている。このトランジスタ59のゲートには制
御信号φの反転信号が与えられており、トランジスタＭ
58からはトランジスタＭ59がオンのときのみ定電流Ｉｍ
58が得られる。つまり、トランジスタＭ57が第１バイア
ス回路を構成し、トランジスタＭ58，Ｍ59が第２バイア
ス回路を構成する。
【０１２２】このような構成によれば、トランジスタＭ
58，Ｍ59のＷ／Ｌ及び定電圧Ｖb1,Ｖb2を変えることに
よりそれぞれ異なる出力電流値を持つ電流源回路が実現
できる。
【０１２３】次に、図１３（ｃ）に示すものは、ｐチャ
ネルＦＥＴからなるトランジスタＭ60〜Ｍ64と定電流源
回路ｉ14とを有し、トランジスタＭ60を基準電流入力
端、トランジスタＭ62を出力端とするカレントミラー回
路と、トランジスタＭ61を基準電流入力端、トランジス
タＭ63を出力端とするカレントミラー回路とを含んでい
る。トランジスタＭ60，Ｍ61は直列に接続され、共に定
電流源回路ｉ14からの電流Ｉ14が基準電流として供給さ
れている。
【０１２４】トランジスタＭ64はトランジスタＭ63と直
列に接続され、その直列回路はトランジスタＭ62と並列
に接続されており、トランジスタＭ62からは常時定電流
Ｉｍ62が得られ、トランジスタＭ63からはスイッチＭ64
がオンのときに定電流Ｉｍ63が得られるものである。
【０１２５】これまで説明した回路は全てＭＯＳＦＥＴ
で構成しているが、バイポーラトランジスタを使っても
同様の機能が得られるバッファ回路を構成することがで
きる。
【０１２６】図１４は入力増幅段１ａの出力を用いて発
生した制御信号により出力電流駆動能力を制御するよう
にしたバッファ回路のブロック図であり、図１に示した
本発明のブロック図において入力増幅段１ａの出力を用
いた制御信号発生手段１１を加えたものである。
【０１２７】図１において、制御信号は、例えば定期的
に変化する入力信号に同期させた周期パルスで入力信号
が変化するタイミングで与えられるため、入力信号の電
位変化が小さく出力電流駆動能力を上げる必要がない場
合でも、制御信号で制御される一定期間だけ出力電流駆
動能力を上げていることとなっていた。
【０１２８】図１４に示すバッファ回路においては、入
力増幅段１ａの出力の電位変化あるいは電流変化が大き
い時のみ制御信号を発生している、つまり、入力信号の
電位変化が小さく出力電流駆動能力を上げる必要がない
場合には入力増幅段１ａの出力の電位変化あるいは電流
変化は小さいので制御信号を発生することはなく、不必
要に出力電流駆動能力を上げず、より低消費電力化を実
現している。
【０１２９】図１５は図１４に示す回路の第１具体例を
示すもので、この図に示す回路は図２に示す回路におい
て制御信号発生手段を加えたものに相当する。
【０１３０】前に説明した通りトランジスタＭ1 〜Ｍ8
及びＣC1は２段オペアンプを構成しており増幅回路１に
対応している。このうち、トランジスタＭ1 〜Ｍ4 で入
力増幅段１ａを、トランジスタＭ5 で出力段１ｂをそれ
ぞれ構成しており。トランジスタＭ6 ，Ｍ7 は各々入力
増幅段１ａ及び出力段１ｂにバイアス電流を供給してい
る。また、図２のＳＷ1 はトランジスタＭSW1 により実
現されている。
【０１３１】このような構成の増幅回路においては、立
上がりのスルーレートは入力増幅段１ａに供給されるバ
イアス電流および位相補償用コンデンサＣC1の容量で決
定されるレートと、トランジスタＭ6 より供給される電
流および出力の容量性負荷ＣL の容量で決定されるレー
トとのうち低い方のレートになる。また、立下がりのス
ルーレートは入力増幅段１ａに供給されるバイアス電流
と位相補償用コンデンサＣC1で決定されるレートとによ
ってのみ決定される。したがって、Ｖin＋がＶin−より
低い電位のときには、トランジスタＭ5 により電流を吸
い取って出力電位を下げる動作となるので、トランジス
タＭ6 により供給される電流を上げても全てトランジス
タＭ5 により吸い取られてしまうため、トランジスタＭ
5 の出力電流駆動能力を上げる必要はないこととなる。
この点に着目し、制御信号発生手段は次述するように形
成されている。
【０１３２】すなわち、この制御信号発生手段は、トラ
ンジスタＭPC1 及びＭNC1 により構成され、（Ｗ／Ｌ）
MPC1／（Ｗ／Ｌ）M7＞［（Ｗ／Ｌ）MNC1／（Ｗ／
Ｌ）M4］／２、つまり、Ｖin−とＶin＋が同電位となっ
たときには、トランジスタＭPC1 のドレインより供給さ
れる電流がトランジスタＭNC1 のドレインに吸収される
電流より大きくなるように設定することにより、Ｖin＋
がＶin−よりある程度高い電位となったときのみトラン
ジスタＭNC1 のドレイン電流がトランジスタＭPC1 のド
レイン電流より大きくなりトランジスタＭSW1 のゲート
電位を下げてオンさせるように動作し、トランジスタＭ
6 の出力電流駆動能力を上げる。
【０１３３】このようにＶin＋がＶin−よりある程度高
い電位となったときのみトランジスタＭSW1 がオンとな
ってトランジスタＭ6 の出力電流駆動能力を上げるよう
に動作するので低消費電力化を図ることができる。
【０１３４】図１６は図１４に示す回路の第２具体例を
示すものである。
【０１３５】この図１６に示す回路は、図１５に示す回
路においてトランジスタＭ8 をトランジスタＭ8AとＭ8B
とに分けることにより、入力増幅段１ａと出力段１ｂへ
のバイアス電流供給の経路を分け、入力増幅段１ａに供
給するバイアス電流を、このバイアス電流と位相補償用
コンデンサＣC1で決まるレートが常に高くなるように設
定しておき、消費電力に最も関係する出力段１ｂへのバ
イアス電流のみ制御するようにした変形例であり、図１
５に示す回路と同様の効果が得られる。
【０１３６】図１７は図１４に示す回路の第３具体例を
示すものである。
【０１３７】この図に示す回路は、図１５に示す回路に
おける制御信号発生手段の構成の変形例に相当するもの
である。図１５に示す回路では、制御信号発生手段の入
力となる入力増幅段１ａの出力としてトランジスタＭ3
のドレイン電位を用いているが、図１７に示す回路で
は、トランジスタＭ4 のドレイン電位を用いている。制
御信号発生手段は、トランジスタＭPC2 及びＭNC2 とト
ランジスタＭPI及びＭNIとで構成している反転回路によ
り構成され、（Ｗ／Ｌ）MPC2／（Ｗ／Ｌ）M7＜［（Ｗ／
Ｌ）MNC2／（Ｗ／Ｌ）M4］／２、つまり、Ｖin＋とＶin
−とが同電位となったときには、トランジスタＭNC2 へ
吸収される電流がトランジスタＭPC2 より供給される電
流より大きくなるように設定することにより、Ｖin＋が
Ｖin−よりある程度高い電位となったときのみトランジ
スタＭPC2 のドレイン電流がトランジスタＭNC2 のドレ
イン電流より大きくなり、トランジスタＭPIびＭNIで構
成している反転回路の出力電位が下がり、トランジスタ
ＭSW1 をオンさせるように動作する。これにより、トラ
ンジスタＭ5 の出力電流駆動能力を上げており、図１５
と同様の効果が得られる。
【０１３８】図１８は図１４に示す回路の第４具体例を
示すものである。
【０１３９】この図に示す回路は、図１６の実施例にお
いて制御信号発生手段により発生した制御信号により、
入力増幅段１ａのバイアス電流も制御するようにした変
形例である。制御信号発生手段は、トランジスタＭPC1
，ＭNC1 ，ＭPC2 ，ＭNC2 により構成されており、出
力段１ｂへのバイアス電流の制御は図１６で説明した通
りである。入力増幅段１ａのバイアス電流はスルーレー
トの決定要因の一つであるので、この制御は、Ｖin＋が
Ｖin−よりある程度高い電位となった時、及びＶin−が
Ｖin＋よりある程度高い電位となった時に入力増幅段１
ａのバイアス電流が大きくなるように行う。このため、
トランジスタＭPC1 及びＭNC1 によりＶin＋がＶin−よ
りある程度高い電位となった時にトランジスタＭSW2Aを
オンさせて、定電流源ｉ3 からの電流Ｉ3 を加えるだけ
でなく、トランジスタＭPC2 及びＭNC2 によりＶin−が
Ｖin＋よりある程度高い電位となった時にトランジスタ
ＭSW2Bをオンさせて、定電流源ｉ3 からの電流Ｉ3 を加
えるように制御している。これにより、わずかではある
が、入力増幅段１ａで不必要に電流が消費されるのを防
いでいる。ここでは、トランジスタＭPC2 及びＭNC2 の
（Ｗ／Ｌ）は、（Ｗ／Ｌ）MPC2／（Ｗ／Ｌ）M7＞［（Ｗ
／Ｌ）MNC2／（Ｗ／Ｌ）M4］／２となるように設定して
おり、図１７に示す回路例のときと異なる。
【０１４０】図１９は図１４に示す回路の第５具体例を
示すものである。
【０１４１】この図に示す回路は、図１８に示す回路に
おいて入力増幅段１ａのバイアス電流制御を図３で示し
たように、定期的に変化する入力信号に同期させた周期
パルスφで行っているもので、図１８に示す回路の場合
と同様の効果がある。
【０１４２】図２０は図１４に示す回路の第６具体例を
示すものである。
【０１４３】この図に示す回路は、図５〜図７に示した
トランジスタＭ14〜Ｍ21で構成された増幅回路におい
て、制御信号発生手段を加えた実施例である。トランジ
スタＭ14〜Ｍ19が入力増幅段を構成し、トランジスタＭ
20及びＭ21が出力段を構成している（その図５等におい
ては第１の出力段駆動素子と見なしている）制御信号発
生手段は、トランジスタＭPC1 ，ＭNC1 ，ＭPC2 及びＭ
NC2 より構成されている。トランジスタＭPC1 ，ＭNC1
，ＭPC2 ，ＭNC2 の各（Ｗ／Ｌ）は、図１８で説明し
た通りで、Ｖin＋がＶin−よりある程度高い電位となっ
た時には、トランジスタＭSWB をオンさせるように制御
している。よって、Ｖin＋がＶin−よりある程度高い電
位となった時、およびＶin−がＶin＋よりある程度高い
電位となった時に、制御信号発生手段はトランジスタＭ
SWA またはＭSWB をオンさせて、増幅回路に供給するバ
イアス電流をＩ6 からＩ6 ＋Ｉ61に増加し、スルーレー
トを上げている。
【０１４４】図２１は図１４に示す回路の第７具体例を
示すものである。
【０１４５】この図において、トランジスタＭ1 〜Ｍ4
は入力増幅段１ａを構成し、トランジスタＭ7 は入力増
幅段１ａにバイアス電流を供給しており、トランジスタ
ＭP6A ，ＭP6B で構成されるソース・フォロアにより構
成される増幅回路では、立上がりスルーレートは、ほと
んどトランジスタＭP6B により供給される電流により決
定され、立下がりのスルーレートはトランジスタＭP6A
の（Ｗ／Ｌ）による。
【０１４６】制御信号発生手段は、トランジスタＭPC2
，ＭNC2 により構成され、各々のトランジスタの（Ｗ
／Ｌ）は、（Ｗ／Ｌ）MPC2／（Ｗ／Ｌ）M7＞［（Ｗ／
Ｌ）MNC2／（Ｗ／Ｌ）M4］／２、つまり、Ｖin＋がＶin
−よりある程度高い電位となった時に、トランジスタＭ
SW1 をオンさせ、バイアス電流を電流原ｉ0 の電流Ｉ0
に電流原ｉ1 の電流Ｉ1 を加えるように設定してある。
よって、Ｖin＋がＶin−よりある程度高い電位となった
ときにのみトランジスタＭP6B より供給される電流を大
きくし、出力電流駆動能力を上げている。
【０１４７】図２２は図１４に示す回路の第８具体例を
示すものである。
【０１４８】この図に示す回路は、図１５に示す回路に
おいて、図１２及び図１３に示したバイアス回路の具体
例を適用した変形例であり、前述の通りトランジスタＭ
1 〜Ｍ4 は入力増幅段１ａを、トランジスタＭ5 は出力
段１ｂを構成しており、トランジスタＭ7 は入力増幅段
１ａへバイアス電流を、トランジスタＭ6C，Ｍ6Dは出力
段１ｂへバイアス電流を供給している。制御信号発生手
段は、トランジスタＭPC1 及びＭNC1で構成され、その
（Ｗ／Ｌ）は図１５に示す回路の説明で述べた通りであ
る。トランジスタＭPI及びＭNIは反転回路を構成し、制
御信号の反転信号を発生している。
【０１４９】この構成において、Ｖin＋がＶin−よりあ
る程度電位が高くなった時に発生した制御信号により、
トランジスタＭSW1Dはオフとなり、また、トランジスタ
ＭSW1Cがオンとなり、トランジスタＭ8Dのゲート電位を
トランジスタＭ6Dのゲートに印加することにより、出力
電流駆動能力を上げている。この時、トランジスタＭ6D
のゲートにはトランジスタＭ8Dのゲート・ソース電圧と
トランジスタＭ8Cのゲート・ソース電圧の和が印加され
ているので、出力電流駆動能力を上げるための必要な電
流を供給するトランジスタＭ6Dの（Ｗ／Ｌ）を小さく、
つまり面積を小さくすることができる。
【０１５０】図２３は図１４に示す回路の第９具体例を
示すものである。
【０１５１】この図に示す回路は、図２２に示す回路に
おける制御信号発生手段の変形例で、図１７に示す回路
の場合と同じく、入力増幅手段１ａの他方の出力を使っ
ている。制御信号発生手段を構成するトランジスタＭPC
2 及びＭNC2 の（Ｗ／Ｌ）は図１７に示す回路で説明し
た通りである。
【０１５２】図２４は図１４に示す回路の第１０具体例
を示すものである。
【０１５３】この図に示す回路は、図２２に示す回路に
おける制御信号発生手段の他の変形例で、制御信号の反
転回路を用いる代わりに、トランジスタＭPC1 ，ＭNC1
，ＭPC2 ，ＭNC2 により構成され、入力増幅手段１ａ
の正負の出力を用いた実施例である。トランジスタＭPC
1 ，ＭNC1 ，ＭPC2 ，ＭNC2 の（Ｗ／Ｌ）は、図１５お
よび図１７に示す回路で説明した通りである。
【０１５４】図２５は図１４に示す回路の第１１具体例
を示すものである。
【０１５５】この図に示す回路は、図２４に示す回路の
変形例で、スイッチとして用いているトランジスタＭSW
1Cの接続を変えたもので、そのゲートはそのままで、ソ
ース・ドレインをトランジスタＭ8Dのドレインに直列に
接続したものであり、図２４に示す回路と同様の効果が
得られる。
【０１５６】図２６は本発明に係る入力増幅段６の出力
を用いて発生した制御信号により出力電流駆動能力を制
御するようにしたバッファ回路のブロック図であり、図
４に示した本発明のバッファ回路において入力増幅段６
の出力を用いた制御信号発生手段１１を加えたものであ
る。
【０１５７】図１４の回路説明で述べたように、入力信
号の電位変化が小さく出力電流駆動能力を上げる必要が
ない場合には、入力増幅段６の出力の電位変化あるいは
電流変化が小さいので制御信号を発生することはなく、
不必要に出力電流駆動能力を上げず、より低消費電力化
を実現している。
【０１５８】図２７は図２６に示す回路の一具体例を示
すものである。
【０１５９】この図に示す回路は、図５に示す実施例に
おいて入力増幅段の出力を用いた制御信号発生手段を加
えたものであり、図５中のＳＷ4 〜ＳＷ7 は各々トラン
ジスタＭSW4 〜ＭSW7 で実現されている。制御信号発生
手段は、トランジスタＭPC1，ＭNC1 ，ＭPC2，ＭNC2 に
より構成され、各々のトランジスタの（Ｗ／Ｌ）は、
（Ｗ／Ｌ）MPC1／（Ｗ／Ｌ）M25 ＞［（Ｗ／Ｌ）MNC1／
（Ｗ／Ｌ）M16 ］／２、また、（Ｗ／Ｌ）MPC2／（Ｗ／
Ｌ）M25 ＞［（Ｗ／Ｌ）MNC2／（Ｗ／Ｌ）M17 ］／２と
設定されている。つまり、Ｖin＋がＶin−よりある程度
電位が高くなったときに、トランジスタＭPC1 ，ＭNC1
で発生した制御信号により、トランジスタＭSW4 はオン
となり、トランジスタＭSW5 はオフとなって第２出力段
駆動素子であるトランジスタＭ22も動作させて、出力電
流駆動能力を上げる。また、Ｖin−がＶin＋よりある程
度電位が高くなったときには、トランジスタＭPC2 ，Ｍ
NC2 で発生した制御信号により、トランジスタＭSW6 は
オンとなり、トランジスタＭSW7 はオフとなって、第２
出力段駆動素子であるトランジスタＭ23も動作させ、出
力電流駆動能力を上げる。よって、入力信号の電位変化
が小さく出力電流駆動能力を上げる必要がない場合に
は、制御信号を発生することはなく、不必要に出力電流
駆動能力を上げず、より低消費電力化を実現している。
【０１６０】図２８は本発明に係る入力増幅段の出力を
用いて発生した制御信号により出力電流駆動能力を制御
するようにしたバッファ回路のブロック図であり、図４
に示した本発明のブロック図において入力増幅段６の出
力を用いた制御信号発生手段１１を加えたものである。
【０１６１】図１４に示す回路説明で述べたように、入
力信号の電位変化が小さく出力電流駆動能力を上げる必
要がない場合には、入力増幅段６の出力の電位変化ある
いは電流変化が小さいので制御信号を発生することはな
く、不必要に出力電流駆動能力を上げず、より低消費電
力化を実現している。
【０１６２】図２９は図２８に示す回路の一具体例を示
したものである。
【０１６３】この図２９に示す回路は、図２７に示す回
路において、制御信号発生手段により制御される第２バ
イアス回路を追加した実施例である。第２バイアス回路
は電流源ｉ7 とトランジスタＭSW8A，ＭSW8Bにより構成
されており、Ｖin−がＶin＋よりある程度高くなったと
きに、トランジスタＭPC1 ，ＭNC1 ，ＭPC2 ，ＭNC2に
より構成される制御信号発生手段より発生した制御信号
でトランジスタＭSW8AあるいはトランジスタＭSW8Bをオ
ンさせて、バイアス電流をＩ6 からＩ6 ＋Ｉ7に増加さ
せる。
【０１６４】図３０は本発明に係るバイアス制御により
出力電流駆動能力を制御するようにしたバッファ回路の
ブロック図である。
【０１６５】この図に示すバッファ回路は、入力信号と
して定期的にレベル変動するものを対象としており、増
幅回路１と、第１バイアス回路２と、増幅回路１内の入
力増幅段１ａの出力によりバイアス電流が決定され且つ
外部よりの制御信号により増幅回路１への接続が断続的
に制御される第２バイアス回路３とから構成される。
【０１６６】図１において、制御信号は、例えば定期的
に変化する入力信号に同期させた周期パルスで入力信号
が変化するタイミングで与えられるため、入力信号の電
位変化が小さくその必要が無いときでもく出力駆動能力
を上げていることとなっていた。
【０１６７】図３０に示す回路においては、入力増幅段
１ａの出力電位あるいは出力電流の変化の大きさに応じ
て第２バイアス回路３のバイアス電流を決定しているの
で、入力信号の電位変化が小さく外部から与えられる制
御信号の全期間において出力電流駆動能力を上げる必要
のない場合も小さくなり、不必要に出力電流駆動能力を
上げず、より低消費電力化を実現している。
【０１６８】図３１は図３０に示す回路の一具体例を示
すものである。
【０１６９】この図に示す回路は、図２に示す回路にお
いてトランジスタＭ8をトランジスタＭ8AとＭ8Bと分け
ることにより、入力増幅段１ａと出力段１ｂへのバイア
ス電流供給の経路を分け、入力増幅段１ａに供給するバ
イアス電流を、第１バイアス回路から供給されるバイア
ス電流のみとし、このバイアス電流と位相補償用コンデ
ンサＣC1で決まるレートが常に高くなるように設定して
おき、また、消費電力に最も関係する出力段１ｂへの第
２バイアス回路より供給されるバイアス電流のみ制御す
るようにした変形した例において、この第２バイアス回
路より供給されるバイアス電流を入力増幅段１ａの出力
に応じて決定している。
【０１７０】図２におけるＳＷ1 はトランジスタＭSW1
で構成され、制御信号φでその開閉が制御されている。
第２バイアス回路の電流源部分はトランジスタＭB1で構
成されており、このバイアス電流値は、トランジスタＭ
1 〜Ｍ4 で構成される入力増幅段１ａのトランジスタＭ
3 のドレイン端側の出力をトランジスタＭB1のゲート電
位として用いることにより、Ｖin＋がＶin−より電位が
高くなったときにバイアス電流が増え、Ｖin＋がＶin−
より電位が低くなったときにバイアス電流が減るように
決定される。このように、制御信号φの期間全てに渡っ
て出力電流駆動能力を一様に上げるわけではなく、入力
差動信号の大きさにより出力段の出力電流を決定してい
るので、より低消費電力化を実現できる。
【０１７１】図３２は、図８に示した本発明のブロック
図において、第２バイアス回路のバイアス電流を入力増
幅段６の出力を用いて発生したバッファ回路のブロック
図である。
【０１７２】この図に示す回路は、入力信号として定期
的にレベル変動するものを対象としており、増幅回路４
と、第１バイアス回路２と、増幅回路４内の入力増幅段
６の出力によりバイアス電流が決定され且つ外部よりの
制御信号により増幅回路４への接続を断続的に制御され
る第２バイアス回路３と、増幅回路４内の第２出力駆動
素子の接続を切換える駆動能力切換回路５とから構成さ
れる。
【０１７３】図８において、制御信号は、例えば、定期
的に変化する入力信号に同期させた周期パルスで入力信
号が変化するタイミングで与えられるため、入力信号の
電位変化が小さく出力電流駆動能力を上げる必要がない
場合でも、制御信号で制御される一定期間出力電流駆動
能力を上げることとなっていた。
【０１７４】図３２に示す回路においては、入力増幅段
６の出力電位あるいは出力電流の変化の大きさに応じて
第２バイアス回路３のバイアス電流を決定しているの
で、入力信号の電位変化が小さく外部から与えられる制
御信号の全期間において出力電流駆動能力を上げる必要
がない場合には、入力増幅段６の出力変化も小さいの
で、出力電流駆動能力を上げる割合も小さくなり、不必
要に出力電流駆動能力を上げず、より低消費電力化を実
現している。
【０１７５】図３３は図３２に示す回路の一具体例を示
すものである。
【０１７６】この図に示す回路は、図８における第２バ
イアス回路のバイアス電流を入力増幅段の出力電流によ
り決定している実施例である。図８におけるＳＷ4 〜Ｓ
Ｗ7は、各々トランジスタＭSW4 〜ＭSW7 からなり、第
２バイアス回路はトランジスタＭPB1 ，ＭPB2 ，ＭNB1
〜ＭNB6 ，ＭSW8A，ＭSW8Bより構成され、各トランジス
タの（Ｗ／Ｌ）は、（Ｗ／Ｌ）MPB1／（Ｗ／Ｌ）M25 ≦
［（Ｗ／Ｌ）MNB1／（Ｗ／Ｌ）M16 ］／２、また、（Ｗ
／Ｌ）MPB2／（Ｗ／Ｌ）M25 ≦［（Ｗ／Ｌ）MNB2／（Ｗ
／Ｌ）M17 ］／２と設定されている。つまり、制御信号
によりトランジスタＭSW8A，ＭSW8Bがオフのとき、Ｖin
＋がＶin−より電位が低いとき、トランジスタＭNB2 の
ドレイン電位は、ほぼＶss電位となりトランジスタＭNB
4 及びＭNB6 には電流は流れないが、トランジスタＭPB
1 のドレイン電流はトランジスタＭNB1 のドレイン電流
より大きくなり、電流の大きい分トランジスタＭNB4 に
流れ、トランジスタＭNB6とのカレントミラーにより、
バイアス電流Ｉ6 に加算され、出力電流駆動能力が増す
こととなる。Ｖin−がＶIN＋より電位が低いときも同様
に出力電流駆動能力が増す。いずれの場合も、Ｖin＋＝
Ｖin−となると、トランジスタＭPB1 のドレイン電流と
トランジスタＭNB1のドレイン、及びトランジスタＭPB2
のドレイン電流とトランジスタＭNB2 のドレイン電流
は等しくなり、トランジスタＭNB3 、ＭNB4 には電流が
流れず、よって、バイアス電流は加算されることなくＩ
6 のみとなり、不必要に出力電流駆動能力が上げられる
ことはない。また、制御信号によりトランジスタＭSW8
A，ＭSW8Bがオンのときは、トランジスタＭNB5 ，ＭNB6
は常にオフであり、バイアス電流が増加することはな
い。図３３に示す回路のトランジスタＭ22，Ｍ23，ＭSW
4 〜ＭSW7 の動作については図５で述べた通りである。
【０１７７】図３４は図１４に示す実施例において、第
２バイアス回路３を図３０に示す実施例のように入力増
幅段１ａの出力によりバイアス電流を決定するようにし
た回路のブロック図である。
【０１７８】この図に示す回路によれば、図１４に示す
回路の要素と図３０に示す回路の要素を兼ね備えている
ので、より低消費電力化を実現できる。
【０１７９】図３５は図３４に示す回路の第１具体例を
示すものである。
【０１８０】この図に示す回路は、図１４に示す回路の
具体例としてあげた図１６に示した回路において、第２
バイアス回路の定電流源ｉ1 の代わりにトランジスタＭ
1 〜Ｍ4 で構成した入力増幅段１ａの出力で電流値が決
定される電流源を用いている。この第２バイアス回路の
電流源はトランジスタＭB1より構成され、入力増幅段１
ａのトランジスタＭ3 のドレイン端側の出力電位をトラ
ンジスタＭB1のゲートに印加することにより入力増幅段
１ａの出力に応じて電流値が決定されている。よって、
図１６に示す回路の要素と図３１に示す回路の要素を兼
ね備えているので、より低消費電力化を実現できる。
【０１８１】図３６は図３４に示す回路の第２具体例を
示すものである。
【０１８２】この図に示す回路は、図３５に示した回路
において、出力段１ｂを構成しているトランジスタＭ5
にバイアス電流を供給しているトランジスタＭ6 を２個
のトランジスタＭ6C，Ｍ6Dに分け、また、出力段１ｂへ
のバイアス電流を伝達する入力部であるトランジスタＭ
8Bも２個のトランジスタＭ8B1 ，Ｍ8B2 に分けて直列に
接続し、トランジスタＭ6CのゲートにはトランジスタＭ
8B1 のゲート電位を印加し、トランジスタＭ6Dのゲート
にはトランジスタＭ8B2 のゲート電位を印加するように
した例である。この構成により、出力電流駆動能力を上
げるために必要な電流を供給するトランジスタＭ6Dの
（Ｗ／Ｌ）が小さく、つまり、面積を小さくすることが
できる。
【０１８３】また、トランジスタＭSW1CのソースをＶDD
ではなく、トランジスタＭ8B1 のゲートに接続し出力電
流駆動能力を上げないときでも、トランジスタＭ6Dを完
全にオフさせないように設定しても良い。
【０１８４】図３７は図３４に示す回路の第３具体例を
示すものである。
【０１８５】この図に示す回路は、図１４に示す回路の
具体例としてあげた図１８に示した回路において、第２
バイアス回路の定電流源ｉ5 の代わりにトランジスタＭ
1 〜Ｍ4 で構成した入力増幅段１ａの出力で電流値が決
定される電流源を用いた例をである。この第２バイアス
回路の電流源はトランジスタＭB1より構成され、入力増
幅段１ａのトランジスタＭ3 のドレイン端側の出力電位
をトランジスタＭB1のゲートに印加することにより入力
増幅段１ａの出力に応じて電流値が決定されている。よ
って、図１８に示す回路の要素と図３１に示す回路の要
素とを兼ね備えているので、より低消費電力化を実現で
きる。
【０１８６】図３８は図３４に示す回路の第４具体例を
示すものである。
【０１８７】この図に示す回路は、図３７に示した回路
における第１バイアス回路のうち、出力段をバイアスす
る電流源ｉ4 を第２バイアス回路の電流源同様入力増幅
段１ａの出力で電流値が決定されるようにしたもので、
この回路において電流源ｉ4はトランジスタＭB2により
構成される。よって、Ｖin＋とＶin−の電位がほぼ等し
く出力電流駆動能力を上げない時でも、入力電位Ｖin＋
とＶin−の差に応じて出力電流が制御されているので、
より低消費電力化を実現できる。
【０１８８】図３９は図３４に示す回路の第５具体例を
示すものである。
【０１８９】この図に示すものは、図１４に示す回路の
具体例としてあげた図１９に示した回路において、第２
バイアス回路の定電流源ｉ5 の代わりにトランジスタＭ
1 〜Ｍ4 で構成した入力増幅段１ａの出力で電流値が決
定される電流源を用いた例を示すものである。第２バイ
アス回路の電流源はトランジスタＭB1より構成され、入
力増幅段１ａのトランジスタＭ3 のドレイン端側の出力
電位をトランジスタＭB1のゲートに印加することにより
入力増幅段１ａの出力に応じて電流値が決定されてい
る。よって、図１９に示す回路の要素と図３１に示す回
路の要素を兼ね備えているので、より低消費電力化を実
現できる。
【０１９０】図４０は図３４に示す回路の第６具体例を
示すものである。
【０１９１】この図に示す回路は、図１４に示す回路の
具体例としてあげた図２１に示した回路において、トラ
ンジスタＭ8 をトランジスタＭ8AとＭ8Bに分けることに
より、入力増幅段１ａとソース・フォロアで構成される
出力段１ｂへのバイアス電流供給の経路を分け、入力増
幅段１ａに供給するバイアス電流を第１バイアス回路か
ら供給されるバイアス電流Ｉ01のみとし、また、スルー
レートと消費電力に最も関係する出力段１ｂへの第２バ
イアス回路より供給されるバイアス電流を入力増幅段１
ａの出力に応じて決定している具体例を示すものであ
る。第２バイアス回路の電流源は、トランジスタＭB1で
構成され、そのゲートは入力増幅段１ａの出力に接続さ
れており、トランジスタＭB1より供給されるバイアス電
流は、入力増幅段１ａの出力レベルで決定されている。
つまり、Ｖin＋がＶin−よりある程度電位が高くなる
と、図２１で説明したように、トランジスタＭSW1 はＯ
Ｎとなり、出力段にＶin＋とＶin−の差に応じたバイア
ス電流が供給され、ソース・フォロアの電流源を構成し
ているトランジスタＭP6B から供給される電流を大きく
し、出力電流駆動能力を上げる。
【０１９２】また、図４０中に点線の配線で示したよう
に、例えば、Ｖin＋とＶin−の電位が等しくなったとき
にトランジスタＭB1に流れる電流をトランジスタＭ8Cで
吸い取るようにし、出力電流駆動能力を上げている状態
から出力電流駆動能力を上げない状態に移った時の出力
段１ｂのソース・フォロアのバイアス電流の変化を小さ
くすることにより、トランジスタＭP6A のゲート・ソー
ス電圧変化を小さくし、トランジスタＭP6A のゲート・
ソース電圧変化分の追従時間を短くすることもできる。
【０１９３】図４１は図３４に示す回路の第７具体例を
示すものである。
【０１９４】この図に示す回路は、図１４に示す回路の
具体例として上げた図２１に示した回路において、第２
バイアス回路の電流源ｉ1 を入力増幅段１ａの出力を用
いて決定している例を示すものである。ここで、第２バ
イアス回路の電流源は、トランジスタＭNB1 ，ＭNB3 ，
ＭNB5 ，ＭPB1 で構成され、第２バイアス回路の電流源
からのバイアス電流の断続スイッチはトランジスタＭSW
1 にて構成されている。図２１で説明した通り、Ｖin＋
がＶin−よりある程度電位が高くないときは、トランジ
スタＭPC2 及びＭNC2 で構成される制御信号発生手段よ
り発生した制御信号によりトランジスタＭSW1 はオフと
なり、第２バイアス回路のバイアス電流は切断される。
Ｖin＋がＶin−よりある程度電位が高いときは、制御信
号発生手段より発生した制御信号によりトランジスタＭ
SW1 はオンとなって第２バイアス回路のバイアス電流を
第１バイアス回路のバイアス電流Ｉ0 に加算する。Ｖin
＋がＶin−より電位が高いときは、トランジスタＭ3 に
流れる電流はＶin＋とＶin−が同電位のときより少な
く、トランジスタＭ3 のドレイン電位は低くなり、トラ
ンジスタＭNB1 に流れる電流も少なくなり、よってトラ
ンジスタＭNB3 に流れる電流はトランジスタＭPB1 より
供給される電流とトランジスタＭNB1 に流れる電流の差
であるため多くなり、第２バイアス回路のバイアス電
流、つまり、トランジスタＭNB5 に流れる電流は多くな
るように動作する。このようにトランジスタＭNB5 に流
れる電流の大きさは入力増幅段１ａの出力であるトラン
ジスタＭ3のドレイン電位により決定されている。
【０１９５】出力電流駆動能力を上げている状態から出
力電流駆動能力を上げない状態に移ったときの出力段１
ｂのソース・フォロアのバイアス電流の変化を小さくし
てトランジスタＭP6A のゲート・ソース電圧変化を小さ
くし、トランジスタＭP6A のゲート・ソース電圧変化分
の追従時間を短くするためには、例えば、Ｖin＋とＶin
−の電位が等しくなったときにトランジスタＭNB1 に流
れる電流をトランジスタＭPB1 から供給される電流と等
しくしておけば良い。
【０１９６】また、第２バイアス回路のバイアス電流の
断続は、図４１中に点線で示すようにＮＭＯＳタイプの
トランジスタを用いても良い。
【０１９７】図４２は、図２８に示す実施例において、
第２バイアス回路を図３２に示す実施例のように入力増
幅段１ａの出力によりバイアス電流を決定するようにし
た例を示すブロック図である。
【０１９８】この図に示すようにすれば、図２８に示す
回路の要素と図３２に示す回路の要素とを兼ね備えてい
るので、より低消費電力化を実現できる。
【０１９９】図４３は図４２に示す回路の一具体例を示
すものである。
【０２００】この図に示す回路は図２８に示す回路の具
体例としてあげた図２９に示した回路において、図３２
で示した回路のように第２バイアス回路の定電流源ｉ7
の代わりにトランジスタＭ14〜Ｍ17で構成した入力増幅
段１ａの出力で電流値が決定される電流源を用いた例を
示すものである。この第２バイアス回路の電流源は、図
３２に示す回路の具体例としてあげた図３３に示した回
路で説明したように、トランジスタＭPC1 ，ＭPC2 ，Ｍ
NB1 〜ＭNB6 より構成されている。よって、図２９に示
す回路の要素と図３３に示す回路の要素とを兼ね備えて
いるので、より低消費電力化を実現できる。
【０２０１】図４４は本発明に係る入出力間の電位差検
出により出力駆動能力を制御するようにしたバッファ回
路のブロック図である。
【０２０２】この図に示すバッファ回路は、入力信号と
して不定期にレベル変動するものを対象としており、増
幅回路１２と電位差検出回路１３とを有している。
【０２０３】電位差検出回路１３は増幅回路１２の入出
力間の電位差を検出しその検出信号を増幅回路１２に与
える。この電位差検出信号は、入力信号電位が出力信号
電位より大きくなると増幅回路１２が出力信号電位を入
力信号電位に応じて大きくする方向の出力電流駆動能力
を大きくするように作用し、逆に入力信号電位が出力信
号電位より小さくなると増幅回路１２が出力信号電位を
入力信号電位に応じて小さくする方向の出力電流駆動能
力を大きくするように作用する。
【０２０４】これにより、入出力間の電位差が検出され
たときのみ出力電流駆動能力が大きくするようにし、入
出力間の電位差検出がないときには出力電流駆動能力を
小さくしていることから、低消費電力で高スルーレート
を実現できる。
【０２０５】このように、本実施例のバッファ回路によ
れば、入力信号のレベル変動時のみ動作電流が大きくす
る手段として、入出力間の電位差が閾値を越えるとオン
となりその動作電流を増幅回路１２の出力電流に加える
あるいは、増幅回路１２の電流駆動能力を決定するバイ
アス電流に加えるという簡単な入出力間電位差検出回路
を設けたものであるから、大幅な素子数の増加や、回路
規模の大型化を招くことがないため、ＩＣ化に有利とな
る。
【０２０６】図４５は図４４に示す電位差検出回路の具
体的構成を示すものである。
【０２０７】この図に示す電位差検出回路はトランジス
タＭ75，Ｍ76を有する。
【０２０８】トランジスタＭ75はｎチャネルＦＥＴから
なり、トランジスタＭ76はｐチャネルＦＥＴからなって
おり、両トランジスタＭ75，Ｍ76のゲートは増幅回路１
２の入力端子に接続され、同ソースは増幅回路１２の出
力端子に接続されている。
【０２０９】これにより、トランジスタＭ75は、入力端
子の電位が出力端子の電位よりも上がり、その電位差が
トランジスタ75のゲート−ソース間スレッショルドを越
えるとオンとなり、逆に、トランジスタＭ76は入力端子
の電位が出力端子の電位よりも下がり、その電位差がト
ランジスタＭ76のゲート−ソース間スレッショルドを越
えるとオンとなって、それぞれがオンのとき各トランジ
スタＭ75，Ｍ76から電位差に応じた電流Ｉ75，Ｉ76が得
られることとなる。
【０２１０】よって、入力端子の電位が出力端子の電位
よりも上がり、これがトランジスタＭ75により検出され
ると、このトランジスタＭ75からの電流Ｉｍ75が増幅回
路１２の出力電流に加わり、出力電流駆動能力が大きく
なる。
【０２１１】また、入力端子の電位が出力端子の電位よ
りも下がった場合も、これがトランジスタＭ76により検
出されると、このトランジスタＭ76からの電流Ｉｍ76が
増幅回路１２の出力電流に加わり、出力電流駆動能力が
大きくなる。
【０２１２】このように、入出力間の電位差がトランジ
スタＭ75，Ｍ76により検出され、その検出時にのみ出力
電流駆動能力が大きくなるようになっているため、低い
消費電力で高スルーレート特性が得られる。
【０２１３】図４６はそのスルーレート特性を示したも
のであり、この図において、は入力信号、は電位差
検出による出力駆動能力の制御なしで増幅回路１２のみ
のときの出力信号、は本実施例の制御を行ったときの
出力信号である。
【０２１４】この図のに示すように、入力信号のレベ
ルが上昇し、その結果、入出力間の電位差電圧Ｖioがト
ランジスタＭ75のスレッショルド電圧Ｖth1 を越えてい
る期間は電流Ｉｍ75の作用により、の傾斜がの傾斜
よりも急瞬になり、電圧Ｖioがスレッショルド電圧Ｖth
1以下になるとの傾斜がの傾斜と同じになる。
【０２１５】同様に、入力信号のレベルが下降し、その
結果、入出力間の電位差電圧ＶioがトランジスタＭ76の
スレッショルド電圧Ｖth2 を越えている期間は電流Ｉｍ
75の作用により、の傾斜がの傾斜よりも急瞬にな
り、電圧Ｖioがスレッショルド電圧Ｖth2 以下になると
の傾斜がの傾斜と同じになっている。
【０２１６】図４７は図４５に示す回路の一具体例を示
すものである。
【０２１７】この図において、トランジスタＭ77〜Ｍ84
は増幅回路１２に対応し１段オペアンプを用いたボルテ
ージフォロアを構成するものである。
【０２１８】トランジスタＭ77，Ｍ78は、ｐチャネルＦ
ＥＴからなっており、トランジスタＭ77のゲートは出力
端に、トランジスタＭ78のゲートは入力端にそれぞれ接
続されている。
【０２１９】トランジスタＭ75，Ｍ76は、そのゲートが
共通に入力端、つまりトランジスタＭ78のゲートに接続
され、ソースは共通に出力端に接続され、これにより入
出力間の電位差をゲート−ソース間電圧として検出する
ようになされている。
【０２２０】以上のように構成された本実施例の回路に
おいて、まず、入出力間電位差が零のときには、トラン
ジスタＭ75, Ｍ76はともにオフしており、消費電流は、
Ｔ電流Ｉ15で決定される増幅回路１２の消費電流のみで
ある。 入力電位が出力電位より高くなると入出力間の
電位差がトランジスタＭ75のスレッショルドレベルを越
えている限り、このトランジスタＭ75がオンとなり、そ
の電流Ｉｍ75が増幅回路１２の出力電流に加えられて容
量性負荷ＣL に流れ込むために、その分、出力電位の上
昇が早められることとなる。
【０２２１】入力電位が出力電位よりも低くなると、入
出力間の電位差がトランジスタＭ76のスレッショルドレ
ベルを越えている限り、このトランジスタＭ76がオンと
なり、その電流Ｉｍ76が増幅回路１２の出力電流に加え
られて容量性負荷ＣL の放電を促すこととなり、その
分、出力電位の下降が早められることとなる。
【０２２２】図４８はトランジスタＭ75，Ｍ76に入力信
号をレベルシフトして与えるようにしたバッファ回路の
第１例を示すものである。
【０２２３】つまり、この図に示す回路は図４５に示す
回路にレベルシフト回路ｖ1 ，ｖ2が追加されているも
ので、レベルシフト回路ｖ1 は増幅回路１２の入力端子
とトランジスタＭ75のゲートとの間にその＋側を該ゲー
ト側にして直列に挿入され、レベルシフト回路ｖ2 は増
幅回路１２の入力端子とトランジスタＭ76のゲートとの
間にそのマイナス側をゲート側にして直列に挿入されて
いる。
【０２２４】したがって、トランジスタＭ75，Ｍ76には
入力信号がそれぞれＶ1 ，Ｖ2 だけシフトして与えら
れ、見掛上、トランジスタＭ75，Ｍ76のスレッショルド
電圧が小さくされた状態を実現していることとなる。
【０２２５】これにより、トランジスタＭ75，Ｍ76は、
入出力間電圧Ｖioがそのスレッショルド電圧Ｖth1 ，Ｖ
th2 以下になっても、レベルシフトされている分だけ長
い期間、オンとなっていることとなり、図４５の回路に
比べ、その分の期間だけ余分に出力電流駆動能力が大き
く維持されることとなる。
【０２２６】図４９はその特性を示すもので、この図
中、は本実施例による出力信号の特性であり、その
他、〜は図４６と対応している。
【０２２７】曲線を見ると、ＶioがＶth以下となって
も、レベルシフト電圧Ｖ1 ，Ｖ2 によって入力レベルが
上げられている分だけトランジスタＭ75，Ｍ76がオンし
続け、その間は高スルーレートが維持されている。
【０２２８】このように本実施例のバッファ回路によれ
ば、入力信号の電位を閾値に近付ける方向に入力信号及
び出力信号のうちいずれか一方の信号電位をシフトさせ
て電位差検出回路に与えることにより、見掛上、閾値を
小さくするようにしたことから、それだけ長く入出力信
号電位差が閾値を越えていることとなり、より高スルー
レートが得られることとなる。
【０２２９】図５０は図４８に示す回路の第１具体例を
示すものである。
【０２３０】この図に示す回路は、図４７に示す回路に
ｎチャネルＦＥＴからなるトランジスタＭ87とｐチャネ
ルＦＥＴからなるトランジスタＭ88と定電流源回路ｉ1
7，ｉ18とを加えたものに相当する。
【０２３１】トランジスタＭ87と定電流源回路ｉ17とは
図４５に示すレベルシフト回路ｖ1に対応し、トランジ
スタＭ88と定電流源回路ｉ18とはレベルシフト回路ｖ2
に対応している。
【０２３２】つまり、トランジスタＭ87のゲート−ドレ
インは、共通に定電流源回路ｉ17に接続され、かつ、こ
の定電流源回路ｉ17に対し並列にトランジスタＭ75のゲ
ートに接続され、トランジスタＭ87のソースは入力端に
接続されている。これにより、入力信号はトランジスタ
Ｍ87のゲート−ソース間を直列に介してトランジスタＭ
75のゲートに入力され、入力信号はそのトランジスタＭ
87のゲート−ソース間電圧ＶGS87分だけレベルアップさ
れてトランジスタＭ75に印加されるようになっている。
【０２３３】また、トランジスタＭ88のゲート−ドレイ
ンは、共通に定電流源回路ｉ18に接続され、かつ、この
定電流源回路ｉ18に対し並列にトランジスタＭ76のゲー
トに接続され、トランジスタＭ88のソースは入力端に接
続されている。これにより、入力信号はトランジスタＭ
88のゲート−ソース間を直列に介してトランジスタＭ76
のゲートに入力され、入力信号はそのトランジスタＭ88
のゲート−ソース間電圧ＶGS88分だけレベルダウンされ
てトランジスタＭ76に印加されるようになっている。
【０２３４】よって、トランジスタＭ75，Ｍ76は、入出
力間電圧Ｖioがそのスレッショルド電圧Ｖth1 ，Ｖth2
以下になっても、レベルシフトされている電圧ＶGS87，
ＶGS88分だけ長い期間オン状態を維持し、高スルーレー
トが得られる。
【０２３５】図５１は図４８に示す回路の第２具体例を
示すものである。
【０２３６】この図に示す回路は、図４７に示す回路に
ｎチャネルＦＥＴからなるトランジスタＭ88と、ｐチャ
ネルＦＥＴからなるトランジスタＭ87と定電流源回路ｉ
17，ｉ18とを加えたものに相当する。
【０２３７】トランジスタＭ87と定電流源回路ｉ17，ｉ
18とは図４８に示すレベルシフト回路ｖ1 に対応し、ト
ランジスタＭ88と定電流源回路ｉ18とはレベルシフト回
路ｖ2 に対応している。
【０２３８】つまり、トランジスタＭ87のドレインはグ
ランド端ＧＮＤに、ソースは定電流源回路ｉ17に、ゲー
トは入力端に接続され、またトランジスタＭ75のゲート
は、トランジスタＭ87のソースに接続されている。これ
により、入力信号はトランジスタＭ87のゲート・ソース
間を直列に介してトランジスタＭ75のゲートに入力さ
れ、入力信号はトランジスタＭ87のゲート・ソース間電
圧ＶGS87分だけレベル・アップされてトランジスタＭ75
のゲートに印加されるようになっている。
【０２３９】また、トランジスタＭ88のドレインは電源
端ＶDDに、ソースは定電流源回路ｉ18に、ゲートは入力
端に接続され、またトランジスタＭ76は、トランジスタ
Ｍ88のソースに接続されている。これにより、入力信号
はトランジスタＭ88のゲート・ソース間を直列に介して
トランジスタＭ76のゲートに入力され、入力信号は、ト
ランジスタＭ88のゲート・ソース間電圧ＶGS88分だけレ
ベルダウンされてトランジスタＭ76に印加されるように
なっている。
【０２４０】よって、トランジスタＭ75，Ｍ76は、入出
力間電圧ＶIDがそのスレッショルド電圧Ｖth1 ，Ｖth2
以下になっても、レベルシフトされている電圧ＶGS87，
ＶGS88分だけ長い期間オン状態を維持し、高スルーレー
トが得られる。
【０２４１】図５２はトランジスタＭ75，Ｍ76に入力信
号をレベルシフトして与えるようにしたバッファ回路の
第２例を示すものである。
【０２４２】この図に示す回路は、２つの定電圧源回路
ｖ3 ，ｖ4 を備え、これらは、定電圧源回路ｖ3 の−端
子と定電圧源回路ｖ4 の＋端子とを共通にした直列回路
を形成している。
【０２４３】トランジスタＭ75のゲートには入力信号が
そのまま入力され、このトランジスタＭ75のゲートには
定電圧源回路ｖ3 の＋端子が接続され、増幅回路１２の
入力端には定電圧源回路ｖ3 と定電圧源回路ｖ4 との共
通接続端に接続され、トランジスタＭ76のゲートには定
電圧源回路ｖ4 の−端子が接続されている。
【０２４４】このような構成としたことにより、まず増
幅回路１２の入力端には入力信号の電位Ｖi から定電圧
源回路ｖ3 の電圧Ｖ3 分だけレベルダウンした信号が入
力されることとなるために、増幅回路１２の出力電位Ｖ
o はその（Ｖi −Ｖ3 ）に追従することとなる。
【０２４５】これに対し、トランジスタＭ75には入力信
号の電位Ｖi がそのまま与えられているために、トラン
ジスタＭ75のゲート−ソース間電圧としてはＶ3 分のレ
ベルシフトが与えられていることとなる。
【０２４６】また、トランジスタＭ76には入力信号の電
位Ｖi から定電圧源回路ｖ3 ，ｖ4の電圧Ｖ3 ＋Ｖ4 だ
けレベルダウンされた信号が与えられているために、ト
ランジスタＭ76のゲート−ソース間電圧としては、（Ｖ
i −Ｖ3 ）−（Ｖi −Ｖ3 −Ｖ4 ）＝Ｖ4 分のレベルシ
フトが与えられていることとなる。
【０２４７】図５２に示す回路では、定電流源回路ｖ3
の＋側に入力を印加する構成をとっているが、定電流源
Ｖ4 の−側に入力を印加しても同様の効果が得られる。
【０２４８】図５３は図５２の一具体例を示すものであ
る。
【０２４９】この図に示す回路は図４７に示す回路にｎ
チャネルＦＥＴからなるトランジスタＭ85とｐチャネル
ＦＥＴからなるトランジスタＭ86と定電流源回路ｉ16と
が追加されているものに相当する。
【０２５０】トランジスタＭ85は図５２の定電圧源回路
ｖ3 に対応し、トランジスタＭ86は同図の定電圧源回路
ｖ4 に対応する。
【０２５１】すなわち、トランジスタＭ85のゲートは入
力端子に接続され、そのソースは、増幅回路１２の入力
端を構成するトランジスタＭ78のゲートに接続され、入
力信号がその電位Ｖi よりトランジスタＭ85のゲート−
ソース間電圧ＶGS85分だけレベルダウンされた形でトラ
ンジスタＭ78のゲートに入力されるようになっている。
【０２５２】トランジスタＭ75のゲートはトランジスタ
Ｍ85のゲートと共通に入力端子に接続され、入力電位Ｖ
i がそのままで入力される。
【０２５３】また、トランジスタＭ86のゲートとドレイ
ンとは共通にトランジスタＭ76のゲートに接続され、同
トランジスタＭ86のソースはトランジスタＭ85のソース
に接続され、入力信号がトランジスタＭ85，Ｍ86のゲー
ト−ソース間電圧ＶGS85，ＶGS86分だけレベルダウンさ
れた形でトランジスタ76のゲートに入力されるようにな
っている。
【０２５４】よって、トランジスタＭ77のゲート電位に
相当する出力電位Ｖo は（Ｖi −ＶGS85）に追従し、ト
ランジスタＭ75のゲート電位はＶi となり、トランジス
タＭ76のゲート電位は（Ｖi −ＶGS85−ＶGS86）となる
ために、トランジスタＭ75のゲート−ソース間電圧とし
てはその電位Ｖi よりも電圧ＶGS85だけレベルアップが
与えられた形となり、トランジスタＭ76のゲート−ソー
ス間電圧としてはその電位Ｖi よりも電圧ＶGS86だけレ
ベルダウンが与えられた形となる。
【０２５５】図５４はトランジスタＭ75，Ｍ76の第２の
出力としてドレイン電流を用いるようにしたバッファ回
路の第３例を示すものである。
【０２５６】つまり、最も基本的な図４４に示す回路に
ついて考えると、この図に示す回路の場合、各トランジ
スタＭ75，Ｍ76のソース電流を出力として用いている。
図５４に示すものの場合には、そのソース電流が増幅回
路１２の出力電流に加算されるのに加えて、ドレイン電
流を増幅回路１２の出力電流駆動能力を決定するバイア
ス電流に加算することとして用いるようにしたものであ
る。
【０２５７】この構成によると増幅回路１２の出力電流
駆動能力も、入出力間の電位差に応じて大きくするので
全体として、さらに出力電流駆動能力を向上させること
ができる。
【０２５８】図５５は図５４に示す回路の一具体例を示
すものである。
【０２５９】トランジスタＭ89〜Ｍ96は既知２段構成の
オペアンプをボルテージ・フォロアとして用いた増幅回
路１２を構成するものである。
【０２６０】トランジスタＭ75のドレインがトランジス
タＭ94の増幅回路１２の出力電流駆動能力を決定するバ
イアス電流入力端に接続され、トランジスタＭ75がオン
したときにはそのドレイン電流をも増幅回路１２の出力
電流駆動能力を決定するバイアス電流Ｉ19に加えられて
トランジスタＭ94へ供給されるようになっている。
【０２６１】また、トランジスタＭ971 ，Ｍ981 は、ト
ランジスタＭ971 が基準電流入力端、トランジスタＭ98
1 が出力端となるカレントミラー回路を構成しており、
トランジスタＭ76のドレイン電流は、このトランジスタ
Ｍ971 に基準電流として供給されるようになっている。
トランジスタＭ981 のドレインはトランジスタＭ94のバ
イアス電流入力端に接続され、トランジスタＭ76がオン
となったときには、そのドレイン電流Ｉｍ76（＝Ｉｍ98
1 ）も増幅回路１２の出力電流駆動能力を決定するバイ
アス電流Ｉ19に加えられてトランジスタＭ94へ供給され
るようになっている。
【０２６２】以上のように構成された回路は次のように
動作する。
【０２６３】まず、Ｖi ＞Ｖo で、入出力電位差Ｖioが
トランジスタＭ75のスレッショルドレベルを越えている
場合、このトランジスタＭ75がオンとなるために、その
ドレイン電流がバイアス電流Ｉ19に加えられてトランジ
スタＭ94に与えられることとなり、その分増幅回路１２
の分出力電流駆動能力が高められていることとなる。勿
論、トランジスタＭ75のソース電流Ｉｍ75も、出力電流
に加えられることとなるから、トランジスタＭ75のドレ
イン電流を用いない図４５の構成に比べて、トランジス
タＭ75のドレイン電流によって増加する増幅回路１２の
出力電流駆動能力分だけ高くなっている。次に、Ｖi ＜
Ｖo で、入出力電位差ＶioがトランジスタＭ76のスレッ
ショルドレベルを越えている場合、このトランジスタＭ
76がオンとなるために、そのドレイン電流がトランジス
タＭ971 ，Ｍ981 のカレントミラー回路により、トラン
ジスタＭ981 のドレイン電流Ｉm981として折り返しトラ
ンジスタＭ94へバイアス電流Ｉ19に加算されて供給され
る。これにより、Ｉm981に応じて増加する増幅回路１２
の出力電流駆動能力が高められていることとなる。勿
論、トランジスタＭ76のソース電流Ｉｍ76も、出力電流
に加えられることとなるから、トランジスタＭ76のドレ
イン電流を用いない図４５の構成に比べて、トランジス
タＭ76のドレイン電流の分だけ出力電流駆動能力が高め
られていることとなる。
【０２６４】図５６は図５４に示す回路の第２具体例を
示すものであるこの図に示す回路の特徴は、トランジス
タＭ76のドレインをトランジスタＭ89のドレインと共通
に接続したものである。
【０２６５】つまり図５５に示す回路では、トランジス
タＭ76のドレイン電流をトランジスタＭ971 ，Ｍ981 か
らなるカレントミラー回路、トランジスタＭ94，Ｍ93か
らなるカレントミラー回路を通じてトランジスタＭ89の
ドレインに流すようにしている。
【０２６６】本実施例は、トランジスタＭ76のドレイン
電流をトランジスタＭ89のドレインで直接加算するよう
にしたものである。この場合、トランジスタＭ971 ，Ｍ
981からなるカレントミラー回路を省略できる。
【０２６７】図５７は図５６の回路動作を示しており、
は入力信号波形、は増幅回路１２に相当する部分の
みの回路の出力信号波形、は増幅回路１２に出力電流
駆動能力を高める手段を付加したときの出力信号波形を
それぞれ示すものである。
【０２６８】図５８は電位差検出回路に入力信号をレベ
ルシフトして与えるバッファ回路の第４例を示すもので
ある。
【０２６９】この図に示す回路は図５４に示す回路に第
１３図に示すようなレベルシフト手段を付加した回路を
示すもので、この回路によっても第１３図に示す回路と
同等の効果が得られ、しかも増幅回路１２の駆動能力も
アップされている分だけ出力電流駆動能力が更に向上し
ている。
【０２７０】図５９は図５８に示す回路の第１具体例を
示すものである。ただし、タイプとしては第１７図およ
び第１８図に示す回路に属するものである。
【０２７１】すなわち、この図５９において、まずトラ
ンジスタＭ97，Ｍ98がレベルシフト手段を構成してい
る。トランジスタＭ97はｎチャネルＦＥＴからなり、ト
ランジスタＭ98はｐチャネルＦＥＴからなる。
【０２７２】増幅回路１２の入力端子を構成するトラン
ジスタＭ89のゲートには、このトランジスタＭ97のゲー
ト−ソース間電圧ＶGS97分だけ電圧降下された入力信号
が与えられ、増幅回路１２の出力信号の電位Ｖoは入力
信号の電位Ｖi から電圧ＶGS97分を差し引いた電圧（Ｖ
i −ＶGS97）に追従する。
【０２７３】トランジスタＭ75には入力信号の電位Ｖi
がそのまま印加されるために、トランジスタＭ75のゲー
ト−ソース間電圧としてはＶGS97分のレベルシフトが与
えられていることとなる。
【０２７４】また、トランジスタＭ76には入力信号の電
位Ｖi から、電圧ＶGS97とトランジスタＭ98のゲート−
ソース間電圧ＶGS98とを加えた電圧（ＶGS97＋ＶGS98）
だけ電圧降下された電圧が印加される。そのため、トラ
ンジスタＭ76のゲート−ソース間電圧としては、（Ｖi
−ＶGS97）−（Ｖi −ＶGS97−ＶGS98）＝ＶGS98分のレ
ベルシフトが与えられていることとなる。
【０２７５】図６０は図５８に示す回路の第２具体例を
示すものである。
【０２７６】この図に示す回路は図５６に示す回路より
立上がり特性を向上させた回路を示すものである。
【０２７７】つまり、図５６に示す回路の応答特性を示
す図５７を見ると、立上がり波形が立下がり波形と異な
り、立上がり時は立下がり時ほど出力電流駆動能力の上
がった状態が長く続いていない。
【０２７８】これは、立下がり時においては、トランジ
スタＭ89及びトランジスタＭ76からの電流が位相補償用
コンデンサＣc に充電保持されトランジスタＭ96のゲー
ト電位がＭ76のない通常の場合に比べ高くなり、トラン
ジスタＭ76がオフとなりＭ76からの電流がなくなるとこ
のコンデンサＣc にかかる電圧の時間変化はゆっくりと
なるので、トランジスタＭ96のゲート電位の立下がりは
ゆっくりとなり、トランジスタＭ96のゲート電位はトラ
ンジスタＭ76の無い通常の場合より高い電位である時間
が続くので、トランジスタＭ76がない通常の時より早く
立ち下がる。
【０２７９】これに対し、立ち上り時においては、トラ
ンジスタＭ75のドレイン電流とバイアス電流Ｉ20が加算
されたものがトランジスタＭ93，Ｍ90，Ｍ92，Ｍ91を経
て、位相補償用コンデンサＣcからトランジスタＭ91の
ドレインに流れ、トランジスタＭ96のゲート電位は、す
ぐにグランド電位付近となりこのため、出力電位の変化
は、コンデンサＣc にかかる電圧の変化のみに等しく、
トランジスタＭ75がオフするとコンデンサＣc からトラ
ンジスタＭ91のドレインに流れる電流は減り、それが、
そのまま、出力電位の立ち上りの時間変化として現われ
ることになる。
【０２８０】そこで、図６０に示す回路にあっては、ト
ランジスタＭ99およびコンデンサＣ1 を図に示すように
付加したものである。
【０２８１】すなわち、トランジスタＭ99はｐチャネル
ＦＥＴからなり、トランジスタＭ94のゲートとトランジ
スタＭ93，Ｍ95との間に挿入されており、そのゲートは
クランドラインに接続されている。これによりトランジ
スタＭ99はオン抵抗を構成している。
【０２８２】コンデンサＣ1 はトランジスタＭ99と並列
に接続され、トランジスタＭ99と共に時定数回路を形成
している。
【０２８３】この構成により、トランジスタＭ75からの
ドレイン電流により決まるトランジスタＭ93，Ｍ95のゲ
ート電位がトランジスタＭ99の抵抗値で決まる時間だけ
コンデンサＣ1 に保持され、その分、トランジスタＭ75
がオフとなってもトランジスタＭ95及びＭ93のゲート−
ソース間電圧が大きく維持され、図６１におけるに示
すように立上がり特性を立下がり時にように向上させる
ことができることとなる。
【０２８４】図６２は増幅回路１２として図６３に示す
既知のプッシュプル構成のオペアンプを用いたときの実
施例を示すものである。
【０２８５】まず図６３において、トランジスタＭA0〜
ＭA9がそのオペアンプを構成し、そのうちトランジスタ
ＭA0〜ＭA3は第１の増幅段を、トランジスタＭA4〜ＭA7
は第２の増幅段を、トランジスタＭA8，ＭA9は出力駆動
素子でプッシュプルの出力段を、それぞれ構成してい
る。
【０２８６】定電流源回路ｉ24は第１の増幅段をバイア
スし、定電流源回路ｉ25は第２の増幅段をバイアスす
る。
【０２８７】このような構成において、入出力の電位の
関係がＶi ＞Ｖo のときには第１の増幅段においてはト
ランジスタＭA1がオン、トランジスタＭA0がオフとな
り、第２の増幅段においてはトランジスタＭA5がオン、
トランジスタＭA6がオフとなる。
【０２８８】よって、トランジスタＭB1からの電流Ｉｍ
B1はトランジスタＭA1側に流れ、トランジスタＭA9のゲ
ート電位は下がりオフとなる。
【０２８９】また、トランジスタＭB3からの電流ＩｍB3
はトランジスタＭA5に流れ、トランジスタＭA8のゲート
電位が下がり、つまり、トランジスタＭA8のゲート・ソ
ース電圧が大きくなり、オンとなる。
【０２９０】よって、トランジスタＭA8からの電流が容
量性負荷ＣL に流れ込み、出力電位が上昇する。
【０２９１】次に、入出力の電位の関係がＶi ＜Ｖo の
ときには第１の増幅段においてはトランジスタＭA0がオ
ン、トランジスタＭA1がオフとなり、第２の増幅段にお
いてはトランジスタＭA4がオン、トランジスタＭA5がオ
フとなる。
【０２９２】よって、トランジスタＭB1からの電流Ｉｍ
B1はトランジスタＭA0側に流れ、トランジスタＭA9はオ
ンとなる。
【０２９３】また、トランジスタＭB3からの電流ＩｍB3
はトランジスタＭA6に流れ、トランジスタＭA8がオフと
なる。
【０２９４】よって、トランジスタＭA9に流れる電流が
容量性負荷ＣLの放電を促進するために、出力電位が下
降する。
【０２９５】そして図６２において、トランジスタＭB
0，ＭB1および定電流源回路ｉ22はその第１の増幅段へ
のバイアス回路、トランジスタＭB2，B3および定電流源
回路ｉ23は第２の増幅段へのバイアス回路である。
【０２９６】また、トランジスタＭB4〜ＭB7は入出力間
電位差を検出する手段を構成している。
【０２９７】入出力の電位の関係がＶi ＞Ｖo のとき
に、入出力間電位差ＶioがトランジスタＭB4，ＭB5のス
レッショルドを越えている場合には、両トランジスタＭ
B4，ＭB5がオンとなり、その両ソース電流が出力電流に
加算されるため、出力電流駆動能力が高まる。
【０２９８】さらに、トランジスタＭB5のドレイン電流
はコンデンサＣ2 に流れ、トランジスタＭA8のゲート−
ソース間電圧ＶGSA8が高くなり出力電流駆動能力が高ま
る。またＭB4のドレイン電流は、第１の増幅段のバイア
ス電流に加算され、トランジスタＭA9のゲート電位を早
く下げ、ＭA9を早くオフさせて、ＭA8からＭA9にむだな
異通電流が流れる時間を短くする。
【０２９９】つぎに、入出力の電位の関係がＶi ＜Ｖo
のときに、入出力間電位差ＶioがトランジスタＭB6，Ｍ
B7のスレッショルドを越えている場合には、両トランジ
スタＭB6，ＭB7がオンとなり、その両ソース電流が出力
電流に加算されるため、出力電流駆動能力が高る。
【０３００】さらに、トランジスタＭB7のドレイン電流
はコンデンサＣc に流れ、トランジスタＭA9のゲート−
ソース間電圧ＶGSA8が高くなり、出力電流駆動能力が高
くなる。また、ＭB6のドレイン電流は第２の増幅段のバ
イアス電流に加算され、トランジスタ、ＭA8のゲート電
圧を早く下げ、ＭA8を早くオフさせて、ＭA8からＭA9に
むだな異通電流が流れる時間を短くする。
【０３０１】以上、本発明の実施例としてＦＥＴを用い
て構成したものを説明してきたが、本発明は図６４〜図
６７に示すように電流制御バイポーラトランジスタによ
り構成することもできる。
【０３０２】図６４に示す回路はＦＥＴによる第１１図
に示す回路の機能と同じである。
【０３０３】すなわち、トランジスタＴr1は、ｎｐｎ型
トランジスタからなり、そのベースが増幅回路１２の入
力端子に接続され、エミッタは同増幅回路１２の出力端
子に接続されている。
【０３０４】トランジスタＴr2は、ｐｎｐ型トランジス
タからなり、そのベースは増幅回路１２の入力端子に接
続され、エミッタは同増幅回路１２の出力端子に接続さ
れている。
【０３０５】この構成において、入力電位が出力電位よ
りも高くなり入出力電位差がトランジスタＴr1のベース
−エミッタ間電圧（通常０．６Ｖ〜０．７Ｖ程度）を越
えると、このトランジスタＴr1がオンとなって、そのエ
ミッタ電流が出力電流に加算され、出力電流駆動能力が
上がる。
【０３０６】他方、入力電位が出力電位よりも低くなっ
て、入出力電位差がトランジスタＴr2のベース−エミッ
タ間電圧（通常０．６Ｖ〜０．７Ｖ程度）を越えると、
このトランジスタＴr2がオンとなって、そのエミッタ電
流が出力電流に加算され、出力電流駆動能力が上がるこ
ととなる。
【０３０７】図６５に示す回路は第１４図に示す回路に
対応するもので、トランジスタＴr1のベース増幅回路１
２の入力端子との間に定電圧源回路ｖ1が挿入され、ト
ランジスタＴr2のベースと増幅回路１２の入力端子との
間に定電圧源回路ｖ2 が挿入されている。
【０３０８】図６６に示す回路は図５４に示す回路に対
応しており、トランジスタＴr1，Ｔr2のコレクタ電流が
増幅回路１２に対する制御電流として供給されている。
トランジスタＴr1のコレクタ電流は、入力電位が出力電
位よりも上がったときに増幅回路１２の駆動能力を上げ
るように作用し、トランジスタＴr2のコレクタ電流は、
入力電位が出力電位よりも下がったときに増幅回路１２
の駆動能力を上げるように作用する。
【０３０９】図６７に示す回路は図５８に示す回路に対
応する。つまり、図６６に示す回路のトランジスタＴr1
のベースと増幅回路１２の入力端子との間に定電圧源回
路ｖ1 が挿入され、トランジスタＴr2のベースと増幅回
路１２の入力端子との間に定電圧源回路ｖ2 が挿入され
ているものである。
【０３１０】
【発明の効果】以上説明したように請求項１〜６記載の
本発明のバッファ回路によれば、定電流を動作電流に与
えるか否かで増幅回路手段の駆動能力の制御を行ってい
るため、バイアス電流を従来方式における初期値より小
さくすることができ、瞬時電流を小さくすることができ
ることとなるので、動作の信頼性を向上させ、ＩＣ化に
有利となる。
【０３１１】請求項３，４のバッファ回路によると、制
御信号の期間や第２バイアス回路からのバイアス電流が
入力増幅段の出力に応じて制御されるので、より低消費
電力化を実現できる。
【０３１２】また請求項７〜１０記載の本発明のバッフ
ァ回路によれば、入力信号のレベル変動時のみ動作電流
が大きくする手段として、入出力間の電位差が閾値を越
えるとオンとなりその動作電流を増幅回路の出力電流に
加えるという簡単な入出力間電位差検出回路を設けたも
のであるから、大幅な素子数の増加や、回路規模の大型
化を招くことがないため、ＩＣ化に有利となる。
【０３１３】そして請求項１０記載の本発明のバッファ
回路によれば、入力信号の電位を閾値に近付ける方向に
入力信号及び出力信号のうちいずれか一方の信号電位を
シフトさせて電位差検出回路手段に与えることにより、
見掛上、閾値を小さくするようにしたことから、それだ
け長く入出力信号電位差が閾値を越えていることとな
り、より高スルーレートが得られることとなる。
【図面の簡単な説明】
【図１】本発明に係るバイアス制御により出力駆動能力
を制御するようにしたバッファ回路のブロック図。
【図２】図１に示す回路の第１具体例を示す回路図。
【図３】図１に示す回路の第２具体例を示す回路図。
【図４】本発明に係る出力段駆動素子の断続制御により
出力駆動能力を制御するようにしたバッファ回路のブロ
ック図。
【図５】図４に示す回路の第１具体例を示す回路図。
【図６】図４に示す回路の第２具体例を示す回路図。
【図７】図４に示す回路の第３具体例を示す回路図。
【図８】図１に示すバイアスによる駆動能力制御と図４
に示す駆動素子による駆動能力制御とを組み合わせて出
力駆動能力を制御するように構成したバッファ回路のブ
ロック図。
【図９】図６に示す回路の第１具体例を示す回路図。
【図１０】図６に示す回路の第２具体例を示す回路図。
【図１１】図６に示す回路の第３具体例を示す回路図。
【図１２】制御信号φによりオン・オフ制御され第２バ
イアス回路を構成する電流源回路の各種具体例を示す回
路図。
【図１３】第１バイアス回路と第２バイアス回路とを組
み合わせた回路の具体例を示す回路図。
【図１４】入力増幅段の出力を用いて発生した制御信号
により第２バイアス回路を制御するようにしたバッファ
回路のブロック図。
【図１５】図１４に示す回路の第１具体例を示す回路
図。
【図１６】図１４に示す回路の第２具体例を示す回路
図。
【図１７】図１４に示す回路の第３具体例を示す回路
図。
【図１８】図１４に示す回路の第４具体例を示す回路
図。
【図１９】図１４に示す回路の第５具体例を示す回路
図。
【図２０】図１４に示す回路の第６具体例を示す回路
図。
【図２１】図１４に示す回路の第７具体例を示す回路
図。
【図２２】図１４に示す回路の第８具体例を示す回路
図。
【図２３】図１４に示す回路の第９具体例を示す回路
図。
【図２４】図１４に示す回路の第１０具体例を示す回路
図。
【図２５】図１４に示す回路の第１１具体例を示す回路
図。
【図２６】本発明に係る入力増幅段の出力を用いて発生
した制御信号により駆動能力切換回路を制御するように
したバッファ回路のブロック図。
【図２７】図２６に示す回路の第１具体例を示す回路
図。
【図２８】本発明に係る入力増幅段の出力を用いて発生
した制御信号により第２バイアス回路と駆動能力切換回
路との両者を制御するようにしたバッファ回路のブロッ
ク図。
【図２９】図２８に示す回路の一具体例を示す回路図。
【図３０】本発明に係る外部からの制御信号により第２
バイアス回路を制御すると共に入力増幅段の出力により
第２バイアス回路の出力を決定するようにしたバッファ
回路のブロック図。
【図３１】図３０に示す回路の一具体例を示す回路図。
【図３２】本発明に係る外部からの制御信号により第２
バイアス回路および駆動能力切換回路を制御すると共に
入力増幅段の出力により第２バイアス回路の出力を決定
するようにしたバッファ回路のブロック図。
【図３３】図３２に示す回路の一具体例を示す回路図。
【図３４】本発明に係る入力増幅段の出力を用いて発生
した制御信号により第２バイアス回路を制御すると共に
入力増幅段の出力により第２バイアス回路の出力を決定
するようにしたバッファ回路のブロック図。
【図３５】図３４に示す回路の第１具体例を示す回路
図。
【図３６】図３４に示す回路の第２具体例を示す回路
図。
【図３７】図３４に示す回路の第３具体例を示す回路
図。
【図３８】図３４に示す回路の第４具体例を示す回路
図。
【図３９】図３４に示す回路の第５具体例を示す回路
図。
【図４０】図３４に示す回路の第６具体例を示す回路
図。
【図４１】図３４に示す回路の第７具体例を示す回路
図。
【図４２】本発明に係る外部からの制御信号により第２
バイアス回路および駆動能力切換回路を制御すると共に
入力増幅段の出力により第２バイアス回路の出力を決定
するようにしたバッファ回路のブロック図。
【図４３】図４２に示す回路の一具体例を示す回路図。
【図４４】本発明に係る入出力間の電位差検出により出
力駆動能力を制御するようにしたバッファ回路のブロッ
ク図。
【図４５】図４４に示す電位差検出回路の具体的構成を
示す回路図。
【図４６】図４５に示す回路のスルーレート特性を示し
た波形図。
【図４７】図４５に示す回路の一具体例を示す回路図。
【図４８】電位差検出回路を構成するトランジスタに入
力信号をレベルシフトして与えるようにしたバッファ回
路を示す回路図。
【図４９】図４８に示す回路の特性を示す波形図。
【図５０】図４８に示す回路の第１具体例を示す回路
図。
【図５１】図４８に示す回路の第２具体例を示す回路
図。
【図５２】電位差検出回路を構成するトランジスタに入
力信号をレベルシフトして与えるようにしたバッファ回
路の変形例を示す回路図。
【図５３】図５２に示す回路の一具体例を示す回路図。
【図５４】電位差検出回路を構成するトランジスタに入
力信号をレベルシフトして与えるようにしたバッファ回
路の他の変形例を示す回路図。
【図５５】図５４に示す回路の第１具体例を示す回路
図。
【図５６】図５４に示す回路の第２具体例を示す回路
図。
【図５７】図５６に示す回路のスルーレート特性を示す
波形図。
【図５８】電位差検出回路を構成するトランジスタに入
力信号をレベルシフトして与えるようにしたバッファ回
路の更に他の変形例を示す回路図。
【図５９】図５８に示す回路の第１具体例を示す回路
図。
【図６０】図５８に示す回路の第２具体例を示す回路
図。
【図６１】図６０に示す回路のスルーレート特性を示す
波形図。
【図６２】増幅回路として既知のプッシュプルオペアン
プを採用したバッファ回路を具体回路で示す回路図。
【図６３】図６２に示す回路の増幅回路部のみを示す回
路図。
【図６４】図４５に示す回路と同等の機能を電流制御バ
イポーラトランジスタで構成した場合の回路図。
【図６５】図４８に示す回路と同等の機能を電流制御バ
イポーラトランジスタで構成した場合の回路図。
【図６６】図５２に示す回路と同等の機能を電流制御バ
イポーラトランジスタで構成した場合の回路図。
【図６７】図５８に示す回路と同等の機能を電流制御バ
イポーラトランジスタで構成した場合の回路図。
【符号の説明】
１ 増幅回路 １ａ 入力増幅段 １ｂ 出力増幅段 ２ 第１バイアス回路 ３ 第２バイアス回路 ４ 増幅回路 ５ 駆動能力切換え回路 ６ 入力増幅段 ７ 第１出力駆動素子 ８ 第２出力駆動素子 ９ 出力駆動素子断続スイッチ １１ 制御信号発生手段 １２ 増幅回路 １３ 電位差検出回路 Ｍ75，Ｍ76 電位差検出回路を構成するトランジスタ ｖ1 ，ｖ2 電位シフト手段を構成する定電圧源回路 ｉ17，ｉ18 電位シフト手段としての定電圧源回路を構
成する定電流源回路 Ｔr1，Ｔr2 電位差検出回路を構成するトランジスタ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70 H03K 19/01 - 19/082 H03K 19/092 - 19/096

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】入力増幅段と出力段とにより構成されバイ
    アス電流によりその出力電流駆動能力を制御可能な増幅
    回路手段と、 該増幅回路手段に対し常時一定の第１のバイアス電流を
    供給する第１のバイアス手段と、 前記増幅回路手段における前記出力段に対し、制御信号
    により、断続的に一定の第２のバイアス電流を前記第１
    のバイアス手段と並列的に供給する第２のバイアス手段
    と、 前記入力増幅段の出力を入力して前記制御信号を発生す
    る制御信号発生手段と、 を備えることを特徴とするバッファ回路。
  2. 【請求項２】前記第２のバイアス手段は、前記増幅回路
    手段における前記入力増幅段に対し、前記制御信号によ
    り、断続的に前記一定の第２のバイアス電流の少なくと
    も一部をさらに供給することを特徴とする請求項１に記
    載のバッファ回路。
  3. 【請求項３】入力増幅段と出力段とにより構成されバイ
    アス電流によりその出力電流駆動能力を制御可能な増幅
    回路手段と、 該増幅回路手段に対し常時一定の第１のバイアス電流を
    供給する第１のバイアス手段と、 前記増幅回路手段における前記出力段に対し、制御信号
    により、前記入力増幅段の出力に応じた第２のバイアス
    電流を断続的に前記第１のバイアス手段と並列的に供給
    する第２のバイアス手段と、 前記制御信号を入力増幅段の出力により制御されたもの
    として出力する制御信号発生手段と、 を備えることを特徴とするバッファ回路。
  4. 【請求項４】入力増幅段によって駆動される第１から第
    ｎ（ｎは２以上）の複数の出力駆動素子を並列的に有
    し、前記第１の出力駆動素子は前記入力増幅段により常
    時駆動され、前記第２から第ｎの出力駆動素子は前記入
    力増幅段により断続的に駆動されるように形成された増
    幅回路手段と、 制御信号により前記第２から第ｎの出力駆動素子の断続
    制御を行い該第２から第ｎの出力駆動素子を動作させる
    出力駆動素子制御手段と、 を備えていることを特徴とするバッファ回路。
  5. 【請求項５】前記制御信号は定期的に変化する入力信号
    に同期していることを特徴とする請求項４に記載のバッ
    ファ回路。
  6. 【請求項６】前記制御信号は入力増幅段の出力を入力と
    する制御信号発生手段により発生することを特徴とする
    請求項４に記載のバッファ回路。
  7. 【請求項７】入力増幅段は差動増幅回路により構成され
    ていることを特徴とする請求項１乃至６の１つに記載の
    バッファ回路。
  8. 【請求項８】入力信号のレベル変動にその出力信号が追
    従する増幅回路手段と、 前記入力信号と前記出力信号との電位差が閾値を越えて
    いるか否かを検出し該電位差が閾値を越えているときオ
    ンとなってその動作電流を前記増幅回路手段の出力電流
    に加える電位差検出回路手段と、 を備えていることを特徴とするバッファ回路。
  9. 【請求項９】電位差検出回路手段が、そのゲートに入力
    信号を受け、ソースあるいはエミッタに出力信号を受け
    て、前記入力信号と前記出力信号との電位差が該ゲート
    −ソース間あるいはベース−エミッタ間の閾値を越える
    ときにオンとなってそのソース電流およびドレイン電流
    のうち少なくとも一方、あるいはエミッタ電流およびコ
    レクタ電流の少なくとも一方を増幅回路手段の出力電流
    に加算するトランジスタにより構成されている請求項８
    に記載のバッファ回路。
  10. 【請求項１０】前記ドレイン電流あるいは前記コレクタ
    電流は、出力電流駆動能力を決定するバイアス電流を加
    算することを特徴とする請求項９記載のバッファ回路。
  11. 【請求項１１】入力信号の電位を閾値に近付ける方向に
    該入力信号及び出力信号のうちいずれか一方の電位をシ
    フトさせて電位差検出回路手段に与える電位シフト手段
    を備えている請求項８，９，１０のうちいずれか１項に
    記載のバッファ回路。
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