JP7490786B2 - 制御回路及び半導体メモリ - Google Patents

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Description

（関連出願の相互参照）
本願は、２０２２年３月２５日に提出された、出願番号が２０２２１０３０６１７６．４であり、発明の名称が「制御回路及び半導体メモリ」である中国特許出願に基づいて提出され、そして、当該中国特許出願に基づく優先権を主張し、その全内容が参照として本願に組み込まれる。
本願は、半導体技術分野に関し、特に制御回路及び半導体メモリに関する。
半導体技術の継続的な発展に伴い、人々がコンピュータなどの機器を製造して使用する時、データの伝送速度に対して、ますます高くなる要件を求めている。より速いデータ伝送速度を得るために、データがダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ：ＤＤＲ）で伝送可能なメモリなどの一連のデバイスは、機運に応じて生まれた。
ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）において、節電のために、電源切断（Ｐｏｗｅｒ Ｄｏｗｎ）状態に入る時、入力バッファモジュールとバイアスモジュールがいずれも電源切断される必要がある。
本願は、バイアスモジュールの安定時間を確保できるだけでなく、省電力化の目的を達成することもできる制御回路及び半導体メモリを提供する。
第１態様によれば、本願の実施例は、制御回路を提供する。該制御回路は、機能モジュールにバイアス電流を提供するように構成されるバイアスモジュールを備え、バイアスモジュールは、第１バイアスモジュールと、第２バイアスモジュールと、を備え、第１バイアスモジュールは、第１バイアス電流を提供するように構成され、第２バイアスモジュールは、第２バイアス電流を提供するように構成され、ここで、第１バイアス電流は、第２バイアス電流よりも小さく、第１バイアスモジュールは、電源投入後に常時オン状態にあるように構成され、第２バイアスモジュールは、バイアスイネーブル信号を受信し、バイアスイネーブル信号に基づいて、第２バイアス電流を提供するように構成される。
いくつかの実施例において、機能モジュールは、励起信号を受信し、励起信号に基づいて起動するように構成され、ここで、機能モジュールが励起信号を受信する時刻は、バイアスモジュールが対応するバイアスイネーブル信号を受信する時刻よりも遅い。
いくつかの実施例において、制御回路は、イネーブルモジュールを更に備え、イネーブルモジュールは、電源切り替え信号を受信し、電源切り替え信号に基づいて、バイアスイネーブル信号と励起信号を出力するように構成され、ここで、電源切り替え信号は、機能モジュールを起動することを表す。
いくつかの実施例において、電源切り替え信号は、前の第１変化エッジと後の第２変化エッジとを含み、イネーブルモジュールは更に、第１変化エッジでバイアスイネーブル信号を出力し、第２変化エッジで励起信号を出力するように構成される。
いくつかの実施例において、第１変化エッジの変化方向は、第２変化エッジの変化方向と逆である。
いくつかの実施例において、第１変化エッジは、低レベル状態から高レベル状態に変換するものであり、第２変化エッジは、高レベル状態から低レベル状態に変換するものである。
いくつかの実施例において、イネーブルモジュールは更に、状態信号を受信し、電源切り替え信号と状態信号に基づいて、論理演算処理を行い、バイアスイネーブル信号と励起信号を出力するように構成され、ここで、状態信号は、制御回路が電源切断状態にあるか又は電源投入状態にあることを表す。
いくつかの実施例において、イネーブルモジュールは、第１論理モジュールと、第２論理モジュールと、を備え、ここで、第１論理モジュールは、電源切り替え信号と状態信号を受信し、電源切り替え信号と状態信号に対して第１論理演算を行い、バイアスイネーブル信号を出力するように構成され、第２論理モジュールは、電源切り替え信号と状態信号を受信し、電源切り替え信号と状態信号に対して第２論理演算を行い、励起信号を出力するように構成される。
いくつかの実施例において、第１論理モジュールは、第１ＮＯＲゲートと、第２ＮＯＲゲートと、第１ＮＯＴゲートとを含み、ここで、第１ＮＯＲゲートの１つの入力端は、電源切り替え信号を受信するためのものであり、第１ＮＯＲゲートのもう１つの入力端は、第２ＮＯＲゲートの出力端に接続され、第２ＮＯＲゲートの１つの入力端は、第１ＮＯＲゲートの出力端に接続され、第２ＮＯＲゲートのもう１つの入力端は、状態信号を受信するためのものであり、第２ＮＯＲゲートの出力端は更に、第１ＮＯＴゲートの入力端に接続される。
いくつかの実施例において、第２論理モジュールは、第２ＮＯＴゲートと、第１ＮＡＮＤゲートと、第２ＮＡＮＤゲートと、第３ＮＯＴゲートとを含み、ここで、第２ＮＯＴゲートの入力端は、状態信号を受信するためのものであり、第２ＮＯＴゲートの出力端は、第１ＮＡＮＤゲートの１つの入力端に接続され、第１ＮＡＮＤゲートのもう１つの入力端は、第２ＮＡＮＤゲートの出力端に接続され、第１ＮＡＮＤゲートの出力端は、第２ＮＡＮＤゲートの１つの入力端に接続され、第２ＮＡＮＤゲートのもう１つの入力端は、電源切り替え信号を受信するためのものであり、第１ＮＡＮＤゲートの出力端は更に、第３ＮＯＴゲートの入力端に接続される。
いくつかの実施例において、機能モジュールは、入力バッファ回路を備える。
いくつかの実施例において、第１バイアスモジュールと第２バイアスモジュールは、並列接続され、第１バイアスモジュールは、第１バイアス抵抗を含み、第２バイアスモジュールは、第２バイアス抵抗を含み、ここで、第１バイアス抵抗の抵抗値は、第２バイアス抵抗の抵抗値よりも大きい。
いくつかの実施例において、第１バイアスモジュールは、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタとを更に備え、ここで、第１トランジスタのドレインと第２トランジスタのドレインは、いずれも、電源側に接続するためのものであり、第１トランジスタのゲートと第２トランジスタのゲートは、いずれも、接地側に接続するためのものであり、第１トランジスタのソースは、第３トランジスタのドレインに接続され、第２トランジスタのソースは、第４トランジスタのドレインに接続され、第３トランジスタのゲートと第４トランジスタのゲートは、いずれも、第３トランジスタのソースに接続され、第３トランジスタのソースは、第１バイアス抵抗を介して接地側に接続され、第４トランジスタのソースは、機能モジュールに接続され、機能モジュールに第１バイアス電流を提供するためのものである。
いくつかの実施例において、第２バイアスモジュールは、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタとを更に備え、ここで、第５トランジスタのドレインと第６トランジスタのドレインは、いずれも、電源側に接続するためのものであり、第５トランジスタのゲートと第６トランジスタのゲートは、いずれも、バイアスイネーブル信号に接続するためのものであり、第５トランジスタのソースは、第７トランジスタのドレインに接続され、第６トランジスタのソースは、第８トランジスタのドレインに接続され、第７トランジスタのゲートと第８トランジスタのゲートは、いずれも第７トランジスタのソースに接続され、第７トランジスタのソースは、第２バイアス抵抗を介して接地側に接続され、第８トランジスタのソースは、機能モジュールに接続され、機能モジュールに第２バイアス電流を提供するためのものである。
第２態様によれば、本願の実施例は、半導体メモリを提供する。前記半導体メモリは、第１態様のような制御回路を備える。
本願の実施例は、制御回路及び半導体メモリを提供する。該制御回路は、機能モジュールにバイアス電流を提供するように構成されるバイアスモジュールを備え、バイアスモジュールは、第１バイアスモジュールと、第２バイアスモジュールと、を備え、第１バイアスモジュールは、第１バイアス電流を提供するように構成され、第２バイアスモジュールは、第２バイアス電流を提供するように構成され、ここで、第１バイアス電流は、第２バイアス電流よりも小さく、第１バイアスモジュールは、電源投入後に常時オン状態にあるように構成され、第２バイアスモジュールは、バイアスイネーブル信号を受信し、バイアスイネーブル信号に基づいて、第２バイアス電流を提供するように構成される。このように、第１バイアスモジュールと第２バイアスモジュールを設け、且つ小さいバイアス電流を提供する第１バイアスモジュールが常時オン状態にあることで、該制御回路は、バイアスモジュールの安定時間を確保し、バイアスモジュールの回復時間が長いことによってｔＸＰ時間を占有するという問題を避けることができるだけでなく、省電力の目的を達成することもできる。
制御回路の構造概略図である。 制御回路の信号タイミングの概略図である。 本願の実施例による制御回路の構造概略図１である。 本願の実施例による制御回路の構造概略図２である。 本願の実施例による制御回路の信号タイミングの概略図である。 本願の実施例による制御回路の構造概略図３である。 本願の実施例による制御回路の詳細な構造概略図１である。 本願の実施例による制御回路の詳細な構造概略図２である。 本願の実施例による半導体メモリの構造概略図である。
以下、本願の実施例における添付図面を参照しながら、本願発明の実施例を明瞭且つ完全に記述する。理解できるように、ここで記述される具体的な実施例は、本願を解釈するためのものだけであり、該出願を限定するものではない。なお、記述を容易にするために、図面において、本願に関わる部分のみが示される。
別途定義しない限り、本明細書に用いられる全ての技術的用語及び科学的用語は、本願の実施例が属する分野における当業者が一般的に理解する意味と同じである。本明細書に用いられる用語は、本願の実施例の目的を記述するためのものだけであり、本願を限定するものではない。
下記に記載されている「いくつかの実施例」は、全ての可能な実施例のサブ集合として記載されている。「いくつかの実施例」は、全ての可能な実施例の同一のサブ集合又は異なるサブ集合であってもよく、また、矛盾しない限り、互いに組み合わせられてもよいと理解されるべきである。
本願の実施例に係る用語「第１／第２／第３」は、類似した対象を区別するためのものであり、対象の特定の順番を説明するためのものではないことに留意されたい。ここで説明した本願の実施例をここで図示した又は説明した順番以外の順番で実施可能なものにするために、「第１／第２／第３」は、許された場合であれば特定の順番又は前後順序を互いに取り替えることができることは、理解されるべきである。
更に、本願の実施例に係る信号に用いられる高レベルと低レベルは、信号の論理レベルを指すことに留意されたい。高レベルを有する信号は、低レベルを有するその信号と異なる。例えば、高レベルは、第１電圧を有する信号に対応してもよいが、低レベルは、第２電圧を有する信号に対応してもよい。いくつかの実施例において、第１電圧は、第２電圧よりも大きい。なお、信号の論理レベルは、記述される論理レベルと異なるか又は逆であってもよい。例えば、論理的「高」レベルを有すると記述される信号は、代替的には、論理的「低」レベルを有してもよく、そして、論理的「低」レベルを有する記述される信号は、代替的には、論理的「高」レベルを有してもよい。
半導体メモリにとって、図１を参照すると、図１は、制御回路の構造概略図を示す。図１に示すように、該制御回路１０は、イネーブルモジュール１１と、機能モジュール１２と、バイアスモジュール１３とを備えてもよい。ここで、イネーブルモジュール１１は、電源切り替え信号を受信し、電源切り替え信号に基づいて、バイアスイネーブル信号と励起信号を出力するように構成され、機能モジュール１２は、イネーブルモジュール１１に接続され、機能モジュール１２は、励起信号を受信し、該機能モジュール１２を起動するように構成され、バイアスモジュール１３は、イネーブルモジュール１１に接続され、バイアスモジュール１３は、バイアスイネーブル信号を受信し、該バイアスモジュール１３を起動するように構成される。なお、バイアスモジュール１３は更に、機能モジュール１２に接続され、バイアスモジュール１３は更に、機能モジュール１２にバイアス電流を提供するように構成される。
本願の実施例において、電源切り替え信号は、ＣＳで表されてもよく、バイアスイネーブル信号は、ＥｎＩＢＢｉａｓで表されてもよく、励起信号は、ＥｎＩＢで表されてもよい。ここで、ＣＳ信号は、制御回路１０が電源切断状態から電源投入状態に切り替え、機能モジュール１２とバイアスモジュール１３を起動することを表すためのものであり、ＥｎＩＢ信号は、機能モジュール１２に提供されるイネーブル信号であり、機能モジュール１２を起動するために用いられ、ＥｎＩＢＢｉａｓ信号は、バイアスモジュール１３に提供されるイネーブル信号であり、バイアスモジュール１３を起動するために用いられる。
図１に示す制御回路１０によれば、図２は、制御回路１０に対応する信号タイミングの概略図を示す。図２に示すように、制御回路１０は、電源切断状態（Ｐｏｗｅｒ Ｄｏｗｎ Ｓｔａｔｅ）と電源投入状態（Ｐｏｗｅｒ ｏｎ Ｓｔａｔｅ）を含んでもよい。ここで、ＣＳ信号は、高レベルの有効なパルス信号であり、ＣＳ信号の第１変化エッジ（即ち、低レベル状態から高レベル状態に切り替える時）で、制御回路１０は、電源切断状態にあるが、状態切り替えを開始し、ＣＳ信号の第２変化エッジ（即ち、高レベル状態から低レベル状態に切り替える時）で、制御回路１０は、電源投入状態に入る。それと同時に、ＣＳ信号の第２変化エッジで、ＥｎＩＢ信号とＥｎＩＢＢｉａｓ信号もイネーブル状態（即ち、低レベル状態から高レベル状態に切り替える）にあり、機能モジュール１２とバイアスモジュール１３を起動することを意味する。
つまり、電源切断状態では、節電のために、機能モジュール１２とバイアスモジュール１３は、パワーオフしたものである。電源切断状態（即ち、ＣＳ信号の第２変化エッジ）から離れる時、機能モジュール１２とバイアスモジュール１３を起動する必要がある。しかしながら、機能モジュール１２に比べて、バイアスモジュール１３の回復（Ｒｅｃｏｖｅｒｙ）時間が長く、ｔＸＰ時間を占有するだけでなく、Ｒｅｃｏｖｅｒｙ時間が長いため、電力の浪費を引き起こす可能性もある。ここで、ｔＸＰ時間は、電源切断から離れることから次の信号までの遅延（Ｅｘｉｔ ｐｏｗｅｒ ｄｏｗｎ ｔｏ ｎｅｘｔ ｏｎｅ ｃｏｍｍａｎｄ ｄｅｌａｙ）時間を表す。
これによれば、本願の実施例は、制御回路を提供する。第１バイアスモジュールと第２バイアスモジュールを設け、且つ小さいバイアス電流を提供する第１バイアスモジュールが常時オン状態にあることで、該制御回路は、バイアスモジュールの安定時間を確保し、バイアスモジュールの回復時間が長いことによってｔＸＰ時間を占有するという問題を避けることができるだけでなく、省電力の目的を達成することもできる。
以下、図面を参照しながら、本願の各実施例を詳しく説明する。
本願の一実施例において、図３を参照すると、図３は、本願の実施例による制御回路の構造概略図を示す。図３に示すように、該制御回路３０は、機能モジュール３２にバイアス電流を提供するように構成されるバイアスモジュール３１を備えてもよい。
バイアスモジュール３１は、第１バイアスモジュール３１１と、第２バイアスモジュール３１２と、を備え、第１バイアスモジュール３１１は、第１バイアス電流を提供するように構成され、第２バイアスモジュール３１２は、第２バイアス電流を提供するように構成され、ここで、第１バイアス電流は、第２バイアス電流よりも小さく、第１バイアスモジュール３１１は、電源投入後に常時オン状態にあるように構成され、第２バイアスモジュール３１２は、バイアスイネーブル信号を受信し、バイアスイネーブル信号に基づいて、第２バイアス電流を提供するように構成される。
説明すべきこととして、本願の実施例において、該制御回路３０は、種々の回路シーンに適用可能であり、特に、低消費電力（Ｌｏｗ Ｐｏｗｅｒ：ＬＰ）のＤＤＲ５メモリの省電力制御回路シーンに適用されるが、関連する限定を構成しない。
更に説明すべきこととして、本願の実施例において、第１バイアスモジュール３１１と第２バイアスモジュール３１２は、並列接続される。ここで、第１バイアスモジュール３１１は、低消費電力（Ｌｏｗ ｐｏｗｅｒ）バイアスモジュールと呼ばれてもよく、該バイアスモジュールは、常時オン状態にあり、即ち、関連する機能モジュールが作動しない場合、パワーオフせず、又は、該回路を含む機器（例えば、メモリ）が電源投入状態にあれば、第１バイアスモジュール３１１は、パワーオフしない。第２バイアスモジュール３１２は、ノーマル（Ｎｏｒｍａｌ）バイアスモジュールと呼ばれてもよく、該バイアスモジュールは、関連する機能モジュールが電源切断状態にあって作動しない場合、パワーオフする。このように、バイアスイネーブル信号を受信して第２バイアスモジュール３１２を起動する時、バイアスモジュール全体のＲｅｃｏｖｅｒｙ時間を減少させ、バイアスモジュールの安定時間（Ｓｅｔｔｌｅ ｔｉｍｅ）を節約することができる。安定時間は、バイアスモジュールが目標安定状態を達するために必要な時間を指す。いくつかの実施例において、機能モジュール３２は、励起信号を受信し、励起信号に基づいて起動するように構成される。ここで、機能モジュール３２が励起信号を受信する時刻は、バイアスモジュール３１が対応するバイアスイネーブル信号を受信する時刻よりも遅い。本願の実施例において、機能モジュール１２は、入力バッファ回路、例えば、命令アドレス（Ｃｏｍｍａｎｄ Ａｄｄｒｅｓｓ：ＣＡ）／クロック（Ｃｌｏｃｋ：Ｃｌｋ）入力バッファ回路であってもよい。
本願の実施例において、励起信号は、ＥｎＩＢで表されてもよく、バイアスイネーブル信号は、ＥｎＩＢＢｉａｓで表されてもよく、ここで、バイアスイネーブル信号は、バイアスモジュール３１（具体的には、第２バイアスモジュール３１２である）を起動するためのものであり、励起信号は、機能モジュール３２を起動するためのものである。
電源切断状態から離れた後、バイアスモジュール３１は、イネーブル起動されるために、一定の回復時間を経過する必要がある。バイアスモジュールのイネーブル起動と機能モジュールのイネーブル起動が一致しないと、消費電力の損失を引き起こす。つまり、バイアスモジュール３１の回復が完了する時刻は、好ましくは、機能モジュールのイネーブル起動の時刻と一致する。従って、消費電力の浪費を引き起こさないために、機能モジュールが励起信号を受信する時刻は、バイアスモジュールが対応するバイアスイネーブル信号を受信する時刻よりも遅い必要がある。それにより、バイアスモジュールに対して一定のｒｅｃｏｖｅｒｙ時間を予約する。
いくつかの実施例において、図３に示す制御回路３０の上で、図４を参照すると、制御回路３０は、イネーブルモジュール３３を更に備えてもよい。
イネーブルモジュール３３は、電源切り替え信号を受信し、電源切り替え信号に基づいて、バイアスイネーブル信号と励起信号を出力するように構成され、ここで、電源切り替え信号は、機能モジュールを起動することを表す。
本願の実施例において、電源切り替え信号は、ＣＳで表されてもよく、ＣＳ信号は、パルス信号であり、技術規格定義において、パルス幅は、最小３ナノ秒である。なお、ＣＳ信号は更に、制御回路１０を電源切断状態から電源投入状態に切り替えることを表すために用いられ、それにより電源投入した後に機能モジュール３２を起動できる。
更に、電源切り替え信号がパルス信号であるため、いくつかの実施例において、電源切り替え信号は、前の第１変化エッジと後の第２変化エッジとを含んでもよい。
イネーブルモジュール３３は更に、第１変化エッジでバイアスイネーブル信号を出力し、第２変化エッジで励起信号を出力するように構成される。
本願の実施例において、バイアスイネーブル信号がイネーブル状態に入る時刻は、励起信号がイネーブル状態に入る時刻よりも早い必要がある。このように、励起信号をイネーブルする前に、バイアスモジュールに対してｒｅｃｏｖｅｒｙ時間を予約することができる。例示的に、イネーブルモジュール３３は、第１変化エッジでバイアスイネーブル信号を出力し、第２変化エッジで励起信号を出力することができ、それによりバイアスモジュールのＳｅｔｔｌｅ時間に対して、ＣＳ信号のパルス時間を追加させ、ｔＸＰ時間の占有を避けることができる。
いくつかの実施例において、第１変化エッジの変化方向は、第２変化エッジの変化方向と逆であり、他の実施例において、第１変化エッジと第２変化エッジは、前後に伝送される異なるパルス信号の立ち上りエッジ又は立ち下がりエッジであってもよい。
いくつかの実施例において、第１変化エッジは、低レベル状態から高レベル状態に切り替えるものであってもよく、第２変化エッジは、高レベル状態から低レベル状態に切り替えるものであってもよい。
説明すべきこととして、ＣＳ信号が低レベルの有効なパルス信号であれば、第１変化エッジは、高レベル状態から低レベル状態に切り替えるものであってもよく、第２変化エッジは、低レベル状態から高レベル状態に切り替えるものであってもよい。又は、ＣＳ信号が高レベルの有効なパルス信号であれば、第１変化エッジは、低レベル状態から高レベル状態に切り替えるものであってもよく、第２変化エッジは、高レベル状態から低レベル状態に切り替えるものであってもよく、本願の実施例は、これに対して何らかの限定をしない。
例示的に、図５は、本願の実施例による信号タイミングの概略図である。図５に示すように、制御回路３０は、電源切断状態と電源投入状態を含んでもよい。続いて、ＣＳ信号の第１変化エッジでＥｎＩＢＢｉａｓ信号を出力し、ＣＳ信号の第２変化エッジでＥｎＩＢ信号を出力することで、ＥｎＩＢＢｉａｓがイネーブル状態にある時刻を、ＥｎＩＢ信号がイネーブル状態にある時刻よりも早くする。
説明すべきこととして、ＣＳ信号の第１変化エッジは、電源切断状態の時間帯にあり、ＣＳ信号の第２変化エッジは、電源投入状態の時間帯にある。ＣＳ信号の第１変化エッジが電源切断状態の時間帯にあるが、信号遅延が存在するため、第２バイアスモジュール３１２の起動は、電源切断状態と電源投入状態の切り替え点で起動可能であり、第２バイアスモジュール３１２の起動を最終的には、電源投入状態の時間帯内にする。機能モジュールは、電源投入状態でイネーブル信号を受信してイネーブル状態に入るため、機能モジュール３２に対してＥｎＩＢ信号を提供する時刻は、第２バイアスモジュール３１２に対してＥｎＩＢＢｉａｓ信号を提供する時刻よりも遅く、即ち、バイアスモジュール（具体的には、第２バイアスモジュールである）に対してｒｅｃｏｖｅｒｙ時間を予約し、バイアスモジュールのＳｅｔｔｌｅ時間を確保する上で、機能モジュール３２が正常に作動できないことを避けることに有利であり、それにより電力消費を節約する。
いくつかの実施例において、イネーブルモジュール３３は更に、状態信号を受信し、電源切り替え信号と状態信号に基づいて、論理演算処理を行い、バイアスイネーブル信号と励起信号を出力するように構成され、ここで、状態信号は、制御回路が電源切断状態にあるか又は電源投入状態にあることを表す。
説明すべきこととして、状態信号は、ＰｏｗｅｒＤｎで表されてもよい。ここで、ＰｏｗｅｒＤｎ信号は、高レベル状態である場合、制御回路３０が電源切断状態にあることを表すためのものであり、ＰｏｗｅｒＤｎ信号は、低レベル状態である場合、制御回路３０が電源投入状態にあることを表すためのものである。
いくつかの実施例において、イネーブルモジュール３３にとって、図６を参照すると、イネーブルモジュール３３は、第１論理モジュール３３１と、第２論理モジュール３３２とを備えてもよい。
第１論理モジュール３３１は、電源切り替え信号と状態信号を受信し、電源切り替え信号と状態信号に対して第１論理演算を行い、バイアスイネーブル信号を出力するように構成される。
第２論理モジュール３３２は、電源切り替え信号と状態信号を受信し、電源切り替え信号と状態信号に対して第２論理演算を行い、励起信号を出力するように構成される。
ここで、第１論理モジュール３３１の入力は、ＣＳ信号とＰｏｗｅｒＤｎ信号であり、出力は、ＥｎＩＢＢｉａｓ信号であり、第２論理モジュール３３２の入力は、ＣＳ信号とＰｏｗｅｒＤｎ信号であり、出力は、ＥｎＩＢ信号である。
いくつかの実施例において、第１論理モジュール３３１にとって、図６において、第１論理モジュール３３１は、第１ＮＯＲゲートａと、第２ＮＯＲゲートｂと、第１ＮＯＴゲートｃとを含んでもよい。
第１ＮＯＲゲートａの１つの入力端は、電源切り替え信号を受信するためのものであり、第１ＮＯＲゲートａのもう１つの入力端は、第２ＮＯＲゲートｂの出力端に接続され、第２ＮＯＲゲートｂの１つの入力端は、第１ＮＯＲゲートａの出力端に接続され、第２ＮＯＲゲートｂのもう１つの入力端は、状態信号を受信するためのものであり、第２ＮＯＲゲートｂの出力端は更に、第１ＮＯＴゲートｃの入力端に接続される。
本願の実施例において、第１ＮＯＴゲートｃの出力端は、バイアスイネーブル信号を出力するように構成される。ここで、電源切り替え信号が第１レベル状態から第２レベル状態に切り替え、且つ状態信号が第２レベル状態にある場合、第１論理モジュール３３１によって出力されるバイアスイネーブル信号は、第２レベル状態にある。又は、電源切り替え信号が第２レベル状態から第１レベル状態に切り替え、且つ状態信号が第１レベル状態にある場合、第１論理モジュール３３１によって出力されるバイアスイネーブル信号は、第２レベル状態にある。
具体的な実施例において、第１レベル状態は、低レベル状態であり、第２レベル状態は、高レベル状態である。このように、ＣＳ信号が低レベル状態から高レベル状態に切り替え、且つＰｏｗｅｒＤｎ信号が高レベル状態にある場合、この時のＥｎＩＢＢｉａｓ信号は、低レベル状態から高レベル状態に切り替える。又は、ＣＳ信号が高レベル状態から低レベル状態に切り替え、且つＰｏｗｅｒＤｎ信号が低レベル状態にある場合、この時のＥｎＩＢＢｉａｓ信号は、依然として高レベル状態を保持する。ここで、ＥｎＩＢＢｉａｓ信号が高レベル状態であることは、ＥｎＩＢＢｉａｓ信号がイネーブル状態にあることを意味する。つまり、ＣＳ信号の立ち上りエッジ時刻（即ち、低レベル状態から高レベル状態に変換する時刻）で、ＥｎＩＢＢｉａｓ信号は、イネーブル状態にある。
いくつかの実施例において、第２論理モジュール３３２にとって、図６において、第２論理モジュール３３２は、第２ＮＯＴゲートｄと、第１ＮＡＮＤゲートｅと、第２ＮＡＮＤゲートｆと、第３ＮＯＴゲートｇとを含んでもよい。
第２ＮＯＴゲートｄの入力端は、状態信号を受信するためのものであり、第２ＮＯＴゲートｄの出力端は、第１ＮＡＮＤゲートｅの１つの入力端に接続され、第１ＮＡＮＤゲートｅのもう１つの入力端は、第２ＮＡＮＤゲートｆの出力端に接続され、第１ＮＡＮＤゲートｅの出力端は、第２ＮＡＮＤゲートｆの１つの入力端に接続され、第２ＮＡＮＤゲートｆのもう１つの入力端は、電源切り替え信号を受信するためのものであり、第１ＮＡＮＤゲートｅの出力端は更に、第３ＮＯＴゲートｇの入力端に接続される。
本願の実施例において、第３ＮＯＴゲートｇの出力端は、励起信号を出力するように構成される。ここで、電源切り替え信号が第１レベル状態から第２レベル状態に切り替え、且つ状態信号が第２レベル状態にある場合、第２論理モジュール３３２によって出力される励起信号は、第１レベル状態にある。又は、電源切り替え信号が第２レベル状態から第１レベル状態に切り替え、且つ状態信号が第１レベル状態にある場合、第２論理モジュール３３２によって出力される励起信号は、第２レベル状態にある。
具体的な実施例において、第１レベル状態は、低レベル状態であり、第２レベル状態は、高レベル状態である。このように、ＣＳ信号が低レベル状態から高レベル状態に切り替え、且つＰｏｗｅｒＤｎ信号が高レベル状態にある場合、この時のＥｎＩＢ信号は、低レベル状態を保持する。又は、ＣＳ信号が高レベル状態から低レベル状態に切り替え、且つＰｏｗｅｒＤｎ信号が低レベル状態にある場合、この時のＥｎＩＢ信号は、低レベル状態から高レベル状態に切り替える。ここで、ＥｎＩＢ信号が高レベル状態であることは、ＥｎＩＢ信号がイネーブル状態にあることを意味する。つまり、ＣＳ信号の立ち下がりエッジ時刻（即ち、高レベル状態から低レベル状態に変換する時刻）のみで、ＥｎＩＢ信号は、イネーブル状態にあり、即ち、ＥｎＩＢ信号がイネーブル状態にある時刻は、ＥｎＩＢＢｉａｓ信号がイネーブル状態にある時刻よりも遅い。
理解できるように、第１バイアスモジュール３１１と第２バイアスモジュール３１２にとって、図７は、本願の実施例による制御回路３０の詳細な構造概略図である。図７に示すように、制御回路３０において、第１バイアスモジュール３１１と第２バイアスモジュール３１２は、並列接続され、第１バイアスモジュール３１１は、第１バイアス抵抗ＭＲ１を含んでもよく、第２バイアスモジュール３１２は、第２バイアス抵抗ＭＲ２を含んでもよく、ここで、第１バイアス抵抗ＭＲ１の抵抗値は、第２バイアス抵抗ＭＲ２の抵抗値よりも大きい。
説明すべきこととして、本願の実施例において、第１バイアス抵抗ＭＲ１内に、複数サブバイアス抵抗が含まれてもよく、第２バイアス抵抗ＭＲ２内にも複数のサブバイアス抵抗が含まれてもよく、即ち、第１バイアス抵抗ＭＲ１における複数のサブバイアス抵抗の等価抵抗値は、第２バイアス抵抗ＭＲ２における複数のサブバイアス抵抗の等価抵抗値よりも大きい必要がある。
更に説明すべきこととして、本願の実施例において、各サブバイアス抵抗の抵抗値が同じであり、且つ異なるサブバイアス抵抗間が直列接続されるとすれば、第１バイアス抵抗ＭＲ１に含まれるサブバイアス抵抗の数は、第２バイアス抵抗ＭＲ２に含まれるサブバイアス抵抗の数よりも多い。
更に、第１バイアスモジュール３１１は、第１バイアス抵抗に加えて、４つのトランジスタを更に備えてもよい。いくつかの実施例において、図７に示すように、第１バイアスモジュール３１１は、第１トランジスタＭＰ１と、第２トランジスタＭＰ２と、第３トランジスタＭＰ３と、第４トランジスタＭＰ４とを更に備えてもよい。
第１トランジスタＭＰ１のドレインと第２トランジスタＭＰ２のドレインは、いずれも、電源側に接続するためのものであり、
第１トランジスタＭＰ１のゲートと第２トランジスタＭＰ２のゲートは、いずれも、接地側に接続するためのものであり、
第１トランジスタＭＰ１のソースは、第３トランジスタＭＰ３のドレインに接続され、第２トランジスタＭＰ２のソースは、第４トランジスタＭＰ４のドレインに接続され、
第３トランジスタＭＰ３のゲートと第４トランジスタＭＰ４のゲートは、いずれも、第３トランジスタＭＰ３のソースに接続され、第３トランジスタＭＰ３のソースは、第１バイアス抵抗ＭＲ１を介して接地側に接続され、
第４トランジスタＭＰ４のソースは、機能モジュール３２に接続され、機能モジュール３２に第１バイアス電流を提供するためのものである。
更に、第２バイアスモジュール３１２は、第２バイアス抵抗に加えて、４つのトランジスタを更に備えてもよい。いくつかの実施例において、図７に示すように、いくつかの実施例において、第２バイアスモジュール３１２は、第５トランジスタＭＰ５と、第６トランジスタＭＰ６と、第７トランジスタＭＰ７と、第８トランジスタＭＰ８とを更に備えてもよい。
第５トランジスタＭＰ５のドレインと第６トランジスタＭＰ６のドレインは、いずれも、電源側に接続するためのものであり、
第５トランジスタＭＰ５のゲートと第６トランジスタＭＰ６のゲートは、いずれも、バイアスイネーブル信号に接続するためのものであり、
第５トランジスタＭＰ５のソースは、第７トランジスタＭＰ７のドレインに接続され、第６トランジスタＭＰ６のソースは、第８トランジスタＭＰ８のドレインに接続され、
第７トランジスタＭＰ７のゲートと第８トランジスタＭＰ８のゲートは、いずれも第７トランジスタＭＰ７のソースに接続され、第７トランジスタＭＰ７のソースは、第２バイアス抵抗ＭＲ２を介して接地側に接続され、
第８トランジスタＭＰ８のソースは、機能モジュール３２に接続され、機能モジュール３２に第２バイアス電流を提供するためのものである。
説明すべきこととして、本願の実施例において、第１トランジスタＭＰ１、第２トランジスタＭＰ２、第３トランジスタＭＰ３、第４トランジスタＭＰ４、第５トランジスタＭＰ５、第６トランジスタＭＰ６、第７トランジスタＭＰ７、第８トランジスタＭＰ８は、いずれもＰＭＯＳトランジスタである。
なお、図７において、電源側は、ＶＣＣで表され、接地側は、ＶＳＳで表される。ここで、第１トランジスタＭＰ１のゲートと第２トランジスタＭＰ２のゲートの入力信号は、ＶＳＳ信号であり、これら２つのトランジスタを常時オン状態にする。第３トランジスタＭＰ３のゲートと第４トランジスタＭＰ４のゲートの入力信号は、ＢｉａｓＮで表され、ＢｉａｓＮ信号は、第１バイアス抵抗ＭＲ１を介して接地側に接続されることで生成されたものであり、第３トランジスタＭＰ３と第４トランジスタＭＰ４の導通状態を制御し、機能モジュール３２に第１バイアス電流を提供するために用いられる。なお、第５トランジスタＭＰ５のゲートと第６トランジスタＭＰ６のゲートの入力信号は、ＥｎＩＢＢｉａｓ信号であり、それによりＥｎＩＢＢｉａｓ信号に基づいて、第５トランジスタＭＰ５と第６トランジスタＭＰ６の導通状態を制御する。第７トランジスタＭＰ７のゲートと第８トランジスタＭＰ８のゲートの入力信号は、第２バイアス抵抗ＭＲ２を介して接地側に接続されることで生成されたものであり、第７トランジスタＭＰ７と第８トランジスタＭＰ８の導通状態を制御し、機能モジュール３２に第２バイアス電流を提供するために用いられる。
更に説明すべきこととして、本願の実施例において、図７に示すように、第２バイアスモジュール３１２は、第９トランジスタＭＰ９を更に備えてもよい。第９トランジスタＭＰ９のドレインは、電源側に接続するためのものであり、第９トランジスタＭＰ９のゲートは、バイアスイネーブル信号に接続するためのものであり、第９トランジスタＭＰ９のソースは、機能モジュール３２に接続され、機能モジュール３２に電源電圧を提供するように構成される。
更に理解できるように、本願の実施例において、機能モジュール３２にとって、該機能モジュール３２は、入力バッファ回路を備えてもよい。このように、具体的な実施例において、制御回路３０が電源投入状態にある場合、第１バイアスモジュール３１１によって、入力バッファ回路に第１バイアス電流を提供することができ、第２バイアスモジュール３１２によって、入力バッファ回路に第２バイアス電流を提供することができ、且つ第１バイアス電流は、第２バイアス電流よりも小さい。
本実施例は、制御回路を提供する。該制御回路は、機能モジュールにバイアス電流を提供するように構成されるバイアスモジュールを備え、バイアスモジュールは、第１バイアスモジュールと、第２バイアスモジュールと、を備え、第１バイアスモジュールは、第１バイアス電流を提供するように構成され、第２バイアスモジュールは、第２バイアス電流を提供するように構成され、ここで、第１バイアス電流は、第２バイアス電流よりも小さく、第１バイアスモジュールは、電源投入後に常時オン状態にあるように構成され、第２バイアスモジュールは、バイアスイネーブル信号を受信し、バイアスイネーブル信号に基づいて、第２バイアス電流を提供するように構成される。このように、第１バイアスモジュールと第２バイアスモジュールを設け、且つ小さいバイアス電流を提供する第１バイアスモジュールが常時オン状態にあることで、該制御回路は、バイアスモジュールの安定時間を確保し、バイアスモジュールの回復時間が長いことによってｔＸＰ時間を占有するという問題を避けることができるだけでなく、省電力の目的を達成することもできる。
本願の別の実施例において、図８は、本願の実施例による別の制御回路３０の詳細な構造概略図である。図８に示すように、該制御回路３０は、第１抵抗Ｒ１、第２抵抗Ｒ２、第３抵抗Ｒ３、第４抵抗Ｒ４、第５抵抗Ｒ５、第６抵抗Ｒ６、第１トランジスタＭＰ１、第２トランジスタＭＰ２、第３トランジスタＭＰ３、第４トランジスタＭＰ４、第５トランジスタＭＰ５、第６トランジスタＭＰ６、第７トランジスタＭＰ７、第８トランジスタＭＰ８、第９トランジスタＭＰ９、第１０トランジスタＭＰ１０、第１１トランジスタＭＮ１、第１２トランジスタＭＮ２、第１３トランジスタＭＰ１１、第１４トランジスタＭＰ１２、第１５トランジスタＭＮ３、及び第１６トランジスタＭＮ４を備えてもよい。
ここで、第１トランジスタＭＰ１、第２トランジスタＭＰ２、第３トランジスタＭＰ３、第４トランジスタＭＰ４、第５トランジスタＭＰ５、第６トランジスタＭＰ６、第７トランジスタＭＰ７、第８トランジスタＭＰ８、第９トランジスタＭＰ９、第１０トランジスタＭＰ１０、第１３トランジスタＭＰ１１、第１４トランジスタＭＰ１２は、ＰＭＯＳトランジスタであり、第１１トランジスタＭＮ１、第１２トランジスタＭＮ２、第１５トランジスタＭＮ３、第１６トランジスタＭＮ４は、ＮＭＯＳトランジスタである。
説明すべきこととして、図８において、第１抵抗Ｒ１、第２抵抗Ｒ２、第３抵抗Ｒ３、第４抵抗Ｒ４、第５抵抗Ｒ５と第１トランジスタＭＰ１、第２トランジスタＭＰ２、第３トランジスタＭＰ３、第４トランジスタＭＰ４は、第１バイアスモジュールを構成し、第６抵抗Ｒ６と第５トランジスタＭＰ５、第６トランジスタＭＰ６、第７トランジスタＭＰ７、第８トランジスタＭＰ８は、第２バイアスモジュールを構成する。第１バイアスモジュールにおいて、第１抵抗Ｒ１、第２抵抗Ｒ２、第３抵抗Ｒ３、第４抵抗Ｒ４、第５抵抗Ｒ５は、直接接続され、第１バイアス抵抗を形成する。第２バイアスモジュールにおいて、第６抵抗Ｒ６は、第２バイアス抵抗を形成する。
更に説明すべきこととして、図８において、機能モジュールについて、入力バッファ回路を例として、第１０トランジスタＭＰ１０、第１１トランジスタＭＮ１、第１２トランジスタＭＮ２、第１３トランジスタＭＰ１１、第１４トランジスタＭＰ１２、第１５トランジスタＭＮ３、第１６トランジスタＭＮ４は、入力バッファ回路を構成する。入力バッファ回路において、第１３トランジスタＭＰ１１のドレインは、第４トランジスタＭＰ４のソースに接続され、第１バイアス電流を受信することに用いられ、第１４トランジスタＭＰ１２のドレインは、第８トランジスタＭＰ８のソースに接続され、第２バイアス電流を受信することに用いられ、第１３トランジスタＭＰ１１のゲートは、命令アドレス信号（ＣＡで表される）を受信することに用いられ、第１４トランジスタＭＰ１２のゲートは、リファレンス信号（Ｖｒｅｆで表される）を受信することに用いられ、第１３トランジスタＭＰ１１のソースは、第１５トランジスタＭＮ３のドレインに接続され、且つ更に、第１５トランジスタＭＮ３のゲート、第１６トランジスタＭＮ４のゲートに接続され、第１４トランジスタＭＰ１２のソースは、第１６トランジスタＭＮ４のドレインに接続され、段階的出力信号（ＳｔｇＯｕｔで表される）を出力することに用いられ、第１５トランジスタＭＮ３のソース、第１６トランジスタＭＮ４のソースは、いずれも、接地側に接続される。なお、第１０トランジスタＭＰ１０のドレインは、第９トランジスタＭＰ９のソースに接続され、電源電圧を受信することに用いられ、第１０トランジスタＭＰ１０のゲート、第１１トランジスタＭＮ１のゲートは、いずれも、第１４トランジスタＭＰ１２のソースに接続され、ＳｔｇＯｕｔ信号を受信することに用いられ、第１０トランジスタＭＰ１０のソースは、第１１トランジスタＭＮ１のドレインに接続され、命令アドレス出力信号（ＣＡＯＵＴで表される）を出力することに用いられ、第１１トランジスタＭＮ１のソースは、第１２トランジスタＭＮ２のドレインに接続され、第１２トランジスタＭＮ２のゲートは、励起信号（ＥｎＩＢで表される）を受信することに用いられ、第１２トランジスタＭＮ２のソースは、接地側に接続される。
具体的な実施例において、ＬＰ ＤＤＲ５の省電力制御回路の実現において、以下を用いてもよい。
（１）第１バイアスモジュールと第２バイアスモジュールは、並列接続され、ここでの１つは、低消費電力バイアスモジュールであり、いつでもパワーオフしない。もう１つは、正常なバイアスモジュールであり、電源切断状態でパワーオフする。このように、第１バイアスモジュールと第２バイアスモジュールを設けることで、バイアスモジュールのｓｅｔｔｌｅ時間を節約することができる。
（２）本願発明の実施例において、ＣＳ信号の立ち上りエッジでバイアスモジュールをイネーブルし、ＣＳ信号の立ち下がりエッジで機能モジュール（例えば、入力バッファ回路）をイネーブルする。このように、バイアスモジュールのＳｅｔｔｌｅ時間に対して、１つのＣＳ信号のパルス時間（技術規格定義において、該パルス時間は、最小３ナノ秒である）を追加することで、バイアスモジュールのＳｅｔｔｌｅ時間を確保する上で、節電を更に実現させることができる。
これによれば、本願の実施例は、制御回路を提供する。本実施例により、前記実施例の具体的な実現に対して詳細に説明するが、これから分かるように、第１バイアスモジュールと第２バイアスモジュールを設け、且つ小さいバイアス電流を提供する第１バイアスモジュールが常時オン状態にあり、それと同時に、入力バッファ回路とバイアスモジュールのイネーブル信号タイミング制御に基づいて、該制御回路は、バイアスモジュールのＳｅｔｔｌｅ時間を確保できるだけでなく、省電力の目的を達成することもできる。
本願のもう１つの実施例において、図９を参照すると、図９は、本願の実施例による半導体メモリ９０の構造概略図を示す。図９に示すように、半導体メモリ９０は、前記実施例のいずれか１つに記載の制御回路３０を含んでもよい。
本願の実施例において、半導体メモリ９０は、ＤＲＡＭチップであってもよい。
更に、いくつかの実施例において、ＤＲＡＭチップは、ＤＤＲ５メモリ規格に合致する。
説明すべきこととして、本願の実施例は、半導体集積回路の設計に関するものであり、特に、アナログ回路に関するものである。具体的には、ここで、ＬＰ ＤＤＲ５を実現できる省電力制御回路の設計を提供する。
更に説明すべきこととして、本願の実施例において、半導体メモリ９０にとって、制御回路に第１バイアスモジュールと第２バイアスモジュールを設け、且つ小さいバイアス電流を提供する第１バイアスモジュールが常時オン状態にあり、それと同時に、入力バッファ回路とバイアスモジュールのイネーブル信号タイミング制御に基づいて、該制御回路は、バイアスモジュールの安定時間を確保し、バイアスモジュールの回復時間が長いことによってｔＸＰ時間を占有するという問題を避けることができるだけでなく、省電力の目的を達成することもできる。
以上は、本願の好ましい実施例だけであり、本願の保護範囲を限定するためのものではない。
説明すべきこととして、本願において、「含む」、「備える」という用語またはその他の任意の変形は、非排他的な「含む」を意図的にカバーするものであり、それにより、一連の要素を含むプロセス、方法、物品または装置は、それらの要素を含むだけではなく、明確にリストされていていない他の要素も含み、またはこのようなプロセス、方法、物品または装置に固有の要素も含む。更なる限定が存在しない場合、「……を１つ含む」なる文章によって規定される要素は、該要素を有するプロセス、方法、物品又は装置内に、他の同じ要素が更に存在することを排除しない。
上記本願の実施例の番号は説明のためだけであり、実施例の優劣を代表するものではない。
本願によるいくつかの方法の実施例に記載の方法について、矛盾しない限り、任意に組み合わせて、新たな方法の実施例を得ることができる。
本願によるいくつかの製品の実施例に記載の特徴について、矛盾しない限り、任意に組み合わせて、新たな製品の実施例を得ることができる。
本願によるいくつかの方法又は機器の実施例に記載の特徴について、矛盾しない限り、任意に組み合わせて、新たな方法の実施例又は機器の実施例を得ることができる。
以上は本願の具体的な実施形態に過ぎず、本願の保護範囲はそれらに制限されるものではなく、当業者が本願に開示された技術範囲内で容易に想到しうる変更や置換はいずれも、本願の保護範囲内に含まれるべきである。従って、本願の保護範囲は特許請求の範囲の保護範囲を基準とするべきである。
本願の実施例は、制御回路及び半導体メモリを提供する。該制御回路は、機能モジュールにバイアス電流を提供するように構成されるバイアスモジュールを備え、バイアスモジュールは、第１バイアスモジュールと、第２バイアスモジュールと、を備え、第１バイアスモジュールは、第１バイアス電流を提供するように構成され、第２バイアスモジュールは、第２バイアス電流を提供するように構成され、ここで、第１バイアス電流は、第２バイアス電流よりも小さく、第１バイアスモジュールは、電源投入後に常時オン状態にあるように構成され、第２バイアスモジュールは、バイアスイネーブル信号を受信し、バイアスイネーブル信号に基づいて、第２バイアス電流を提供するように構成される。このように、第１バイアスモジュールと第２バイアスモジュールを設け、且つ小さいバイアス電流を提供する第１バイアスモジュールが常時オン状態にあることで、該制御回路は、バイアスモジュールの安定時間を確保し、バイアスモジュールの回復時間が長いことによってｔＸＰ時間を占有するという問題を避けることができるだけでなく、省電力の目的を達成することもできる。

Claims (15)

  1. 制御回路であって、機能モジュールにバイアス電流を提供するように構成されるバイアスモジュールを備え、
    前記バイアスモジュールは、第１バイアスモジュールと、第２バイアスモジュールと、を備え、前記第１バイアスモジュールは、第１バイアス電流を提供するように構成され、前記第２バイアスモジュールは、第２バイアス電流を提供するように構成され、前記第１バイアス電流は、前記第２バイアス電流よりも小さく、前記第１バイアスモジュールは、電源投入後に常時オン状態にあるように構成され、前記第２バイアスモジュールは、バイアスイネーブル信号を受信し、前記バイアスイネーブル信号に基づいて、前記第２バイアス電流を提供するように構成される、制御回路。
  2. 前記機能モジュールは、励起信号を受信し、前記励起信号に基づいて起動するように構成され、前記機能モジュールが前記励起信号を受信する時刻は、前記バイアスモジュールが対応する前記バイアスイネーブル信号を受信する時刻よりも遅いことを特徴とする
    請求項１に記載の制御回路。
  3. 前記制御回路は、イネーブルモジュールを更に備え、
    前記イネーブルモジュールは、電源切り替え信号を受信し、前記電源切り替え信号に基づいて、前記バイアスイネーブル信号と前記励起信号を出力するように構成され、前記電源切り替え信号は、前記機能モジュールを起動することを表すことを特徴とする
    請求項２に記載の制御回路。
  4. 前記電源切り替え信号は、前の第１変化エッジと後の第２変化エッジとを含み、
    前記イネーブルモジュールは更に、前記第１変化エッジで前記バイアスイネーブル信号を出力し、前記第２変化エッジで前記励起信号を出力するように構成されることを特徴とする
    請求項３に記載の制御回路。
  5. 前記第１変化エッジの変化方向は、前記第２変化エッジの変化方向と逆であることを特徴とする
    請求項４に記載の制御回路。
  6. 前記第１変化エッジは、低レベル状態から高レベル状態に変換するものであり、前記第２変化エッジは、高レベル状態から低レベル状態に変換するものであることを特徴とする
    請求項４に記載の制御回路。
  7. 前記イネーブルモジュールは更に、状態信号を受信し、前記電源切り替え信号と前記状態信号に基づいて、論理演算処理を行い、前記バイアスイネーブル信号と前記励起信号を出力するように構成され、前記状態信号は、前記制御回路が電源切断状態にあるか又は電源投入状態にあることを表すことを特徴とする
    請求項３に記載の制御回路。
  8. 前記イネーブルモジュールは、第１論理モジュールと、第２論理モジュールと、を備え、
    前記第１論理モジュールは、前記電源切り替え信号と前記状態信号を受信し、前記電源切り替え信号と前記状態信号に対して第１論理演算を行い、前記バイアスイネーブル信号を出力するように構成され、
    前記第２論理モジュールは、前記電源切り替え信号と前記状態信号を受信し、前記電源切り替え信号と前記状態信号に対して第２論理演算を行い、前記励起信号を出力するように構成されることを特徴とする
    請求項７に記載の制御回路。
  9. 前記第１論理モジュールは、第１ＮＯＲゲートと、第２ＮＯＲゲートと、第１ＮＯＴゲートとを含み、
    前記第１ＮＯＲゲートの１つの入力端は、前記電源切り替え信号を受信するためのものであり、前記第１ＮＯＲゲートのもう１つの入力端は、前記第２ＮＯＲゲートの出力端に接続され、前記第２ＮＯＲゲートの１つの入力端は、前記第１ＮＯＲゲートの出力端に接続され、前記第２ＮＯＲゲートのもう１つの入力端は、前記状態信号を受信するためのものであり、前記第２ＮＯＲゲートの出力端は更に、前記第１ＮＯＴゲートの入力端に接続されることを特徴とする
    請求項８に記載の制御回路。
  10. 前記第２論理モジュールは、第２ＮＯＴゲートと、第１ＮＡＮＤゲートと、第２ＮＡＮＤゲートと、第３ＮＯＴゲートとを含み、
    前記第２ＮＯＴゲートの入力端は、前記状態信号を受信するためのものであり、前記第２ＮＯＴゲートの出力端は、前記第１ＮＡＮＤゲートの１つの入力端に接続され、前記第１ＮＡＮＤゲートのもう１つの入力端は、前記第２ＮＡＮＤゲートの出力端に接続され、前記第１ＮＡＮＤゲートの出力端は、前記第２ＮＡＮＤゲートの１つの入力端に接続され、前記第２ＮＡＮＤゲートのもう１つの入力端は、前記電源切り替え信号を受信するためのものであり、前記第１ＮＡＮＤゲートの出力端は更に、第３ＮＯＴゲートの入力端に接続されることを特徴とする
    請求項８に記載の制御回路。
  11. 前記機能モジュールは、入力バッファ回路を備えることを特徴とする
    請求項１から１０のいずれか１項に記載の制御回路。
  12. 前記第１バイアスモジュールと前記第２バイアスモジュールは、並列接続され、前記第１バイアスモジュールは、第１バイアス抵抗を含み、前記第２バイアスモジュールは、第２バイアス抵抗を含み、
    前記第１バイアス抵抗の抵抗値は、前記第２バイアス抵抗の抵抗値よりも大きいことを特徴とする
    請求項１から１０のいずれか１項に記載の制御回路。
  13. 前記第１バイアスモジュールは、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタとを更に備え、
    前記第１トランジスタのドレインと前記第２トランジスタのドレインは、いずれも、電源側に接続するためのものであり、
    前記第１トランジスタのゲートと前記第２トランジスタのゲートは、いずれも、接地側に接続するためのものであり、
    前記第１トランジスタのソースは、前記第３トランジスタのドレインに接続され、前記第２トランジスタのソースは、前記第４トランジスタのドレインに接続され、
    前記第３トランジスタのゲートと前記第４トランジスタのゲートは、いずれも、前記第３トランジスタのソースに接続され、前記第３トランジスタのソースは、前記第１バイアス抵抗を介して接地側に接続され、
    前記第４トランジスタのソースは、前記機能モジュールに接続され、前記機能モジュールに前記第１バイアス電流を提供するためのものであることを特徴とする
    請求項１２に記載の制御回路。
  14. 前記第２バイアスモジュールは、第５トランジスタと、第６トランジスタと、第７トランジスタと、第８トランジスタとを更に備え、
    前記第５トランジスタのドレインと前記第６トランジスタのドレインは、いずれも、電源側に接続するためのものであり、
    前記第５トランジスタのゲートと前記第６トランジスタのゲートは、いずれも、前記バイアスイネーブル信号に接続するためのものであり、
    前記第５トランジスタのソースは、前記第７トランジスタのドレインに接続され、前記第６トランジスタのソースは、前記第８トランジスタのドレインに接続され、
    前記第７トランジスタのゲートと前記第８トランジスタのゲートは、いずれも前記第７トランジスタのソースに接続され、前記第７トランジスタのソースは、前記第２バイアス抵抗を介して接地側に接続され、
    前記第８トランジスタのソースは、前記機能モジュールに接続され、前記機能モジュールに前記第２バイアス電流を提供するためのものであることを特徴とする
    請求項１２に記載の制御回路。
  15. 請求項１から１０のいずれか１項に記載の制御回路を備える、半導体メモリ。
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