JPH04356816A - バッファ回路 - Google Patents

バッファ回路

Info

Publication number
JPH04356816A
JPH04356816A JP3208564A JP20856491A JPH04356816A JP H04356816 A JPH04356816 A JP H04356816A JP 3208564 A JP3208564 A JP 3208564A JP 20856491 A JP20856491 A JP 20856491A JP H04356816 A JPH04356816 A JP H04356816A
Authority
JP
Japan
Prior art keywords
transistor
circuit
current
output
bias
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3208564A
Other languages
English (en)
Other versions
JP3302030B2 (ja
Inventor
Tetsuro Itakura
倉 哲 朗 板
Hiroshi Tanimoto
谷　本　　　洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP20856491A priority Critical patent/JP3302030B2/ja
Priority to KR1019910017844A priority patent/KR960004745B1/ko
Publication of JPH04356816A publication Critical patent/JPH04356816A/ja
Priority to US08/045,537 priority patent/US5471171A/en
Priority to US08/152,887 priority patent/US5399992A/en
Application granted granted Critical
Publication of JP3302030B2 publication Critical patent/JP3302030B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0211—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the supply voltage or current
    • H03F1/0244—Stepped control
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0261—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the polarisation voltage or current, e.g. gliding Class A
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
    • H03F3/301—CMOS common drain output SEPP amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
    • H03F3/3022—CMOS common source output SEPP amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
    • H03F2203/30048—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor the SEPP amplifier has multiple SEPP outputs from paralleled output stages coupled in one or more outputs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
    • H03F2203/30121—Only the bias of the push transistor of the SEPP being dynamically controlled by the input signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45008—Indexing scheme relating to differential amplifiers the addition of two signals being made by a resistor addition circuit for producing the common mode signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45014—Indexing scheme relating to differential amplifiers the addition of two signals being made in the tail circuit of a differential amplifier for producing the common mode signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45466—Indexing scheme relating to differential amplifiers the CSC being controlled, e.g. by a signal derived from a non specified place in the dif amp circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Amplifiers (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】〔発明の目的〕
【産業上の利用分野】本発明は容量性負荷等を駆動する
バッファ回路に関するものである。
【０００２】
【従来の技術】バッファ回路にとってスルーレートは回
路の性能を決める大きなファクタの一つであり、高スル
ーレートを得ることはバッファ回路にとって極めて重要
な事項である。このスルーレートは増幅段に供給するバ
イアス電流を増加することにより向上させることができ
るものの、バイアス電流を増加すればそれだけ消費電力
も増大することとなるために、従来、この点を解決すべ
く種々の試みがなされている。
【０００３】容量性負荷等を駆動するバッファ回路とし
ては、スイッチト・キャパシタ・ネットワーク等、時間
的に標本化され一定周期でレベル変動が起きる信号を対
象とするものや、まったく不定期にレベル変動が起きる
信号を対象とするものの２種類がある。
【０００４】前者のタイプのバッファ回路に関する従来
の技術としては、”Ａｎａｌｏｇ　ＭＯＳ　Ｉｎｔｅｇ
ｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ　Ｆｏｒ　ＳＩＧＮＡＬ
　ＰＲＯＣＥＳＳＩＮＧ”，　Ｒｏｕｂｉｋ　Ｇｒｅｇ
ｏｒｉａｎ，ｅｔ　ａｌ，Ｊｏｈｎ　Ｗｉｌｅｙ　＆　
Ｓｏｎｓ　１９８６　のｐｐ２５７（最後の段落）〜ｐ
ｐ２５９において、時間的に変化し、クロックにより制
御されるバイアス手段を有するオペアンプについて、Ｆ
ｉｇ４．１２９とＦｉｇ４．１３０に回路図とその動作
説明がなされている。
【０００５】これら従来回路では、クロック周期の初め
は出力電流駆動能力が高くなり、クロック周期の終りの
方では動作電流が零になるようにバイアス電流をコント
ロールし、信号のレベル変動があって高い応答性が必要
とされるときのみ出力電流駆動能力を増大させ、信号の
レベル変動が無いときには動作電流を零として高スルー
レートと低消費電力との双方のメリットを得るようにし
ている。
【０００６】しかしながら、信号のレベル変動が無いと
きに動作電流が零になっているということは、出力がハ
イ・インピーダンス状態となっているということであり
、出力レベルがハイ・インピーダンス状態の時において
負荷側で外乱の影響を受けやすいという欠点を有してい
た。
【０００７】これを回避するためにＵＳＰ４５０２０１
９に示されるように定電流源を付加し、入力信号のレベ
ル変動が無いときであっても少量の動作電流を流して出
力がハイ・インピーダンス状態にならないようにする方
式が提案されている。
【０００８】しかし、このような回路の工夫はしても、
例えば液晶ディスプレイの駆動ＩＣのように１チップで
多くの増幅器を内蔵し、同じタイミングで出力されるよ
うな用途においては、クロック周期の最初で大きな瞬時
電流のためＩＣ内外の電源ラインの電圧降下などにより
インパルス的なノイズとなり、誤動作を引き起こしたり
、ＩＣ内の電源ライン等のマイグレーションによる信頼
性劣化となる欠点を有し、ＩＣ化に不利な点を有してい
る。
【０００９】次に、まったく不定期にレベル変動が起き
る信号を対象とするバッファ回路としては、従来、消費
電流を小さくするため、”Ｃｌａｓｓ　ＡＢ　ＣＭＯＳ
　Ｏｐｅｒａｔｉｏｎａｌ　Ａｍｐｌｉｆｉｅｒｓ　ｗ
ｉｔｈＶｅｒｙＨｉｇｈ　Ｅｆｆｅｃｉｅｎｃｙ”，Ｌ
．Ｃａｌｌｅｗａｅｒｔ，Ｋａｔｈｏｌｉｅｋｅ　Ｕｎ
ｉｖｅｓｉｔｅｉｔ　Ｌｅｕｖｅｎ，Ｅｌｅｃ．Ｅｎｇ
．Ｄｅｐｔ．Ａｎｎｕａｌ　Ｒｅｐｏｒｔ−１１８８の
Ｆｉｇ．３に示されている回路（第１の従来例）や、”
Ｌｏｗ−Ｐｏｗｅｒ　Ｈｉｇｈ−Ｄｒｉｖｅ　ＣＭＯＳ
　Ｏｐｅｒａｔｉｏｎａｌ　Ａｍｐｌｉｆｉｅｒｓ”，
Ｖ．Ｒ．Ｓａａｒｉ，ＩＥ３　ＪＳＳＣ　ｖｏｌ　ＳＣ
−１８，Ｎｏ．１，Ｆｅｂ．，１９８３のＦｉｇ．１に
示されている回路（第２の従来例）、あるいは、”Ａｄ
ａｐｔｉｖｅ　Ｂｉａｓｉｎｇ　ＣＭＯＳＡｍｐｌｉｆ
ｉｅｒｓ”，Ｍ．Ｇ．Ｄｅｇｒａｕｗｅｅｌ　ＩＥ　３
　　　ＪＳＳＣ　ｖｏｌ．ＳＣ−１７，Ｎｏ．３　Ｊｕ
ｎｅ１９８２のＦｉｇ．３　に示される回路（第３の従
来例）等がある。
【００１０】これらの回路は差動入力振幅の大きさ、あ
るいはバッファ回路の中の差動振幅の大きさにより回路
の動作電流を制御しており、差動入力振幅が大きいとき
に出力電流駆動能力を増加させ、差動入力が小さいとき
に駆動能力を小さくし、消費電力の低減を図っている。
【００１１】しかし、第１と第３の従来例では素子数の
増加が著しく、回路規模が大きくなり、これもＩＣ化に
不利である。また、第２の従来例ではコンデンサの数が
多いために、ＩＣ化したとき大面積が必要となり、やは
りＩＣ化に不利であった。
【００１２】
【発明が解決しようとする課題】このように、上記従来
のバッファ回路は、低消費電力で高スルーレートを得ら
れるものの、ＩＣ化に不利な回路構成を有するという問
題がある。
【００１３】本発明は、上記従来技術の有する問題点に
鑑みてなされたもので、その目的とするところは、ＩＣ
化に不利な回路構成とすることなく低消費電力で高スル
ーレートが得られるバッファ回路を提供することにある
。
【００１４】〔発明の構成〕
【００１５】
【課題を解決するための手段】請求項１記載の本発明の
バッファ回路は、入力増幅段と出力段とにより構成され
バイアス電流によりその出力電流駆動能力を制御可能な
増幅回路手段と、この増幅回路手段に対し常時一定のバ
イアス電流を供給する第１のバイアス手段と、上記増幅
回路手段に対し制御信号により断続的に一定のバイアス
電流を第１のバイアス手段と並列的に供給する第２のバ
イアス手段とを備えている。
【００１６】請求項２記載の本発明のバッファ回路は、
入力増幅段によって駆動される第１から第ｎ（ｎは２以
上）の複数の出力駆動素子を並列的に有し、第１の出力
駆動素子は上記入力増幅段により常時駆動され、第２か
ら第ｎの出力駆動素子は上記入力増幅段により断続的に
駆動されるように構成された増幅回路手段と、制御信号
により第２から第ｎの出力駆動素子の断続制御を行うこ
とにより上記入力信号のレベル変動時のみ第２の出力駆
動素子を動作させる出力駆動素子制御手段とを備えてい
る。
【００１７】請求項３記載の本発明のバッファ回路は、
制御信号が定期的に変化する入力信号に同期しているこ
とを特徴とする。
【００１８】請求項４記載の本発明のバッファ回路は、
制御信号が入力増幅段の出力を入力とする制御信号発生
手段により発生することを特徴とする。
【００１９】請求項５記載の本発明のバッファ回路は、
第１のバイアス手段により供給されるバイアス電流と第
２のバイアス手段により供給されるバイアス電流のうち
少なくとも該第２のバイアス手段により供給されるバイ
アス電流は入力増幅段の出力により制御されることを特
徴とする。
【００２０】請求項６記載の本発明のバッファ回路は、
入力増幅段は差動増幅回路により構成されていることを
特徴とする。
【００２１】請求項７記載の本発明のバッファ回路は、
入力信号のレベル変動にその出力信号が追従する増幅回
路手段と、上記入力信号と上記出力信号との電位差が閾
値を越えているか否かを検出しその電位差が閾値を越え
ているときオンとなって増幅回路手段の出力電流にその
動作電流を加える電位差検出回路手段とを備えている。
【００２２】請求項８記載の本発明のバッファ回路は、
上記出力駆動能力制御手段が、そのゲートに入力信号を
受け、ソースに出力信号を受けて、上記入力信号と上記
出力信号との電位差がそのゲート−ソース間の閾値を越
えるときにオンとなってそのソース電流およびドレイン
電流のうち少なくとも一方を増幅回路手段の出力電流に
加算する電界効果トランジスタにより構成されている。
【００２３】請求項９記載の本発明のバッファ回路は、
上記出力駆動能力制御手段が、そのベースに入力信号を
受け、エミッタに出力信号を受けて、上記入力信号と上
記出力信号との電位差がそのベース−エミッタ間の閾値
を越えるときにオンとなってそのエミッタ電流およびコ
レクタ電流のうち少なくとも一方を増幅回路手段の出力
電流に加算するバイポーラトランジスタにより構成され
ている。
【００２４】請求項１０記載のバッファ回路は、入力信
号の電位を閾値に近付ける方向に入力信号及び出力信号
のうちいずれか一方の信号の電位をシフトさせて電位差
検出回路手段に与える電位シフト手段を備えている。
【００２５】
【作用】請求項１〜６記載の本発明のバッファ回路によ
れば、一定電流を動作電流に与えるか否かで増幅回路手
段の駆動能力の制御を行っているため、バイアス電流を
従来方式における初期値より小さくすることができ、瞬
時電流を小さくすることができることとなるので、動作
の信頼性を向上させ、ＩＣ化に有利となる。
【００２６】つまり、増幅回路手段へのバイアス手段と
して定電流源として動作する第１、第２のバイアス手段
を並列的に設け、第１のバイアス手段からは常時増幅回
路手段へバイアス電流を与え、第２のバイアス手段から
は制御信号により断続的にバイアス電流を与えるように
制御する、つまり、定電流源回路として動作する第２バ
イアス回路のオン・オフ制御により定電流を供給するか
否かで増幅回路手段の駆動能力の制御を行っているため
、バイアス電流を従来方式における初期値より小さくす
ることができ、瞬時電流を小さくすることができること
となる。
【００２７】また特に、請求項２記載の本発明のバッフ
ァ回路は、入力増幅段によって駆動される出力駆動素子
として第１から第ｎ（ｎは２以上）の出力駆動素子を並
列的に設け、第１の出力駆動素子は上記入力増幅段によ
り常時駆動され、第２から第ｎの出力駆動素子は上記入
力増幅段により制御信号により断続的に駆動されるよう
に構成しているので、駆動電流が最大となる両駆動素子
で駆動している期間中の駆動能力は一定でありこの時の
電流値は制限されており、ＵＳＰ５０２０１９などの従
来方式のバイアス電流の初期値で決まる瞬時電流より小
さくすることができることとなるので、動作の信頼性を
向上させ、ＩＣ化に有利となる。
【００２８】さらに、請求項３記載のバッファ回路によ
れば、制御信号は、周期的に変化する入力信号の周期に
同期してクロック等により、バッファ回路外部で容易に
発生することができるので、回路規模はほとんど増大せ
ず、ＩＣ化に有利である。
【００２９】さらにまた、請求項４記載のバッファ回路
によれば、制御信号は、周期的に変化する入力信号の周
期に同期した制御信号の場合であっても、入力増幅段の
出力に応じてバイアス電流の大きさを制御しているので
、入力信号のレベル変化量が小さい時には、制御信号に
より出力電流駆動能力を上げる期間中でも不必要にバイ
アス電流を大きくすることがなく、より低消費電力化を
はかることができる。
【００３０】次に請求項７〜１０記載の本発明のバッフ
ァ回路によれば、入力信号のレベル変動時のみ動作電流
が大きくする手段として、入出力間の電位差が閾値を越
えるとオンとなりその動作電流を増幅回路の出力電流に
加えるという簡単な入出力間電位差検出回路を設けたも
のであるから、大幅な素子数の増加や、回路規模の大型
化を招くことがないため、ＩＣ化に有利となる。
【００３１】そして特に、請求項１０記載の本発明のバ
ッファ回路によれば、入力信号の電位を閾値に近付ける
方向に入力信号及び出力信号のうちいずれか一方の信号
電位をシフトさせて電位差検出回路手段に与えることに
より、見掛上、閾値を小さくするようにしたことから、
それだけ長く入出力信号電位差が閾値を越えていること
となり、より高スルーレートが得られることとなる。
【００３２】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。
【００３３】図１は本発明に係るバイアス制御により出
力電流駆動能力を制御するようにしたバッファ回路のブ
ロック図である。
【００３４】この図に示すバッファ回路は、入力信号と
して定期的にレベル変動するものを対象としており、増
幅回路１と第１バイアス回路２と第２バイアス回路３と
から構成されている。
【００３５】増幅回路１はバイアス電流などのバイアス
条件によって出力電流駆動能力を制御することが可能な
もので、入力増幅段１ａと出力段１ｂとから構成されて
いる。第１バイアス回路２はこの増幅回路１へ常時定電
流を供給するものである。第２バイアス回路３は第１バ
イアス回路２と並列に設けられ増幅回路１へ断続的に定
電流を供給するものであり、φはその断続制御を行う制
御信号である。この制御信号φは上記入力信号のレベル
変動周期と同一周期を持ち、第２バイアス回路３を入力
信号の周期に応じて入力信号がそのレベル維持する時間
より短い一定期間だけオン状態とし他の期間はオフ状態
として増幅回路１へバイアス電流を供給するようになっ
ている。これにより、増幅回路１は上記一定期間だけ出
力駆動能力が上げられてスルーレートが向上するように
なっている。
【００３６】本実施例によれば、第２バイアス回路３が
増幅回路１の動作に寄与することがなくても、第１バイ
アス回路２によって増幅回路１は常に動作状態となって
出力はハイインピーダンス状態とはならないために、出
力電位は外乱の影響を受けることなく安定する。なお、
この第１バイアス回路２の供給バイアスによって決定さ
れる増幅回路１の消費電力を小さくするように、この第
１バイアス回路２の供給電流値を選ぶことにより、消費
電力の大幅な増加を防ぐことができる。
【００３７】また、従来は第２はバイアス回路で与えら
れるバイアス電流が時間とともに小さくなるようにし、
増幅回路の初期の駆動能力を最大にしてスルーレートを
上げるようにしているが、本実施例によれば、第２バイ
アス回路３のオン・オフ制御により定電流を供給するか
否かで増幅回路１の駆動能力の制御を行っているため、
バイアス電流を上記従来方式における初期値より小さく
することができることとなる。よって、瞬時電流を小さ
くすることができることとなるので、動作の信頼性を向
上させることができる。
【００３８】図２は図１に示す回路の第１具体例を示す
ものである。
【００３９】この図において、トランジスタＭ１　〜Ｍ
８　及びコンデンサＣＣ１　は２段オペアンプを構成し
て増幅回路１に対応するものである。
【００４０】トランジスタＭ１　，Ｍ２　はｐチャネル
ＦＥＴからなり、トランジスタＭ３　，Ｍ４　はｎチャ
ネルＦＥＴからなっており、トランジスタＭ１　，Ｍ２
　が差動入力を構成するとともに、トランジスタＭ３　
，Ｍ４　は、カレントミラー回路を用いた能動負荷構成
しており、Ｍ１〜Ｍ４で第１の増幅段（入力増幅段１ａ
）を構成している。
【００４１】トランジスタＭ５　はｎチャネルＦＥＴか
らなり、そのゲートがトランジスタＭ４　のドレインに
接続されて第２の増幅段（出力段１ｂ）を構成している
。
【００４２】トランジスタＭ６　，Ｍ７　はｐチャネル
ＦＥＴからなるもので、これらトランジスタＭ６　及び
トランジスタＭ７　はそれぞれ第１段目及び第２段目の
増幅段にバイアス電流を供給する。
【００４３】ここで、トランジスタＭ１　への入力信号
の電位Ｖｉｎ−と、トランジスタＭ２　への入力信号の
電位Ｖｉｎ＋とがＶｉｎ＋＝Ｖｉｎ−の関係になるとき
には、次のような状態でバランスが取られた状態になる
。つまり第１の増幅段を構成するトランジスタＭ１　〜
Ｍ４　が全てオンとなり、トランジスタＭ７　からのバ
イアス電流Ｉｍ７が半分ずつトランジスタＭ１　，Ｍ２
　に流れる。トランジスタＭ５　もオンとなっており、
トランジスタＭ６　からの電流Ｉｍ６が、そのトランジ
スタＭ５　に流れ、そのドレインに接続されている容量
性負荷ＣＬには流れ込まないこととなる。
【００４４】次に、Ｖｉｎ＋＞Ｖｉｎ−の関係になると
、トランジスタＭ１　がオン、トランジスタＭ２　がオ
フとなるために、トランジスタＭ７　からのバイアス電
流Ｉｍ７はすべてトランジスタＭ１　，Ｍ３　に流れ、
トランジスタＭ２　には流れない。
【００４５】トランジスタＭ３　，Ｍ４　によるカレン
トミラー回路により、トランジスタＭ４にはそのドレイ
ン電位がゼロとなるまで電流が流れる。
【００４６】これにより、トランジスタＭ５　はオフと
なるために、トランジスタＭ６　からの電流Ｉｍ６が容
量性負荷ＣＬ　に流れ込み、その電位が上昇することと
なる。
【００４７】さらに、次に、Ｖｉｎ＋＜Ｖｉｎ−の関係
になると、トランジスタＭ２　がオン、トランジスタＭ
１　がオフとなるために、トランジスタＭ７　からのバ
イアス電流Ｉｍ７はすべてトランジスタＭ２に流れ、ト
ランジスタＭ１　，Ｍ３　，Ｍ４　には流れない。
【００４８】これにより、トランジスタＭ５　のゲート
電位が上昇し、トランジスタＭ５　はオンとなるために
、トランジスタＭ６　からの電流Ｉｍ６より大きな電流
がトランジスタＭ５　に流れ、容量性負荷ＣＬ　の放電
を促し、その電位が下がることとなる。
【００４９】定電流源回路ｉ０　は第１バイアス回路２
に対応し、定電流源回路ｉ１　とスイッチＳＷ１　との
直列回路は第２バイアス回路３に対応するもので、定電
流源回路ｉ０　と並列に接続されている。
【００５０】トランジスタＭ８　はｐチャネルＦＥＴか
らなり、このトランジスタＭ８　が基準電流入力端、上
記トランジスタＭ６　，Ｍ７　が出力端となってカレン
トミラー回路を構成している。定電流源回路ｉ０　，ｉ
１　からのバイアス電流はトランジスタＭ８　に与えら
れ、トランジスタＭ６　，Ｍ７　には、Ｍ８　とのＷ／
Ｌ　の比に応じた電流が、それぞれ流れる。
【００５１】よって、スイッチＳＷ１　がオフのときに
は定電流源回路ｉ０　からの電流Ｉ０　で決まる電流が
トランジスタＭ６　，Ｍ７　に流れ、スイッチＳＷ１　
がオンのときには定電流源回路ｉ０　からの電流Ｉ０　
と定電流源回路ｉ１　からの電流Ｉ１　との合成電流で
決まる電流がトランジスタＭ６　，Ｍ７　に流れる。
【００５２】よって、本実施例によれば、スイッチＳＷ
１　のオン・オフ制御により、スイッチＳＷ１　がオン
のときは、スイッチＳＷ１　がオフのときよりも、バイ
アス電流が電流Ｉ１　分だけ増加され、出力電流駆動能
力を大きくし、スルーレートの向上が図れるとともに、
スイッチＳＷ１　がオフのときは、電流Ｉ１　分は少な
くなるものの電流Ｉ０　の存在により零にはならず、出
力がハイインピーダンス状態になることはない。
【００５３】また、スイッチＳＷ１　がオンとなったと
きに流れる電流値は定電流源ｉ１　により抑えられるた
めに、瞬時電流が過大になることはない。よって、トラ
ンジスタのパワーが従来に比べ余り要求されることなく
高信頼性を得ることができるためにＩＣ化に有利なもの
となっている。
【００５４】図３は図１に示す回路の第２具体例を示す
ものである。
【００５５】この図において、トランジスタＭ９　〜Ｍ
１３及びコンデンサＣＣ２　は２段オペアンプを構成し
増幅回路１に対応するものである。
【００５６】トランジスタＭ９　，Ｍ１０はｐチャネル
ＦＥＴからなり、トランジスタＭ１１，Ｍ１２はｎチャ
ネルＦＥＴからなっており、トランジスタＭ９　，Ｍ１
０が差動入力を構成するとともに、トランジスタＭ１１
，Ｍ１２は、カレントミラー回路を用いた能動負荷を構
成しており、トランジスタＭ９　〜Ｍ１２で第１の増幅
段（入力増幅段１ａ）を構成している。
【００５７】トランジスタＭ１３はｎチャネルＦＥＴか
らなり、そのゲートがトランジスタＭ１２のドレインに
接続されて第２段の増幅段（出力段１ｂ）を構成してい
る。
【００５８】定電流源回路ｉ２　，ｉ４　は第１バイア
ス回路２に対応する。定電流源回路ｉ３とスイッチＳＷ
２　との直列回路、及び定電流源回路ｉ５　とスイッチ
ＳＷ３　との直列回路は第２バイアス回路３に対応し、
前者は定電流源回路ｉ２　と並列に、後者は定電流源回
路ｉ４　と並列に、それぞれ設けられている。定電流源
回路ｉ２　，ｉ４　からの電流は上記第１の増幅段をバ
イアスし、定電流源回路ｉ３　，ｉ５　からの電流は上
記第２の増幅段をバイアスするようになっている。
【００５９】つまり、本実施例の回路はオペアンプの第
１増幅段（入力増幅段１ａ）、第２の増幅段（出力段１
ｂ）それぞれに第１、第２のバイアス回路を設けたもの
で、スイッチＳＷ２　，ＳＷ３　は同期してオン・オフ
制御される。
【００６０】以上のように構成された回路におけるオペ
アンプの部分は電流源回路から直接的にバイアス電流が
供給される点を除けば図２に示す回路と同様に動作する
。
【００６１】よって、スイッチＳＷ２　，ＳＷ３　がオ
フのときには定電流源回路ｉ２　からの電流Ｉ２　が第
１の増幅段（入力増幅段１ａ）に、定電流源回路ｉ４　
からの電流Ｉ４からの電流が第２の増幅段（出力段１ｂ
）に、それぞれ供給される。
【００６２】そして、スイッチＳＷ２　，ＳＷ３　がオ
ンのときには定電流源回路ｉ２　からの電流Ｉ２　と定
電流源回路ｉ３　からの電流Ｉ３　との合成電流が第１
の増幅段（入力増幅段１ａ）に、定電流源回路ｉ４　か
らの電流Ｉ４　と定電流源回路ｉ５　からの電流Ｉ５　
との合成電流が第２の増幅段（入力増幅段１ａ）に、そ
れぞれ供給される。
【００６３】よって、本実施例によれば、スイッチＳＷ
２　，ＳＷ３　のオン・オフ制御により、スイッチＳＷ
２　，ＳＷ３　がオンのときは、スイッチＳＷ２　，Ｓ
Ｗ３　がオフのときよりも、バイアス電流がそれぞれ電
流Ｉ３　あるいはＩ５　分だけ増加され、出力電流駆動
能力が大きくされる。また、スイッチＳＷ２　，ＳＷ３
　がオフのときは、電流Ｉ３　あるいはＩ５　分は少な
くなるものの電流Ｉ２　あるいはＩ４　の存在により零
にはならず、出力がハイインピーダンス状態になること
はない。
【００６４】また、スイッチＳＷ２　，ＳＷ３　がオン
となったときに流れる電流値は定電流源ｉ３　，ｉ５　
により抑えられるために、瞬時電流が過大になることも
ない。
【００６５】つまり、本実施例によっても図２に示すも
のと同様の作用効果が得られることとなる。
【００６６】さらに本実施例によれば、オペアンプの第
１増幅段（入力増幅段１ａ）、第２の増幅段（出力段１
ｂ）それぞれに第１、第２のバイアス回路を設けたから
、その定電流源回路ｉ２　，ｉ３　のペアと定電流源回
路ｉ４，ｉ５　のペアとで電流の設定値を変えられ、動
作電流の設定の自由度が向上することとなる。
【００６７】図４は本発明に係る出力段駆動素子の断続
制御により出力駆動能力を制御するようにしたバッファ
回路のブロック図である。
【００６８】この図に示すバッファ回路は、図１〜図３
に示すものと同様、入力信号として定期的にレベル変動
するものを対象としており、バイアス手段としては、図
１に示す常時定電流を供給する第１バイアス回路２のみ
を備え、時間的にオン・オフされるものは備えていない
。そして本実施例の要部を構成する増幅回路は、増幅回
路部４及び駆動能切換え回路５とから大略構成されてい
る。
【００６９】増幅回路部４は入力増幅段６と２つの出力
駆動素子７，８とを備え、駆動能切換え回路５はスイッ
チ９を備えている。このスイッチ９は一つの出力駆動素
子８と出力端との間に直列に挿入されている。
【００７０】これにより、出力駆動素子７は常に駆動さ
れ、出力駆動素子８はスイッチ９がオンのときのみ駆動
されるようになっている。このスイッチ９は制御信号φ
によりオン・オフ制御されるようになっている。
【００７１】よって、スイッチ９がオフのときは出力駆
動能力が出力駆動素子７のみで決まり、スイッチ９がオ
ンのときは出力駆動能力が出力駆動素子７と出力駆動素
子８との２つによって決まるようになるため、スイッチ
９のオン・オフ制御によりスイッチ９がオンとなってい
る期間だけ出力駆動能力が上げられてスルーレートが向
上するようになっている。
【００７２】また出力駆動素子８が増幅回路の動作に寄
与することがなくても、出力駆動素子７によって増幅回
路は常に動作状態となり、出力はハイインピーダンス状
態とはならないため、出力電位は外乱の影響を受けるこ
となく安定する。なお、この出力駆動素子７により決ま
る消費電力を小さくするように、この出力駆動素子７を
選ぶことにより、消費電力の大幅な増加を防ぐことがで
きる。
【００７３】さらに、本実施例によれば、出力駆動素子
８の断続制御により駆動能力の制御を行っており、両駆
動素子７，８で駆動している期間中の駆動能力は一定で
あるために、このときの電流値は従来方式のバイアス電
流の初期値で決まる瞬時電流より小さくすることができ
ることとなる。
【００７４】なお、図４の回路においては、出力段駆動
素子８の出力側にスイッチ９を設けたが、同素子８の入
力側に設けても同様の作用効果が得られる。
【００７５】図５は図４に示す回路の第１具体例を示す
ものである。
【００７６】この図において、トランジスタＭ１４〜Ｍ
１９は入力増幅段６に対応し、トランジスタＭ２０，Ｍ
２１は出力段駆動素子７に対応し、トランジスタＭ２２
，Ｍ２３は出力段駆動素子８に対応しており、これによ
って１段構成のオペアンプが形成されている。
【００７７】スイッチＳＷ４　はトランジスタ２２のゲ
ートに接続され、スイッチＳＷ６　はトランジスタ２３
のゲートに接続されており、両スイッチＳＷ４　，ＳＷ
６　はスイッチ９に対応するものである。
【００７８】トランジスタＭ１４，Ｍ１５は、ｐチャネ
ルＦＥＴからなり、差動入力端を構成している。すなわ
ち、トランジスタＭ１４への入力信号の電位Ｖｉｎ−と
トランジスタＭ１５への入力信号の電位Ｖｉｎ＋とが、
Ｖｉｎ＋＝Ｖｉｎ−のときには両トランジスタＭ１４，
Ｍ１５がオンとなり、Ｖｉｎ＋＞Ｖｉｎ−のときにはト
ランジスタＭ１４のみオンとなり、Ｖｉｎ＋＞Ｖｉｎ−
のときにはトランジスタＭ１５のみオンとなる。
【００７９】トランジスタＭ１６，Ｍ１８はｎチャネル
ＦＥＴからなり、これらは、トランジスタＭ１６が基準
電流入力端、トランジスタＭ１８が出力端となるカレン
トミラー回路を構成している。トランジスタＭ１６には
トランジスタＭ１４からの電流が基準電流として入力さ
れる。
【００８０】トランジスタＭ１９，Ｍ２０，Ｍ２２はｐ
チャネルＦＥＴからなり、トランジスタＭ１９が基準電
流入力端、トランジスタＭ２０，Ｍ２２が出力端となる
カレントミラー回路が形成されている。トランジスタＭ
１９にはトランジスタＭ１８の出力電流が基準電流とし
て与えられている。
【００８１】トランジスタＭ１７，Ｍ２１，Ｍ２３はｎ
チャネルＦＥＴからなり、これらは、トランジスタＭ１
７が基準電流入力端、トランジスタＭ２１，Ｍ２３が出
力端となるカレントミラー回路を構成している。
【００８２】トランジスタＭ２２のゲート−ソース間に
はスイッチＳＷ５が接続され、トランジスタＭ２３のゲ
ート−ソース間にはスイッチＳＷ７　が接続されている
。これらのスイッチＳＷ５　，ＳＷ７　は、スイッチＳ
Ｗ４　，ＳＷ６　がオンのときオフ、スイッチＳＷ４　
，ＳＷ６　がオフのときオンとなり、Ｍ２２及びＭ２３
が完全にオフするようにしている。
【００８３】以上のように構成された本実施例の回路に
おいて、入力信号の電位Ｖｉｎ−，Ｖｉｎ＋の大小関係
に応じて、スイッチＳＷ４　，ＳＷ６　がオフのときに
はトランジスタＭ２０，Ｍ２１で出力駆動能力は決まり
、トランジスタＭ２０，Ｍ２１が常に動作しているので
出力がハイ・インピーダンス状態になることはない。ま
たスイッチＳＷ４　，ＳＷ６　がオンのときにはトラン
ジスタＭ２０，Ｍ２１にトランジスタＭ２２，Ｍ２３の
駆動能力をも加わって決まることとなる。
【００８４】また、スイッチＳＷ４　，ＳＷ６　がオン
となったときに出力に流れる電流値は定電流源ｉ６　に
より抑えられるために、瞬時電流が過大になることもな
い。
【００８５】ここで、スイッチＳＷ４　，ＳＷ６　がオ
フのときの最大出力電流駆動能力は、 Ｉ６　・（Ｗ／Ｌ）Ｍ２１　／（Ｗ／Ｌ）Ｍ１７　＝Ｉ
６　・（Ｗ／Ｌ）Ｍ１８　・（Ｗ／Ｌ）Ｍ２０　／　　
｛（Ｗ／Ｌ）Ｍ１６　・（Ｗ／Ｌ）Ｍ１９　｝　　　　
　　　　　　　　　　　　　　　　　　…（１）で与え
られる。この式中、Ｗは各トランジスタのゲート幅、Ｌ
はゲート長を表し、サフィックスは各トランジスタの符
号に対応する。
【００８６】またスイッチＳＷ４　，ＳＷ５　がオンの
ときに、その最大出力電流駆動能力は、 Ｉ６　・｛（Ｗ／Ｌ）Ｍ２１　＋（Ｗ／Ｌ）Ｍ２３　｝
／（Ｗ／Ｌ）Ｍ１７　＝Ｉ６　・｛（Ｗ／Ｌ）Ｍ１８　
・｛（Ｗ／Ｌ）Ｍ２０　＋（Ｗ／Ｌ）Ｍ２２　｝／　　
｛（Ｗ／Ｌ）Ｍ１６　・（Ｗ／Ｌ）Ｍ１９　｝　　　　
　　　　　　　　　　　　　　　　　　…（２）で与え
られる。
【００８７】よって、（Ｗ／Ｌ）Ｍ２１　と（Ｗ／Ｌ）
Ｍ２３　との比、及び（Ｗ／Ｌ）Ｍ２０　と（Ｗ／Ｌ）
Ｍ２２　との比を（１）が（２）に比べ充分小さくなる
ように選定することにより、消費電力が大幅に増加する
ことがない。
【００８８】そして、本実施例によれば、更に、スイッ
チ　　ＳＷ４　，ＳＷ６　がオフしたときにスイッチＳ
Ｗ５　，ＳＷ７　がオンとなり、トランジスタＭ２２の
ゲート電位が電源電位に、またトランジスタＭ２３のゲ
ート電位がグランド電位にされ、各トランジスタＭ２２
，Ｍ２３のゲートの寄生容量による電荷が放電されるた
めに、各トランジスタＭ２２，Ｍ２３はスイッチＳＷ４
　，ＳＷ６　がオフしたときに確実にオフされることと
なる。
【００８９】図６は図４に示す回路の第２具体例であっ
て図５の回路の変形例に当たるものを示している。
【００９０】この図に示すように第２出力駆動素子とス
イッチ部を第２出力駆動素子であるトランジスタＭ２２
及びＭ２３のドレインに直列に入れても図５に示す回路
と同等の作用効果が得られるものである。
【００９１】また、本実施例によれば、スイッチＳＷ４
　，ＳＷ６　がトランジスタＭ２２，Ｍ２３の各電流路
を遮断する構成となっていることから、これらスイッチ
ングＳＷ４　，ＳＷ６　がＯＦＦとなれば、トランジス
タＭ２２，Ｍ２３からの電流の影響を確実に除くことが
でき、図５に示すようなスイッチングＳＷ５　，ＳＷ７
　は不要となる。
【００９２】図７は図４に示す回路の第３具体例であっ
て図５の回路の他の変形例にあたるものを示している。
【００９３】この図に示すように、直接出力に並列に第
２出力駆動素子を接続せず、トランジスタＭ１６とＭ１
８によるカレントミラー回路において、トランジスタＭ
１８に並列に該第２出力駆動素子としてのトランジスタ
Ｍ２２を接続して電流増幅しても同様の効果が得られる
。
【００９４】すなわち、スイッチＳＷ４　がＯＦＦのと
きは、トランジスタＭ１８から電流のみがトランジスタ
Ｍ１９，Ｍ２０を介して増幅に供されるが、スイッチＳ
Ｗ４　がＯＮのときは、トランジスタＭ１８からの電流
に加えトランジスタＭ２２からの電流もトランジスタＭ
１９に流れるために出力電流駆動能力が増大することと
なるものである。
【００９５】図８は図１に示すバイアスによる駆動能力
制御と図４に示す駆動素子による駆動能力制御とを組み
合わせて出力駆動能力を制御するように構成したバッフ
ァ回路のブロック図である。
【００９６】つまり、本回路は、まずバイアス回路とし
て図１に示す第１バイアス回路２及び第２バイアス回路
３を備え、また出力駆動素子として図４に示す第１駆動
素子７及び第２駆動素子８を備え、第２バイアス回路３
及び第２駆動素子８が同一の制御信号φによりオン・オ
フ制御されるようになっている。
【００９７】このように構成すれば、上記図１及び図４
に示す実施例の両要素を備えていることから、上記と同
等の作用効果が得られることは勿論のこと、さらに、出
力電流駆動能力を大きくするときと小さくするときとの
比率をバイアス回路２，３と出力駆動素子７，８との両
者で決定するので、出力電流駆動能力の大きいときと小
さいときとの比率を大きくするのが容易になる。
【００９８】図９は図８に示す回路の第１具体例を示す
ものである。
【００９９】この図に示す回路は、第２バイアス回路３
を構成する定電流回路ｉ７　とスイッチＳＷ８　との直
列回路を、図４に示す回路の定電流源回路ｉ６　に対し
並列に接続したものに相当する。スイッチＳＷ８　はス
イッチＳＷ４　，ＳＷ６　と同じ制御信号φによりオン
・オフ制御される。Ｉ７　は定電流回路ｉ７　からのバ
イアス電流である。
【０１００】このように構成することにより、スイッチ
ＳＷ４　，ＳＷ６，ＳＷ８　がオフのときの最大出力電
流駆動能力は、上記式（１）で示すものとなる。　　ま
た、スイッチＳＷ４　，ＳＷ６　，ＳＷ８　がオンのと
きの最大出力電流駆動能力は、 （Ｉ６　＋Ｉ７　）・｛（Ｗ／Ｌ）Ｍ２１　＋（Ｗ／Ｌ
）Ｍ２３　｝／（Ｗ／Ｌ）Ｍ１７　＝（Ｉ６　＋Ｉ７　
）・［（Ｗ／Ｌ）Ｍ１８　・｛（Ｗ／Ｌ）Ｍ２０　＋（
Ｗ／Ｌ）Ｍ２２　｝／　　｛（Ｗ／Ｌ）Ｍ１６　・（Ｗ
／Ｌ）｝Ｍ１９　］　　　　　　　　　　　　　　　　
　　　　　　…（３）で与えられる。
【０１０１】よって、（１）＜（３）の関係を決定付け
るのは、（Ｗ／Ｌ）Ｍ２１　と（Ｗ／Ｌ）Ｍ２３　との
比、及び（Ｗ／Ｌ）Ｍ２０と（Ｗ／Ｌ）Ｍ２２　との比
のみではなく、Ｉ６とＩ６　＋Ｉ７　との比も係わるた
め、図４の回路と同一の駆動能力を得ることを考えれば
トランジスタＭ２２，Ｍ２３のサイズをより小さくする
ことが可能となる。
【０１０２】図１０は図８に示す回路の第２具体例を示
すもので、図６に示す回路に第２バイアス回路を加えた
ものである。この回路によっても図９に示すものと同様
の効果が得られる。
【０１０３】また、図１１は図８に示す回路の第３具体
例を示すもので、図７に示す回路に第２バイアス回路を
加えたもので、この回路でも図９に示すものと同様の効
果が得られるものである。
【０１０４】図１２は制御信号φによりオン・オフ制御
され第２バイアス回路を構成する電流源回路の具体回路
を示すものである。
【０１０５】図１２中の（ａ）は当該定電流源回路を上
記図２、図３、図９と同じレベルで示した回路図で、（
ｂ）〜（ｅ）がその具体化回路である。
【０１０６】まず、図１２（ｂ）に示すものは、２つの
ｐチャネルＦＥＴからなるトランジスタＭ４７，Ｍ４８
の直列回路からなっており、トランジスタＭ４７のゲー
トには一定のバイアス電圧Ｖｂ　を印加して、トランジ
スタＭ４８がオンとなったときに流れる電流値を規定す
るとともに、トランジスタＭ４８のゲートに制御信号φ
の反転信号を与えるようにしたもので、トランジスタＭ
４８がオンとなると、トランジスタＭ４７から定電流Ｉ
ｍ４７が得られることとなる。
【０１０７】図１２（ｃ）に示すものは、３つのｐチャ
ネルＦＥＴからなるトランジスタＭ４９〜Ｍ５１からな
っている。トランジスタＭ４９のドレイン（またはソー
ス）に定電圧Ｖｂ　が印加され、同ゲートには制御信号
φの反転信号が与えられている。トランジスタＭ４９の
ソース（またはソース）はトランジスタＭ５１のゲート
に接続され、トランジスタＭ４９のオン時に電圧Ｖｂ　
がトランジスタＭ５１のゲートに印加され、これにより
トランジスタＭ５１がオンとなって、このトランジスタ
Ｍ５１から定電流Ｉｍ５１が得られる。
【０１０８】トランジスタＭ５０のソース−ドレインは
トランジスタＭ５１のソース−ゲート間に接続され、同
トランジスタＭ５０のゲートには制御信号φが印加され
ている。これにより、トランジスタＭ５０はトランジス
タＭ４９がオフのときにオンとなるようになっており、
このトランジスタＭ５０がオンとなることにより、トラ
ンジスタＭ５１のゲートが電源によって“Ｈ”（ハイレ
ベル）とされて、このトランジスタＭ５１がオフとなる
ようにされている。
【０１０９】これら図１２（ｂ）、（ｃ）はスイッチＳ
Ｗ１７をトランジスタＭ４８，Ｍ４９によるアナログス
イッチにより構成した回路を示したものである。
【０１１０】次に、同図（ｄ）に示すものは、スイッチ
ＳＷ１７に相当するスイッチＳＷ１８，ＳＷ１９と、ｐ
チャネルＦＥＴからなるトランジスタＭ５２と、抵抗器
Ｒ１　及び容量Ｃ１　からなる時定数回路とを備えてい
る。
【０１１１】トランジスタＭ５２のゲートには抵抗器Ｒ
１　とスイッチＳＷ１８とを直列に介して定電圧Ｖｂ　
が印加され、スイッチＳＷ１８は制御信号φによりオン
・オフ制御される。トランジスタＭ５２はスイッチＳＷ
１８がオンのときにオンとなって定電圧Ｖｂが抵抗器Ｒ
１　を通じてＭ５２のゲートに印加され、オンとなって
、定電流Ｉｍ５２がトランジスタＭ５２から得られるこ
ととなる。
【０１１２】容量Ｃ１　はトランジスタＭ５２のソース
−ゲート間に接続されており、抵抗器Ｒ１　と容量Ｃ１
　とで決まる時定数でトランジスタＭ５２がオン及びオ
フするようになっている。
【０１１３】スイッチＳＷ１９は抵抗器Ｒ１　を挟んで
容量Ｃ１　と並列に接続されており、制御信号φの反転
信号によりオン・オフ制御されるようになっている。こ
れによりスイッチＳＷ１９はスイッチＳＷ１８がオフの
ときにオンとなり、このスイッチＳＷ１８がオンとなる
ことにより、トランジスタＭ５２のゲートが電源により
“Ｈ”とされ、このトランジスタＭ５２がターンオフさ
れて、電流Ｉｍ５２が遮断される。
【０１１４】以上説明した回路では、時定数回路によっ
てトランジスタＭ５２から得られる電流Ｉｍ５２の立上
がり及び立下がりが緩やかにされるため、この回路を用
いることにより、バッファ回路の出力電流駆動能力が急
激に上がったり下がったりしないようにすることができ
る。
【０１１５】図１２（ｅ）に示す回路は図１２（ｄ）に
示す回路のスイッチＳＷ１８，ＳＷ１９及び抵抗器Ｒ１
　をトランジスタにより構成したものである。
【０１１６】すなわち、この回路はｐチャネルＦＥＴか
らなるトランジスタＭ５３〜５６と容量Ｃ２　とを備え
ている。トランジスタＭ５３は制御信号φの反転信号に
よりオン・オフ制御されるように構成されてスイッチＳ
Ｗ１８に対応し、トランジスタＭ５４は制御信号φによ
りオン・オフ制御されるようにされてスイッチＳＷ１９
に対応するものとなる。トランジスタＭ５５はそのゲー
トがグランドに接続されてオン抵抗として構成され、抵
抗器Ｒ１　に対応するものとされて、トランジスタＭ５
６のゲートにはトランジスタＭ５５を通じて電圧Ｖｂ　
が印加されてオンされる。
【０１１７】容量Ｃ２　はトランジスタＭ５６のソース
−ゲート間に接続され、容量Ｃ１　に対応するものとさ
れている。よって、トランジスタＭ５３がターンオンす
るとき、このトランジスタＭ５６からの電流Ｉｍ５６は
トランジスタＭ５５のオン抵抗値と容量Ｃ２により決ま
る時定数で立ち上がったり立ち下がったりするようにな
っている。
【０１１８】トランジスタＭ５４はトランジスタＭ５５
を挟んで容量Ｃ２　と並列に接続され、トランジスタＭ
５３のオフ時にオンとなってトランジスタＭ５６のゲー
トを電源により“Ｈ”として、このトランジスタＭ５６
をオフさせるようになっているものである。
【０１１９】図１３は第１バイアス回路と第２バイアス
回路とを組み合わせた回路の各種具体例を示すものであ
る。
【０１２０】図１３（ａ）は当該バイアス回路を上記図
２、図３、図９等と同じレベルで示した回路図で、同図
（ｂ），（ｃ）がその具体化回路である。
【０１２１】まず図１３（ｂ）に示すものは、ｐチャネ
ルＦＥＴからなるトランジスタＭ５７〜Ｍ５９を備えて
いる。トランジスタＭ５７のゲートには定電圧Ｖｂ１が
印加され、このトランジスタＭ５７からは、常時、定電
流Ｉｍ５７が得られる。トランジスタＭ５８のゲートに
は定電圧Ｖｂ２が印加され、トランジスタＭ５９はトラ
ンジスタ５８と直列に接続されている。このトランジス
タ５９のゲートには制御信号φの反転信号が与えられて
おり、トランジスタＭ５８からはトランジスタＭ５９が
オンのときのみ定電流Ｉｍ５８が得られる。つまり、ト
ランジスタＭ５７が第１バイアス回路を構成し、トラン
ジスタＭ５８，Ｍ５９が第２バイアス回路を構成する。
【０１２２】このような構成によれば、トランジスタＭ
５８，Ｍ５９のＷ／Ｌ及び定電圧Ｖｂ１，Ｖｂ２を変え
ることによりそれぞれ異なる出力電流値を持つ電流源回
路が実現できる。
【０１２３】次に、図１３（ｃ）に示すものは、ｐチャ
ネルＦＥＴからなるトランジスタＭ６０〜Ｍ６４と定電
流源回路ｉ１４とを有し、トランジスタＭ６０を基準電
流入力端、トランジスタＭ６２を出力端とするカレント
ミラー回路と、トランジスタＭ６１を基準電流入力端、
トランジスタＭ６３を出力端とするカレントミラー回路
とを含んでいる。トランジスタＭ６０，Ｍ６１は直列に
接続され、共に定電流源回路ｉ１４からの電流Ｉ１４が
基準電流として供給されている。
【０１２４】トランジスタＭ６４はトランジスタＭ６３
と直列に接続され、その直列回路はトランジスタＭ６２
と並列に接続されており、トランジスタＭ６２からは常
時定電流Ｉｍ６２が得られ、トランジスタＭ６３からは
スイッチＭ６４がオンのときに定電流Ｉｍ６３が得られ
るものである。
【０１２５】これまで説明した回路は全てＭＯＳＦＥＴ
で構成しているが、バイポーラトランジスタを使っても
同様の機能が得られるバッファ回路を構成することがで
きる。
【０１２６】図１４は入力増幅段１ａの出力を用いて発
生した制御信号により出力電流駆動能力を制御するよう
にしたバッファ回路のブロック図であり、図１に示した
本発明のブロック図において入力増幅段１ａの出力を用
いた制御信号発生手段１１を加えたものである。
【０１２７】図１において、制御信号は、例えば定期的
に変化する入力信号に同期させた周期パルスで入力信号
が変化するタイミングで与えられるため、入力信号の電
位変化が小さく出力電流駆動能力を上げる必要がない場
合でも、制御信号で制御される一定期間だけ出力電流駆
動能力を上げていることとなっていた。
【０１２８】図１４に示すバッファ回路においては、入
力増幅段１ａの出力の電位変化あるいは電流変化が大き
い時のみ制御信号を発生している、つまり、入力信号の
電位変化が小さく出力電流駆動能力を上げる必要がない
場合には入力増幅段１ａの出力の電位変化あるいは電流
変化は小さいので制御信号を発生することはなく、不必
要に出力電流駆動能力を上げず、より低消費電力化を実
現している。
【０１２９】図１５は図１４に示す回路の第１具体例を
示すもので、この図に示す回路は図２に示す回路におい
て制御信号発生手段を加えたものに相当する。
【０１３０】前に説明した通りトランジスタＭ１　〜Ｍ
８　及びＣＣ１は２段オペアンプを構成しており増幅回
路１に対応している。このうち、トランジスタＭ１　〜
Ｍ４　で入力増幅段１ａを、トランジスタＭ５　で出力
段１ｂをそれぞれ構成しており。トランジスタＭ６　，
Ｍ７　は各々入力増幅段１ａ及び出力段１ｂにバイアス
電流を供給している。また、図２のＳＷ１　はトランジ
スタＭＳＷ１　により実現されている。
【０１３１】このような構成の増幅回路においては、立
上がりのスルーレートは入力増幅段１ａに供給されるバ
イアス電流および位相補償用コンデンサＣＣ１の容量で
決定されるレートと、トランジスタＭ６　より供給され
る電流および出力の容量性負荷ＣＬ　の容量で決定され
るレートとのうち低い方のレートになる。また、立下が
りのスルーレートは入力増幅段１ａに供給されるバイア
ス電流と位相補償用コンデンサＣＣ１で決定されるレー
トとによってのみ決定される。したがって、Ｖｉｎ＋が
Ｖｉｎ−より低い電位のときには、トランジスタＭ５　
により電流を吸い取って出力電位を下げる動作となるの
で、トランジスタＭ６　により供給される電流を上げて
も全てトランジスタＭ５　により吸い取られてしまうた
め、トランジスタＭ５　の出力電流駆動能力を上げる必
要はないこととなる。 この点に着目し、制御信号発生手段は次述するように形
成されている。
【０１３２】すなわち、この制御信号発生手段は、トラ
ンジスタＭＰＣ１　及びＭＮＣ１　により構成され、（
Ｗ／Ｌ）ＭＰＣ１／（Ｗ／Ｌ）Ｍ７＞［（Ｗ／Ｌ）ＭＮ
Ｃ１／（Ｗ／Ｌ）Ｍ４］／２、つまり、Ｖｉｎ−とＶｉ
ｎ＋が同電位となったときには、トランジスタＭＰＣ１
　のドレインより供給される電流がトランジスタＭＮＣ
１　のドレインに吸収される電流より大きくなるように
設定することにより、Ｖｉｎ＋がＶｉｎ−よりある程度
高い電位となったときのみトランジスタＭＮＣ１　のド
レイン電流がトランジスタＭＰＣ１　のドレイン電流よ
り大きくなりトランジスタＭＳＷ１　のゲート電位を下
げてオンさせるように動作し、トランジスタＭ６　の出
力電流駆動能力を上げる。
【０１３３】このようにＶｉｎ＋がＶｉｎ−よりある程
度高い電位となったときのみトランジスタＭＳＷ１　が
オンとなってトランジスタＭ６　の出力電流駆動能力を
上げるように動作するので低消費電力化を図ることがで
きる。
【０１３４】図１６は図１４に示す回路の第２具体例を
示すものである。
【０１３５】この図１６に示す回路は、図１５に示す回
路においてトランジスタＭ８　をトランジスタＭ８Ａと
Ｍ８Ｂとに分けることにより、入力増幅段１ａと出力段
１ｂへのバイアス電流供給の経路を分け、入力増幅段１
ａに供給するバイアス電流を、このバイアス電流と位相
補償用コンデンサＣＣ１で決まるレートが常に高くなる
ように設定しておき、消費電力に最も関係する出力段１
ｂへのバイアス電流のみ制御するようにした変形例であ
り、図１５に示す回路と同様の効果が得られる。
【０１３６】図１７は図１４に示す回路の第３具体例を
示すものである。
【０１３７】この図に示す回路は、図１５に示す回路に
おける制御信号発生手段の構成の変形例に相当するもの
である。図１５に示す回路では、制御信号発生手段の入
力となる入力増幅段１ａの出力としてトランジスタＭ３
　のドレイン電位を用いているが、図１７に示す回路で
は、トランジスタＭ４　のドレイン電位を用いている。 制御信号発生手段は、トランジスタＭＰＣ２　及びＭＮ
Ｃ２　とトランジスタＭＰＩ及びＭＮＩとで構成してい
る反転回路により構成され、（Ｗ／Ｌ）ＭＰＣ２／（Ｗ
／Ｌ）Ｍ７＜［（Ｗ／Ｌ）ＭＮＣ２／（Ｗ／Ｌ）Ｍ４］
／２、つまり、Ｖｉｎ＋とＶｉｎ−とが同電位となった
ときには、トランジスタＭＮＣ２　へ吸収される電流が
トランジスタＭＰＣ２　より供給される電流より大きく
なるように設定することにより、Ｖｉｎ＋がＶｉｎ−よ
りある程度高い電位となったときのみトランジスタＭＰ
Ｃ２　のドレイン電流がトランジスタＭＮＣ２　のドレ
イン電流より大きくなり、トランジスタＭＰＩびＭＮＩ
で構成している反転回路の出力電位が下がり、トランジ
スタＭＳＷ１　をオンさせるように動作する。これによ
り、トランジスタＭ５　の出力電流駆動能力を上げてお
り、図１５と同様の効果が得られる。
【０１３８】図１８は図１４に示す回路の第４具体例を
示すものである。
【０１３９】この図に示す回路は、図１６の実施例にお
いて制御信号発生手段により発生した制御信号により、
入力増幅段１ａのバイアス電流も制御するようにした変
形例である。制御信号発生手段は、トランジスタＭＰＣ
１　，ＭＮＣ１　，ＭＰＣ２　，ＭＮＣ２　により構成
されており、出力段１ｂへのバイアス電流の制御は図１
６で説明した通りである。入力増幅段１ａのバイアス電
流はスルーレートの決定要因の一つであるので、この制
御は、Ｖｉｎ＋がＶｉｎ−よりある程度高い電位となっ
た時、及びＶｉｎ−がＶｉｎ＋よりある程度高い電位と
なった時に入力増幅段１ａのバイアス電流が大きくなる
ように行う。このため、トランジスタＭＰＣ１　及びＭ
ＮＣ１　によりＶｉｎ＋がＶｉｎ−よりある程度高い電
位となった時にトランジスタＭＳＷ２Ａをオンさせて、
定電流源ｉ３　からの電流Ｉ３　を加えるだけでなく、
トランジスタＭＰＣ２　及びＭＮＣ２　によりＶｉｎ−
がＶｉｎ＋よりある程度高い電位となった時にトランジ
スタＭＳＷ２Ｂをオンさせて、定電流源ｉ３　からの電
流Ｉ３　を加えるように制御している。これにより、わ
ずかではあるが、入力増幅段１ａで不必要に電流が消費
されるのを防いでいる。ここでは、トランジスタＭＰＣ
２　及びＭＮＣ２　の（Ｗ／Ｌ）は、（Ｗ／Ｌ）ＭＰＣ
２／（Ｗ／Ｌ）Ｍ７＞［（Ｗ／Ｌ）ＭＮＣ２／（Ｗ／Ｌ
）Ｍ４］／２となるように設定しており、図１７に示す
回路例のときと異なる。
【０１４０】図１９は図１４に示す回路の第５具体例を
示すものである。
【０１４１】この図に示す回路は、図１８に示す回路に
おいて入力増幅段１ａのバイアス電流制御を図３で示し
たように、定期的に変化する入力信号に同期させた周期
パルスφで行っているもので、図１８に示す回路の場合
と同様の効果がある。
【０１４２】図２０は図１４に示す回路の第６具体例を
示すものである。
【０１４３】この図に示す回路は、図５〜図７に示した
トランジスタＭ１４〜Ｍ２１で構成された増幅回路にお
いて、制御信号発生手段を加えた実施例である。トラン
ジスタＭ１４〜Ｍ１９が入力増幅段を構成し、トランジ
スタＭ２０及びＭ２１が出力段を構成している（その図
５等においては第１の出力段駆動素子と見なしている）
制御信号発生手段は、トランジスタＭＰＣ１　，ＭＮＣ
１　，ＭＰＣ２　及びＭＮＣ２　より構成されている。 トランジスタＭＰＣ１　，ＭＮＣ１　，ＭＰＣ２　，Ｍ
ＮＣ２　の各（Ｗ／Ｌ）は、図１８で説明した通りで、
Ｖｉｎ＋がＶｉｎ−よりある程度高い電位となった時に
は、トランジスタＭＳＷＢ　をオンさせるように制御し
ている。よって、Ｖｉｎ＋がＶｉｎ−よりある程度高い
電位となった時、およびＶｉｎ−がＶｉｎ＋よりある程
度高い電位となった時に、制御信号発生手段はトランジ
スタＭＳＷＡ　またはＭＳＷＢ　をオンさせて、増幅回
路に供給するバイアス電流をＩ６　からＩ６　＋Ｉ６１
に増加し、スルーレートを上げている。
【０１４４】図２１は図１４に示す回路の第７具体例を
示すものである。
【０１４５】この図において、トランジスタＭ１　〜Ｍ
４　は入力増幅段１ａを構成し、トランジスタＭ７　は
入力増幅段１ａにバイアス電流を供給しており、トラン
ジスタＭＰ６Ａ　，ＭＰ６Ｂ　で構成されるソース・フ
ォロアにより構成される増幅回路では、立上がりスルー
レートは、ほとんどトランジスタＭＰ６Ｂ　により供給
される電流により決定され、立下がりのスルーレートは
トランジスタＭＰ６Ａ　の（Ｗ／Ｌ）による。
【０１４６】制御信号発生手段は、トランジスタＭＰＣ
２　，ＭＮＣ２　により構成され、各々のトランジスタ
の（Ｗ／Ｌ）は、（Ｗ／Ｌ）ＭＰＣ２／（Ｗ／Ｌ）Ｍ７
＞［（Ｗ／Ｌ）ＭＮＣ２／（Ｗ／Ｌ）Ｍ４］／２、つま
り、Ｖｉｎ＋がＶｉｎ−よりある程度高い電位となった
時に、トランジスタＭＳＷ１　をオンさせ、バイアス電
流を電流原ｉ０　の電流Ｉ０　に電流原ｉ１　の電流Ｉ
１　を加えるように設定してある。 よって、Ｖｉｎ＋がＶｉｎ−よりある程度高い電位とな
ったときにのみトランジスタＭＰ６Ｂ　より供給される
電流を大きくし、出力電流駆動能力を上げている。
【０１４７】図２２は図１４に示す回路の第８具体例を
示すものである。
【０１４８】この図に示す回路は、図１５に示す回路に
おいて、図１２及び図１３に示したバイアス回路の具体
例を適用した変形例であり、前述の通りトランジスタＭ
１　〜Ｍ４　は入力増幅段１ａを、トランジスタＭ５　
は出力段１ｂを構成しており、トランジスタＭ７　は入
力増幅段１ａへバイアス電流を、トランジスタＭ６Ｃ，
Ｍ６Ｄは出力段１ｂへバイアス電流を供給している。制
御信号発生手段は、トランジスタＭＰＣ１　及びＭＮＣ
１で構成され、その（Ｗ／Ｌ）は図１５に示す回路の説
明で述べた通りである。トランジスタＭＰＩ及びＭＮＩ
は反転回路を構成し、制御信号の反転信号を発生してい
る。
【０１４９】この構成において、Ｖｉｎ＋がＶｉｎ−よ
りある程度電位が高くなった時に発生した制御信号によ
り、トランジスタＭＳＷ１Ｄはオフとなり、また、トラ
ンジスタＭＳＷ１Ｃがオンとなり、トランジスタＭ８Ｄ
のゲート電位をトランジスタＭ６Ｄのゲートに印加する
ことにより、出力電流駆動能力を上げている。この時、
トランジスタＭ６ＤのゲートにはトランジスタＭ８Ｄの
ゲート・ソース電圧とトランジスタＭ８Ｃのゲート・ソ
ース電圧の和が印加されているので、出力電流駆動能力
を上げるための必要な電流を供給するトランジスタＭ６
Ｄの（Ｗ／Ｌ）を小さく、つまり面積を小さくすること
ができる。
【０１５０】図２３は図１４に示す回路の第９具体例を
示すものである。
【０１５１】この図に示す回路は、図２２に示す回路に
おける制御信号発生手段の変形例で、図１７に示す回路
の場合と同じく、入力増幅手段１ａの他方の出力を使っ
ている。制御信号発生手段を構成するトランジスタＭＰ
Ｃ２　及びＭＮＣ２　の（Ｗ／Ｌ）は図１７に示す回路
で説明した通りである。
【０１５２】図２４は図１４に示す回路の第１０具体例
を示すものである。
【０１５３】この図に示す回路は、図２２に示す回路に
おける制御信号発生手段の他の変形例で、制御信号の反
転回路を用いる代わりに、トランジスタＭＰＣ１　，Ｍ
ＮＣ１　，ＭＰＣ２　，ＭＮＣ２　により構成され、入
力増幅手段１ａの正負の出力を用いた実施例である。ト
ランジスタＭＰＣ１　，ＭＮＣ１　，ＭＰＣ２　，ＭＮ
Ｃ２　の（Ｗ／Ｌ）は、図１５および図１７に示す回路
で説明した通りである。
【０１５４】図２５は図１４に示す回路の第１１具体例
を示すものである。
【０１５５】この図に示す回路は、図２４に示す回路の
変形例で、スイッチとして用いているトランジスタＭＳ
Ｗ１Ｃの接続を変えたもので、そのゲートはそのままで
、ソース・ドレインをトランジスタＭ８Ｄのドレインに
直列に接続したものであり、図２４に示す回路と同様の
効果が得られる。
【０１５６】図２６は本発明に係る入力増幅段６の出力
を用いて発生した制御信号により出力電流駆動能力を制
御するようにしたバッファ回路のブロック図であり、図
４に示した本発明のバッファ回路において入力増幅段６
の出力を用いた制御信号発生手段１１を加えたものであ
る。
【０１５７】図１４の回路説明で述べたように、入力信
号の電位変化が小さく出力電流駆動能力を上げる必要が
ない場合には、入力増幅段６の出力の電位変化あるいは
電流変化が小さいので制御信号を発生することはなく、
不必要に出力電流駆動能力を上げず、より低消費電力化
を実現している。
【０１５８】図２７は図２６に示す回路の一具体例を示
すものである。
【０１５９】この図に示す回路は、図５に示す実施例に
おいて入力増幅段の出力を用いた制御信号発生手段を加
えたものであり、図５中のＳＷ４　〜ＳＷ７　は各々ト
ランジスタＭＳＷ４　〜ＭＳＷ７　で実現されている。 制御信号発生手段は、トランジスタＭＰＣ１，ＭＮＣ１
　，ＭＰＣ２，ＭＮＣ２　により構成され、各々のトラ
ンジスタの（Ｗ／Ｌ）は、（Ｗ／Ｌ）ＭＰＣ１／（Ｗ／
Ｌ）Ｍ２５　＞［（Ｗ／Ｌ）ＭＮＣ１／（Ｗ／Ｌ）Ｍ１
６　］／２、また、（Ｗ／Ｌ）ＭＰＣ２／（Ｗ／Ｌ）Ｍ
２５　＞［（Ｗ／Ｌ）ＭＮＣ２／（Ｗ／Ｌ）Ｍ１７　］
／２と設定されている。つまり、Ｖｉｎ＋がＶｉｎ−よ
りある程度電位が高くなったときに、トランジスタＭＰ
Ｃ１　，ＭＮＣ１　で発生した制御信号により、トラン
ジスタＭＳＷ４　はオンとなり、トランジスタＭＳＷ５
　はオフとなって第２出力段駆動素子であるトランジス
タＭ２２も動作させて、出力電流駆動能力を上げる。ま
た、Ｖｉｎ−がＶｉｎ＋よりある程度電位が高くなった
ときには、トランジスタＭＰＣ２　，ＭＮＣ２　で発生
した制御信号により、トランジスタＭＳＷ６　はオンと
なり、トランジスタＭＳＷ７　はオフとなって、第２出
力段駆動素子であるトランジスタＭ２３も動作させ、出
力電流駆動能力を上げる。よって、入力信号の電位変化
が小さく出力電流駆動能力を上げる必要がない場合には
、制御信号を発生することはなく、不必要に出力電流駆
動能力を上げず、より低消費電力化を実現している。
【０１６０】図２８は本発明に係る入力増幅段の出力を
用いて発生した制御信号により出力電流駆動能力を制御
するようにしたバッファ回路のブロック図であり、図４
に示した本発明のブロック図において入力増幅段６の出
力を用いた制御信号発生手段１１を加えたものである。
【０１６１】図１４に示す回路説明で述べたように、入
力信号の電位変化が小さく出力電流駆動能力を上げる必
要がない場合には、入力増幅段６の出力の電位変化ある
いは電流変化が小さいので制御信号を発生することはな
く、不必要に出力電流駆動能力を上げず、より低消費電
力化を実現している。
【０１６２】図２９は図２８に示す回路の一具体例を示
したものである。
【０１６３】この図２９に示す回路は、図２７に示す回
路において、制御信号発生手段により制御される第２バ
イアス回路を追加した実施例である。第２バイアス回路
は電流源ｉ７　とトランジスタＭＳＷ８Ａ，ＭＳＷ８Ｂ
により構成されており、Ｖｉｎ−がＶｉｎ＋よりある程
度高くなったときに、トランジスタＭＰＣ１　，ＭＮＣ
１　，ＭＰＣ２　，ＭＮＣ２により構成される制御信号
発生手段より発生した制御信号でトランジスタＭＳＷ８
ＡあるいはトランジスタＭＳＷ８Ｂをオンさせて、バイ
アス電流をＩ６　からＩ６　＋Ｉ７に増加させる。
【０１６４】図３０は本発明に係るバイアス制御により
出力電流駆動能力を制御するようにしたバッファ回路の
ブロック図である。
【０１６５】この図に示すバッファ回路は、入力信号と
して定期的にレベル変動するものを対象としており、増
幅回路１と、第１バイアス回路２と、増幅回路１内の入
力増幅段１ａの出力によりバイアス電流が決定され且つ
外部よりの制御信号により増幅回路１への接続が断続的
に制御される第２バイアス回路３とから構成される。
【０１６６】図１において、制御信号は、例えば定期的
に変化する入力信号に同期させた周期パルスで入力信号
が変化するタイミングで与えられるため、入力信号の電
位変化が小さくその必要が無いときでもく出力駆動能力
を上げていることとなっていた。
【０１６７】図３０に示す回路においては、入力増幅段
１ａの出力電位あるいは出力電流の変化の大きさに応じ
て第２バイアス回路３のバイアス電流を決定しているの
で、入力信号の電位変化が小さく外部から与えられる制
御信号の全期間において出力電流駆動能力を上げる必要
のない場合も小さくなり、不必要に出力電流駆動能力を
上げず、より低消費電力化を実現している。
【０１６８】図３１は図３０に示す回路の一具体例を示
すものである。
【０１６９】この図に示す回路は、図２に示す回路にお
いてトランジスタＭ８をトランジスタＭ８ＡとＭ８Ｂと
分けることにより、入力増幅段１ａと出力段１ｂへのバ
イアス電流供給の経路を分け、入力増幅段１ａに供給す
るバイアス電流を、第１バイアス回路から供給されるバ
イアス電流のみとし、このバイアス電流と位相補償用コ
ンデンサＣＣ１で決まるレートが常に高くなるように設
定しておき、また、消費電力に最も関係する出力段１ｂ
への第２バイアス回路より供給されるバイアス電流のみ
制御するようにした変形した例において、この第２バイ
アス回路より供給されるバイアス電流を入力増幅段１ａ
の出力に応じて決定している。
【０１７０】図２におけるＳＷ１　はトランジスタＭＳ
Ｗ１　で構成され、制御信号φでその開閉が制御されて
いる。 第２バイアス回路の電流源部分はトランジスタＭＢ１で
構成されており、このバイアス電流値は、トランジスタ
Ｍ１　〜Ｍ４　で構成される入力増幅段１ａのトランジ
スタＭ３　のドレイン端側の出力をトランジスタＭＢ１
のゲート電位として用いることにより、Ｖｉｎ＋がＶｉ
ｎ−より電位が高くなったときにバイアス電流が増え、
Ｖｉｎ＋がＶｉｎ−より電位が低くなったときにバイア
ス電流が減るように決定される。このように、制御信号
φの期間全てに渡って出力電流駆動能力を一様に上げる
わけではなく、入力差動信号の大きさにより出力段の出
力電流を決定しているので、より低消費電力化を実現で
きる。
【０１７１】図３２は、図８に示した本発明のブロック
図において、第２バイアス回路のバイアス電流を入力増
幅段６の出力を用いて発生したバッファ回路のブロック
図である。
【０１７２】この図に示す回路は、入力信号として定期
的にレベル変動するものを対象としており、増幅回路４
と、第１バイアス回路２と、増幅回路４内の入力増幅段
６の出力によりバイアス電流が決定され且つ外部よりの
制御信号により増幅回路４への接続を断続的に制御され
る第２バイアス回路３と、増幅回路４内の第２出力駆動
素子の接続を切換える駆動能力切換回路５とから構成さ
れる。
【０１７３】図８において、制御信号は、例えば、定期
的に変化する入力信号に同期させた周期パルスで入力信
号が変化するタイミングで与えられるため、入力信号の
電位変化が小さく出力電流駆動能力を上げる必要がない
場合でも、制御信号で制御される一定期間出力電流駆動
能力を上げることとなっていた。
【０１７４】図３２に示す回路においては、入力増幅段
６の出力電位あるいは出力電流の変化の大きさに応じて
第２バイアス回路３のバイアス電流を決定しているので
、入力信号の電位変化が小さく外部から与えられる制御
信号の全期間において出力電流駆動能力を上げる必要が
ない場合には、入力増幅段６の出力変化も小さいので、
出力電流駆動能力を上げる割合も小さくなり、不必要に
出力電流駆動能力を上げず、より低消費電力化を実現し
ている。
【０１７５】図３３は図３２に示す回路の一具体例を示
すものである。
【０１７６】この図に示す回路は、図８における第２バ
イアス回路のバイアス電流を入力増幅段の出力電流によ
り決定している実施例である。図８におけるＳＷ４　〜
ＳＷ７は、各々トランジスタＭＳＷ４　〜ＭＳＷ７　か
らなり、第２バイアス回路はトランジスタＭＰＢ１　，
ＭＰＢ２　，ＭＮＢ１　〜ＭＮＢ６　，ＭＳＷ８Ａ，Ｍ
ＳＷ８Ｂより構成され、各トランジスタの（Ｗ／Ｌ）は
、（Ｗ／Ｌ）ＭＰＢ１／（Ｗ／Ｌ）Ｍ２５　≦［（Ｗ／
Ｌ）ＭＮＢ１／（Ｗ／Ｌ）Ｍ１６　］／２、また、（Ｗ
／Ｌ）ＭＰＢ２／（Ｗ／Ｌ）Ｍ２５　≦［（Ｗ／Ｌ）Ｍ
ＮＢ２／（Ｗ／Ｌ）Ｍ１７　］／２と設定されている。 つまり、制御信号によりトランジスタＭＳＷ８Ａ，ＭＳ
Ｗ８Ｂがオフのとき、Ｖｉｎ＋がＶｉｎ−より電位が低
いとき、トランジスタＭＮＢ２　のドレイン電位は、ほ
ぼＶｓｓ電位となりトランジスタＭＮＢ４　及びＭＮＢ
６　には電流は流れないが、トランジスタＭＰＢ１　の
ドレイン電流はトランジスタＭＮＢ１　のドレイン電流
より大きくなり、電流の大きい分トランジスタＭＮＢ４
　に流れ、トランジスタＭＮＢ６とのカレントミラーに
より、バイアス電流Ｉ６　に加算され、出力電流駆動能
力が増すこととなる。Ｖｉｎ−がＶＩＮ＋より電位が低
いときも同様に出力電流駆動能力が増す。いずれの場合
も、Ｖｉｎ＋＝Ｖｉｎ−となると、トランジスタＭＰＢ
１　のドレイン電流とトランジスタＭＮＢ１のドレイン
、及びトランジスタＭＰＢ２　のドレイン電流とトラン
ジスタＭＮＢ２　のドレイン電流は等しくなり、トラン
ジスタＭＮＢ３　、ＭＮＢ４　には電流が流れず、よっ
て、バイアス電流は加算されることなくＩ６　のみとな
り、不必要に出力電流駆動能力が上げられることはない
。また、制御信号によりトランジスタＭＳＷ８Ａ，ＭＳ
Ｗ８Ｂがオンのときは、トランジスタＭＮＢ５　，ＭＮ
Ｂ６　は常にオフであり、バイアス電流が増加すること
はない。図３３に示す回路のトランジスタＭ２２，Ｍ２
３，ＭＳＷ４　〜ＭＳＷ７　の動作については図５で述
べた通りである。
【０１７７】図３４は図１４に示す実施例において、第
２バイアス回路３を図３０に示す実施例のように入力増
幅段１ａの出力によりバイアス電流を決定するようにし
た回路のブロック図である。
【０１７８】この図に示す回路によれば、図１４に示す
回路の要素と図３０に示す回路の要素を兼ね備えている
ので、より低消費電力化を実現できる。
【０１７９】図３５は図３４に示す回路の第１具体例を
示すものである。
【０１８０】この図に示す回路は、図１４に示す回路の
具体例としてあげた図１６に示した回路において、第２
バイアス回路の定電流源ｉ１　の代わりにトランジスタ
Ｍ１　〜Ｍ４　で構成した入力増幅段１ａの出力で電流
値が決定される電流源を用いている。この第２バイアス
回路の電流源はトランジスタＭＢ１より構成され、入力
増幅段１ａのトランジスタＭ３　のドレイン端側の出力
電位をトランジスタＭＢ１のゲートに印加することによ
り入力増幅段１ａの出力に応じて電流値が決定されてい
る。よって、図１６に示す回路の要素と図３１に示す回
路の要素を兼ね備えているので、より低消費電力化を実
現できる。
【０１８１】図３６は図３４に示す回路の第２具体例を
示すものである。
【０１８２】この図に示す回路は、図３５に示した回路
において、出力段１ｂを構成しているトランジスタＭ５
　にバイアス電流を供給しているトランジスタＭ６　を
２個のトランジスタＭ６Ｃ，Ｍ６Ｄに分け、また、出力
段１ｂへのバイアス電流を伝達する入力部であるトラン
ジスタＭ８Ｂも２個のトランジスタＭ８Ｂ１　，Ｍ８Ｂ
２　に分けて直列に接続し、トランジスタＭ６Ｃのゲー
トにはトランジスタＭ８Ｂ１　のゲート電位を印加し、
トランジスタＭ６ＤのゲートにはトランジスタＭ８Ｂ２
　のゲート電位を印加するようにした例である。この構
成により、出力電流駆動能力を上げるために必要な電流
を供給するトランジスタＭ６Ｄの（Ｗ／Ｌ）が小さく、
つまり、面積を小さくすることができる。
【０１８３】また、トランジスタＭＳＷ１Ｃのソースを
ＶＤＤではなく、トランジスタＭ８Ｂ１　のゲートに接
続し出力電流駆動能力を上げないときでも、トランジス
タＭ６Ｄを完全にオフさせないように設定しても良い。
【０１８４】図３７は図３４に示す回路の第３具体例を
示すものである。
【０１８５】この図に示す回路は、図１４に示す回路の
具体例としてあげた図１８に示した回路において、第２
バイアス回路の定電流源ｉ５　の代わりにトランジスタ
Ｍ１　〜Ｍ４　で構成した入力増幅段１ａの出力で電流
値が決定される電流源を用いた例をである。この第２バ
イアス回路の電流源はトランジスタＭＢ１より構成され
、入力増幅段１ａのトランジスタＭ３　のドレイン端側
の出力電位をトランジスタＭＢ１のゲートに印加するこ
とにより入力増幅段１ａの出力に応じて電流値が決定さ
れている。よって、図１８に示す回路の要素と図３１に
示す回路の要素とを兼ね備えているので、より低消費電
力化を実現できる。
【０１８６】図３８は図３４に示す回路の第４具体例を
示すものである。
【０１８７】この図に示す回路は、図３７に示した回路
における第１バイアス回路のうち、出力段をバイアスす
る電流源ｉ４　を第２バイアス回路の電流源同様入力増
幅段１ａの出力で電流値が決定されるようにしたもので
、この回路において電流源ｉ４はトランジスタＭＢ２に
より構成される。よって、Ｖｉｎ＋とＶｉｎ−の電位が
ほぼ等しく出力電流駆動能力を上げない時でも、入力電
位Ｖｉｎ＋とＶｉｎ−の差に応じて出力電流が制御され
ているので、より低消費電力化を実現できる。
【０１８８】図３９は図３４に示す回路の第５具体例を
示すものである。
【０１８９】この図に示すものは、図１４に示す回路の
具体例としてあげた図１９に示した回路において、第２
バイアス回路の定電流源ｉ５　の代わりにトランジスタ
Ｍ１　〜Ｍ４　で構成した入力増幅段１ａの出力で電流
値が決定される電流源を用いた例を示すものである。第
２バイアス回路の電流源はトランジスタＭＢ１より構成
され、入力増幅段１ａのトランジスタＭ３　のドレイン
端側の出力電位をトランジスタＭＢ１のゲートに印加す
ることにより入力増幅段１ａの出力に応じて電流値が決
定されている。よって、図１９に示す回路の要素と図３
１に示す回路の要素を兼ね備えているので、より低消費
電力化を実現できる。
【０１９０】図４０は図３４に示す回路の第６具体例を
示すものである。
【０１９１】この図に示す回路は、図１４に示す回路の
具体例としてあげた図２１に示した回路において、トラ
ンジスタＭ８　をトランジスタＭ８ＡとＭ８Ｂに分ける
ことにより、入力増幅段１ａとソース・フォロアで構成
される出力段１ｂへのバイアス電流供給の経路を分け、
入力増幅段１ａに供給するバイアス電流を第１バイアス
回路から供給されるバイアス電流Ｉ０１のみとし、また
、スルーレートと消費電力に最も関係する出力段１ｂへ
の第２バイアス回路より供給されるバイアス電流を入力
増幅段１ａの出力に応じて決定している具体例を示すも
のである。第２バイアス回路の電流源は、トランジスタ
ＭＢ１で構成され、そのゲートは入力増幅段１ａの出力
に接続されており、トランジスタＭＢ１より供給される
バイアス電流は、入力増幅段１ａの出力レベルで決定さ
れている。 つまり、Ｖｉｎ＋がＶｉｎ−よりある程度電位が高くな
ると、図２１で説明したように、トランジスタＭＳＷ１
　はＯＮとなり、出力段にＶｉｎ＋とＶｉｎ−の差に応
じたバイアス電流が供給され、ソース・フォロアの電流
源を構成しているトランジスタＭＰ６Ｂ　から供給され
る電流を大きくし、出力電流駆動能力を上げる。
【０１９２】また、図４０中に点線の配線で示したよう
に、例えば、Ｖｉｎ＋とＶｉｎ−の電位が等しくなった
ときにトランジスタＭＢ１に流れる電流をトランジスタ
Ｍ８Ｃで吸い取るようにし、出力電流駆動能力を上げて
いる状態から出力電流駆動能力を上げない状態に移った
時の出力段１ｂのソース・フォロアのバイアス電流の変
化を小さくすることにより、トランジスタＭＰ６Ａ　の
ゲート・ソース電圧変化を小さくし、トランジスタＭＰ
６Ａ　のゲート・ソース電圧変化分の追従時間を短くす
ることもできる。
【０１９３】図４１は図３４に示す回路の第７具体例を
示すものである。
【０１９４】この図に示す回路は、図１４に示す回路の
具体例として上げた図２１に示した回路において、第２
バイアス回路の電流源ｉ１　を入力増幅段１ａの出力を
用いて決定している例を示すものである。ここで、第２
バイアス回路の電流源は、トランジスタＭＮＢ１　，Ｍ
ＮＢ３　，ＭＮＢ５　，ＭＰＢ１　で構成され、第２バ
イアス回路の電流源からのバイアス電流の断続スイッチ
はトランジスタＭＳＷ１　にて構成されている。図２１
で説明した通り、Ｖｉｎ＋がＶｉｎ−よりある程度電位
が高くないときは、トランジスタＭＰＣ２　及びＭＮＣ
２　で構成される制御信号発生手段より発生した制御信
号によりトランジスタＭＳＷ１　はオフとなり、第２バ
イアス回路のバイアス電流は切断される。 Ｖｉｎ＋がＶｉｎ−よりある程度電位が高いときは、制
御信号発生手段より発生した制御信号によりトランジス
タＭＳＷ１　はオンとなって第２バイアス回路のバイア
ス電流を第１バイアス回路のバイアス電流Ｉ０　に加算
する。Ｖｉｎ＋がＶｉｎ−より電位が高いときは、トラ
ンジスタＭ３　に流れる電流はＶｉｎ＋とＶｉｎ−が同
電位のときより少なく、トランジスタＭ３　のドレイン
電位は低くなり、トランジスタＭＮＢ１　に流れる電流
も少なくなり、よってトランジスタＭＮＢ３　に流れる
電流はトランジスタＭＰＢ１　より供給される電流とト
ランジスタＭＮＢ１　に流れる電流の差であるため多く
なり、第２バイアス回路のバイアス電流、つまり、トラ
ンジスタＭＮＢ５　に流れる電流は多くなるように動作
する。このようにトランジスタＭＮＢ５　に流れる電流
の大きさは入力増幅段１ａの出力であるトランジスタＭ
３のドレイン電位により決定されている。
【０１９５】出力電流駆動能力を上げている状態から出
力電流駆動能力を上げない状態に移ったときの出力段１
ｂのソース・フォロアのバイアス電流の変化を小さくし
てトランジスタＭＰ６Ａ　のゲート・ソース電圧変化を
小さくし、トランジスタＭＰ６Ａ　のゲート・ソース電
圧変化分の追従時間を短くするためには、例えば、Ｖｉ
ｎ＋とＶｉｎ−の電位が等しくなったときにトランジス
タＭＮＢ１　に流れる電流をトランジスタＭＰＢ１　か
ら供給される電流と等しくしておけば良い。
【０１９６】また、第２バイアス回路のバイアス電流の
断続は、図４１中に点線で示すようにＮＭＯＳタイプの
トランジスタを用いても良い。
【０１９７】図４２は、図２８に示す実施例において、
第２バイアス回路を図３２に示す実施例のように入力増
幅段１ａの出力によりバイアス電流を決定するようにし
た例を示すブロック図である。
【０１９８】この図に示すようにすれば、図２８に示す
回路の要素と図３２に示す回路の要素とを兼ね備えてい
るので、より低消費電力化を実現できる。
【０１９９】図４３は図４２に示す回路の一具体例を示
すものである。
【０２００】この図に示す回路は図２８に示す回路の具
体例としてあげた図２９に示した回路において、図３２
で示した回路のように第２バイアス回路の定電流源ｉ７
　の代わりにトランジスタＭ１４〜Ｍ１７で構成した入
力増幅段１ａの出力で電流値が決定される電流源を用い
た例を示すものである。この第２バイアス回路の電流源
は、図３２に示す回路の具体例としてあげた図３３に示
した回路で説明したように、トランジスタＭＰＣ１　，
ＭＰＣ２　，ＭＮＢ１　〜ＭＮＢ６　より構成されてい
る。よって、図２９に示す回路の要素と図３３に示す回
路の要素とを兼ね備えているので、より低消費電力化を
実現できる。
【０２０１】図４４は本発明に係る入出力間の電位差検
出により出力駆動能力を制御するようにしたバッファ回
路のブロック図である。
【０２０２】この図に示すバッファ回路は、入力信号と
して不定期にレベル変動するものを対象としており、増
幅回路１２と電位差検出回路１３とを有している。
【０２０３】電位差検出回路１３は増幅回路１２の入出
力間の電位差を検出しその検出信号を増幅回路１２に与
える。この電位差検出信号は、入力信号電位が出力信号
電位より大きくなると増幅回路１２が出力信号電位を入
力信号電位に応じて大きくする方向の出力電流駆動能力
を大きくするように作用し、逆に入力信号電位が出力信
号電位より小さくなると増幅回路１２が出力信号電位を
入力信号電位に応じて小さくする方向の出力電流駆動能
力を大きくするように作用する。
【０２０４】これにより、入出力間の電位差が検出され
たときのみ出力電流駆動能力が大きくするようにし、入
出力間の電位差検出がないときには出力電流駆動能力を
小さくしていることから、低消費電力で高スルーレート
を実現できる。
【０２０５】このように、本実施例のバッファ回路によ
れば、入力信号のレベル変動時のみ動作電流が大きくす
る手段として、入出力間の電位差が閾値を越えるとオン
となりその動作電流を増幅回路１２の出力電流に加える
あるいは、増幅回路１２の電流駆動能力を決定するバイ
アス電流に加えるという簡単な入出力間電位差検出回路
を設けたものであるから、大幅な素子数の増加や、回路
規模の大型化を招くことがないため、ＩＣ化に有利とな
る。
【０２０６】図４５は図４４に示す電位差検出回路の具
体的構成を示すものである。
【０２０７】この図に示す電位差検出回路はトランジス
タＭ７５，Ｍ７６を有する。
【０２０８】トランジスタＭ７５はｎチャネルＦＥＴか
らなり、トランジスタＭ７６はｐチャネルＦＥＴからな
っており、両トランジスタＭ７５，Ｍ７６のゲートは増
幅回路１２の入力端子に接続され、同ソースは増幅回路
１２の出力端子に接続されている。
【０２０９】これにより、トランジスタＭ７５は、入力
端子の電位が出力端子の電位よりも上がり、その電位差
がトランジスタ７５のゲート−ソース間スレッショルド
を越えるとオンとなり、逆に、トランジスタＭ７６は入
力端子の電位が出力端子の電位よりも下がり、その電位
差がトランジスタＭ７６のゲート−ソース間スレッショ
ルドを越えるとオンとなって、それぞれがオンのとき各
トランジスタＭ７５，Ｍ７６から電位差に応じた電流Ｉ
７５，Ｉ７６が得られることとなる。
【０２１０】よって、入力端子の電位が出力端子の電位
よりも上がり、これがトランジスタＭ７５により検出さ
れると、このトランジスタＭ７５からの電流Ｉｍ７５が
増幅回路１２の出力電流に加わり、出力電流駆動能力が
大きくなる。
【０２１１】また、入力端子の電位が出力端子の電位よ
りも下がった場合も、これがトランジスタＭ７６により
検出されると、このトランジスタＭ７６からの電流Ｉｍ
７６が増幅回路１２の出力電流に加わり、出力電流駆動
能力が大きくなる。
【０２１２】このように、入出力間の電位差がトランジ
スタＭ７５，Ｍ７６により検出され、その検出時にのみ
出力電流駆動能力が大きくなるようになっているため、
低い消費電力で高スルーレート特性が得られる。
【０２１３】図４６はそのスルーレート特性を示したも
のであり、この図において、■は入力信号、■は電位差
検出による出力駆動能力の制御なしで増幅回路１２のみ
のときの出力信号、■は本実施例の制御を行ったときの
出力信号である。
【０２１４】この図の■に示すように、入力信号のレベ
ルが上昇し、その結果、入出力間の電位差電圧Ｖｉｏが
トランジスタＭ７５のスレッショルド電圧Ｖｔｈ１　を
越えている期間は電流Ｉｍ７５の作用により、■の傾斜
が■の傾斜よりも急瞬になり、電圧Ｖｉｏがスレッショ
ルド電圧Ｖｔｈ１以下になると■の傾斜が■の傾斜と同
じになる。
【０２１５】同様に、入力信号のレベルが下降し、その
結果、入出力間の電位差電圧ＶｉｏがトランジスタＭ７
６のスレッショルド電圧Ｖｔｈ２　を越えている期間は
電流Ｉｍ７５の作用により、■の傾斜が■の傾斜よりも
急瞬になり、電圧Ｖｉｏがスレッショルド電圧Ｖｔｈ２
　以下になると■の傾斜が■の傾斜と同じになっている
。
【０２１６】図４７は図４５に示す回路の一具体例を示
すものである。
【０２１７】この図において、トランジスタＭ７７〜Ｍ
８４は増幅回路１２に対応し１段オペアンプを用いたボ
ルテージフォロアを構成するものである。
【０２１８】トランジスタＭ７７，Ｍ７８は、ｐチャネ
ルＦＥＴからなっており、トランジスタＭ７７のゲート
は出力端に、トランジスタＭ７８のゲートは入力端にそ
れぞれ接続されている。
【０２１９】トランジスタＭ７５，Ｍ７６は、そのゲー
トが共通に入力端、つまりトランジスタＭ７８のゲート
に接続され、ソースは共通に出力端に接続され、これに
より入出力間の電位差をゲート−ソース間電圧として検
出するようになされている。
【０２２０】以上のように構成された本実施例の回路に
おいて、まず、入出力間電位差が零のときには、トラン
ジスタＭ７５，　Ｍ７６はともにオフしており、消費電
流は、Ｔ電流Ｉ１５で決定される増幅回路１２の消費電
流のみである。　　入力電位が出力電位より高くなると
入出力間の電位差がトランジスタＭ７５のスレッショル
ドレベルを越えている限り、このトランジスタＭ７５が
オンとなり、その電流Ｉｍ７５が増幅回路１２の出力電
流に加えられて容量性負荷ＣＬ　に流れ込むために、そ
の分、出力電位の上昇が早められることとなる。
【０２２１】入力電位が出力電位よりも低くなると、入
出力間の電位差がトランジスタＭ７６のスレッショルド
レベルを越えている限り、このトランジスタＭ７６がオ
ンとなり、その電流Ｉｍ７６が増幅回路１２の出力電流
に加えられて容量性負荷ＣＬ　の放電を促すこととなり
、その分、出力電位の下降が早められることとなる。
【０２２２】図４８はトランジスタＭ７５，Ｍ７６に入
力信号をレベルシフトして与えるようにしたバッファ回
路の第１例を示すものである。
【０２２３】つまり、この図に示す回路は図４５に示す
回路にレベルシフト回路ｖ１　，ｖ２が追加されている
もので、レベルシフト回路ｖ１　は増幅回路１２の入力
端子とトランジスタＭ７５のゲートとの間にその＋側を
該ゲート側にして直列に挿入され、レベルシフト回路ｖ
２　は増幅回路１２の入力端子とトランジスタＭ７６の
ゲートとの間にそのマイナス側をゲート側にして直列に
挿入されている。
【０２２４】したがって、トランジスタＭ７５，Ｍ７６
には入力信号がそれぞれＶ１　，Ｖ２　だけシフトして
与えられ、見掛上、トランジスタＭ７５，Ｍ７６のスレ
ッショルド電圧が小さくされた状態を実現していること
となる。
【０２２５】これにより、トランジスタＭ７５，Ｍ７６
は、入出力間電圧Ｖｉｏがそのスレッショルド電圧Ｖｔ
ｈ１　，Ｖｔｈ２　以下になっても、レベルシフトされ
ている分だけ長い期間、オンとなっていることとなり、
図４５の回路に比べ、その分の期間だけ余分に出力電流
駆動能力が大きく維持されることとなる。
【０２２６】図４９はその特性を示すもので、この図中
、■は本実施例による出力信号の特性であり、その他、
■〜■は図４６と対応している。
【０２２７】曲線■を見ると、ＶｉｏがＶｔｈ以下とな
っても、レベルシフト電圧Ｖ１　，Ｖ２　によって入力
レベルが上げられている分だけトランジスタＭ７５，Ｍ
７６がオンし続け、その間は高スルーレートが維持され
ている。
【０２２８】このように本実施例のバッファ回路によれ
ば、入力信号の電位を閾値に近付ける方向に入力信号及
び出力信号のうちいずれか一方の信号電位をシフトさせ
て電位差検出回路に与えることにより、見掛上、閾値を
小さくするようにしたことから、それだけ長く入出力信
号電位差が閾値を越えていることとなり、より高スルー
レートが得られることとなる。
【０２２９】図５０は図４８に示す回路の第１具体例を
示すものである。
【０２３０】この図に示す回路は、図４７に示す回路に
ｎチャネルＦＥＴからなるトランジスタＭ８７とｐチャ
ネルＦＥＴからなるトランジスタＭ８８と定電流源回路
ｉ１７，ｉ１８とを加えたものに相当する。
【０２３１】トランジスタＭ８７と定電流源回路ｉ１７
とは図４５に示すレベルシフト回路ｖ１に対応し、トラ
ンジスタＭ８８と定電流源回路ｉ１８とはレベルシフト
回路ｖ２　に対応している。
【０２３２】つまり、トランジスタＭ８７のゲート−ド
レインは、共通に定電流源回路ｉ１７に接続され、かつ
、この定電流源回路ｉ１７に対し並列にトランジスタＭ
７５のゲートに接続され、トランジスタＭ８７のソース
は入力端に接続されている。これにより、入力信号はト
ランジスタＭ８７のゲート−ソース間を直列に介してト
ランジスタＭ７５のゲートに入力され、入力信号はその
トランジスタＭ８７のゲート−ソース間電圧ＶＧＳ８７
分だけレベルアップされてトランジスタＭ７５に印加さ
れるようになっている。
【０２３３】また、トランジスタＭ８８のゲート−ドレ
インは、共通に定電流源回路ｉ１８に接続され、かつ、
この定電流源回路ｉ１８に対し並列にトランジスタＭ７
６のゲートに接続され、トランジスタＭ８８のソースは
入力端に接続されている。これにより、入力信号はトラ
ンジスタＭ８８のゲート−ソース間を直列に介してトラ
ンジスタＭ７６のゲートに入力され、入力信号はそのト
ランジスタＭ８８のゲート−ソース間電圧ＶＧＳ８８分
だけレベルダウンされてトランジスタＭ７６に印加され
るようになっている。
【０２３４】よって、トランジスタＭ７５，Ｍ７６は、
入出力間電圧Ｖｉｏがそのスレッショルド電圧Ｖｔｈ１
　，Ｖｔｈ２　以下になっても、レベルシフトされてい
る電圧ＶＧＳ８７，ＶＧＳ８８分だけ長い期間オン状態
を維持し、高スルーレートが得られる。
【０２３５】図５１は図４８に示す回路の第２具体例を
示すものである。
【０２３６】この図に示す回路は、図４７に示す回路に
ｎチャネルＦＥＴからなるトランジスタＭ８８と、ｐチ
ャネルＦＥＴからなるトランジスタＭ８７と定電流源回
路ｉ１７，ｉ１８とを加えたものに相当する。
【０２３７】トランジスタＭ８７と定電流源回路ｉ１７
，ｉ１８とは図４８に示すレベルシフト回路ｖ１　に対
応し、トランジスタＭ８８と定電流源回路ｉ１８とはレ
ベルシフト回路ｖ２　に対応している。
【０２３８】つまり、トランジスタＭ８７のドレインは
グランド端ＧＮＤに、ソースは定電流源回路ｉ１７に、
ゲートは入力端に接続され、またトランジスタＭ７５の
ゲートは、トランジスタＭ８７のソースに接続されてい
る。これにより、入力信号はトランジスタＭ８７のゲー
ト・ソース間を直列に介してトランジスタＭ７５のゲー
トに入力され、入力信号はトランジスタＭ８７のゲート
・ソース間電圧ＶＧＳ８７分だけレベル・アップされて
トランジスタＭ７５のゲートに印加されるようになって
いる。
【０２３９】また、トランジスタＭ８８のドレインは電
源端ＶＤＤに、ソースは定電流源回路ｉ１８に、ゲート
は入力端に接続され、またトランジスタＭ７６は、トラ
ンジスタＭ８８のソースに接続されている。これにより
、入力信号はトランジスタＭ８８のゲート・ソース間を
直列に介してトランジスタＭ７６のゲートに入力され、
入力信号は、トランジスタＭ８８のゲート・ソース間電
圧ＶＧＳ８８分だけレベルダウンされてトランジスタＭ
７６に印加されるようになっている。
【０２４０】よって、トランジスタＭ７５，Ｍ７６は、
入出力間電圧ＶＩＤがそのスレッショルド電圧Ｖｔｈ１
　，Ｖｔｈ２　以下になっても、レベルシフトされてい
る電圧ＶＧＳ８７，ＶＧＳ８８分だけ長い期間オン状態
を維持し、高スルーレートが得られる。
【０２４１】図５２はトランジスタＭ７５，Ｍ７６に入
力信号をレベルシフトして与えるようにしたバッファ回
路の第２例を示すものである。
【０２４２】この図に示す回路は、２つの定電圧源回路
ｖ３　，ｖ４　を備え、これらは、定電圧源回路ｖ３　
の−端子と定電圧源回路ｖ４　の＋端子とを共通にした
直列回路を形成している。
【０２４３】トランジスタＭ７５のゲートには入力信号
がそのまま入力され、このトランジスタＭ７５のゲート
には定電圧源回路ｖ３　の＋端子が接続され、増幅回路
１２の入力端には定電圧源回路ｖ３　と定電圧源回路ｖ
４　との共通接続端に接続され、トランジスタＭ７６の
ゲートには定電圧源回路ｖ４　の−端子が接続されてい
る。
【０２４４】このような構成としたことにより、まず増
幅回路１２の入力端には入力信号の電位Ｖｉ　から定電
圧源回路ｖ３　の電圧Ｖ３　分だけレベルダウンした信
号が入力されることとなるために、増幅回路１２の出力
電位Ｖｏ　はその（Ｖｉ　−Ｖ３　）に追従することと
なる。
【０２４５】これに対し、トランジスタＭ７５には入力
信号の電位Ｖｉ　がそのまま与えられているために、ト
ランジスタＭ７５のゲート−ソース間電圧としてはＶ３
　分のレベルシフトが与えられていることとなる。
【０２４６】また、トランジスタＭ７６には入力信号の
電位Ｖｉ　から定電圧源回路ｖ３　，ｖ４の電圧Ｖ３　
＋Ｖ４　だけレベルダウンされた信号が与えられている
ために、トランジスタＭ７６のゲート−ソース間電圧と
しては、（Ｖｉ　−Ｖ３　）−（Ｖｉ　−Ｖ３　−Ｖ４
　）＝Ｖ４　分のレベルシフトが与えられていることと
なる。
【０２４７】図５２に示す回路では、定電流源回路ｖ３
　の＋側に入力を印加する構成をとっているが、定電流
源Ｖ４　の−側に入力を印加しても同様の効果が得られ
る。
【０２４８】図５３は図５２の一具体例を示すものであ
る。
【０２４９】この図に示す回路は図４７に示す回路にｎ
チャネルＦＥＴからなるトランジスタＭ８５とｐチャネ
ルＦＥＴからなるトランジスタＭ８６と定電流源回路ｉ
１６とが追加されているものに相当する。
【０２５０】トランジスタＭ８５は図５２の定電圧源回
路ｖ３　に対応し、トランジスタＭ８６は同図の定電圧
源回路ｖ４　に対応する。
【０２５１】すなわち、トランジスタＭ８５のゲートは
入力端子に接続され、そのソースは、増幅回路１２の入
力端を構成するトランジスタＭ７８のゲートに接続され
、入力信号がその電位Ｖｉ　よりトランジスタＭ８５の
ゲート−ソース間電圧ＶＧＳ８５分だけレベルダウンさ
れた形でトランジスタＭ７８のゲートに入力されるよう
になっている。
【０２５２】トランジスタＭ７５のゲートはトランジス
タＭ８５のゲートと共通に入力端子に接続され、入力電
位Ｖｉ　がそのままで入力される。
【０２５３】また、トランジスタＭ８６のゲートとドレ
インとは共通にトランジスタＭ７６のゲートに接続され
、同トランジスタＭ８６のソースはトランジスタＭ８５
のソースに接続され、入力信号がトランジスタＭ８５，
Ｍ８６のゲート−ソース間電圧ＶＧＳ８５，ＶＧＳ８６
分だけレベルダウンされた形でトランジスタ７６のゲー
トに入力されるようになっている。
【０２５４】よって、トランジスタＭ７７のゲート電位
に相当する出力電位Ｖｏ　は（Ｖｉ　−ＶＧＳ８５）に
追従し、トランジスタＭ７５のゲート電位はＶｉ　とな
り、トランジスタＭ７６のゲート電位は（Ｖｉ　−ＶＧ
Ｓ８５−ＶＧＳ８６）となるために、トランジスタＭ７
５のゲート−ソース間電圧としてはその電位Ｖｉ　より
も電圧ＶＧＳ８５だけレベルアップが与えられた形とな
り、トランジスタＭ７６のゲート−ソース間電圧として
はその電位Ｖｉ　よりも電圧ＶＧＳ８６だけレベルダウ
ンが与えられた形となる。
【０２５５】図５４はトランジスタＭ７５，Ｍ７６の第
２の出力としてドレイン電流を用いるようにしたバッフ
ァ回路の第３例を示すものである。
【０２５６】つまり、最も基本的な図４４に示す回路に
ついて考えると、この図に示す回路の場合、各トランジ
スタＭ７５，Ｍ７６のソース電流を出力として用いてい
る。 図５４に示すものの場合には、そのソース電流が増幅回
路１２の出力電流に加算されるのに加えて、ドレイン電
流を増幅回路１２の出力電流駆動能力を決定するバイア
ス電流に加算することとして用いるようにしたものであ
る。
【０２５７】この構成によると増幅回路１２の出力電流
駆動能力も、入出力間の電位差に応じて大きくするので
全体として、さらに出力電流駆動能力を向上させること
ができる。
【０２５８】図５５は図５４に示す回路の一具体例を示
すものである。
【０２５９】トランジスタＭ８９〜Ｍ９６は既知２段構
成のオペアンプをボルテージ・フォロアとして用いた増
幅回路１２を構成するものである。
【０２６０】トランジスタＭ７５のドレインがトランジ
スタＭ９４の増幅回路１２の出力電流駆動能力を決定す
るバイアス電流入力端に接続され、トランジスタＭ７５
がオンしたときにはそのドレイン電流をも増幅回路１２
の出力電流駆動能力を決定するバイアス電流Ｉ１９に加
えられてトランジスタＭ９４へ供給されるようになって
いる。
【０２６１】また、トランジスタＭ９７１　，Ｍ９８１
　は、トランジスタＭ９７１　が基準電流入力端、トラ
ンジスタＭ９８１　が出力端となるカレントミラー回路
を構成しており、トランジスタＭ７６のドレイン電流は
、このトランジスタＭ９７１　に基準電流として供給さ
れるようになっている。 トランジスタＭ９８１　のドレインはトランジスタＭ９
４のバイアス電流入力端に接続され、トランジスタＭ７
６がオンとなったときには、そのドレイン電流Ｉｍ７６
（＝Ｉｍ９８１　）も増幅回路１２の出力電流駆動能力
を決定するバイアス電流Ｉ１９に加えられてトランジス
タＭ９４へ供給されるようになっている。
【０２６２】以上のように構成された回路は次のように
動作する。
【０２６３】まず、Ｖｉ　＞Ｖｏ　で、入出力電位差Ｖ
ｉｏがトランジスタＭ７５のスレッショルドレベルを越
えている場合、このトランジスタＭ７５がオンとなるた
めに、そのドレイン電流がバイアス電流Ｉ１９に加えら
れてトランジスタＭ９４に与えられることとなり、その
分増幅回路１２の分出力電流駆動能力が高められている
こととなる。勿論、トランジスタＭ７５のソース電流Ｉ
ｍ７５も、出力電流に加えられることとなるから、トラ
ンジスタＭ７５のドレイン電流を用いない図４５の構成
に比べて、トランジスタＭ７５のドレイン電流によって
増加する増幅回路１２の出力電流駆動能力分だけ高くな
っている。次に、Ｖｉ　＜Ｖｏ　で、入出力電位差Ｖｉ
ｏがトランジスタＭ７６のスレッショルドレベルを越え
ている場合、このトランジスタＭ７６がオンとなるため
に、そのドレイン電流がトランジスタＭ９７１　，Ｍ９
８１　のカレントミラー回路により、トランジスタＭ９
８１　のドレイン電流Ｉｍ９８１として折り返しトラン
ジスタＭ９４へバイアス電流Ｉ１９に加算されて供給さ
れる。これにより、Ｉｍ９８１に応じて増加する増幅回
路１２の出力電流駆動能力が高められていることとなる
。勿論、トランジスタＭ７６のソース電流Ｉｍ７６も、
出力電流に加えられることとなるから、トランジスタＭ
７６のドレイン電流を用いない図４５の構成に比べて、
トランジスタＭ７６のドレイン電流の分だけ出力電流駆
動能力が高められていることとなる。
【０２６４】図５６は図５４に示す回路の第２具体例を
示すものであるこの図に示す回路の特徴は、トランジス
タＭ７６のドレインをトランジスタＭ８９のドレインと
共通に接続したものである。
【０２６５】つまり図５５に示す回路では、トランジス
タＭ７６のドレイン電流をトランジスタＭ９７１　，Ｍ
９８１　からなるカレントミラー回路、トランジスタＭ
９４，Ｍ９３からなるカレントミラー回路を通じてトラ
ンジスタＭ８９のドレインに流すようにしている。
【０２６６】本実施例は、トランジスタＭ７６のドレイ
ン電流をトランジスタＭ８９のドレインで直接加算する
ようにしたものである。この場合、トランジスタＭ９７
１　，Ｍ９８１からなるカレントミラー回路を省略でき
る。
【０２６７】図５７は図５６の回路動作を示しており、
■は入力信号波形、■は増幅回路１２に相当する部分の
みの回路の出力信号波形、■は増幅回路１２に出力電流
駆動能力を高める手段を付加したときの出力信号波形を
それぞれ示すものである。
【０２６８】図５８は電位差検出回路に入力信号をレベ
ルシフトして与えるバッファ回路の第４例を示すもので
ある。
【０２６９】この図に示す回路は図５４に示す回路に第
１３図に示すようなレベルシフト手段を付加した回路を
示すもので、この回路によっても第１３図に示す回路と
同等の効果が得られ、しかも増幅回路１２の駆動能力も
アップされている分だけ出力電流駆動能力が更に向上し
ている。
【０２７０】図５９は図５８に示す回路の第１具体例を
示すものである。ただし、タイプとしては第１７図およ
び第１８図に示す回路に属するものである。
【０２７１】すなわち、この図５９において、まずトラ
ンジスタＭ９７，Ｍ９８がレベルシフト手段を構成して
いる。トランジスタＭ９７はｎチャネルＦＥＴからなり
、トランジスタＭ９８はｐチャネルＦＥＴからなる。
【０２７２】増幅回路１２の入力端子を構成するトラン
ジスタＭ８９のゲートには、このトランジスタＭ９７の
ゲート−ソース間電圧ＶＧＳ９７分だけ電圧降下された
入力信号が与えられ、増幅回路１２の出力信号の電位Ｖ
ｏは入力信号の電位Ｖｉ　から電圧ＶＧＳ９７分を差し
引いた電圧（Ｖｉ　−ＶＧＳ９７）に追従する。
【０２７３】トランジスタＭ７５には入力信号の電位Ｖ
ｉ　がそのまま印加されるために、トランジスタＭ７５
のゲート−ソース間電圧としてはＶＧＳ９７分のレベル
シフトが与えられていることとなる。
【０２７４】また、トランジスタＭ７６には入力信号の
電位Ｖｉ　から、電圧ＶＧＳ９７とトランジスタＭ９８
のゲート−ソース間電圧ＶＧＳ９８とを加えた電圧（Ｖ
ＧＳ９７＋ＶＧＳ９８）だけ電圧降下された電圧が印加
される。そのため、トランジスタＭ７６のゲート−ソー
ス間電圧としては、（Ｖｉ　−ＶＧＳ９７）−（Ｖｉ　
−ＶＧＳ９７−ＶＧＳ９８）＝ＶＧＳ９８分のレベルシ
フトが与えられていることとなる。
【０２７５】図６０は図５８に示す回路の第２具体例を
示すものである。
【０２７６】この図に示す回路は図５６に示す回路より
立上がり特性を向上させた回路を示すものである。
【０２７７】つまり、図５６に示す回路の応答特性を示
す図５７を見ると、立上がり波形が立下がり波形と異な
り、立上がり時は立下がり時ほど出力電流駆動能力の上
がった状態が長く続いていない。
【０２７８】これは、立下がり時においては、トランジ
スタＭ８９及びトランジスタＭ７６からの電流が位相補
償用コンデンサＣｃ　に充電保持されトランジスタＭ９
６のゲート電位がＭ７６のない通常の場合に比べ高くな
り、トランジスタＭ７６がオフとなりＭ７６からの電流
がなくなるとこのコンデンサＣｃ　にかかる電圧の時間
変化はゆっくりとなるので、トランジスタＭ９６のゲー
ト電位の立下がりはゆっくりとなり、トランジスタＭ９
６のゲート電位はトランジスタＭ７６の無い通常の場合
より高い電位である時間が続くので、トランジスタＭ７
６がない通常の時より早く立ち下がる。
【０２７９】これに対し、立ち上り時においては、トラ
ンジスタＭ７５のドレイン電流とバイアス電流Ｉ２０が
加算されたものがトランジスタＭ９３，Ｍ９０，Ｍ９２
，Ｍ９１を経て、位相補償用コンデンサＣｃからトラン
ジスタＭ９１のドレインに流れ、トランジスタＭ９６の
ゲート電位は、すぐにグランド電位付近となりこのため
、出力電位の変化は、コンデンサＣｃ　にかかる電圧の
変化のみに等しく、トランジスタＭ７５がオフするとコ
ンデンサＣｃ　からトランジスタＭ９１のドレインに流
れる電流は減り、それが、そのまま、出力電位の立ち上
りの時間変化として現われることになる。
【０２８０】そこで、図６０に示す回路にあっては、ト
ランジスタＭ９９およびコンデンサＣ１　を図に示すよ
うに付加したものである。
【０２８１】すなわち、トランジスタＭ９９はｐチャネ
ルＦＥＴからなり、トランジスタＭ９４のゲートとトラ
ンジスタＭ９３，Ｍ９５との間に挿入されており、その
ゲートはクランドラインに接続されている。これにより
トランジスタＭ９９はオン抵抗を構成している。
【０２８２】コンデンサＣ１　はトランジスタＭ９９と
並列に接続され、トランジスタＭ９９と共に時定数回路
を形成している。
【０２８３】この構成により、トランジスタＭ７５から
のドレイン電流により決まるトランジスタＭ９３，Ｍ９
５のゲート電位がトランジスタＭ９９の抵抗値で決まる
時間だけコンデンサＣ１　に保持され、その分、トラン
ジスタＭ７５がオフとなってもトランジスタＭ９５及び
Ｍ９３のゲート−ソース間電圧が大きく維持され、図６
１における■に示すように立上がり特性を立下がり時に
ように向上させることができることとなる。
【０２８４】図６２は増幅回路１２として図６３に示す
既知のプッシュプル構成のオペアンプを用いたときの実
施例を示すものである。
【０２８５】まず図６３において、トランジスタＭＡ０
〜ＭＡ９がそのオペアンプを構成し、そのうちトランジ
スタＭＡ０〜ＭＡ３は第１の増幅段を、トランジスタＭ
Ａ４〜ＭＡ７は第２の増幅段を、トランジスタＭＡ８，
ＭＡ９は出力駆動素子でプッシュプルの出力段を、それ
ぞれ構成している。
【０２８６】定電流源回路ｉ２４は第１の増幅段をバイ
アスし、定電流源回路ｉ２５は第２の増幅段をバイアス
する。
【０２８７】このような構成において、入出力の電位の
関係がＶｉ　＞Ｖｏ　のときには第１の増幅段において
はトランジスタＭＡ１がオン、トランジスタＭＡ０がオ
フとなり、第２の増幅段においてはトランジスタＭＡ５
がオン、トランジスタＭＡ６がオフとなる。
【０２８８】よって、トランジスタＭＢ１からの電流Ｉ
ｍＢ１はトランジスタＭＡ１側に流れ、トランジスタＭ
Ａ９のゲート電位は下がりオフとなる。
【０２８９】また、トランジスタＭＢ３からの電流Ｉｍ
Ｂ３はトランジスタＭＡ５に流れ、トランジスタＭＡ８
のゲート電位が下がり、つまり、トランジスタＭＡ８の
ゲート・ソース電圧が大きくなり、オンとなる。
【０２９０】よって、トランジスタＭＡ８からの電流が
容量性負荷ＣＬ　に流れ込み、出力電位が上昇する。
【０２９１】次に、入出力の電位の関係がＶｉ　＜Ｖｏ
　のときには第１の増幅段においてはトランジスタＭＡ
０がオン、トランジスタＭＡ１がオフとなり、第２の増
幅段においてはトランジスタＭＡ４がオン、トランジス
タＭＡ５がオフとなる。
【０２９２】よって、トランジスタＭＢ１からの電流Ｉ
ｍＢ１はトランジスタＭＡ０側に流れ、トランジスタＭ
Ａ９はオンとなる。
【０２９３】また、トランジスタＭＢ３からの電流Ｉｍ
Ｂ３はトランジスタＭＡ６に流れ、トランジスタＭＡ８
がオフとなる。
【０２９４】よって、トランジスタＭＡ９に流れる電流
が容量性負荷ＣＬの放電を促進するために、出力電位が
下降する。
【０２９５】そして図６２において、トランジスタＭＢ
０，ＭＢ１および定電流源回路ｉ２２はその第１の増幅
段へのバイアス回路、トランジスタＭＢ２，Ｂ３および
定電流源回路ｉ２３は第２の増幅段へのバイアス回路で
ある。
【０２９６】また、トランジスタＭＢ４〜ＭＢ７は入出
力間電位差を検出する手段を構成している。
【０２９７】入出力の電位の関係がＶｉ　＞Ｖｏ　のと
きに、入出力間電位差ＶｉｏがトランジスタＭＢ４，Ｍ
Ｂ５のスレッショルドを越えている場合には、両トラン
ジスタＭＢ４，ＭＢ５がオンとなり、その両ソース電流
が出力電流に加算されるため、出力電流駆動能力が高ま
る。
【０２９８】さらに、トランジスタＭＢ５のドレイン電
流はコンデンサＣ２　に流れ、トランジスタＭＡ８のゲ
ート−ソース間電圧ＶＧＳＡ８が高くなり出力電流駆動
能力が高まる。またＭＢ４のドレイン電流は、第１の増
幅段のバイアス電流に加算され、トランジスタＭＡ９の
ゲート電位を早く下げ、ＭＡ９を早くオフさせて、ＭＡ
８からＭＡ９にむだな異通電流が流れる時間を短くする
。
【０２９９】つぎに、入出力の電位の関係がＶｉ　＜Ｖ
ｏ　のときに、入出力間電位差ＶｉｏがトランジスタＭ
Ｂ６，ＭＢ７のスレッショルドを越えている場合には、
両トランジスタＭＢ６，ＭＢ７がオンとなり、その両ソ
ース電流が出力電流に加算されるため、出力電流駆動能
力が高る。
【０３００】さらに、トランジスタＭＢ７のドレイン電
流はコンデンサＣｃ　に流れ、トランジスタＭＡ９のゲ
ート−ソース間電圧ＶＧＳＡ８が高くなり、出力電流駆
動能力が高くなる。また、ＭＢ６のドレイン電流は第２
の増幅段のバイアス電流に加算され、トランジスタ、Ｍ
Ａ８のゲート電圧を早く下げ、ＭＡ８を早くオフさせて
、ＭＡ８からＭＡ９にむだな異通電流が流れる時間を短
くする。
【０３０１】以上、本発明の実施例としてＦＥＴを用い
て構成したものを説明してきたが、本発明は図６４〜図
６７に示すように電流制御バイポーラトランジスタによ
り構成することもできる。
【０３０２】図６４に示す回路はＦＥＴによる第１１図
に示す回路の機能と同じである。
【０３０３】すなわち、トランジスタＴｒ１は、ｎｐｎ
型トランジスタからなり、そのベースが増幅回路１２の
入力端子に接続され、エミッタは同増幅回路１２の出力
端子に接続されている。
【０３０４】トランジスタＴｒ２は、ｐｎｐ型トランジ
スタからなり、そのベースは増幅回路１２の入力端子に
接続され、エミッタは同増幅回路１２の出力端子に接続
されている。
【０３０５】この構成において、入力電位が出力電位よ
りも高くなり入出力電位差がトランジスタＴｒ１のベー
ス−エミッタ間電圧（通常０．６Ｖ〜０．７Ｖ程度）を
越えると、このトランジスタＴｒ１がオンとなって、そ
のエミッタ電流が出力電流に加算され、出力電流駆動能
力が上がる。
【０３０６】他方、入力電位が出力電位よりも低くなっ
て、入出力電位差がトランジスタＴｒ２のベース−エミ
ッタ間電圧（通常０．６Ｖ〜０．７Ｖ程度）を越えると
、このトランジスタＴｒ２がオンとなって、そのエミッ
タ電流が出力電流に加算され、出力電流駆動能力が上が
ることとなる。
【０３０７】図６５に示す回路は第１４図に示す回路に
対応するもので、トランジスタＴｒ１のベース増幅回路
１２の入力端子との間に定電圧源回路ｖ１が挿入され、
トランジスタＴｒ２のベースと増幅回路１２の入力端子
との間に定電圧源回路ｖ２　が挿入されている。
【０３０８】図６６に示す回路は図５４に示す回路に対
応しており、トランジスタＴｒ１，Ｔｒ２のコレクタ電
流が増幅回路１２に対する制御電流として供給されてい
る。 トランジスタＴｒ１のコレクタ電流は、入力電位が出力
電位よりも上がったときに増幅回路１２の駆動能力を上
げるように作用し、トランジスタＴｒ２のコレクタ電流
は、入力電位が出力電位よりも下がったときに増幅回路
１２の駆動能力を上げるように作用する。
【０３０９】図６７に示す回路は図５８に示す回路に対
応する。つまり、図６６に示す回路のトランジスタＴｒ
１のベースと増幅回路１２の入力端子との間に定電圧源
回路ｖ１　が挿入され、トランジスタＴｒ２のベースと
増幅回路１２の入力端子との間に定電圧源回路ｖ２　が
挿入されているものである。
【０３１０】
【発明の効果】以上説明したように請求項１〜６記載の
本発明のバッファ回路によれば、定電流を動作電流に与
えるか否かで増幅回路手段の駆動能力の制御を行ってい
るため、バイアス電流を従来方式における初期値より小
さくすることができ、瞬時電流を小さくすることができ
ることとなるので、動作の信頼性を向上させ、ＩＣ化に
有利となる。
【０３１１】請求項３，４のバッファ回路によると、制
御信号の期間や第２バイアス回路からのバイアス電流が
入力増幅段の出力に応じて制御されるので、より低消費
電力化を実現できる。
【０３１２】また請求項７〜１０記載の本発明のバッフ
ァ回路によれば、入力信号のレベル変動時のみ動作電流
が大きくする手段として、入出力間の電位差が閾値を越
えるとオンとなりその動作電流を増幅回路の出力電流に
加えるという簡単な入出力間電位差検出回路を設けたも
のであるから、大幅な素子数の増加や、回路規模の大型
化を招くことがないため、ＩＣ化に有利となる。
【０３１３】そして請求項１０記載の本発明のバッファ
回路によれば、入力信号の電位を閾値に近付ける方向に
入力信号及び出力信号のうちいずれか一方の信号電位を
シフトさせて電位差検出回路手段に与えることにより、
見掛上、閾値を小さくするようにしたことから、それだ
け長く入出力信号電位差が閾値を越えていることとなり
、より高スルーレートが得られることとなる。
【図面の簡単な説明】
【図１】本発明に係るバイアス制御により出力駆動能力
を制御するようにしたバッファ回路のブロック図。
【図２】図１に示す回路の第１具体例を示す回路図。
【図３】図１に示す回路の第２具体例を示す回路図。
【図４】本発明に係る出力段駆動素子の断続制御により
出力駆動能力を制御するようにしたバッファ回路のブロ
ック図。
【図５】図４に示す回路の第１具体例を示す回路図。
【図６】図４に示す回路の第２具体例を示す回路図。
【図７】図４に示す回路の第３具体例を示す回路図。
【図８】図１に示すバイアスによる駆動能力制御と図４
に示す駆動素子による駆動能力制御とを組み合わせて出
力駆動能力を制御するように構成したバッファ回路のブ
ロック図。
【図９】図６に示す回路の第１具体例を示す回路図。
【図１０】図６に示す回路の第２具体例を示す回路図。
【図１１】図６に示す回路の第３具体例を示す回路図。
【図１２】制御信号φによりオン・オフ制御され第２バ
イアス回路を構成する電流源回路の各種具体例を示す回
路図。
【図１３】第１バイアス回路と第２バイアス回路とを組
み合わせた回路の具体例を示す回路図。
【図１４】入力増幅段の出力を用いて発生した制御信号
により第２バイアス回路を制御するようにしたバッファ
回路のブロック図。
【図１５】図１４に示す回路の第１具体例を示す回路図
。
【図１６】図１４に示す回路の第２具体例を示す回路図
。
【図１７】図１４に示す回路の第３具体例を示す回路図
。
【図１８】図１４に示す回路の第４具体例を示す回路図
。
【図１９】図１４に示す回路の第５具体例を示す回路図
。
【図２０】図１４に示す回路の第６具体例を示す回路図
。
【図２１】図１４に示す回路の第７具体例を示す回路図
。
【図２２】図１４に示す回路の第８具体例を示す回路図
。
【図２３】図１４に示す回路の第９具体例を示す回路図
。
【図２４】図１４に示す回路の第１０具体例を示す回路
図。
【図２５】図１４に示す回路の第１１具体例を示す回路
図。
【図２６】本発明に係る入力増幅段の出力を用いて発生
した制御信号により駆動能力切換回路を制御するように
したバッファ回路のブロック図。
【図２７】図２６に示す回路の第１具体例を示す回路図
。
【図２８】本発明に係る入力増幅段の出力を用いて発生
した制御信号により第２バイアス回路と駆動能力切換回
路との両者を制御するようにしたバッファ回路のブロッ
ク図。
【図２９】図２８に示す回路の一具体例を示す回路図。
【図３０】本発明に係る外部からの制御信号により第２
バイアス回路を制御すると共に入力増幅段の出力により
第２バイアス回路の出力を決定するようにしたバッファ
回路のブロック図。
【図３１】図３０に示す回路の一具体例を示す回路図。
【図３２】本発明に係る外部からの制御信号により第２
バイアス回路および駆動能力切換回路を制御すると共に
入力増幅段の出力により第２バイアス回路の出力を決定
するようにしたバッファ回路のブロック図。
【図３３】図３２に示す回路の一具体例を示す回路図。
【図３４】本発明に係る入力増幅段の出力を用いて発生
した制御信号により第２バイアス回路を制御すると共に
入力増幅段の出力により第２バイアス回路の出力を決定
するようにしたバッファ回路のブロック図。
【図３５】図３４に示す回路の第１具体例を示す回路図
。
【図３６】図３４に示す回路の第２具体例を示す回路図
。
【図３７】図３４に示す回路の第３具体例を示す回路図
。
【図３８】図３４に示す回路の第４具体例を示す回路図
。
【図３９】図３４に示す回路の第５具体例を示す回路図
。
【図４０】図３４に示す回路の第６具体例を示す回路図
。
【図４１】図３４に示す回路の第７具体例を示す回路図
。
【図４２】本発明に係る外部からの制御信号により第２
バイアス回路および駆動能力切換回路を制御すると共に
入力増幅段の出力により第２バイアス回路の出力を決定
するようにしたバッファ回路のブロック図。
【図４３】図４２に示す回路の一具体例を示す回路図。
【図４４】本発明に係る入出力間の電位差検出により出
力駆動能力を制御するようにしたバッファ回路のブロッ
ク図。
【図４５】図４４に示す電位差検出回路の具体的構成を
示す回路図。
【図４６】図４５に示す回路のスルーレート特性を示し
た波形図。
【図４７】図４５に示す回路の一具体例を示す回路図。
【図４８】電位差検出回路を構成するトランジスタに入
力信号をレベルシフトして与えるようにしたバッファ回
路を示す回路図。
【図４９】図４８に示す回路の特性を示す波形図。
【図５０】図４８に示す回路の第１具体例を示す回路図
。
【図５１】図４８に示す回路の第２具体例を示す回路図
。
【図５２】電位差検出回路を構成するトランジスタに入
力信号をレベルシフトして与えるようにしたバッファ回
路の変形例を示す回路図。
【図５３】図５２に示す回路の一具体例を示す回路図。
【図５４】電位差検出回路を構成するトランジスタに入
力信号をレベルシフトして与えるようにしたバッファ回
路の他の変形例を示す回路図。
【図５５】図５４に示す回路の第１具体例を示す回路図
。
【図５６】図５４に示す回路の第２具体例を示す回路図
。
【図５７】図５６に示す回路のスルーレート特性を示す
波形図。
【図５８】電位差検出回路を構成するトランジスタに入
力信号をレベルシフトして与えるようにしたバッファ回
路の更に他の変形例を示す回路図。
【図５９】図５８に示す回路の第１具体例を示す回路図
。
【図６０】図５８に示す回路の第２具体例を示す回路図
。
【図６１】図６０に示す回路のスルーレート特性を示す
波形図。
【図６２】増幅回路として既知のプッシュプルオペアン
プを採用したバッファ回路を具体回路で示す回路図。
【図６３】図６２に示す回路の増幅回路部のみを示す回
路図。
【図６４】図４５に示す回路と同等の機能を電流制御バ
イポーラトランジスタで構成した場合の回路図。
【図６５】図４８に示す回路と同等の機能を電流制御バ
イポーラトランジスタで構成した場合の回路図。
【図６６】図５２に示す回路と同等の機能を電流制御バ
イポーラトランジスタで構成した場合の回路図。
【図６７】図５８に示す回路と同等の機能を電流制御バ
イポーラトランジスタで構成した場合の回路図。
【符号の説明】
１　　増幅回路 １ａ　　入力増幅段 １ｂ　　出力増幅段 ２　　第１バイアス回路 ３　　第２バイアス回路 ４　　増幅回路 ５　　駆動能力切換え回路 ６　　入力増幅段 ７　　第１出力駆動素子 ８　　第２出力駆動素子 ９　　出力駆動素子断続スイッチ １１　　制御信号発生手段 １２　　増幅回路 １３　　電位差検出回路 Ｍ７５，Ｍ７６　　電位差検出回路を構成するトランジ
スタｖ１　，ｖ２　　　電位シフト手段を構成する定電
圧源回路ｉ１７，ｉ１８　　電位シフト手段としての定
電圧源回路を構成する定電流源回路

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】入力増幅段と出力段とにより構成されバイ
    アス電流によりその出力電流駆動能力を制御可能な増幅
    回路手段と、該増幅回路手段に対し常時一定のバイアス
    電流を供給する第１のバイアス手段と、前記増幅回路手
    段に対し制御信号により断続的に一定のバイアス電流を
    前記第１のバイアス手段と並列的に供給する第２のバイ
    アス手段と、を備えているバッファ回路。
  2. 【請求項２】入力増幅段によって駆動される第１から第
    ｎ（ｎは２以上）の複数の出力駆動素子を並列的に有し
    、前記第１の出力駆動素子は前記入力増幅段により常時
    駆動され、前記第２から第ｎの出力駆動素子は前記入力
    増幅段により断続的に駆動されるように形成された増幅
    回路手段と、制御信号により前記第２から第ｎの出力駆
    動素子の断続制御を行い該第２から第ｎの出力駆動素子
    を動作させる出力駆動素子制御手段と、を備えているバ
    ッファ回路。
  3. 【請求項３】制御信号は定期的に変化する入力信号に同
    期していることを特徴とする請求項１および請求項２の
    うち何れか１項記載のバッファ回路。
  4. 【請求項４】制御信号は入力増幅段の出力を入力とする
    制御信号発生手段により発生することを特徴とする請求
    項１および請求項２のうち何れか１項記載のバッファ回
    路。
  5. 【請求項５】第１のバイアス手段により供給されるバイ
    アス電流と第２のバイアス手段により供給されるバイア
    ス電流のうち少なくとも該第２のバイアス手段により供
    給されるバイアス電流は入力増幅段の出力により制御さ
    れることを特徴とする請求項１および請求項４のうちい
    ずれか１項記載のバッファ回路。
  6. 【請求項６】入力増幅段は差動増幅回路により構成され
    ていることを特徴とする請求項１、請求項３および請求
    項４のうち何れか１項記載のバッファ回路。
  7. 【請求項７】入力信号のレベル変動にその出力信号が追
    従する増幅回路手段と、前記入力信号と前記出力信号と
    の電位差が閾値を越えているか否かを検出し該電位差が
    閾値を越えているときオンとなってその動作電流を前記
    増幅回路手段の出力電流に加える電位差検出回路手段と
    、を備えているバッファ回路。
  8. 【請求項８】電位差検出回路手段が、そのゲートに入力
    信号を受け、ソースに出力信号を受けて、前記入力信号
    と前記出力信号との電位差が該ゲート−ソース間の閾値
    を越えるときにオンとなってそのソース電流およびドレ
    イン電流のうち少なくとも一方を増幅回路手段の出力電
    流に加算する電界効果トランジスタにより構成されてい
    る請求項７記載のバッファ回路。
  9. 【請求項９】電位差検出回路手段が、そのベースに入力
    信号を受け、エミッタに出力信号を受けて、前記入力信
    号と前記出力信号との電位差が該ベース−エミッタ間の
    閾値を越えるときにオンとなってそのエミッタ電流およ
    びコレクタ電流のうち少なくとも一方を増幅回路手段の
    出力電流に加算するバイポーラトランジスタにより構成
    されている請求項７記載のバッファ回路。
  10. 【請求項１０】入力信号の電位を閾値に近付ける方向に
    該入力信号及び出力信号のうちいずれか一方の電位をシ
    フトさせて電位差検出回路手段に与える電位シフト手段
    を備えている請求項７〜９のうちいずれか１項記載のバ
    ッファ回路。
JP20856491A 1990-10-09 1991-07-25 バッファ回路 Expired - Fee Related JP3302030B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP20856491A JP3302030B2 (ja) 1990-10-09 1991-07-25 バッファ回路
KR1019910017844A KR960004745B1 (ko) 1990-10-09 1991-10-19 버퍼회로
US08/045,537 US5471171A (en) 1990-10-09 1993-04-09 Amplifier device capable of realizing high slew rate with low power consumption
US08/152,887 US5399992A (en) 1990-10-09 1993-11-16 Amplifier device capable of performing highly efficient operation at low power

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP27139290 1990-10-09
JP2-271392 1990-10-09
JP20856491A JP3302030B2 (ja) 1990-10-09 1991-07-25 バッファ回路

Publications (2)

Publication Number Publication Date
JPH04356816A true JPH04356816A (ja) 1992-12-10
JP3302030B2 JP3302030B2 (ja) 2002-07-15

Family

ID=26516907

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20856491A Expired - Fee Related JP3302030B2 (ja) 1990-10-09 1991-07-25 バッファ回路

Country Status (3)

Country Link
US (1) US5399992A (ja)
JP (1) JP3302030B2 (ja)
KR (1) KR960004745B1 (ja)

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001337658A (ja) * 2000-03-23 2001-12-07 Toshiba Corp 増幅装置及び液晶表示装置
JP2004056826A (ja) * 2002-07-19 2004-02-19 Hynix Semiconductor Inc 負荷駆動能力可変型増幅回路
US7027027B2 (en) 2001-08-24 2006-04-11 Kabushiki Kaisha Toshiba Differential amplifier and semiconductor integrated circuit for LCD drive
JP2007150534A (ja) * 2005-11-25 2007-06-14 Oki Electric Ind Co Ltd 増幅回路
JP2007171225A (ja) * 2005-12-19 2007-07-05 Sony Corp 増幅回路、液晶表示装置用駆動回路及び液晶表示装置
JP2007208316A (ja) * 2006-01-30 2007-08-16 Oki Electric Ind Co Ltd 出力回路及びこれを用いた表示装置
US7295054B2 (en) 2004-09-06 2007-11-13 Samsung Electro-Mechanics Co., Ltd Buffer capable of controlling slew rate in drive IC
JP2007329550A (ja) * 2006-06-06 2007-12-20 Nec Electronics Corp 差動信号駆動回路及び差動信号駆動方法
JP2008104063A (ja) * 2006-10-20 2008-05-01 Canon Inc バッファ回路
JP2008235963A (ja) * 2007-03-16 2008-10-02 New Japan Radio Co Ltd 演算増幅器
JP2009071709A (ja) * 2007-09-14 2009-04-02 Oki Electric Ind Co Ltd トリミング回路
JP2009517975A (ja) * 2005-11-30 2009-04-30 アナログ デバイセス インコーポレーテッド 大信号出力ブースト段を備えた小信号増幅器
JP2009260982A (ja) * 2009-06-19 2009-11-05 Sony Corp 電源制御方法および電源制御装置並びに電子機器および撮像装置
WO2010150658A1 (ja) * 2009-06-22 2010-12-29 浜松ホトニクス株式会社 増幅回路、積分回路および光検出装置
JP4824755B2 (ja) * 2005-06-22 2011-11-30 クゥアルコム・インコーポレイテッド 低リーク電流源および能動回路
JP2013109465A (ja) * 2011-11-18 2013-06-06 Fujitsu Semiconductor Ltd バンドギャップ参照電源回路および非接触型デバイス
US8665020B2 (en) 2010-07-05 2014-03-04 Mitsumi Electric Co., Ltd. Differential amplifier circuit that can change current flowing through a constant-current source according to load variation, and series regulator including the same
JP2014204226A (ja) * 2013-04-03 2014-10-27 旭化成エレクトロニクス株式会社 リングアンプ
JP2015177225A (ja) * 2014-03-13 2015-10-05 凸版印刷株式会社 ソース接地増幅回路およびそのスルー・レート改善方法
JP2017120995A (ja) * 2015-12-28 2017-07-06 セイコーＮｐｃ株式会社 発振回路
WO2020262142A1 (ja) * 2019-06-27 2020-12-30 ラピスセミコンダクタ株式会社 表示ドライバ、半導体装置及び増幅回路
JP2023085417A (ja) * 2018-12-14 2023-06-20 ローム株式会社 スイッチ装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5610414A (en) * 1993-07-28 1997-03-11 Sharp Kabushiki Kaisha Semiconductor device
JP3120763B2 (ja) * 1997-11-12 2000-12-25 日本電気株式会社 差動増幅器
US6316993B1 (en) * 1999-02-22 2001-11-13 Texas Instruments Incorporated Analog circuitry for start-up glitch suppression
IT1318819B1 (it) * 2000-09-05 2003-09-10 St Microelectronics Srl Amplificatore di corrente
GB0105148D0 (en) * 2001-03-02 2001-04-18 Koninkl Philips Electronics Nv Active Matrix Display Device
DE102004041927B4 (de) * 2004-08-30 2013-11-21 Infineon Technologies Ag Schaltungsanordnung mit einem Pegelumsetzer und einem Spannungsregler
KR100712504B1 (ko) * 2005-02-05 2007-05-02 삼성전자주식회사 일정한 트랜스컨덕턴스와 공통모드 출력전압 레벨을 갖는증폭기
JP4964461B2 (ja) * 2005-12-13 2012-06-27 ティーピーオー、ホンコン、ホールディング、リミテッド 表示装置及びその容量性負荷の駆動回路
CN101005273B (zh) * 2006-01-20 2010-06-23 深圳赛意法微电子有限公司 具有改善的转换速率的差分放大器
US8200325B2 (en) * 2007-05-25 2012-06-12 Massachusetts Institute Of Technology Micropower neural amplifier with adaptive input-referred noise
JP5133168B2 (ja) * 2008-08-05 2013-01-30 ルネサスエレクトロニクス株式会社 差動増幅回路
CN101800515B (zh) * 2009-02-10 2012-01-04 奇景光电股份有限公司 具有增强回转率的输出缓冲电路
WO2013162537A1 (en) * 2012-04-25 2013-10-31 Hewlett-Packard Development Company, L.P. Bias current control for print nozzle amplifier
JP7490786B2 (ja) * 2022-03-25 2024-05-27 チャンシン メモリー テクノロジーズ インコーポレイテッド 制御回路及び半導体メモリ

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4383223A (en) * 1980-04-10 1983-05-10 Motorola, Inc. CMOS Operational amplifier employing push-pull output stage
US4458212A (en) * 1981-12-30 1984-07-03 Mostek Corporation Compensated amplifier having pole zero tracking
NL8105919A (nl) * 1981-12-31 1983-07-18 Philips Nv Dynamische versterkerschakeling.
IT1214249B (it) * 1987-06-10 1990-01-10 Sgs Microelettronica Spa Amplificatore operazionale di potenza cmos ad alte prestazioni.
JP2594585B2 (ja) * 1987-11-25 1997-03-26 富士通株式会社 演算増幅回路
US4897612A (en) * 1988-05-09 1990-01-30 National Semiconductor Corporation Operational transconductance amplifier with improved current source capability
US4881045A (en) * 1988-10-18 1989-11-14 Hewlett-Packard Company Transistor amplifier for high slew rates and capacitive loads

Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001337658A (ja) * 2000-03-23 2001-12-07 Toshiba Corp 増幅装置及び液晶表示装置
US7027027B2 (en) 2001-08-24 2006-04-11 Kabushiki Kaisha Toshiba Differential amplifier and semiconductor integrated circuit for LCD drive
JP2004056826A (ja) * 2002-07-19 2004-02-19 Hynix Semiconductor Inc 負荷駆動能力可変型増幅回路
US7295054B2 (en) 2004-09-06 2007-11-13 Samsung Electro-Mechanics Co., Ltd Buffer capable of controlling slew rate in drive IC
JP4824755B2 (ja) * 2005-06-22 2011-11-30 クゥアルコム・インコーポレイテッド 低リーク電流源および能動回路
JP2007150534A (ja) * 2005-11-25 2007-06-14 Oki Electric Ind Co Ltd 増幅回路
JP2009517975A (ja) * 2005-11-30 2009-04-30 アナログ デバイセス インコーポレーテッド 大信号出力ブースト段を備えた小信号増幅器
JP4865804B2 (ja) * 2005-11-30 2012-02-01 アナログ デバイセス インコーポレーテッド 大信号出力ブースト段を備えた小信号増幅器
JP2007171225A (ja) * 2005-12-19 2007-07-05 Sony Corp 増幅回路、液晶表示装置用駆動回路及び液晶表示装置
US8139015B2 (en) 2005-12-19 2012-03-20 Sony Corporation Amplification circuit, driver circuit for display, and display
KR101310859B1 (ko) * 2006-01-30 2013-09-25 오끼 덴끼 고오교 가부시끼가이샤 출력 회로 및 이것을 사용한 표시장치
JP4572170B2 (ja) * 2006-01-30 2010-10-27 Ｏｋｉセミコンダクタ株式会社 出力回路及びこれを用いた表示装置
JP2007208316A (ja) * 2006-01-30 2007-08-16 Oki Electric Ind Co Ltd 出力回路及びこれを用いた表示装置
JP2007329550A (ja) * 2006-06-06 2007-12-20 Nec Electronics Corp 差動信号駆動回路及び差動信号駆動方法
JP2008104063A (ja) * 2006-10-20 2008-05-01 Canon Inc バッファ回路
JP2008235963A (ja) * 2007-03-16 2008-10-02 New Japan Radio Co Ltd 演算増幅器
JP2009071709A (ja) * 2007-09-14 2009-04-02 Oki Electric Ind Co Ltd トリミング回路
JP4498400B2 (ja) * 2007-09-14 2010-07-07 Ｏｋｉセミコンダクタ株式会社 トリミング回路
US7965065B2 (en) 2007-09-14 2011-06-21 Oki Semiconductor Co., Ltd. Trimming circuit
JP2009260982A (ja) * 2009-06-19 2009-11-05 Sony Corp 電源制御方法および電源制御装置並びに電子機器および撮像装置
JP2011004326A (ja) * 2009-06-22 2011-01-06 Hamamatsu Photonics Kk 増幅回路、積分回路および光検出装置
KR20120036798A (ko) * 2009-06-22 2012-04-18 하마마츠 포토닉스 가부시키가이샤 증폭 회로, 적분 회로, 및 광 검출 장치
WO2010150658A1 (ja) * 2009-06-22 2010-12-29 浜松ホトニクス株式会社 増幅回路、積分回路および光検出装置
US8717105B2 (en) 2009-06-22 2014-05-06 Hamamatsu Photonics K.K. Amplifier circuit, integrating circuit, and light-detection device
US8665020B2 (en) 2010-07-05 2014-03-04 Mitsumi Electric Co., Ltd. Differential amplifier circuit that can change current flowing through a constant-current source according to load variation, and series regulator including the same
JP2013109465A (ja) * 2011-11-18 2013-06-06 Fujitsu Semiconductor Ltd バンドギャップ参照電源回路および非接触型デバイス
JP2014204226A (ja) * 2013-04-03 2014-10-27 旭化成エレクトロニクス株式会社 リングアンプ
JP2015177225A (ja) * 2014-03-13 2015-10-05 凸版印刷株式会社 ソース接地増幅回路およびそのスルー・レート改善方法
JP2017120995A (ja) * 2015-12-28 2017-07-06 セイコーＮｐｃ株式会社 発振回路
JP2023085417A (ja) * 2018-12-14 2023-06-20 ローム株式会社 スイッチ装置
WO2020262142A1 (ja) * 2019-06-27 2020-12-30 ラピスセミコンダクタ株式会社 表示ドライバ、半導体装置及び増幅回路
JPWO2020262142A1 (ja) * 2019-06-27 2020-12-30

Also Published As

Publication number Publication date
US5399992A (en) 1995-03-21
KR920009084A (ko) 1992-05-28
KR960004745B1 (ko) 1996-04-12
JP3302030B2 (ja) 2002-07-15

Similar Documents

Publication Publication Date Title
JPH04356816A (ja) バッファ回路
US6614295B2 (en) Feedback-type amplifier circuit and driver circuit
US20070182487A1 (en) Differential amplifer and operational amplifier
US8680922B2 (en) Rail-to rail input circuit
US20020175739A1 (en) Duty cycle integrator with tracking common mode feedback control
US20060012429A1 (en) Self biased differential amplifier
JP2611725B2 (ja) カスコード回路
US7446607B2 (en) Regulated cascode circuit, an amplifier including the same, and method of regulating a cascode circuit
US20120126895A1 (en) Variable gain amplifier with fixed bandwidth
US6133764A (en) Comparator circuit and method
US7443240B2 (en) AM intermediate frequency variable gain amplifier circuit, variable gain amplifier circuit and its semiconductor integrated circuit
WO2008144722A2 (en) Class ab output stage and method for providing wide supply voltage range
JPH06216666A (ja) 差動増幅器
KR100313504B1 (ko) 알티알 입력단의 트랜스컨덕턴스 제어회로
EP1303039A2 (en) Method and device for reducing influence of early effect
US20060132233A1 (en) Integrated circuit devices having a control circuit for biasing an amplifier output stage and methods of operating the same
JP2001148621A (ja) ヒステリシスコンパレータ
CN110445482B (zh) 一种低功耗高摆率的比较器
US6710660B1 (en) Class B power buffer with rail to rail output swing and small deadband
US7327193B2 (en) Method for setting an amplifier, and corresponding amplifier circuit
US6353363B1 (en) Low voltage rail-to-rail CMOS output stage
KR100327440B1 (ko) 제로-크로싱 감지회로
CN113031688A (zh) 一种高性能带隙基准的低功耗电压源
JP3823853B2 (ja) 駆動回路及びそれを用いた表示装置
CN112468102A (zh) 一种ab类放大器

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080426

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090426

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100426

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees