JP3271090B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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Description
【０００１】
【産業上の利用分野】本発明は、同一の半導体基体の一
主面の上段領域に周辺回路部が、下段領域にメモリセル
部が夫々形成されてなる半導体装置の製法に関する。
主面の上段領域に周辺回路部が、下段領域にメモリセル
部が夫々形成されてなる半導体装置の製法に関する。
【０００２】
【従来の技術】一般に、ダイナミックＲＡＭ等の半導体
メモリ装置では、メモリセル部と、このメモリセル部に
対する入出力や信号のタイミング等を処理するための周
辺回路部とが同一の半導体基板上に形成される。この場
合、半導体基板に段差を形成し、下段領域にメモリセル
部を形成し、周辺の上段領域に周辺回路部を形成するよ
うに構成した半導体メモリ装置が提案されている。
メモリ装置では、メモリセル部と、このメモリセル部に
対する入出力や信号のタイミング等を処理するための周
辺回路部とが同一の半導体基板上に形成される。この場
合、半導体基板に段差を形成し、下段領域にメモリセル
部を形成し、周辺の上段領域に周辺回路部を形成するよ
うに構成した半導体メモリ装置が提案されている。
【０００３】このような半導体メモリ装置のメモリセル
部及び周辺回路部でのＭＯＳトランジスタは、そのゲー
ト部が図７に示すように半導体基板１上に例えばＳｉＯ
2 からなるゲート絶縁膜２、その上の多結晶シリコン膜
３及びメタルシリサイド膜からなるいわゆるポリサイド
膜によるゲート電極５、さらにその上のオフセット用Ｓ
ｉＯ2 膜６を有して形成される。
部及び周辺回路部でのＭＯＳトランジスタは、そのゲー
ト部が図７に示すように半導体基板１上に例えばＳｉＯ
2 からなるゲート絶縁膜２、その上の多結晶シリコン膜
３及びメタルシリサイド膜からなるいわゆるポリサイド
膜によるゲート電極５、さらにその上のオフセット用Ｓ
ｉＯ2 膜６を有して形成される。
【０００４】
【発明が解決しようとする課題】ところで、メモリセル
部のゲート部においては、オフセット用ＳｉＯ2 膜６を
必要とするが、周辺回路部のゲート部においては、ゲー
ト電極５にＡｌ配線をコンタクトすることからオフセッ
ト用ＳｉＯ2 膜６を必要としない。従って、周辺回路部
でのゲート部のオフセット用ＳｉＯ2 膜６は除去される
か、もしくは出来るだけ薄い方が望ましい。
部のゲート部においては、オフセット用ＳｉＯ2 膜６を
必要とするが、周辺回路部のゲート部においては、ゲー
ト電極５にＡｌ配線をコンタクトすることからオフセッ
ト用ＳｉＯ2 膜６を必要としない。従って、周辺回路部
でのゲート部のオフセット用ＳｉＯ2 膜６は除去される
か、もしくは出来るだけ薄い方が望ましい。
【０００５】しかし、製造プロセス上、このオフセット
用ＳｉＯ2 膜６は、ゲート電極５を構成するポリサイド
膜即ちメタルシリサイド膜４及び多結晶シリコン膜３と
同一にパターニングしなければならないこと、また、オ
フセット用ＳｉＯ2 膜６とゲート電極材とは材質が異な
り、エッチャーも異なること等により、周辺回路部での
オフセット用ＳｉＯ2 膜６を選択的に除去することが困
難である。
用ＳｉＯ2 膜６は、ゲート電極５を構成するポリサイド
膜即ちメタルシリサイド膜４及び多結晶シリコン膜３と
同一にパターニングしなければならないこと、また、オ
フセット用ＳｉＯ2 膜６とゲート電極材とは材質が異な
り、エッチャーも異なること等により、周辺回路部での
オフセット用ＳｉＯ2 膜６を選択的に除去することが困
難である。
【０００６】つまり、多結晶シリコン膜３、メタルシリ
サイド膜４、さらにオフセット用ＳｉＯ2 膜６をＣＶＤ
法にて被着形成した後、周辺回路部及びメモリセル部の
ゲート部をパターニングし、次いで周辺回路部のオフセ
ット用ＳｉＯ2 膜６のみを選択的に除去しようとする
と、ゲート絶縁膜２が露出されているので、ゲート絶縁
膜２にダメージを与えてしまう。
サイド膜４、さらにオフセット用ＳｉＯ2 膜６をＣＶＤ
法にて被着形成した後、周辺回路部及びメモリセル部の
ゲート部をパターニングし、次いで周辺回路部のオフセ
ット用ＳｉＯ2 膜６のみを選択的に除去しようとする
と、ゲート絶縁膜２が露出されているので、ゲート絶縁
膜２にダメージを与えてしまう。
【０００７】逆に、オフセット用ＳｉＯ2 膜６を周辺回
路部側だけ除去するようにパターンニングしてから、ゲ
ート部のパターニングを行うとすると、エッチング対象
膜が周辺回路部側ではポリサイド（３，４)(または多結
晶シリコン膜）、メモリセル部ではオフセット用ＳｉＯ
2 膜６とポリサイド膜（３，４)(または多結晶シリコン
膜）となり、エッチングがアンバランスとなり、パター
ニングが困難となる。
路部側だけ除去するようにパターンニングしてから、ゲ
ート部のパターニングを行うとすると、エッチング対象
膜が周辺回路部側ではポリサイド（３，４)(または多結
晶シリコン膜）、メモリセル部ではオフセット用ＳｉＯ
2 膜６とポリサイド膜（３，４)(または多結晶シリコン
膜）となり、エッチングがアンバランスとなり、パター
ニングが困難となる。
【０００８】本発明は、上述の点に鑑み、メモリセル部
側のオフセット用絶縁膜はそのまま残し、周辺回路部側
のオフセット用絶縁膜のみを選択的に除去し、若しくは
薄くすることを可能にした半導体装置の製法を提供する
ものである。
側のオフセット用絶縁膜はそのまま残し、周辺回路部側
のオフセット用絶縁膜のみを選択的に除去し、若しくは
薄くすることを可能にした半導体装置の製法を提供する
ものである。
【０００９】
【課題を解決するための手段】本発明は、同一の半導体
基体１１の一主面の上段領域ａに周辺回路部が形成さ
れ、下段領域ｂにメモリセル部が形成されてなる半導体
装置の製法において、半導体基体１１の上段領域ａ及び
下段領域ｂにわたって、ゲート絶縁膜１８、ゲート電極
となる導電層２１及びオフセット用の絶縁層２３を順次
形成する工程と、絶縁層２３及び導電層２１を共にパタ
ーニングして周辺回路部及びメモリセル部のゲート部３
２，３３を形成する工程と、全面にレジスト層３０を被
着形成する工程と、レジスト層３０を周辺回路部におけ
るゲート電極２６上の絶縁層２３ａが除去されるまでエ
ッチバックする工程を有する。
基体１１の一主面の上段領域ａに周辺回路部が形成さ
れ、下段領域ｂにメモリセル部が形成されてなる半導体
装置の製法において、半導体基体１１の上段領域ａ及び
下段領域ｂにわたって、ゲート絶縁膜１８、ゲート電極
となる導電層２１及びオフセット用の絶縁層２３を順次
形成する工程と、絶縁層２３及び導電層２１を共にパタ
ーニングして周辺回路部及びメモリセル部のゲート部３
２，３３を形成する工程と、全面にレジスト層３０を被
着形成する工程と、レジスト層３０を周辺回路部におけ
るゲート電極２６上の絶縁層２３ａが除去されるまでエ
ッチバックする工程を有する。
【００１０】また、本発明は、同一の半導体基体１１の
一主面の上段領域ａに周辺回路部が形成され、下段領域
ｂにメモリセル部が形成されてなる半導体装置の製法に
おいて、半導体基体１１の上段領域ａ及び下段領域ｂに
わたって、ゲート絶縁膜１８、ゲート電極となる導電層
２１及びオフセット用の絶縁層２３を順次形成する工程
と、絶縁層２３及び導電層２１を共にパターニングして
周辺回路部及びメモリセル部のゲート部３２，３３を形
成する工程と、全面にレジスト層３０を被着形成する工
程と、レジスト層３０を周辺回路部におけるゲート電極
２６上の絶縁層２３ａが所定の厚みを残して除去される
までエッチバックする工程を有する。
一主面の上段領域ａに周辺回路部が形成され、下段領域
ｂにメモリセル部が形成されてなる半導体装置の製法に
おいて、半導体基体１１の上段領域ａ及び下段領域ｂに
わたって、ゲート絶縁膜１８、ゲート電極となる導電層
２１及びオフセット用の絶縁層２３を順次形成する工程
と、絶縁層２３及び導電層２１を共にパターニングして
周辺回路部及びメモリセル部のゲート部３２，３３を形
成する工程と、全面にレジスト層３０を被着形成する工
程と、レジスト層３０を周辺回路部におけるゲート電極
２６上の絶縁層２３ａが所定の厚みを残して除去される
までエッチバックする工程を有する。
【００１１】
【作用】第１の発明においては、絶縁層２３及び導電層
２１を共に同一にパターニングして周辺回路部及びメモ
リセル部のゲート部３２，３３を形成した後、レジスト
層３０を被着し、エッチバックすることにより下段領域
ｂのメモリセル部のゲート電極２７上の絶縁層２３ｂを
全て残して上段領域ａに形成される周辺回路部のゲート
電極２６上の絶縁層２３ａのみを容易に選択除去でき
る。
２１を共に同一にパターニングして周辺回路部及びメモ
リセル部のゲート部３２，３３を形成した後、レジスト
層３０を被着し、エッチバックすることにより下段領域
ｂのメモリセル部のゲート電極２７上の絶縁層２３ｂを
全て残して上段領域ａに形成される周辺回路部のゲート
電極２６上の絶縁層２３ａのみを容易に選択除去でき
る。
【００１２】第２の発明も、同様に、絶縁層２３及び導
電層２１を共に同一にパターニングして周辺回路部及び
メモリセル部のゲート部３２，３３を形成した後、レジ
スト層３０を被着し、所定の厚さまでエッチバックする
ことにより、下段領域ｂのメモリセル部のゲート電極２
７上の絶縁層２３ｂを全て残して、上段領域ａに形成さ
れる周辺回路部のゲート電極２６上の絶縁層２３ａのみ
を容易に薄くすることができる。
電層２１を共に同一にパターニングして周辺回路部及び
メモリセル部のゲート部３２，３３を形成した後、レジ
スト層３０を被着し、所定の厚さまでエッチバックする
ことにより、下段領域ｂのメモリセル部のゲート電極２
７上の絶縁層２３ｂを全て残して、上段領域ａに形成さ
れる周辺回路部のゲート電極２６上の絶縁層２３ａのみ
を容易に薄くすることができる。
【００１３】
【実施例】以下、図１〜図６を参照して本発明による半
導体装置の製法の実施例を説明する。
導体装置の製法の実施例を説明する。
【００１４】本例は、ダイナミックＲＡＭの製法に適用
した場合であり、同図はその要部のみを示す。
した場合であり、同図はその要部のみを示す。
【００１５】本例においては、先ず、図１Ａに示すよう
に、シリコン基板１１の一主面の周辺回路部を形成すべ
き領域（周辺領域）ａにＳｉＯ2 膜１２を介して選択的
にＳｉＮ膜１３を形成し、選択酸化（いわゆるＬＯＣＯ
Ｓ）を行ってメモリセル部を形成すべき領域（中央領
域）ｂに選択酸化層１４を形成する。
に、シリコン基板１１の一主面の周辺回路部を形成すべ
き領域（周辺領域）ａにＳｉＯ2 膜１２を介して選択的
にＳｉＮ膜１３を形成し、選択酸化（いわゆるＬＯＣＯ
Ｓ）を行ってメモリセル部を形成すべき領域（中央領
域）ｂに選択酸化層１４を形成する。
【００１６】本例では、シリコン基板１１の主面全体を
熱酸化して厚さ５０〜１００ｎｍのＳｉＯ2 膜１２を形
成し、その上にＣＶＤ法によりＳｉＮ膜１３を被着形成
する。次いで、周辺回路部側の領域ａ上に選択的に形成
したレジスト層（図示せず）をマスクとしてＲＩＥ（反
応性イオンエッチング）又はプラズマエッチングにより
ＳｉＮ膜１３をパターニングして領域ａ側にのみＳｉＮ
膜１３を残す。しかる後、残ったＳｉＮ膜１３をマスク
として熱酸化し、厚さ８００〜１５００ｎｍの選択酸化
層１４を形成する。次に、１００〜２００℃に熱したリ
ン酸でＳｉＮ膜１３を除し、続いてフッ酸でＳｉＯ2 膜
１２及び選択酸化層１４を除去して図１Ｂに示すよう
に、シリコン基板１１の一主面に周辺回路部側の領域ａ
が上段となりメモリセル部側の領域ｂが下段となる段差
１５を形成する。この選択酸化層１４の形成及び除去の
工程は、必要に応じて１回若しくは複数回行って所要の
深さの段差１５を形成する。
熱酸化して厚さ５０〜１００ｎｍのＳｉＯ2 膜１２を形
成し、その上にＣＶＤ法によりＳｉＮ膜１３を被着形成
する。次いで、周辺回路部側の領域ａ上に選択的に形成
したレジスト層（図示せず）をマスクとしてＲＩＥ（反
応性イオンエッチング）又はプラズマエッチングにより
ＳｉＮ膜１３をパターニングして領域ａ側にのみＳｉＮ
膜１３を残す。しかる後、残ったＳｉＮ膜１３をマスク
として熱酸化し、厚さ８００〜１５００ｎｍの選択酸化
層１４を形成する。次に、１００〜２００℃に熱したリ
ン酸でＳｉＮ膜１３を除し、続いてフッ酸でＳｉＯ2 膜
１２及び選択酸化層１４を除去して図１Ｂに示すよう
に、シリコン基板１１の一主面に周辺回路部側の領域ａ
が上段となりメモリセル部側の領域ｂが下段となる段差
１５を形成する。この選択酸化層１４の形成及び除去の
工程は、必要に応じて１回若しくは複数回行って所要の
深さの段差１５を形成する。
【００１７】次に、図２Ｃに示すように、選択酸化法に
より、フィールド酸化層１７を形成して素子形成領域間
を分離する。同図では段差側壁にフィールド酸化層１７
が形成され、周辺回路部を形成すべき上段領域ａとメモ
リセル部を形成すべき下段領域ｂが分離される。ここ
で、フィールド酸化層１７の厚さは４００〜７００ｎ
ｍ、両領域ａ，ｂ上に形成されたＳｉＯ2 からなるゲー
ト絶縁膜１８の厚さは１０〜４０ｎｍである。
より、フィールド酸化層１７を形成して素子形成領域間
を分離する。同図では段差側壁にフィールド酸化層１７
が形成され、周辺回路部を形成すべき上段領域ａとメモ
リセル部を形成すべき下段領域ｂが分離される。ここ
で、フィールド酸化層１７の厚さは４００〜７００ｎ
ｍ、両領域ａ，ｂ上に形成されたＳｉＯ2 からなるゲー
ト絶縁膜１８の厚さは１０〜４０ｎｍである。
【００１８】次に、図２Ｄに示すように、シリコン基板
１１の一主面上にゲート電極となる多結晶シリコン膜２
０及びＷＳｉ膜２１からなるポリサイド層２２をＣＶＤ
法にて被着形成すると共に、この上にオフセット用Ｓｉ
Ｏ2 膜となるＳｉＯ2 膜２３をＣＶＤ法にて被着形成す
る。さらに、周辺回路部側及びメモリセル部側のゲート
部に対応する位置に夫々選択的にレジスト層２４を形成
する。
１１の一主面上にゲート電極となる多結晶シリコン膜２
０及びＷＳｉ膜２１からなるポリサイド層２２をＣＶＤ
法にて被着形成すると共に、この上にオフセット用Ｓｉ
Ｏ2 膜となるＳｉＯ2 膜２３をＣＶＤ法にて被着形成す
る。さらに、周辺回路部側及びメモリセル部側のゲート
部に対応する位置に夫々選択的にレジスト層２４を形成
する。
【００１９】次に、レジスト層２４をマスクにＲＩＥに
よりＳｉＯ2 膜２３、続いてポリサイド層２２をパター
ニングし、図３Ｅに示すように夫々周辺回路部側のゲー
ト電極２６とその上のオフセット用ＳｉＯ2 膜２３ａ及
びメモリセル部側のゲート電極２７とその上のオフセッ
ト用ＳｉＯ2 膜２３ｂを形成する。そして、同じレジス
ト層２４をマスクにしてセルフアラインにてソース、ド
レイン領域となるＮ- 拡散層２９を形成する。
よりＳｉＯ2 膜２３、続いてポリサイド層２２をパター
ニングし、図３Ｅに示すように夫々周辺回路部側のゲー
ト電極２６とその上のオフセット用ＳｉＯ2 膜２３ａ及
びメモリセル部側のゲート電極２７とその上のオフセッ
ト用ＳｉＯ2 膜２３ｂを形成する。そして、同じレジス
ト層２４をマスクにしてセルフアラインにてソース、ド
レイン領域となるＮ- 拡散層２９を形成する。
【００２０】次に、図３Ｆに示すように、エッチバック
用のレジスト層３０を全体に厚く（３００〜１０００ｎ
ｍ程度）形成する。ここで、ゲート電極（ワード線）２
７と平行方向でシリコン基板の段差部分の断面形状（即
ち図ＦのＩ−Ｉ線上の断面）を図５Ａに示す。
用のレジスト層３０を全体に厚く（３００〜１０００ｎ
ｍ程度）形成する。ここで、ゲート電極（ワード線）２
７と平行方向でシリコン基板の段差部分の断面形状（即
ち図ＦのＩ−Ｉ線上の断面）を図５Ａに示す。
【００２１】次に、図４Ｇに示すように、レジスト層３
０に対するエッチバックを行い平坦化する。このエッチ
バックでは上段領域ａに形成された周辺回路部のゲート
部３２のオフセット用ＳｉＯ2 膜２３ａが全て除去され
るまで行われる。周辺回路部でのゲート部の面積が比較
的広いので、オフセット用ＳｉＯ2 膜２３ａの検出は容
易にでき、オフセット用ＳｉＯ2 膜２３ａの除去は可能
である。ここで、下段領域ｂに形成されたメモリセル部
のゲート部３３のゲート絶縁膜１８からオフセット用Ｓ
ｉＯ2 膜２３ｂの上面までの高さｔ1 とゲート絶縁膜１
８からエッチバック終端の面までの高さｔ2 の関係は、
ｔ1 ＜ｔ2 となるように選定される。
０に対するエッチバックを行い平坦化する。このエッチ
バックでは上段領域ａに形成された周辺回路部のゲート
部３２のオフセット用ＳｉＯ2 膜２３ａが全て除去され
るまで行われる。周辺回路部でのゲート部の面積が比較
的広いので、オフセット用ＳｉＯ2 膜２３ａの検出は容
易にでき、オフセット用ＳｉＯ2 膜２３ａの除去は可能
である。ここで、下段領域ｂに形成されたメモリセル部
のゲート部３３のゲート絶縁膜１８からオフセット用Ｓ
ｉＯ2 膜２３ｂの上面までの高さｔ1 とゲート絶縁膜１
８からエッチバック終端の面までの高さｔ2 の関係は、
ｔ1 ＜ｔ2 となるように選定される。
【００２２】これによって、上段領域ａでのゲート部３
２のオフセット用ＳｉＯ2 膜２３ａのみが除去され、下
段領域ｂでのゲート部３３のオフセット用ＳｉＯ2 膜２
３ｂは除去されずに残る。図５Ｂは図４ＧのII−II線上
の断面図で、ゲート電極（ワード線）２７と平行方向で
シリコン基板１１の段差部分の断面形状を示す。
２のオフセット用ＳｉＯ2 膜２３ａのみが除去され、下
段領域ｂでのゲート部３３のオフセット用ＳｉＯ2 膜２
３ｂは除去されずに残る。図５Ｂは図４ＧのII−II線上
の断面図で、ゲート電極（ワード線）２７と平行方向で
シリコン基板１１の段差部分の断面形状を示す。
【００２３】然る後、図４Ｈに示すように、上段領域ａ
の周辺回路部において、層間絶縁膜３５に設けたコンタ
クトホール３６を通してゲート電極２６にオーミック接
続するＡｌ配線３８を形成する。３７は例えばＳｉＯ2
からなるサイドウォールである。また下段領域ｂのメモ
リセル部において、ゲート部３３に例えばＳｉＯ2 によ
るサイドウォール３７を形成した後、セルフアライメン
トによりＮ- 拡散層２９に記憶ノード用の多結晶シリコ
ン層３９が形成され、さらに、図示せざるも層間絶縁層
の開口を通して記憶ノード、従ってキャパシタとなる多
結晶シリコン層、誘電体膜及び多結晶シリコン層からな
るプレート電極等が形成される。このようにして最終的
にダイナミックＲＡＭが作製される。尚、ゲート電極３
２，３３としてポリサイド膜を用いたが、その他、多結
晶シリコン膜を用いることもできる。
の周辺回路部において、層間絶縁膜３５に設けたコンタ
クトホール３６を通してゲート電極２６にオーミック接
続するＡｌ配線３８を形成する。３７は例えばＳｉＯ2
からなるサイドウォールである。また下段領域ｂのメモ
リセル部において、ゲート部３３に例えばＳｉＯ2 によ
るサイドウォール３７を形成した後、セルフアライメン
トによりＮ- 拡散層２９に記憶ノード用の多結晶シリコ
ン層３９が形成され、さらに、図示せざるも層間絶縁層
の開口を通して記憶ノード、従ってキャパシタとなる多
結晶シリコン層、誘電体膜及び多結晶シリコン層からな
るプレート電極等が形成される。このようにして最終的
にダイナミックＲＡＭが作製される。尚、ゲート電極３
２，３３としてポリサイド膜を用いたが、その他、多結
晶シリコン膜を用いることもできる。
【００２４】上述の製法によれば、シリコン基板１１の
上段領域ａ及び下段領域ｂに夫々周辺回路部のゲート部
３２及びメモリセル部のゲート部３３をパターニング
し、夫々のゲート部３２，３３にオフセット用ＳｉＯ2
膜２３ａ，２３ｂを有する状態でレジスト層３０を厚く
形成して周辺回路部のゲート部３２のオフセット用Ｓｉ
Ｏ2 膜２３ａが除去される位置までエッチバックするこ
とにより、メモリセル部のゲート部３３上のオフセット
用ＳｉＯ2 膜２３ｂを残したまま、周辺回路部のゲート
部３２上のオフセット用ＳｉＯ2 膜２３ａのみを選択的
に除去することができる。
上段領域ａ及び下段領域ｂに夫々周辺回路部のゲート部
３２及びメモリセル部のゲート部３３をパターニング
し、夫々のゲート部３２，３３にオフセット用ＳｉＯ2
膜２３ａ，２３ｂを有する状態でレジスト層３０を厚く
形成して周辺回路部のゲート部３２のオフセット用Ｓｉ
Ｏ2 膜２３ａが除去される位置までエッチバックするこ
とにより、メモリセル部のゲート部３３上のオフセット
用ＳｉＯ2 膜２３ｂを残したまま、周辺回路部のゲート
部３２上のオフセット用ＳｉＯ2 膜２３ａのみを選択的
に除去することができる。
【００２５】また、周辺回路部及びメモリセル部の夫々
のゲート部３２及び３３のパターニングに際し、ゲート
電極となるポリサイド膜２２とオフセット用ＳｉＯ2 膜
２３を同一にパターニングすることができる。
のゲート部３２及び３３のパターニングに際し、ゲート
電極となるポリサイド膜２２とオフセット用ＳｉＯ2 膜
２３を同一にパターニングすることができる。
【００２６】一方、図５Ｂに示すように、エッチバック
によって、オフセット用ＳｉＯ2 膜２３ａを除去する領
域ａとオフセット用ＳｉＯ2 膜２３ｂを残す領域ｂとの
境界は、なだらかな段差でつなぐことができ、後の工程
で段差の影響を無くすことができる。
によって、オフセット用ＳｉＯ2 膜２３ａを除去する領
域ａとオフセット用ＳｉＯ2 膜２３ｂを残す領域ｂとの
境界は、なだらかな段差でつなぐことができ、後の工程
で段差の影響を無くすことができる。
【００２７】図６は本発明の他の実施例である。前述の
図４Ｇのエッチバック工程では、周辺回路部のゲート部
３２上のオフセット用ＳｉＯ2 膜２３ａを全て除去する
ようにしたが、図６の実施例のように周辺回路部のゲー
ト部３２上のオフセット用ＳｉＯ2 膜２３ａを薄く残す
ようにエッチバックすることも可能である。他の工程は
図１Ａ〜図３Ｆと同様なので詳細説明は省略する。
図４Ｇのエッチバック工程では、周辺回路部のゲート部
３２上のオフセット用ＳｉＯ2 膜２３ａを全て除去する
ようにしたが、図６の実施例のように周辺回路部のゲー
ト部３２上のオフセット用ＳｉＯ2 膜２３ａを薄く残す
ようにエッチバックすることも可能である。他の工程は
図１Ａ〜図３Ｆと同様なので詳細説明は省略する。
【００２８】このようにオフセット用ＳｉＯ2 膜２３ａ
を薄く残すようにした場合においても、その後のゲート
電極２６に対するＡｌ配線３８のコンタクトも比較的に
容易且つ精度よく得られ、図１Ａ〜図４Ｈの場合と同様
の作用効果を奏する。
を薄く残すようにした場合においても、その後のゲート
電極２６に対するＡｌ配線３８のコンタクトも比較的に
容易且つ精度よく得られ、図１Ａ〜図４Ｈの場合と同様
の作用効果を奏する。
【００２９】
【発明の効果】本発明によれば、同一半導体基体の上段
領域に周辺回路部を、下段領域にメモリセル部を形成し
てなる半導体装置の製造に際し、メモリセル部のゲート
部のオフセット用絶縁層を残した状態で周辺回路部側の
ゲート部のオフセット用絶縁層のみを選択的に除去、若
しくは薄く形成することができる。
領域に周辺回路部を、下段領域にメモリセル部を形成し
てなる半導体装置の製造に際し、メモリセル部のゲート
部のオフセット用絶縁層を残した状態で周辺回路部側の
ゲート部のオフセット用絶縁層のみを選択的に除去、若
しくは薄く形成することができる。
【００３０】また、上段領域と下段領域との境界がなだ
らかな段差でつなぐことができるので、後の工程で段差
による影響が無くなる。従って、信頼性の高いこの種の
半導体装置を製造することができる。
らかな段差でつなぐことができるので、後の工程で段差
による影響が無くなる。従って、信頼性の高いこの種の
半導体装置を製造することができる。
【図１】本実施例に係る製造工程図（その１）である。
【図２】本実施例に係る製造工程図（その２）である。
【図３】本実施例に係る製造工程図（その３）である。
【図４】本実施例に係る製造工程図（その４）である。
【図５】Ａ 図３ＦのＩ−Ｉ線上の断面図である。 Ｂ 図４ＧのII−II線上の断面図である。
【図６】他の実施例に係る要部の工程図である。
【図７】従来例の説明に供するゲート部の断面図であ
る。
る。
１１ シリコン基板 １２ ＳｉＯ2 膜 １３ ＳｉＮ膜 １４，１７ 選択酸化層 １５ 段差 １８ ゲート絶縁膜 ２０ 多結晶シリコン膜 ２１ ＷＳｉ膜 ２２ ポリサイド膜 ２３，２３ａ，２３ｂ オフセット用のＳｉＯ2 膜 ２４ レジスト層 ２６，２７ ゲート電極 ２９ Ｎ- 拡散層 ３０ エッチバック用のレジスト層 ３２，３３ ゲート部 ３５ 層間絶縁膜 ３６ コンタクトホール ３８ Ａｌ配線 ３９ 多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/108 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 471 H01L 21/76 H01L 21/822 H01L 21/8242 H01L 27/04 H01L 27/108
Claims (2)
- 【請求項１】 同一の半導体基体の一主面の上段領域に
周辺回路部が形成され、下段領域にメモリセル部が形成
されてなる半導体装置の製法において、 上記半導体基体の上段領域及び下段領域にわたって、ゲ
ート絶縁膜、ゲート電極となる導電層及びオフセット用
の絶縁層を順次形成する工程と、 上記絶縁層及び導電層を共にパターニングして周辺回路
部及びメモリセル部のゲート部を形成する工程と、 全面にレジスト層を被着形成する工程と、 上記レジスト層を上記周辺回路部におけるゲート電極上
の上記絶縁層が除去されるまでエッチバックする工程を
有することを特徴とする半導体装置の製法。 - 【請求項２】 同一の半導体基体の一主面上の上段領域
に周辺回路部が形成され、下段領域にメモリセル部が形
成されてなる半導体装置の製法において、 上記半導体基体の上段領域及び下段領域にわたって、ゲ
ート絶縁膜、ゲート電極となる導電層及びオフセット用
の絶縁層を順次形成する工程と、 上記絶縁層及び導電層を共にパターニングして周辺回路
部及びメモリセルのゲート部を形成する工程と、 全面にレジスト層を被着形成する工程と、 上記レジスト層を上記周辺回路部におけるゲート電極上
の上記絶縁層が所定の厚みを残して除去されるまでエッ
チバックする工程を有することを特徴とする半導体装置
の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32183792A JP3271090B2 (ja) | 1992-12-01 | 1992-12-01 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32183792A JP3271090B2 (ja) | 1992-12-01 | 1992-12-01 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06169066A JPH06169066A (ja) | 1994-06-14 |
| JP3271090B2 true JP3271090B2 (ja) | 2002-04-02 |
Family
ID=18136984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32183792A Expired - Fee Related JP3271090B2 (ja) | 1992-12-01 | 1992-12-01 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3271090B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100880338B1 (ko) * | 2006-12-04 | 2009-01-28 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| JP5527649B2 (ja) | 2009-08-28 | 2014-06-18 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1992
- 1992-12-01 JP JP32183792A patent/JP3271090B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06169066A (ja) | 1994-06-14 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |