JP5527649B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は半導体装置およびその製造方法に関し、特に、磁気抵抗素子を備えた半導体装置と、その製造方法とに関するものである。

半導体装置の一形態に、ＭＴＪ（Magnetic Tunnel Junction）と称される磁気抵抗素子を適用したＭＲＡＭ（Magnetic Random Access Memory）がある。ＭＲＡＭでは、この磁気抵抗素子がアレイ状に形成されている。個々の磁気抵抗素子には、トンネル絶縁膜を介在させて２つの磁性層が積層されている。この２つの磁性層における磁化の向きを同じ向きにするか、互いに逆向きにするかによって磁気抵抗素子の抵抗値が変化する。ＭＲＡＭでは、この抵抗値の違いを情報として利用する。すなわち、２つの磁性層の磁化の向きが「０」または「１」に対応する情報となる。

そのＭＲＡＭの製造方法の概要について説明する。導電層およびディジット線が形成され、その導電層とディジット線を覆うように層間絶縁膜が形成される。次に、その層間絶縁膜に、導電層を露出するヴィアホールが形成され、そのヴィアホールにプラグが形成される。次に、層間絶縁膜上に引出し電極となる層が形成され、その上に磁気抵抗素子となる所定の各層が形成される。次に、所定の写真製版およびエッチングを施すことにより、導電層と電気的に接続された引き出し電極および磁気抵抗素子が形成される。

次に、その磁気抵抗素子を覆うように層間絶縁膜が形成される。その層間絶縁膜に研磨処理を施すことにより、層間絶縁膜を平坦化する。次に、磁気抵抗素子の表面を露出するように、層間絶縁膜に所定の配線溝が形成される。次に、その配線溝にビット線が形成される。こうして、ビット線と導電層とに電気的に接続された磁気抵抗素子を備えた半導体装置の主要部分が形成される。磁気抵抗素子の磁化の向きは、ビット線とディジット線に所定の電流を流すことで発生する磁場によって変えられることになる。なお、このような磁気抵抗素子を備えた半導体装置を開示した文献の例としては、たとえば特許文献１および特許文献２がある。

特開２０００−３５３７９１号公報 特開２００２−１１８２３９号公報

しかしながら、従来のＭＲＡＭでは、次のような問題点があることが判明した。すなわち、メモリセルのうち、メモリセル領域とメモリセル領域以外の周辺回路領域との境界の近傍に位置するメモリセルにおいて、層間絶縁膜に配線溝を形成する際のエッチング、磁気抵抗素子となる各層の膜応力、あるいは、層間絶縁膜に研磨処理を施す際の機械的応力に起因すると考えられる磁気抵抗素子の短絡不良等が発生することが、本発明者らによって初めて明らかにされた。

本発明は、このような問題点を解決するためになされたものであり、一つの目的は、磁気抵抗素子の短絡不良等が軽減される半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。

本発明に係る一つの実施例によれば、半導体装置は、第１領域および第２領域と第１絶縁膜と複数の引出し電極と複数の磁気抵抗素子と第２絶縁膜と第１配線とを備えている。第１領域および第２領域は、半導体基板の主表面を電気的に分離する態様で区切られている。第１絶縁膜は、第１領域および第２領域を覆うように半導体基板上に形成されている。複数の引出し電極は、第１絶縁膜のうち、第１領域に位置する第１部分の表面に接触するように形成されている。複数の磁気抵抗素子は、複数の引出し電極のそれぞれに形成されている。第２絶縁膜は、互いに隣接する複数の磁気抵抗素子の間の隙間を充填するように第１絶縁膜上に形成され、第１配線溝を有している。第１配線は、第１配線溝に形成され、複数の磁気抵抗素子のうち、所定の磁気抵抗素子と電気的に接続されている。第１絶縁膜における第１部分の表面は、第１絶縁膜のうち第２領域に位置する第２部分の表面よりも低い位置にある。第１絶縁膜における第１部分の表面と第１絶縁膜における第２部分の表面とは、第１部分の表面から第２部分の表面にかけて漸近的に高くなり、なだらかに繋がっている。

本発明に係る一つの実施例によれば、半導体装置の製造方法は以下の工程を備えている。半導体基板の主表面を電気的に分離する態様で第１領域と第２領域とに区切る。第１領域および第２領域を覆うように、半導体基板上に第１絶縁膜を形成する。第１絶縁膜のうち、第１領域に位置する第１部分の表面を、第１絶縁膜のうち第２領域に位置する第２部分の表面よりも低い位置にする。第１絶縁膜における第１部分の表面に接触するように、複数の引出し電極を形成する。複数の引出し電極のそれぞれの表面に接触するように、複数の磁気抵抗素子を形成する。互いに隣接する複数の磁気抵抗素子の間の隙間を充填するように、第１絶縁膜上に第２絶縁膜を形成する。第２絶縁膜に配線溝を形成する。配線溝に、複数の磁気抵抗素子のうち所定の磁気抵抗素子と電気的に接続される所定の配線を形成する。第１部分の表面を第２部分の表面よりも低い位置にする工程では、第１絶縁膜に研磨処理を施すことによって、第１部分の表面が第２部分の表面よりも低い位置にされる。

本発明に係る他の一つの実施例によれば、半導体装置の製造方法は以下の工程を備えている。半導体基板の主表面を電気的に分離する態様で第１領域と第２領域とに区切る。第１領域および第２領域を覆うように、半導体基板上に第１絶縁膜を形成する。第１絶縁膜のうち、第１領域に位置する第１部分の表面を、第１絶縁膜のうち第２領域に位置する第２部分の表面よりも低い位置にする。第１絶縁膜における第１部分の表面に接触するように、複数の引出し電極を形成する。複数の引出し電極のそれぞれの表面に接触するように、複数の磁気抵抗素子を形成する。互いに隣接する複数の磁気抵抗素子の間の隙間を充填するように、第１絶縁膜上に第２絶縁膜を形成する。第２絶縁膜上にシリコン酸窒化膜を形成する。シリコン酸窒化膜の上に第３絶縁膜を形成する。第３絶縁膜およびシリコン酸窒化膜に配線溝を形成する。配線溝に、複数の磁気抵抗素子のうち所定の磁気抵抗素子と電気的に接続される所定の配線を形成する。第１部分の表面を第２部分の表面よりも低い位置にする工程では、第１絶縁膜に研磨処理を施すことによって、第１部分の表面が第２部分の表面よりも低い位置にされる。

本発明に係る一つの実施例の半導体装置によれば、第１絶縁膜のうち、磁気抵抗素子が形成される第１領域に位置する第１部分の表面が、第１絶縁膜のうち第２領域に位置する第２部分の表面よりも低い位置にある。これにより、第１領域に位置する第２絶縁膜の部分のうち、第１領域と第２領域との境界近傍に位置する第２絶縁膜の部分の膜厚が確保されて、第２絶縁膜に第１配線溝を形成する際のエッチング等によって、境界近傍の第１領域の端に位置する磁気抵抗素子がダメージを受けることが抑制される。その結果、磁気抵抗素子の短絡不良等を低減することができる。

本発明に係る一つの実施例の半導体装置の製造方法によれば、第１絶縁膜のうち、磁気抵抗素子を形成する第１領域に位置する第１部分の表面を、第１絶縁膜のうち第２領域に位置する第２部分の表面よりも低い位置にする。これにより、第１絶縁膜上に形成される第２絶縁膜では、第１領域に位置する第２絶縁膜の部分のうち、第１領域と第２領域との境界近傍に位置する第２絶縁膜の部分の膜厚が確保される。その結果、第２絶縁膜に配線溝を形成する際のエッチング等によって、境界近傍の第１領域の端に位置する磁気抵抗素子がダメージを受けることが抑制されて、磁気抵抗素子の短絡不良等を低減することができる。

本発明に係る他の一つの実施例の半導体装置の製造方法によれば、第１絶縁膜のうち、磁気抵抗素子を形成する第１領域に位置する第１部分の表面を、第１絶縁膜のうち第２領域に位置する第２部分の表面よりも低い位置にすることで、第１領域と第２領域との境界近傍に位置する第２絶縁膜の部分の膜厚が確保される。また、その第２絶縁膜上にシリコン酸窒化膜を形成し、さらに、そのシリコン酸窒化膜の上に第３絶縁膜を形成することで、第３絶縁膜を形成する際の影響が磁気抵抗素子へ及ぶのを阻止することができる。さらに、第３絶縁膜とシリコン酸窒化膜に配線溝を形成する際に、シリコン酸窒化膜をエッチングストッパ膜として機能させることができ、一定の深さの配線溝を形成することができる。

本発明の実施の形態１に係る半導体装置におけるメモリセル領域の部分平面図である。 同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける部分断面図である。 同実施の形態において、メモリセル領域および周辺領域を含む半導体装置の断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。 比較例に係る半導体装置の製造方法の一工程を示す断面図である。 図１５に示す工程の後に行われる工程を示す断面図である。 図１６に示す工程の後に行われる工程を示す断面図である。 図１７に示す工程の後に行われる工程を示す断面図である。 図１８に示す工程の後に行われる工程を示す断面図である。 図１９に示す工程の後に行われる工程を示す断面図である。 図２０に示す工程の後に行われる工程を示す断面図である。 図２１に示す工程の後に行われる工程を示す断面図である。 図２２に示す工程の後に行われる工程を示す断面図である。 比較例に係る半導体装置の問題点を説明するための第１の断面図である。 比較例に係る半導体装置の問題点を説明するための第２の断面図である。 比較例に係る半導体装置の平面構造の一例を示す平面図である。 同実施の形態において、作用効果を説明するための第１の断面図である。 同実施の形態において、作用効果を説明するための平面構造を示す平面図である。 同実施の形態において、作用効果を説明するための第２の断面図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、変形例に係る製造工程の一工程を示す断面図である。 各実施の形態において、第１の変形例に係る半導体装置の部分断面図である。 各実施の形態において、第２の変形例に係る半導体装置の部分断面図である。 各実施の形態において、第３の変形例に係る半導体装置の部分断面図である。 各実施の形態において、第４の変形例に係る半導体装置の製造方法の一工程を示す断面図である。 各実施の形態において、図４４に示す工程の後に行われる工程を示す断面図である。 各実施の形態において、図４５に示す工程の後に行われる工程を示す断面図である。 各実施の形態において、図４６に示す工程の後に行われる工程を示す断面図である。 各実施の形態において、図４７に示す工程の後に行われる工程を示す断面図である。 各実施の形態において、第５の変形例に係る半導体装置の部分断面図である。

実施の形態１
はじめに、半導体装置におけるメモリセル領域の構造について説明する。図１に示すように、メモリセル領域Ｍでは、複数のディジット線３１が互いに間隔を隔てて一方向に延在するように形成され、複数のビット線４１が互いに間隔を隔てて、一方向とほぼ直交する方向に延在するように形成されている。ディジット線３１とビット線４１とが交差する部分に、磁気抵抗素子５１が配置されている。磁気抵抗素子の一端側はビット線４１に接続され、他端側は素子選択用トランジスタ（図示せず）のドレイン領域に接続されている。

図２に示すように、その素子選択用トランジスタＴ１は、ゲート電極３ａ、ソース領域４ａおよびドレイン領域５ａを有し、半導体基板１において素子分離絶縁膜２によって区切られた素子形成領域の表面に形成されている。素子選択用トランジスタＴ１を覆うようにエッチングストッパ膜６および層間絶縁膜７が形成されている。その層間絶縁膜７およびエッチングストッパ膜６を貫通するように、ドレイン領域５ａに電気的に接続される導電層８ａと、ソース領域４ａに電気的に接続される導電層８ｂとが形成されている。その導電層８ａ，８ｂを覆うように、層間絶縁膜７上にエッチングストッパ膜９および層間絶縁膜１０が形成されている。その層間絶縁膜１０およびエッチングストッパ膜９を貫通するように、導電層８ａに電気的に接続される導電層１１ａと、導電層８ｂに電気的に接続される導電層１１ｂとが形成されている。

導電層１１ａ，１１ｂを覆うように、層間絶縁膜１０上にエッチングストッパ膜１２および層間絶縁膜１３が形成されている。その層間絶縁膜１３およびエッチングストッパ膜１２を貫通するように、導電層１１ａに電気的に接続される導電層１４ａが形成されている。その導電層１４ａを覆うように、層間絶縁膜１３上にエッチングストッパ膜１５および層間絶縁膜１６が形成されている。その層間絶縁膜１６およびエッチングストッパ膜１５を貫通するように、導電層１４ａに電気的に接続される導電層１７ａが形成されている。

その導電層１７ａを覆うように、層間絶縁膜１６上にエッチングストッパ膜１８および層間絶縁膜１９が形成されている。その層間絶縁膜１９およびエッチングストッパ膜１８には、層間絶縁膜１９およびエッチングストッパ膜１８を貫通するヴィアおよび配線溝からなる開口部１９ａと、配線溝からなる開口部１９ｂとが形成されている。開口部１９ａには導電層３２が形成され、開口部１９ｂにはディジット線３１が形成されている。導電層３２は導電層２０ａと導電層２１ａによって形成され、ディジット線３１は導電層２０ｂと導電層２１ｂによって形成されている。ディジット線３１は、紙面に向かって垂直な方向に延在する。

導電層３２およびディジット線３１を覆うように、層間絶縁膜１９上にエッチングストッパ膜２３および層間絶縁膜３３が形成されている。その層間絶縁膜３３およびエッチングストッパ膜２３に導電層３２を露出するヴィアホール３３ａが形成され、そのヴィアホール３３ａを充填するようにヴィア３４ａが形成されている。層間絶縁膜３３上には、そのヴィア３４ａに電気的に接続される引出し電極３５ａが形成されている。

引出し電極３５ａ上には磁気抵抗素子５１が形成されている。磁気抵抗素子５１は、ピン層３６ａ、トンネル絶縁膜３７ａおよびフリー層３８ａを積層させる態様で形成されている。フリー層３８ａの上にはキャップ層３９ａが形成されている。ピン層３６ａでは、磁化の方向が固定されている。フリー層３８ａでは、ビット線４１とディジット線３１を流れる電流によって生じる磁化によって磁化の方向が変化する。隣接する磁気抵抗素子５１間の隙間を充填するように、層間絶縁膜３３上に層間絶縁膜４０が形成されている。その層間絶縁膜４０上に磁気抵抗素子５１に電気的に接続されるビット線４１が形成されている。ビット線４１は、ディジット線３１と直交するように形成されている。

次に、上述したメモリセル領域Ｍに、周辺回路等が形成される周辺領域Ｐを加えた構造的について説明する。図３に示すように、本半導体装置では、メモリセルが形成される層間絶縁膜３３において、メモリセル領域Ｍに位置する層間絶縁膜３３の部分の上面の位置が、周辺領域Ｐに位置する層間絶縁膜３３の部分の上面の位置よりも低く形成されている（高さＨ分）。すなわち、メモリセル領域Ｍにメモリセルを形成する際に、その下地となる層間絶縁膜３３の表面が、周辺領域に位置する層間絶縁膜３３の部分の表面よりも低い位置にある。このような構造とすることで、磁気抵抗素子５１の短絡不良等を解消することが可能になる。これについては、後で詳しく説明する。

また、周辺領域Ｐでは、ゲート電極３ｂ、ドレイン領域５ｂおよびソース領域４ｂを含むトランジスタＴ２が形成されている。そのトランジスタＴ２を覆うように、エッチングストッパ膜６，９，１２，１５，１８および層間絶縁膜７，１３，１６，１９が形成されている。層間絶縁膜１９およびエッチングストッパ膜１８には、層間絶縁膜１９およびエッチングストッパ膜１８を貫通する、ヴィアおよび配線溝からなる開口部１９ｃ，１９ｄがそれぞれ形成されている。開口部１９ｃには導電層３０ａが形成され、開口部１９ｄには導電層３０ｂが形成されている。導電層３０ａは導電層２０ｃと導電層２１ｃによって形成され、導電層３０ｂは導電層２０ｄと導電層２１ｄによって形成されている。

導電層３０ａは、導電層１７ｂ，１４ｂ，１１ｃ，８ｃを介してトランジスタＴ２のドレイン領域５ｂと電気的に接続されている。また、導電層３０ｂは、導電層１７ｃ，１４ｃ，１１ｄ，８ｄを介してトランジスタＴ２のソース領域４ｂと電気的に接続されている。その導電層３０ａ，３０ｂを覆うように形成されたエッチングストッパ膜２３．層間絶縁膜３３，４０には、導電層３０ａを露出する開口部４０ｂが形成されている。導電層３０ａは、その開口部４０ｂを充填する導電層の部分によって、配線４１ａと電気的に接続されている。

次に、上述した半導体装置におけるメモリセルの動作について説明する。まず、読み出しの際には、特定のメモリセルの磁気抵抗素子５１に所定の電流を流し、磁化の向きによる抵抗値の違いを検知する。まず、特定のメモリセルの素子選択用トランジスタＴがＯＮ状態とされて、所定のセンス信号がビット線４１から特定の磁気抵抗素子５１を経て、引出し電極３５ａ、ヴィア３４ａ、導電層２１ａ，２０ｂ、導電層１７、導電層１４、導電層１１ａ、導電層８ａ、選択素子用トランジスタＴおよび導電層８ｂを介して、ソース線としての導電層１１ｂに伝達される。

このとき、磁気抵抗素子５１におけるピン層３６ａとフリー層３８ａの磁化の向きが同じ向き（平行）の場合では抵抗値が相対的に低く、ピン層３６ａとフリー層３８ａとの磁化の向きが互いに反対向き（反平行）の場合では抵抗値が相対的に高くなる。その結果、ピン層３６ａとフリー層３８ａとの各磁化方向が平行の場合にはトンネル電流が大きくなり、ピン層３６ａとフリー層３８ａとの各磁化方向が反平行の場合にはトンネル電流が小さくなる。

これにより、磁気抵抗素子５１の磁化の向きが平行の場合では、ソース線（導電層１１ｂ）に流れるセンス信号の強度は所定の参照メモリセルの信号強度より大きくなる。一方、磁気抵抗素子５１の磁化の向きが反平行の場合では、センス信号の強度は所定の参照メモリセルの信号強度より小さくなる。こうして、センス信号の強度が所定の参照メモリセルの信号強度よりも大きいか小さいかによって、特定のメモリセルに書き込まれた情報が「０」であるか「１」であるかが判定される。

書き込み（書き換え）の際には、ビット線４１およびディジット線３１に所定の電流を流し、磁気抵抗素子５１を磁化（磁化反転）する。まず、選択されたビット線４１とディジット線３１との各々に所定の電流を流すことによってビット線４１とディジット線３１のまわりにはそれぞれ電流の流れの方向に対応した磁界が生じる。選択されたビット線４１とディジット線３１とが交差する領域に位置する磁気抵抗素子５１には、ビット線４１を流れる電流によって生じた磁界とディジット線３１を流れる電流によって生じた磁界との合成磁界が作用する。

このとき、その合成磁界によって、磁気抵抗素子５１のフリー層３８ａがピン層３６ａの磁化の方向と同じ向きに磁化される態様と、フリー層３８ａがピン層３６ａの磁化の方向とは反対の向きに磁化される態様とがある。こうして、ピン層３６ａとフリー層３８ａとの磁化の向きが同じ向き（平行）の場合と互いに反対向き（反平行）の場合とが実現されて、この磁化の向きが「０」または「１」に対応する情報として記録される。

次に、上述した半導体装置の製造方法について説明する。図４に示すように、半導体基板１の主表面における所定の領域に素子分離絶縁膜２を形成することによって、電気的に互いに分離されたメモリセル領域Ｍと周辺領域Ｐとが形成される。次に、そのメモリセル領域Ｍにおける所定の領域に、ドレイン領域５ａ、ソース領域４ａおよびゲート電極３ａを備えた素子選択用トランジスタＴ１が形成される。周辺領域Ｐにおける所定の領域に、ドレイン領域５ｂ、ソース領域４ｂおよびゲート電極３ｂを備えたトランジスタＴ２が形成される。

その素子選択用トランジスタＴ１およびトランジスタＴ２を覆うように、エッチングストッパ膜６と層間絶縁膜７が順次形成される。このエッチングストッパ膜６として、たとえば、シリコン窒化膜等が形成される。一方、層間絶縁膜７として、エッチングストッパ膜６に対してエッチング選択比が得られるように、たとえば、シリコン酸化膜等が形成される。次に、層間絶縁膜７およびエッチングストッパ膜６を貫通する態様で、メモリセル領域Ｍでは、素子選択用トランジスタＴ１のドレイン領域５に電気的に接続される導電層８ａと、ソース領域４に電気的に接続される導電層８ｂとがそれぞれ形成される。周辺領域Ｐでは、トランジスタＴ２のドレイン領域５ｂに電気的に接続される導電層８ｃと、ソース領域４ｂに電気的に接続される導電層８ｄとがそれぞれ形成される。

次に、導電層８ａ，８ｂ，８ｃ，８ｄを覆うように、層間絶縁膜７上にエッチングストッパ膜９と層間絶縁膜１０が順次形成される。エッチングストッパ膜９として、たとえば、シリコン窒化膜等が形成される。一方、層間絶縁膜１０として、エッチングストッパ膜９に対してエッチング選択比が得られるように、たとえば、シリコン酸化膜等が形成される。次に、層間絶縁膜１０およびエッチングストッパ膜９を貫通する態様で、メモリセル領域Ｍでは、導電層８ａに電気的に接続される導電層１１ａと、導電層８ｂに電気的に接続される導電層１１ｂとがそれぞれ形成される。周辺領域Ｐでは、導電層８ｃに電気的に接続される導電層１１ｃと、導電層８ｄに電気的に接続される導電層１１ｄがそれぞれ形成される。

次に、導電層１１ａ，１１ｂ，１１ｃ，１１ｄを覆うように、層間絶縁膜１０上にエッチングストッパ膜１２と層間絶縁膜１３が順次形成される。エッチングストッパ膜１２として、たとえば、シリコン窒化膜等が形成される。一方、層間絶縁膜１３として、エッチングストッパ膜１２に対してエッチング選択比が得られるように、たとえば、シリコン酸化膜等が形成される。次に、層間絶縁膜１３およびエッチングストッパ膜１２を貫通する態様で、導電層１１ａに電気的に接続される導電層１４ａと、導電層１１ｃに電気的に接続される導電層１４ｂと、導電層１１ｄに電気的に接続される導電層１４ｃとがそれぞれ形成される。なお、このとき、周辺領域Ｐの導電層１１ｃまたは導電層１１ｄに対しては、導電層が接続されなくてもよい。

次に、導電層１４ａ，１４ｂ，１４ｃを覆うように、層間絶縁膜１３上にエッチングストッパ膜１５と層間絶縁膜１６が順次形成される。エッチングストッパ膜１５として、たとえば、シリコン窒化膜等が形成される。一方、層間絶縁膜１６として、エッチングストッパ膜１５に対してエッチング選択比が得られるように、たとえば、シリコン酸化膜等が形成される。次に、層間絶縁膜１６およびエッチングストッパ膜１５を貫通する態様で、導電層１４ａに電気的に接続される導電層１７ａと、導電層１４ｂに電気的に接続される導電層１７ｂと、導電層１４ｃに電気的に接続される導電層１７ｃとがそれぞれ形成される。

次に、導電層１７を覆うように、層間絶縁膜１６上にエッチングストッパ膜１８と層間絶縁膜１９が順次形成される。エッチングストッパ膜１８として、たとえば、シリコン窒化膜等が形成される。一方、層間絶縁膜１９として、エッチングストッパ膜１８に対してエッチング選択比が得られるように、たとえば、シリコン酸化膜等が形成される。次に、メモリセル領域Ｍでは、層間絶縁膜１９およびエッチングストッパ膜１８を貫通するように、ヴィアと配線溝からなる開口部１９ａが形成される。また、層間絶縁膜１９には、配線溝からなる開口部１９ｂが形成される。一方、周辺領域Ｐでは、層間絶縁膜１９およびエッチングストッパ膜１８を貫通するように、ヴィアと配線溝からなる開口部１９ｃ、１９ｄが形成される。

次に、開口部１９ａ，１９ｂ，１９ｃ，１９ｄの内壁を覆うように、層間絶縁膜１９上に導電層が形成され、その導電層上に、開口部１９ａ，１９ｂ，１９ｃ，１９ｄを充填するように、さらに導電層が形成される。次に、その導電層に化学的機械研磨処理を施して、層間絶縁膜１９上に位置する導電層の部分を除去することにより、メモリセル領域Ｍでは、開口部１９ａ内に、導電層２０ａ，２１ａからなる導電層３２が形成される。この導電層３２は、導電層１７ａ，１４ａ，１１ａ，８ａを介して素子選択用トランジスタＴ１のドレイン領域５と電気的に接続されることになる。また、開口部１９ｂ内に、導電層２０ｂ、２１ｂからなるディジット線３１が形成される。

一方、周辺領域Ｐでは、開口部１９ｃ内に、導電層２０ｃ，２１ｃからなる導電層３０ａが形成され、開口部１９ｄ内に、導電層２０ｄ，２１ｄからなる導電層３０ｂが形成される。この化学的機械研磨処理では、メモリセル領域Ｍおよび周辺領域Ｐとの間で層間絶縁膜１９には段差はほとんど形成されない。

次に、導電層３２およびディジット線３１を覆うように、層間絶縁膜１９上にエッチングストッパ膜２３と層間絶縁膜３３が順次形成される。エッチングストッパ膜２３として、たとえば、シリコン窒化膜等が形成される。一方、層間絶縁膜３３として、エッチングストッパ膜２３に対してエッチング選択比が得られるように、たとえば、シリコン酸化膜等が形成される。メモリセル領域Ｍに位置する層間絶縁膜３３およびエッチングストッパ２３に、導電層３２を露出するヴィアホール３３ａが形成される。次に、図５に示すように、ヴィアホール３３ａを充填する態様で、層間絶縁膜３３上に導電層３４が形成される。導電層３４は、バリア金属層と、プラグとなる所定の金属層とを積層する態様で形成される。

次に、図６に示すように、導電層３４に化学的機械研磨処理を施すことにより、層間絶縁膜３３の上面上に位置する導電層３４の部分が除去されて、ヴィアホール３３ａ内にプラグとしての導電層３４ａが形成される。このとき、スラリーの種類、研磨圧力等の研磨条件を調整して、メモリセル領域Ｍに位置する層間絶縁膜３３の部分等の研磨速度を、周辺領域Ｐに位置する層間絶縁膜３３の部分の研磨速度よりも速くすることにより、メモリセル領域Ｍに位置する層間絶縁膜３３の部分の上面を、周辺領域Ｐに位置する層間絶縁膜３３の部分の上面よりも低い位置にする。これは、メモリセル領域Ｍでは導電層３４ａが形成されているのに対して、周辺領域Ｐでは、そのような導電層が形成されていないことから可能になるものである。

たとえば、研磨のスラリーとして、１次粒子径０．０７〜０．５μｍ程度の比較的粒径が大きいスラリーから、ヒュームドシリカ等を含む平均１次粒子径０．００１〜０．０７μｍ程度の比較的粒径が小さいスラリーへ変更することによって、研磨後の周辺領域Ｐの表面の位置に対してメモリセル領域Ｍの表面の位置を変えることができる。そして、研磨圧力を０．１〜２０ｋＰａ程度から２０〜７０ｋＰａ程度に上げることによって、メモリセル領域Ｍの表面の位置を周辺領域Ｐの表面の位置よりも低くすることができる。

この化学的機械研磨処理において、メモリセル領域Ｍに位置する層間絶縁膜３３の部分の上面の位置と、周辺領域Ｐに位置する層間絶縁膜３３の部分の上面の位置との差（段差）Ｈが大きくなりすぎると、メモリセル領域Ｍの端に位置するメモリセルの引出し電極の応力が増加したり、磁気抵抗素子を形成する際の寸法のばらつきに影響を与えることがある。このため、メモリセル領域Ｍに位置する層間絶縁膜３３の部分の上面の位置は、周辺領域Ｐに位置する層間絶縁膜３３の部分の上面の位置に対して、約２０〜６０ｎｍ程度低くなることが好ましい（Ｈ＝２０〜６０ｎｍ程度）。

次に、図７に示すように、引出し電極となる導電層３５が形成される。導電層３５として、たとえば、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）等が適用される。次に、導電層３５上にピン層となる所定の積層膜３６が形成される。積層膜３６として、たとえば、プラチナ（Ｐｔ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、ボロン（Ｂ）を含む積層膜が形成される。

次に、積層膜３６上にトンネル絶縁膜３７が形成される。トンネル絶縁膜３７は、たとえば、スパッタ法により、酸化アルミニム（ＡｌＯｘ）や酸化マグネシウム（ＭｇＯ）を堆積することによって形成される。また、トンネル絶縁膜３７を、アルミニウム（Ａｌ）やマグネシウム（Ｍｇ）を酸化することによって形成してもよい。

次に、トンネル絶縁膜３７上にフリー層となる所定の合金膜３８が形成される。合金膜３８として、たとえば、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）およびボロン（Ｂ）のうち、少なくとも２つの金属を含む合金膜が形成される。次に、合金膜３８上にキャップ層となる所定の膜３９が形成される。所定の膜３９として、たとえば、ルテニウム（Ｒｕ）、または、タンタル（Ｔａ）が形成される。また、所定の膜３９として、ルテニウム（Ｒｕ）とタンタル（Ｔａ）の積層膜が形成されてもよい。

次に、キャップ層となる所定の膜３９上に、磁気抵抗素子をパターニングするためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、キャップ層となる所定の膜３９、金属膜３８、トンネル絶縁膜３７および積層膜３６にエッチングを施すことにより、図８に示すように、ピン層３６ａ、トンネル絶縁膜３７ａ、フリー層３８ａおよびキャップ層３９ａがパターニングされて、磁気抵抗素子５１が形成される。

次に、引出し電極となる導電層３５上に、引出し電極をパターニングするためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして導電層３５にエッチングを施すことにより、図９に示すように、引出し電極３５ａが形成される。これにより、各磁気抵抗素子５１が電気的に分離される。

次に、図１０に示すように、磁気抵抗素子５１を覆うように、層間絶縁膜３３上に層間絶縁膜４０が形成される。このとき、メモリセル領域Ｍに位置する層間絶縁膜３３の部分の表面の位置が、周辺領域Ｐに位置する層間絶縁膜３３の部分の表面の位置よりも低いために、層間絶縁膜３３上に形成される層間絶縁膜４０では、メモリセル領域Ｍに位置する層間絶縁膜４０の部分の表面の位置と、周辺領域Ｐに位置する層間絶縁膜４０の部分の表面の位置との差（Ｈ２）が小さくなる。

次に、図１１に示すように、その層間絶縁膜４０に化学的機械研磨処理を施すことにより、層間絶縁膜４０が平坦化される。このとき、メモリセル領域Ｍに位置する層間絶縁膜４０の部分の表面の位置と、周辺領域Ｐに位置する層間絶縁膜４０の部分の表面の位置との差（Ｈ２）が小さくなっていることで、研磨処理を施した後の層間絶縁膜４０では、メモリセル領域Ｍの端に位置する磁気抵抗素子５１を覆う層間絶縁膜４０の部分の厚みが、メモリセル領域Ｍのより内側に位置する磁気抵抗素子５１を覆う層間絶縁膜４０の部分の厚みに比べて極端に薄くなるようなことはない。

次に、層間絶縁膜４０上に配線溝等を形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、層間絶縁膜４０等にエッチングを施すことにより、図１２に示すように、メモリセル領域Ｍでは、磁気抵抗素子５１のキャップ層３９ａを露出する、ビット線を形成するための配線溝４０ａが形成される。一方、周辺領域Ｐでは、導電層３０ａを露出する開口部４０ｂと配線溝４０ａが形成される。

次に、配線溝４０ａおよび開口部４０ｂを充填するように、層間絶縁膜４０上にビット線および配線となる所定の導電層（図示せず）が形成される。次に、図１３に示すように、その導電層に化学的機械研磨処理を施すことにより、層間絶縁膜４０の上面上に位置する導電層の部分が除去されて、メモリセル領域Ｍでは、配線溝４０ａにビット線４１が形成される。一方、周辺領域Ｐでは、配線溝４０ａに配線４１ａが形成される。こうして、半導体装置の主要部分が形成される。

上述した半導体装置では、メモリセル領域Ｍに位置する層間絶縁膜３３の部分の表面が、周辺領域Ｐに位置する層間絶縁膜３３の部分の表面よりも低い位置になるように形成される。これにより、図１４に示すように、半導体装置として最終的にダイシングされた後では、半導体基板１等の端面に露出する残されたダイシング領域Ｄの層間絶縁膜３３の厚みＴＤは、メモリセル領域Ｍに位置する層間絶縁膜３３の部分の厚みＴＭよりも厚い。

また、メモリセル領域Ｍに位置する層間絶縁膜３３の部分の表面の位置が、周辺領域Ｐに位置する層間絶縁膜３３の部分の表面の位置よりも低いために、層間絶縁膜３３上に形成される層間絶縁膜４０に研磨処理を施した後では、メモリセル領域Ｍの端に位置する磁気抵抗素子５１を覆う層間絶縁膜４０の部分の厚みが、メモリセル領域Ｍのより内側に位置する磁気抵抗素子５１を覆う層間絶縁膜４０の部分の厚みに比べて極端に薄くなるようなことはない。これにより、ビット線を形成するための配線溝を形成する際のエッチング等によって、メモリセル領域Ｍの端に位置するメモリセルの磁気抵抗素子５１がダメージを受けるのを抑制することができる。

このことについて、比較例との関係で説明する。比較例に係る半導体装置は、次のように形成される。まず、上述した図４に示す工程と同様の工程を経て、半導体基板の上に素子選択用トランジスタ、所定の層間絶縁膜、所定の導電層が形成される。その後、図１５に示すように、半導体基板１０１上に層間絶縁膜１１９が形成される。なお、図１５では、図面の簡略化のために、層間絶縁膜１１９と半導体基板１０１との間の構造を省略する。

その層間絶縁膜１１９に導電層１３２とディジット線１３１が形成される。次に、導電層１３２およびディジット線１３１を覆うように、層間絶縁膜１１９上にエッチングストッパ膜１２３が形成され、そのエッチングストッパ膜１２３上に層間絶縁膜１３３が形成される。次に、メモリセル領域Ｍに位置する層間絶縁膜１３３およびエッチングストッパ膜１２３に、導電層１３２を露出するヴィアホール１３３ａが形成される。次に、ヴィアホール１３３ａを充填する態様で、層間絶縁膜１３３上に導電層１３４が形成される。導電層１３４は、バリア金属層と、プラグとなる所定の金属層とを積層する態様で形成される。

次に、図１６に示すように、導電層１３４に化学的機械研磨処理を施すことにより、層間絶縁膜１３３の上面上に位置する導電層１３４の部分が除去されて、ヴィアホール１３３ａ内に導電層１３４ａが形成される。次に、図７に示す工程と同様の工程を経て、図１７に示すように、層間絶縁膜１３３上に、引出し電極となる導電層１３５、ピン層となる所定の積層膜１３６、トンネル絶縁膜１３７、フリー層となる所定の合金膜１３８、キャップ層となる所定の膜１３９が順次形成される。

次に、キャップ層となる所定の膜１３９上に、磁気抵抗素子をパターニングするためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、キャップ層となる所定の膜１３９、金属膜１３８、トンネル絶縁膜１３７および積層膜１３６にエッチングを施すことにより、図１８に示すように、ピン層１３６ａ、トンネル絶縁膜１３７ａ、フリー層１３８ａおよびキャップ層１３９ａがパターニングされて、磁気抵抗素子１５１が形成される。

次に、引出し電極となる導電層１３５上に、引出し電極をパターニングするためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして導電層１３５にエッチングを施すことにより、図１９に示すように、引出し電極１３５ａが形成される。これにより、各磁気抵抗素子１５１が電気的に分離される。

次に、図２０に示すように、磁気抵抗素子１５１を覆うように、層間絶縁膜１３３上に層間絶縁膜１４０が形成される。このとき、メモリセル領域Ｍに位置する層間絶縁膜１３３の部分の表面の位置と、周辺領域Ｐに位置する層間絶縁膜１３３の部分の表面の位置とはほぼ同じ位置（高さ）にあるため、層間絶縁膜１３３上に形成される層間絶縁膜１４０では、磁気抵抗素子１５１の高さに起因して、メモリセル領域Ｍに位置する層間絶縁膜１４０の部分の表面の位置は、周辺領域Ｐに位置する層間絶縁膜１４０の部分の表面の位置よりも高く、その差（ＨＰ）は約１００〜１５０ｎｍとなる。

次に、図２１に示すように、層間絶縁膜１４０に化学的機械研磨処理を施すことにより、層間絶縁膜１４０が平坦化される。このとき、メモリセル領域Ｍに位置する層間絶縁膜１４０の部分の表面の位置と、周辺領域Ｐに位置する層間絶縁膜１４０の部分の表面の位置との差（ＨＰ）により、研磨処理を施した後の層間絶縁膜１４０では、メモリセル領域Ｍの端に位置する磁気抵抗素子１５１を覆う層間絶縁膜１４０の部分の厚みが、メモリセル領域Ｍのより内側に位置する磁気抵抗素子１５１を覆う層間絶縁膜１４０の部分の厚みに比べて薄くなる。

次に、層間絶縁膜１４０上に配線溝等を形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、層間絶縁膜１４０等にエッチングを施すことにより、図２２に示すように、メモリセル領域Ｍでは、磁気抵抗素子１５１のキャップ層１３９ａを露出する、ビット線を形成するための配線溝１４０ａが形成される。一方、周辺領域Ｐでは、導電層１３０ａを露出する開口部１４０ｂと配線溝１４０ａが形成される。

このとき、メモリセル領域Ｍの端に位置する磁気抵抗素子１５１を覆う層間絶縁膜１４０の部分の厚みが、メモリセル領域Ｍのより内側に位置する磁気抵抗素子１５１を覆う層間絶縁膜１４０の部分の厚みに比べて薄いために、配線溝１４０ａを形成する際のエッチングにより、磁気抵抗素子１５１にダメージが入りやすく、そのダメージによりトンネル絶縁膜１３７ａが破壊されることがある。

次に、配線溝１４０ａおよび開口部１４０ｂを充填するように、層間絶縁膜１４０上にビット線および配線となる所定の導電層（図示せず）が形成される。その導電層に化学的機械研磨処理を施すことにより、図２３に示すように、メモリセル領域Ｍでは、配線溝１４０ａにビット線１４１が形成され、周辺領域Ｐでは、配線溝１４０ａに配線１４１ａが形成される。こうして、比較例に係る半導体装置が形成される。

比較例に係る半導体装置では、層間絶縁膜１３３がほぼ平坦であるため、その層間絶縁膜１３３上に形成される層間絶縁膜１４０では、磁気抵抗素子１５１の高さに起因して、メモリセル領域Ｍに位置する層間絶縁膜１４０の部分の表面が、周辺領域Ｐに位置する層間絶縁膜１４０の部分の表面よりも高い位置にあり、しかも、その段差（ＨＰ）が比較的高くなる。

このため、層間絶縁膜１４０に研磨処理を施して段差の軽減を図ろうとしても平坦化には限界があり、特に、メモリセル領域Ｍの端に位置する磁気抵抗素子１５１を覆う層間絶縁膜１４０の部分の厚みが、メモリセル領域Ｍのより内側に位置する磁気抵抗素子１５１を覆う層間絶縁膜１４０の部分の厚みに比べて薄くなる。この状態で、配線溝１４０ａを形成するためのエッチングを層間絶縁膜１４０に施すと、磁気抵抗素子１５１のトンネル絶縁膜１３７ａが破壊されることがある。また、ビット線４１を形成する際のスパッタによって、トンネル絶縁膜１３７ａがダメージを受けることがある。

そうすると、図２３の点線丸枠Ａに示すように、ビット線１４１とピン層１３６ａとが電気的に短絡してしまい、メモリセルとして機能しなくなることがある。また、トンネル絶縁膜１３７ａが破壊されないまでも、点線丸枠Ｂに示すように、トンネル絶縁膜１３７ａの近傍にまでエッチングのダメージが及ぶことがあり、このような場合でも、メモリセルとして機能しなくなることがある。

また、このようなエッチングによるダメージの他に、研磨処理の応力がダメージを与えるおそれがあると考えられる。つまり、メモリセル領域Ｍに位置する層間絶縁膜１４０の部分の表面と、周辺領域Ｐに位置する層間絶縁膜１４０の部分の表面との比較的高い段差によって、層間絶縁膜１４０に化学的機械研磨処理を施す際の応力が、特に、メモリセル領域Ｍの端に位置する磁気抵抗素子１５１に集中して、トンネル絶縁膜１３７ａにダメージを与えるおそれがあると考えられる。

さらに、磁気抵抗素子をなす各層の膜応力がトンネル絶縁膜に歪を与えるおそれがあると考えられる。ピン層となる積層膜１３６、トンネル絶縁膜３７、フリー層となる合金膜３８およびキャップ層となる所定の膜３９は、主に、スパッタ法によって形成される。図２４に示すように、このスパッタ法によって形成された積層膜１３６等は、矢印１６０に示すように、比較的高い膜応力を有している。

そのような高い膜応力を有する積層膜１３６等にエッチングを施して磁気抵抗素子をパターニングすると、その応力が解放されることになる。このとき、図２５に示すように、引出し電極となる導電層１３５は、まだ、パターニングされず残存させた状態で、周辺領域Ｐでは、積層膜１３６等はすべて除去されてなくなる。このため、積層膜１３６等が除去された周辺領域Ｐに位置する導電層１３５の膜応力（矢印１６１）の変化が、特に、周辺領域Ｐの近傍に位置する磁気抵抗素子、つまり、メモリセル領域Ｍの端に位置するＭＩＴＪ素子の膜応力に影響を与えると考えられる。その結果、メモリセル領域Ｍの端に位置する磁気抵抗素子の膜応力（矢印１６２）の変化は、より内側に位置する磁気抵抗素子の膜応力（矢印１６３）よりも大きく、この応力の変化によって、その磁気抵抗素子のトンネル絶縁膜が破壊されるおそれがあると考えられる。

このため、比較例に係る半導体装置では、図２６に示すように、そのようなメモリセルはメモリセルとして機能させることができず、ダミーのメモリセルとせざるを得ない。このため、メモリセルとして機能する本来のメモリセル領域Ｍの周囲を取り囲むように、そのようなダミーのメモリセル５３，５４のための領域Ｄ１，Ｄ２が配置されることになり、半導体装置の小型化を阻む要因にもなる。

比較例に係る半導体装置に対して上述した半導体装置では、メモリセル領域Ｍに位置する層間絶縁膜３３の部分の表面が、周辺領域Ｐに位置する層間絶縁膜３３の部分の表面よりも低い位置になるように形成される。このため、図２７に示すように、層間絶縁膜３３上に形成される層間絶縁膜４０に研磨処理を施した後では、メモリセル領域Ｍの端に位置する磁気抵抗素子５１を覆う層間絶縁膜４０の部分の厚みが、メモリセル領域Ｍのより内側に位置する磁気抵抗素子５１を覆う層間絶縁膜４０の部分の厚みに比べて極端に薄くなるようなことはなく、メモリセル領域Ｍの全体にわたって、磁気抵抗素子５１をそれぞれ覆う層間絶縁膜４０の部分の厚みＬはほぼ同じなる。

これにより、ビット線を形成するための配線溝を形成する際のエッチング等によって、メモリセル領域Ｍの端に位置するメモリセルの磁気抵抗素子がエッチングによる過度のダメージを受けたり、ビット線を形成する際のスパッタのダメージを受けるのを抑制することができる。その結果、特に、メモリセル領域Ｍの端に位置する磁気抵抗素子５１のトンネル絶縁膜の絶縁破壊を抑制することができる。また、比較例に係る半導体装置と比較すると、メモリーとして機能しないダミーセルの数を少なくすることができる。また、図２８に示すように、ダミーセルを形成する領域（領域Ｄ１，Ｄ２）をなくすことも可能になる。

また、層間絶縁膜３３に研磨処理を施すことによって、図２９に示すように、メモリセル領域Ｍに位置する層間絶縁膜３３の表面と、周辺領域Ｐに位置する層間絶縁膜３３の表面とはなだらかに繋がり、特に、周辺領域Ｐとメモリセル領域Ｍとの境界部分から、メモリセル領域Ｍの端に位置するメモリセルにかけて、層間絶縁膜３３の表面は下に凸となるように形成される。

層間絶縁膜３３が下に凸となるように形成されることで、その上に形成される引き出し電極となる導電層３５の膜応力が緩和される。すなわち、層間絶縁膜３３を下に凸となるように形成して層間絶縁膜３３に圧縮応力をもたせることができ、その圧縮応力により、その層間絶縁膜３３上に形成される導電層３５の引張り応力（矢印６１）を緩和させることができ、さらには、その導電層３５上に形成される磁気抵抗素子となる各層の膜応力も緩和させることができる。その結果、膜応力に起因したトンネル絶縁膜の絶縁破壊等も抑制することができる。

実施の形態２
ここでは、エッチングによって、メモリセル領域に位置する層間絶縁膜の部分の表面の位置を、周辺領域に位置する層間絶縁膜の部分の表面の位置よりも低くする手法について説明する。

前述した図４に示す工程において、層間絶縁膜１９を覆うようにエッチングストッパ膜２３が形成され、そのエッチングストッパ膜２３上に層間絶縁膜３３が形成された後、図３０に示すように、層間絶縁膜３３のうち、メモリセル領域Ｍを露出し、周辺領域Ｐを覆うようにレジストパターン７１が形成される。そのレジストパターン７１をマスクとして、メモリセル領域Ｍに位置する層間絶縁膜３３にエッチングを施すことにより、メモリセル領域Ｍに位置する層間絶縁膜３３の表面が、周辺領域Ｐに位置する層間絶縁膜３３の表面よりも低い位置にされる。なお、図３０等において、実施の形態１において説明した半導体装置と同一部材には同一符合を付している。

次に、図３１に示すように、メモリセル領域Ｍに位置する層間絶縁膜３３に、導電層３２を露出するヴィアホール３３ａが形成される。次に、図３２に示すように、ヴィアホール３３ａを充填する態様で、層間絶縁膜３３上に導電層３４が形成される。導電層３４は、バリア金属層と、プラグとなる所定の金属層とを積層する態様で形成される。次に、図３３に示すように、導電層３４の全面にエッチングを施すことにより、層間絶縁膜３３の上面上に位置する導電層３４の部分が除去されて、ヴィアホール３３ａ内にプラグとしての導電層３４ａが形成される。

次に、図７に示す工程と同様にして、図３４に示すように、層間絶縁膜３３上に引出し電極となる導電層３５が形成される。次に、その導電層３５上に、ピン層となる所定の積層膜３６、トンネル絶縁膜３７、フリー層となる所定の合金膜３８が順次形成される。次に、合金膜３８上にキャップ層となる所定の膜３９が形成される。次に、キャップ層となる所定の膜３９上に、磁気抵抗素子をパターニングするためのレジストパターン（図示せず）が形成される。

次に、そのレジストパターンをマスクとして、キャップ層となる所定の膜３９、金属膜３８、トンネル絶縁膜３７および積層膜３６にエッチングを施すことにより、図３５に示すように、ピン層３６ａ、トンネル絶縁膜３７ａ、フリー層３８ａおよびキャップ層３９ａがパターニングされて、磁気抵抗素子５１が形成される。

次に、引出し電極となる導電層３５上に、引出し電極をパターニングするためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして導電層３５にエッチングを施すことにより、図３６に示すように、引出し電極３５ａが形成される。これにより、各磁気抵抗素子５１が電気的に分離される。

次に、磁気抵抗素子５１を覆うように、層間絶縁膜３３上に層間絶縁膜４０が形成される（図３７参照）。このとき、メモリセル領域Ｍに位置する層間絶縁膜３３の部分の表面の位置が、周辺領域Ｐに位置する層間絶縁膜３３の部分の表面の位置よりも低いために、層間絶縁膜３３上に形成される層間絶縁膜４０では、メモリセル領域Ｍに位置する層間絶縁膜４０の部分の表面の位置と、周辺領域Ｐに位置する層間絶縁膜４０の部分の表面の位置との差が小さくなる。

次に、図３７に示すように、その層間絶縁膜４０に化学的機械研磨処理を施すことにより、層間絶縁膜４０が平坦化される。このとき、メモリセル領域Ｍに位置する層間絶縁膜４０の部分の表面の位置と、周辺領域Ｐに位置する層間絶縁膜４０の部分の表面の位置との差が小さくなっていることで、研磨処理を施した後の層間絶縁膜４０では、メモリセル領域Ｍの端に位置する磁気抵抗素子５１を覆う層間絶縁膜４０の部分の厚みが、メモリセル領域Ｍのより内側に位置する磁気抵抗素子５１を覆う層間絶縁膜４０の部分の厚みに比べて極端に薄くなるようなことはない。

次に、層間絶縁膜４０上に配線溝を形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、層間絶縁膜４０にエッチングを施すことにより、図３８に示すように、磁気抵抗素子５１のキャップ層３９ａを露出する態様で、ビット線を形成するための配線溝４０ａが形成される。次に、配線溝４０ａを充填するように、層間絶縁膜４０上にビット線となる所定の導電層（図示せず）が形成される。次に、図３９に示すように、その導電層に化学的機械研磨処理を施すことにより、層間絶縁膜４０の上面上に位置する導電層の部分が除去されて、配線溝４０ａにビット線４１が形成される。こうして、半導体装置の主要部分が形成される。

上述した半導体装置においても、前述した半導体装置と同様に、メモリセル領域Ｍに位置する層間絶縁膜３３の部分の表面の位置が、周辺領域Ｐに位置する層間絶縁膜３３の部分の表面の位置よりも低いために、層間絶縁膜３３上に形成される層間絶縁膜４０に研磨処理を施した後では、メモリセル領域Ｍの端に位置する磁気抵抗素子５１を覆う層間絶縁膜４０の部分の厚みが、メモリセル領域Ｍのより内側に位置する磁気抵抗素子５１を覆う層間絶縁膜４０の部分の厚みに比べて極端に薄くなるようなことはない。これにより、ビット線を形成するための配線溝を形成する際のエッチング等によって、メモリセル領域Ｍの端に位置するメモリセルの磁気抵抗素子５１がダメージを受けることが抑制される。その結果、磁気抵抗素子５１の短絡不良等を低減することができる。

なお、上述した半導体装置の製造方法では、導電層３４にエッチングを施すことによって、プラグとしての導電層３４ａを形成する場合（図３２参照）を例に挙げて説明したが、図４０に示すように、導電層３４に化学的機械研磨処理を施すことによってプラグとしての導電層３４ａを形成するようにしてもよい。この場合には、メモリセル領域Ｍに位置する層間絶縁膜３３の部分の表面と周辺領域Ｐに位置する層間絶縁膜３３の部分の表面とがなだらかに繋がり、特に、メモリセル領域Ｍと周辺領域Ｐとの境界部分では、層間絶縁膜３３の表面が下に凸となる。

これにより、前述した半導体装置と同様に、その層間絶縁膜３３の上に形成される引き出し電極となる導電層３５の膜応力が緩和され、さらに、その導電層３５上に形成される磁気抵抗素子となる各層の膜応力も緩和させることができる。その結果、膜応力に起因したトンネル絶縁膜の破壊も抑制することができて、メモリセル領域Ｍの端に位置する磁気抵抗素子５１の短絡不良等を低減することができる。

また、各実施の形態では、ビット線がキャップ層に直接接続された態様の半導体装置を例に挙げて説明したが、図４１に示すように、層間絶縁膜４２のヴィアホール４２ａに形成されたヴィア４３を介して、ビット線４１とキャップ層３９ａとが電気的に接続された態様の半導体装置でもよい。さらに、図４２に示すように、引出し電極３５ａの表面と磁気抵抗素子５１の表面を覆うようにシリコン窒化膜等の保護膜４４が形成された態様の半導体装置でもよい。なお、図４１および図４２において、各実施の形態において説明した半導体装置と同一部材には同一符合を付している。

また、各実施の形態では、半導体装置として、ビット線４１とディジット線３１とに電流をそれぞれ流すことにより生じる磁界によって、そのビット線４１とディジット線３１の交点に位置する磁気抵抗素子５１のスピンの向きを変える態様の半導体装置を示した。しかし、図４３に示すように、半導体装置としては、ディジット線を有しておらず、ビット線４１を介して磁気抵抗素子５１に電流を流すことによって、磁気抵抗素子５１のスピンの向きを変える態様の半導体装置でもよい。ディジット線を有していないことから、ディジット線がある場合に比べて工程を単純化でき、また、面積の低減にも有効である。特に、この種の半導体装置は、ＳＴＴ−ＲＡＭ（Spin Torque Transfer RAM）と称される。なお、図４３において、各実施の形態において説明した半導体装置と同一部材には同一符号を付している。

また、上述した各実施の形態では、ビット線を形成するための配線溝を層間絶縁膜４０に形成する場合を例に挙げて説明したが、磁気抵抗素子５１を覆うシリコン酸窒化膜を形成して配線溝を形成するようにしてもよい。この場合には、シリコン酸窒化膜が配線溝を形成する際のエッチングストッパとして機能する。また、シリコン酸窒化膜の形成後に発生する水素による磁気抵抗素子５１の劣化をシリコン酸窒化膜により軽減することができる。以下、その製造方法について説明する。

前述した図１０に示す工程の後、図４４に示すように、磁気記憶素子５１のキャップ層３９ａを露出するように層間絶縁膜４０に化学的機械研磨処理が施される。

次に、図４５に示すように、露出したキャップ層３９ａを覆うように、層間絶縁膜４０上にシリコン酸窒化膜７２が形成される。次に、そのシリコン酸窒化膜７２上に、たとえば、シリコン酸化膜からなる層間絶縁膜７３がシリコン窒化膜７２よりも厚い膜厚をもって形成される。このとき、シリコン酸窒化膜７２が磁気抵抗素子を覆うように形成されていることで、シリコン酸化膜からなる層間絶縁膜７３を形成する際に発生する水素によって、磁気抵抗素子５１が劣化するのを防ぐことができる。また、シリコン酸窒化膜７２が層間絶縁膜７３よりも薄く形成されることで、後にシリコン酸窒化膜７２をエッチングする際の膜厚のばらつきを軽減することができる。

次に、図４６に示すように、層間絶縁膜７３上に配線溝を形成するためのレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとし、シリコン酸窒化膜７２をエッチングストッパー膜として層間絶縁膜７３にエッチングを施すことにより、まず、底面にシリコン酸窒化膜７２が露出した、配線溝の一部となる開口部４０ｃが形成される。

次に、図４７に示すように、メモリセル領域Ｍでは、シリコン酸窒化膜７２にエッチングを施すことにより、キャップ層３９ａを露出させる。一方、周辺領域Ｐでは、シリコン酸窒化膜７２、層間絶縁膜４０，３３およびエッチングストッパ膜２３にエッチングを施すことにより、導電層３０ａを露出させる。こうして、配線溝４０ａが完全に形成される。

このとき、配線溝４０ａを次のようにして形成してもよい。層間絶縁膜７３にエッチングを施す際に用いたレジストパターンを用い、これをマスクとして、メモリセル領域Ｍに位置するシリコン酸窒化膜７２と周辺領域Ｐに位置するシリコン酸窒化膜７２にエッチングを施すことによりシリコン酸窒化膜７２を除去する。次に、そのレジストパターンを除去して、周辺領域Ｐに新たなレジストパターン（図示せず）を形成し、そのレジストパターンをマスクとして、周辺領域Ｐに位置する層間絶縁膜４０，３３およびエッチングストッパ膜２３にエッチングを施すことにより、導電層３０ａを露出させるようにして配線溝４０ａを形成してもよい。

また、配線溝４０ａを次のようにして形成してもよい。周辺領域Ｐにレジストパターン（図示せず）を形成し、そのレジストパターンをマスクとして、周辺領域Ｐに位置するシリコン酸窒化膜７３、層間絶縁膜４０，３３およびエッチングストッパ膜２３にエッチングを施すことにより導電層３０ａを露出させる。次に、新たなレジストパターン（図示せず）を形成し、そのレジストパターンをマスクとして、メモリセル領域Ｍに位置するシリコン酸窒化膜７３にエッチングを施すことにより、キャップ層３９ａを露出させるようにして配線溝４０ａを形成してもよい。

次に、配線溝４０ａを充填するように、層間絶縁膜４０上にビット線および配線となる所定の導電層（図示せず）が形成される。次に、図４８に示すように、その導電層に化学的機械研磨処理を施すことにより、層間絶縁膜４０の上面上に位置する導電層の部分が除去されて、メモリセル領域Ｍでは、配線溝４０ａにビット線４１が形成され、周辺領域Ｐでは配線溝４０ａに配線４１ａが形成される。こうして、半導体装置の主要部分が形成される。なお、図４４〜図４８において、各実施の形態において説明した半導体装置と同一部材には同一符号を付している。

また、この半導体装置の変形例として、図４９に示すように、引出し電極３５ａの表面と磁気抵抗素子５１の表面を覆うようにシリコン窒化膜等の保護膜４４が形成され、かつ、ビット線４１とキャップ層３９ａが直接接続された態様の半導体装置でもよい。なお、図４９において各実施の形態において説明した半導体装置と同一部材には同一符号を付している。

今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。

本発明は、磁気抵抗素子を備えた半導体装置に有効に利用される。

１ 半導体基板、２ 素子分離絶縁膜、３ａ，３ｂ ゲート電極、４ａ，４ｂ ソース領域、５ａ，５ｂ ドレイン領域、６ エッチングストッパ膜、７ 層間絶縁膜、８ａ，８ｂ，８ｃ，８ｄ 導電層、９ エッチングストッパ膜、１０ 層間絶縁膜、１１ａ，１１ｂ，１１ｃ，１１ｄ 導電層、１２ エッチングストッパ膜、１３ 層間絶縁膜、１４ａ，１４ｂ，１４ｃ 導電層、１５ エッチングストッパ膜、１６ 層間絶縁膜、１７ａ，１７ｂ，１７ｃ 導電層、１８ エッチングストッパ膜、１９ 層間絶縁膜、１９ａ，１９ｂ，１９ｃ，１９ｄ 開口部、２０ａ，２０ｂ，２０ｃ，２０ｄ 導電層、２１ａ，２１ｂ，２１ｃ，２１ｄ 導電層、２３ エッチングストッパ膜、３０ａ，３０ｂ 導電層、３１ ディジット線、３２ 導電層、３３ 層間絶縁膜、３３ａ ビィアホール、３４ 導電層、３４ａ ビィア、３５ 導電層、３５ａ 引出し電極、３６ 積層膜、３６ａ ピン層、３７，３７ａ トンネル絶縁膜、３８ 合金膜、３８ａ フリー層、３９ 所定の膜、３９ａ キャップ層、４０ 層間絶縁膜、４０ａ 配線溝、４０ｂ 開口部、４１ ビット線、４１ａ 配線、４２ 層間絶縁膜、４２ａ ビィアホール、４３ ビィア、４４ 保護膜、５１ 磁気抵抗素子、５２ メモリセル、５３ ダミーメモリセル、５４ ダミーメモリセル、７１ レジストパターン、７２ シリコン酸窒化膜、７３ 層間絶縁膜。

Claims (9)

1. 半導体基板の主表面を電気的に分離する態様で区切られた第１領域および第２領域と、
   前記第１領域および前記第２領域を覆うように、前記半導体基板上に形成された第１絶縁膜と、
   前記第１絶縁膜のうち、前記第１領域に位置する第１部分の表面に接触するように形成された複数の引出し電極と、
   複数の前記引出し電極のそれぞれに形成された複数の磁気抵抗素子と、
   互いに隣接する複数の前記磁気抵抗素子の間の隙間を充填するように前記第１絶縁膜上に形成され、第１配線溝を有する第２絶縁膜と、
   前記第１配線溝に形成され、複数の前記磁気抵抗素子のうち、所定の磁気抵抗素子と電気的に接続される第１配線と
   を備え、
   前記第１絶縁膜における前記第１部分の表面は、前記第１絶縁膜のうち前記第２領域に位置する第２部分の表面よりも低い位置にあり、
   前記第１絶縁膜における前記第１部分の表面と前記第１絶縁膜における前記第２部分の表面とは、前記第１部分の表面から前記第２部分の表面にかけて漸近的に高くなり、なだらかに繋がっている、半導体装置。
2. 前記第１絶縁膜における前記第１部分の厚さは、前記第１絶縁膜における前記第２部分の厚さよりも薄い、請求項１記載の半導体装置。
3. ダイシングされた前記半導体基板の端面に露出する前記第１絶縁膜の部分の厚さは、前記第１絶縁膜における前記第１部分の厚さよりも厚い、請求項１または２に記載の半導体装置。
4. 前記第２絶縁膜の表面は、前記磁気抵抗素子の上面よりも高い位置にあり、
   前記第２絶縁膜には、前記磁気抵抗素子を露出する開口部が形成され、
   前記開口部に、前記磁気抵抗素子と前記第１配線とを電気的に接続する第１導電体部が形成された、請求項１〜３のいずれかに記載の半導体装置。
5. 前記磁気抵抗素子および前記引出し電極の表面を覆う態様で、前記磁気抵抗素子および前記引出し電極と前記第２絶縁膜との間に第３絶縁膜が形成された、請求項１〜４のいずれかに記載の半導体装置。
6. 前記磁気抵抗素子は、前記第１配線と、前記磁気抵抗素子の下方に距離を隔てて形成された第２配線とにそれぞれ電流を流すことにより生じる磁場によって、スピンの向きが変えられる態様の磁気抵抗素子である、請求項１〜５のいずれかに記載の半導体装置。
7. 前記磁気抵抗素子は、前記第１配線を介して前記磁気抵抗素子に流される電流によって、スピンの向きが変えられる態様の磁気抵抗素子である、請求項１〜５のいずれかに記載の半導体装置。
8. 半導体基板の主表面を電気的に分離する態様で第１領域と第２領域とに区切る工程と、
   前記第１領域および前記第２領域を覆うように、前記半導体基板上に第１絶縁膜を形成する工程と、
   前記第１絶縁膜のうち、前記第１領域に位置する第１部分の表面を、前記第１絶縁膜のうち前記第２領域に位置する第２部分の表面よりも低い位置にする工程と、
   前記第１絶縁膜における前記第１部分の表面に接触するように、複数の引出し電極を形成する工程と、
   複数の前記引出し電極のそれぞれの表面に接触するように、複数の磁気抵抗素子を形成する工程と、
   互いに隣接する複数の前記磁気抵抗素子の間の隙間を充填するように、前記第１絶縁膜上に第２絶縁膜を形成する工程と、
   前記第２絶縁膜に、配線溝を形成する工程と、
   前記配線溝に、複数の前記磁気抵抗素子のうち所定の磁気抵抗素子と電気的に接続される所定の配線を形成する工程と
   を備え、
   前記第１部分の表面を前記第２部分の表面よりも低い位置にする工程では、前記第１絶縁膜に研磨処理を施すことによって、前記第１部分の表面が前記第２部分の表面よりも低い位置にされる、半導体装置の製造方法。
9. 半導体基板の主表面を電気的に分離する態様で第１領域と第２領域とに区切る工程と、
   前記第１領域および前記第２領域を覆うように、前記半導体基板上に第１絶縁膜を形成する工程と、
   前記第１絶縁膜のうち、前記第１領域に位置する第１部分の表面を、前記第１絶縁膜のうち前記第２領域に位置する第２部分の表面よりも低い位置にする工程と、
   前記第１絶縁膜における前記第１部分の表面に接触するように、複数の引出し電極を形成する工程と、
   複数の前記引出し電極のそれぞれの表面に接触するように、複数の磁気抵抗素子を形成する工程と、
   互いに隣接する複数の前記磁気抵抗素子の間の隙間を充填するように、前記第１絶縁膜上に第２絶縁膜を形成する工程と、
   前記第２絶縁膜上にシリコン酸窒化膜を形成する工程と、
   前記シリコン酸窒化膜上に第３絶縁膜を形成する工程と、
   前記第３絶縁膜および前記シリコン酸窒化膜に、配線溝を形成する工程と、
   前記配線溝に、複数の前記磁気抵抗素子のうち所定の磁気抵抗素子と電気的に接続される所定の配線を形成する工程と
   を備え、
   前記第１部分の表面を前記第２部分の表面よりも低い位置にする工程では、前記第１絶縁膜に研磨処理を施すことによって、前記第１部分の表面が前記第２部分の表面よりも低い位置にされる、半導体装置の製造方法。

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