JPH0629463A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH0629463A JPH0629463A JP4183771A JP18377192A JPH0629463A JP H0629463 A JPH0629463 A JP H0629463A JP 4183771 A JP4183771 A JP 4183771A JP 18377192 A JP18377192 A JP 18377192A JP H0629463 A JPH0629463 A JP H0629463A
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Abstract
(57)【要約】
【目的】 本発明は、半導体素子、中でもＤＲＡＭなど
のキャパシタセルを中心にした製法に関するもので、キ
ャパシタ容量のばらつきの低減と製造工程の簡略化を目
的とするものである。 【構成】 本発明は、キャパシタセルの製法として、ス
トレージノード２１８を構成するポリシリコン膜２１０
を形成した後、その上に、前記ポリシリコン膜２１０の
下層の絶縁膜（窒化膜）２０９とエッチング選択比が大
きく異なる絶縁膜（ＳｉＯ2 ）２１１を形成し、前記ポ
リシリコン膜２１０と絶縁膜２１１をパターニングし
て、その側壁にサイドウォール的にポリシリコン２１４
を形成し、その後、前記絶縁膜２１１を除去して前記ポ
リシリコン膜２１０と２１４をストレージノードとする
ようにしたものである。
のキャパシタセルを中心にした製法に関するもので、キ
ャパシタ容量のばらつきの低減と製造工程の簡略化を目
的とするものである。 【構成】 本発明は、キャパシタセルの製法として、ス
トレージノード２１８を構成するポリシリコン膜２１０
を形成した後、その上に、前記ポリシリコン膜２１０の
下層の絶縁膜（窒化膜）２０９とエッチング選択比が大
きく異なる絶縁膜（ＳｉＯ2 ）２１１を形成し、前記ポ
リシリコン膜２１０と絶縁膜２１１をパターニングし
て、その側壁にサイドウォール的にポリシリコン２１４
を形成し、その後、前記絶縁膜２１１を除去して前記ポ
リシリコン膜２１０と２１４をストレージノードとする
ようにしたものである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の主として
容量素子部の製造方法、詳しくはＤＲＡＭ（Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の
スタックド・キャパシタ・セル構造の製造方法に関する
ものである。
容量素子部の製造方法、詳しくはＤＲＡＭ（Ｄｙｎａｍ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の
スタックド・キャパシタ・セル構造の製造方法に関する
ものである。
【０００２】
【従来の技術】図３は従来のスタックド・キャパシタ構
造をもつＤＲＡＭメモリセルの製造方法を示したもので
あり、以下に説明する。
造をもつＤＲＡＭメモリセルの製造方法を示したもので
あり、以下に説明する。
【０００３】まず、シリコン単結晶基板１０１にＬＯＣ
ＯＳ（選択酸化）法を用い、選択的にフィールド酸化膜
１０２を形成し、アクティブ領域１０３とフィールド領
域１０４に分離する。次にアクティブ領域１０３上に、
ヒ素やリン等の不純物が添加された多結晶シリコン膜
（以下、ポリシリコンと記す）やシリサイド膜を用いた
ゲート電極１０５、イオン注入による不純物拡散層をソ
ース・ドレイン電極１０６とするＭＯＳトランジスタを
形成する。その後、ＣＶＤ（化学的気相成長）法により
ＳｉＯ2 膜１０７を生成し、不純物拡散層１０６とキャ
パシタの下部電極（以下、ストレージノードと記す）を
接続するためのコンタクトホール（以下、セルコンタク
トと記す）を開孔する。
ＯＳ（選択酸化）法を用い、選択的にフィールド酸化膜
１０２を形成し、アクティブ領域１０３とフィールド領
域１０４に分離する。次にアクティブ領域１０３上に、
ヒ素やリン等の不純物が添加された多結晶シリコン膜
（以下、ポリシリコンと記す）やシリサイド膜を用いた
ゲート電極１０５、イオン注入による不純物拡散層をソ
ース・ドレイン電極１０６とするＭＯＳトランジスタを
形成する。その後、ＣＶＤ（化学的気相成長）法により
ＳｉＯ2 膜１０７を生成し、不純物拡散層１０６とキャ
パシタの下部電極（以下、ストレージノードと記す）を
接続するためのコンタクトホール（以下、セルコンタク
トと記す）を開孔する。
【０００４】次に、後の工程で生成される図３（ｃ）の
ＣＶＤ法によるＳｉＯ2 膜１１０と選択比の大きく取れ
る窒化膜１０８をＣＶＤ法により生成し、再びセルコン
タクトを開孔する（図３（ａ））。次に、ポリシリコン
膜を形成し、パターニングする事によりストレージノー
ドの底部電極１０９を形成する（図３（ｂ））。
ＣＶＤ法によるＳｉＯ2 膜１１０と選択比の大きく取れ
る窒化膜１０８をＣＶＤ法により生成し、再びセルコン
タクトを開孔する（図３（ａ））。次に、ポリシリコン
膜を形成し、パターニングする事によりストレージノー
ドの底部電極１０９を形成する（図３（ｂ））。
【０００５】次に、ＣＶＤ法によりＳｉＯ2 膜１１０を
全面に生成し、底部電極１０９上のＳｉＯ2 膜をエッチ
ングする事によりコンタクトホールを形成する。次にそ
の上にポリシリコン膜１１１を生成する（図３
（ｃ））。
全面に生成し、底部電極１０９上のＳｉＯ2 膜をエッチ
ングする事によりコンタクトホールを形成する。次にそ
の上にポリシリコン膜１１１を生成する（図３
（ｃ））。
【０００６】次に、ポリシリコン膜１１１をエッチング
し、ＳｉＯ2 膜１１０側壁にポリシリコンのサイドウォ
ールが形成される様に加工し、ＨＦ等のウエットエッチ
ングによってＳｉＯ2 膜１１０を除去すると図３（ｄ）
のように、ポリシリコンが柱状１１２に残る部分をもつ
形状となる。その後、ポリシリコン膜１０９，１１２に
イオン注入によりＡｓ等の不純物添加を行い、ストレー
ジノードを形成する。次に、例えば窒化膜の様な誘電体
膜をストレージノード上に形成し、その上にポリシリコ
ン膜により、上部電極（以下、セルプレートと記す）１
１３を形成する（図３（ｅ））。
し、ＳｉＯ2 膜１１０側壁にポリシリコンのサイドウォ
ールが形成される様に加工し、ＨＦ等のウエットエッチ
ングによってＳｉＯ2 膜１１０を除去すると図３（ｄ）
のように、ポリシリコンが柱状１１２に残る部分をもつ
形状となる。その後、ポリシリコン膜１０９，１１２に
イオン注入によりＡｓ等の不純物添加を行い、ストレー
ジノードを形成する。次に、例えば窒化膜の様な誘電体
膜をストレージノード上に形成し、その上にポリシリコ
ン膜により、上部電極（以下、セルプレートと記す）１
１３を形成する（図３（ｅ））。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
キャパシタ構造では、サイドウォール形状のポリシリコ
ン膜を形成するためのエッチングの際、底部電極のポリ
シリコン膜までエッチングされる事が予想される。この
ため、エッチング後の底部電極内のポリシリコン膜厚は
ばらつきが大きくなり、その結果、キャパシタ容量、セ
ルコンタクトのコンタクト抵抗のばらつきが大きくなる
問題点があった。また、セルコンタクトを開孔後、スト
レージノードを形成するまで、ホトリソ（ホトリソグラ
フィ）工程を少くとも３回行う必要があるため、パター
ンの合せずれやレジスト寸法のばらつきによりキャパシ
タ容量にばらつきが生ずる等の問題点があった。
キャパシタ構造では、サイドウォール形状のポリシリコ
ン膜を形成するためのエッチングの際、底部電極のポリ
シリコン膜までエッチングされる事が予想される。この
ため、エッチング後の底部電極内のポリシリコン膜厚は
ばらつきが大きくなり、その結果、キャパシタ容量、セ
ルコンタクトのコンタクト抵抗のばらつきが大きくなる
問題点があった。また、セルコンタクトを開孔後、スト
レージノードを形成するまで、ホトリソ（ホトリソグラ
フィ）工程を少くとも３回行う必要があるため、パター
ンの合せずれやレジスト寸法のばらつきによりキャパシ
タ容量にばらつきが生ずる等の問題点があった。
【０００８】この発明は、以上述べたキャパシタ容量値
のばらつきが大きくなる問題点を除去するため、底部電
極へのポリシリコンエッチングを削除し、かつ、セルコ
ンタクト開孔後ストレージノードの形成までの工程にお
いて、ホトリソ処理を１回にし簡略化を計る事によっ
て、容量のばらつきを低減できるスタックド・キャパシ
タ構造を製造する方法を提供することを目的とする。
のばらつきが大きくなる問題点を除去するため、底部電
極へのポリシリコンエッチングを削除し、かつ、セルコ
ンタクト開孔後ストレージノードの形成までの工程にお
いて、ホトリソ処理を１回にし簡略化を計る事によっ
て、容量のばらつきを低減できるスタックド・キャパシ
タ構造を製造する方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】前記目的のため本発明
は、ＤＲＡＭのスタックド・キャパシタ構造の製造方法
において、図１、２に示すようにストレージノードを構
成するポリシリコン膜２１０を生成後、そのポリシリコ
ン膜の下層の絶縁膜２０９とエッチング選択比が大きく
取れる絶縁膜（例えばＣＶＤ法によるＳｉＯ2 膜２１
１）を生成し、このポリシリコン膜２１０と絶縁膜２１
１をパターニングし、その後、絶縁膜２１１とポリシリ
コン膜（２１０の側壁にポリシリコンのサイドウォール
２１４）を形成することによって、ストレージノード２
１８を形成するようにしたものである。
は、ＤＲＡＭのスタックド・キャパシタ構造の製造方法
において、図１、２に示すようにストレージノードを構
成するポリシリコン膜２１０を生成後、そのポリシリコ
ン膜の下層の絶縁膜２０９とエッチング選択比が大きく
取れる絶縁膜（例えばＣＶＤ法によるＳｉＯ2 膜２１
１）を生成し、このポリシリコン膜２１０と絶縁膜２１
１をパターニングし、その後、絶縁膜２１１とポリシリ
コン膜（２１０の側壁にポリシリコンのサイドウォール
２１４）を形成することによって、ストレージノード２
１８を形成するようにしたものである。
【００１０】
【作用】本発明は、前述のような形成方法としたので、
ストレージノードの底部電極形成のためのポリシリコン
膜とサイドウォール形状のポリシリコン層を形成するた
めのＳｉＯ2 膜を１回のホトリソ／エッチング処理にて
形成することができ、キャパシタ容量のばらつきの低減
と工程の簡略化ができる。
ストレージノードの底部電極形成のためのポリシリコン
膜とサイドウォール形状のポリシリコン層を形成するた
めのＳｉＯ2 膜を１回のホトリソ／エッチング処理にて
形成することができ、キャパシタ容量のばらつきの低減
と工程の簡略化ができる。
【００１１】
【実施例】図１はこの発明の実施例を示す工程断面図で
あり、以下に説明する。
あり、以下に説明する。
【００１２】まず、シリコン単結晶基板（以下単に基板
と称す）２０１上にＬＯＣＯＳ法を用い、選択的にフィ
ールド酸化膜２０２を形成する事により、基板２０１上
をアクティブ領域２０３とフィールド領域２０４を分離
する。次に、アクティブ領域２０３上にＭＯＳトランジ
スタの絶縁膜（ゲート絶縁膜）２０６を熱酸化法により
形成する。次に、ヒ素やリン等の不純物が添加されたポ
リシリコン膜やシリサイド膜を生成し、これをパターニ
ングする事により、ＭＯＳトランジスタのゲート電極２
０７を形成する。その後、ゲート電極２０７をマスクと
してヒ素やリン等をイオン注入する事により、ソース・
ドレイン領域となる不純物拡散層２０５を形成する。そ
の後ＣＶＤ法によりＳｉＯ2 膜２０８を堆積させ、続い
てＳｉＯ2 膜２０８上に、後の工程で生成される図１
（ｂ）の絶縁膜２１１とエッチング選択比を大きく取れ
る絶縁膜（例えば窒化膜）２０９を生成する（図１
（ａ））。
と称す）２０１上にＬＯＣＯＳ法を用い、選択的にフィ
ールド酸化膜２０２を形成する事により、基板２０１上
をアクティブ領域２０３とフィールド領域２０４を分離
する。次に、アクティブ領域２０３上にＭＯＳトランジ
スタの絶縁膜（ゲート絶縁膜）２０６を熱酸化法により
形成する。次に、ヒ素やリン等の不純物が添加されたポ
リシリコン膜やシリサイド膜を生成し、これをパターニ
ングする事により、ＭＯＳトランジスタのゲート電極２
０７を形成する。その後、ゲート電極２０７をマスクと
してヒ素やリン等をイオン注入する事により、ソース・
ドレイン領域となる不純物拡散層２０５を形成する。そ
の後ＣＶＤ法によりＳｉＯ2 膜２０８を堆積させ、続い
てＳｉＯ2 膜２０８上に、後の工程で生成される図１
（ｂ）の絶縁膜２１１とエッチング選択比を大きく取れ
る絶縁膜（例えば窒化膜）２０９を生成する（図１
（ａ））。
【００１３】次に、不純物拡散層２０５とストレージノ
ードを接続するためセルコンタクト２１７を開孔する。
その後、ポリシリコン膜２１０を生成し、続いてＣＶＤ
法によるＳｉＯ2 膜などの絶縁膜２１１を生成する（図
１（ｂ））。
ードを接続するためセルコンタクト２１７を開孔する。
その後、ポリシリコン膜２１０を生成し、続いてＣＶＤ
法によるＳｉＯ2 膜などの絶縁膜２１１を生成する（図
１（ｂ））。
【００１４】次に、このポリシリコン膜２１０と絶縁膜
２１１を、パターニングされたレジスト材２１２をマス
クとして用いる事により、同時にエッチングする（図１
（ｃ））。
２１１を、パターニングされたレジスト材２１２をマス
クとして用いる事により、同時にエッチングする（図１
（ｃ））。
【００１５】次いで、レジスト２１２を除去した後、ポ
リシリコン膜２１３を図２（ｄ）に示す様に生成し、既
知のエッチング技術を用いてポリシリコン膜２１３をエ
ッチングし、ポリシリコン膜２１０と絶縁膜２１１の側
壁に、図２（ｅ）に示す様なサイドウォール形状のポリ
シリコン膜２１４が形成される様に加工する。次に、絶
縁膜（窒化膜）２０９に対し選択比を大きくもつエッチ
ング技術を用いて絶縁膜２１１を除去し、ポリシリコン
膜２１０、２１４にヒ素等の不純物添加を行う事によ
り、ストレージノード２１８を形成する。その後、スト
レージノード２１８上に例えばシリコン窒化膜の様な誘
電体膜２１５とポリシリコン膜によるセルプレート２１
６を形成する（図２（ｆ））。
リシリコン膜２１３を図２（ｄ）に示す様に生成し、既
知のエッチング技術を用いてポリシリコン膜２１３をエ
ッチングし、ポリシリコン膜２１０と絶縁膜２１１の側
壁に、図２（ｅ）に示す様なサイドウォール形状のポリ
シリコン膜２１４が形成される様に加工する。次に、絶
縁膜（窒化膜）２０９に対し選択比を大きくもつエッチ
ング技術を用いて絶縁膜２１１を除去し、ポリシリコン
膜２１０、２１４にヒ素等の不純物添加を行う事によ
り、ストレージノード２１８を形成する。その後、スト
レージノード２１８上に例えばシリコン窒化膜の様な誘
電体膜２１５とポリシリコン膜によるセルプレート２１
６を形成する（図２（ｆ））。
【００１６】
【発明の効果】以上、説明したようにこの発明の形成方
法によれば、ストレージノードの底部電極形成のための
ポリシリコン膜とサイドウォール形状のポリシリコン膜
を形成するためのＳｉＯ2 膜とを、１回のホトリソ／エ
ッチング処理にて形成する事ができるので、キャパシタ
容量のばらつきの低減と工程の簡略化が期待できる。
法によれば、ストレージノードの底部電極形成のための
ポリシリコン膜とサイドウォール形状のポリシリコン膜
を形成するためのＳｉＯ2 膜とを、１回のホトリソ／エ
ッチング処理にて形成する事ができるので、キャパシタ
容量のばらつきの低減と工程の簡略化が期待できる。
【図１】本発明の実施例（その１）
【図２】本発明の実施例（その２）
【図３】従来例
２０９ 絶縁膜（窒化膜） ２１０，２１３ ポリシリコン膜 ２１１ 絶縁膜 ２１４ サイドウォール ２１５ 誘電膜 ２１６ セルプレート ２１８ ストレージノード
Claims (1)
- 【請求項１】 （ａ）半導体基板上に、第１の絶縁膜を
形成し、その上に第２の絶縁膜として後工程で形成する
第３の絶縁膜とエッチング選択比が大きくとれる材料で
形成する工程、 （ｂ）前記第１、第２の絶縁膜の所定位置にコンタクト
ホールを形成する工程、 （ｃ）前記工程までの構造の上に、第１の導電膜を形成
し、その上に第３の絶縁膜を形成する工程、 （ｄ）前記第１の導電膜と第３の絶縁膜を、前記コンタ
クトホール上を含めた部分の所定位置に残るようパター
ニングする工程、 （ｅ）前記パターニングされた第１の導電膜と第３の絶
縁膜の側壁にサイドウォール状に第２の導電膜を形成す
る工程、 （ｆ）前記第３の絶縁膜を除去し、前記第１、第２の導
電膜に不純物を導入してキャパシタセル部のストレージ
ノードとする工程、 以上の工程を含むことを特徴とする半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183771A JPH0629463A (ja) | 1992-07-10 | 1992-07-10 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4183771A JPH0629463A (ja) | 1992-07-10 | 1992-07-10 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629463A true JPH0629463A (ja) | 1994-02-04 |
Family
ID=16141673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4183771A Pending JPH0629463A (ja) | 1992-07-10 | 1992-07-10 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629463A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0740339A2 (en) * | 1995-04-27 | 1996-10-30 | Nec Corporation | Method of forming a capacitor electrode of a semiconductor memory device |
| US5691229A (en) * | 1996-01-17 | 1997-11-25 | Nec Corporation | Process of fabricating dynamic random access memory cell having inter-level insulating structure without silicon nitride layer between access transistor and storage node |
| EP0862203A1 (en) * | 1997-01-31 | 1998-09-02 | Texas Instruments Incorporated | Method for fabricating a semiconductor memory capacitor |
| US5824591A (en) * | 1996-02-29 | 1998-10-20 | Nec Corporation | Method for manufacturing a stacked capacitor |
| US5858834A (en) * | 1996-02-28 | 1999-01-12 | Nec Corporation | Method for forming cylindrical capacitor lower plate in semiconductor device |
| US5953608A (en) * | 1996-07-04 | 1999-09-14 | Nec Corporation | Method of forming a DRAM stacked capacitor using an etch blocking film of silicon oxide |
| US5994181A (en) * | 1997-05-19 | 1999-11-30 | United Microelectronics Corp. | Method for forming a DRAM cell electrode |
| US6054360A (en) * | 1996-06-04 | 2000-04-25 | Nec Corporation | Method of manufacturing a semiconductor memory device with a stacked capacitor wherein an electrode of the capacitor is shaped using a high melting point metal film |
| KR100295656B1 (ko) * | 1997-09-12 | 2001-08-07 | 김영환 | 반도체메모리제조방법 |
-
1992
- 1992-07-10 JP JP4183771A patent/JPH0629463A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6300186B1 (en) | 1995-04-27 | 2001-10-09 | Nec Corporation | Method of measuring semiconductor device |
| US5691229A (en) * | 1996-01-17 | 1997-11-25 | Nec Corporation | Process of fabricating dynamic random access memory cell having inter-level insulating structure without silicon nitride layer between access transistor and storage node |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000704 |