JP3245229B2 - 表示制御装置および表示制御方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、表示制御装置および表
示制御方法に関し、詳しくは、例えば強誘電性液晶を表
示更新のための動作媒体として用い電界の印加等によっ
て更新された表示状態を保持可能な表示素子を具えた表
示装置のための表示制御装置および表示制御方法に関す
る。
示制御方法に関し、詳しくは、例えば強誘電性液晶を表
示更新のための動作媒体として用い電界の印加等によっ
て更新された表示状態を保持可能な表示素子を具えた表
示装置のための表示制御装置および表示制御方法に関す
る。
【０００２】
【背景技術】情報処理システムなどには、情報の視覚的
表現機能を果す情報表示手段として表示装置が用いられ
ており、このような表示装置としてはＣＲＴ表示装置
（以下、単にＣＲＴという）が一般的である。
表現機能を果す情報表示手段として表示装置が用いられ
ており、このような表示装置としてはＣＲＴ表示装置
（以下、単にＣＲＴという）が一般的である。
【０００３】また、いわゆるパーソナルコンピュータ等
として入手可能な情報処理システムは、そこで用いられ
るハードウェア，ソフトウェア，信号伝送方式等によっ
て種々のものが存在する。この場合、ＣＲＴの表示制御
装置（ＣＲＴＣ）についてもそれぞれのシステムに固有
のものが用いられる。このようなＣＲＴＣとして、例え
ば、情報処理システムＰＣ−ＡＴに専用のＶＧＡ（Ｖｉ
ｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）としてのＶＧ
Ａ８１（ＩＢＭ社による）あるいは、これに円，矩形等
の所定画像を表示する際のアクセラレータ機能等が付加
されたＳＶＧＡ（Ｓｕｐｅｒ ＶＧＡ）としての８６Ｃ
９１１（Ｓ３社による）が知られている。
として入手可能な情報処理システムは、そこで用いられ
るハードウェア，ソフトウェア，信号伝送方式等によっ
て種々のものが存在する。この場合、ＣＲＴの表示制御
装置（ＣＲＴＣ）についてもそれぞれのシステムに固有
のものが用いられる。このようなＣＲＴＣとして、例え
ば、情報処理システムＰＣ−ＡＴに専用のＶＧＡ（Ｖｉ
ｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）としてのＶＧ
Ａ８１（ＩＢＭ社による）あるいは、これに円，矩形等
の所定画像を表示する際のアクセラレータ機能等が付加
されたＳＶＧＡ（Ｓｕｐｅｒ ＶＧＡ）としての８６Ｃ
９１１（Ｓ３社による）が知られている。
【０００４】図１はＳＶＧＡをＣＲＴＣに用いた構成の
一例を示すブロック図である。
一例を示すブロック図である。
【０００５】情報処理システムのホストＣＰＵが、ホス
ト側メモリ空間における表示メモリウィンドウ領域の一
部を書換えると、書換えた表示データが、システムバス
４０およびＳＶＧＡ１を介してＶＲＡＭ３に転送され
る。ＳＶＧＡ１は、上記表示メモリウィンドウ領域のア
ドレスに基づいてＶＲＡＭアドレスを発生し、ＶＲＡＭ
３ではこのＶＲＡＭアドレスで特定される表示データが
書換えられる。
ト側メモリ空間における表示メモリウィンドウ領域の一
部を書換えると、書換えた表示データが、システムバス
４０およびＳＶＧＡ１を介してＶＲＡＭ３に転送され
る。ＳＶＧＡ１は、上記表示メモリウィンドウ領域のア
ドレスに基づいてＶＲＡＭアドレスを発生し、ＶＲＡＭ
３ではこのＶＲＡＭアドレスで特定される表示データが
書換えられる。
【０００６】一方、ＳＶＧＡ１はＣＲＴにおける走査周
期と同一の周期でＶＲＡＭ３にアクセスし、ＶＲＡＭ３
に展開される表示データを順次読出し、ＲＡＭＤＡＣ２
へ転送する。ＲＡＭＤＡＣ２は、この表示データを順次
Ｒ，Ｇ，Ｂアナログ信号に変換してＣＲＴ４へ転送す
る。このようにＣＲＴ用の表示制御装置として用いられ
るＳＶＧＡは、ＣＲＴ側に対して一方的に所定周期で表
示データ転送するよう機能する。
期と同一の周期でＶＲＡＭ３にアクセスし、ＶＲＡＭ３
に展開される表示データを順次読出し、ＲＡＭＤＡＣ２
へ転送する。ＲＡＭＤＡＣ２は、この表示データを順次
Ｒ，Ｇ，Ｂアナログ信号に変換してＣＲＴ４へ転送す
る。このようにＣＲＴ用の表示制御装置として用いられ
るＳＶＧＡは、ＣＲＴ側に対して一方的に所定周期で表
示データ転送するよう機能する。
【０００７】上述したＣＲＴ表示制御の場合、ＶＲＡＭ
３はデュアルポートＲＡＭであるため、表示情報を変更
するなどのためＶＲＡＭに対する表示データの書き込み
と、そのＶＲＡＭから表示データを読み出して表示する
動作とを互いに独立して行うことができる。このため、
ホストＣＰＵでは表示タイミング等を一切考慮する必要
がなく、任意のタイミングで所望の表示データを書き込
むことができるという利点を有している。
３はデュアルポートＲＡＭであるため、表示情報を変更
するなどのためＶＲＡＭに対する表示データの書き込み
と、そのＶＲＡＭから表示データを読み出して表示する
動作とを互いに独立して行うことができる。このため、
ホストＣＰＵでは表示タイミング等を一切考慮する必要
がなく、任意のタイミングで所望の表示データを書き込
むことができるという利点を有している。
【０００８】しかしながら、ＣＲＴは特に表示画面の厚
み方向の長さをある程度必要とするため全体としてその
容積が大きくなり、表示装置全体の小型化を図り難い。
また、これにより、このようなＣＲＴを表示器として用
いた情報処理システムを使用するにあたっての自由度、
すなわち設置場所，携帯性等の自由度が損われる。
み方向の長さをある程度必要とするため全体としてその
容積が大きくなり、表示装置全体の小型化を図り難い。
また、これにより、このようなＣＲＴを表示器として用
いた情報処理システムを使用するにあたっての自由度、
すなわち設置場所，携帯性等の自由度が損われる。
【０００９】この点を補う表示装置として液晶表示器
（以下、ＬＣＤという）を用いることができる。すなわ
ち、ＬＣＤによれば、表示装置全体の小型化（特に薄型
化）を図ることができる。このようなＬＣＤの中には、
強誘電性液晶（以下、ＦＬＣ：Ｆｅｒｒｏｅｌｅｃｔｒ
ｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌという）の液晶セ
ルを用いた表示器（以下、ＦＬＣＤ：ＦＬＣディスプレ
イという）があり、その特長の１つは、その液晶セルが
電界の印加に対して表示状態の保存性を有することにあ
る。すなわち、ＦＬＣＤは、その液晶セルが充分に薄い
ものであり、その中の細長いＦＬＣの分子は、電界の印
加方向に応じて第１の安定状態または第２の安定状態に
配向し、電界を除いてもそれぞれの配向状態を維持す
る。このようなＦＬＣ分子の双安定性により、ＦＬＣＤ
は記憶性を有する。このようなＦＬＣおよびＦＬＣＤの
詳細は、例えば特願昭６２−７６３５７号に記載されて
いる。
（以下、ＬＣＤという）を用いることができる。すなわ
ち、ＬＣＤによれば、表示装置全体の小型化（特に薄型
化）を図ることができる。このようなＬＣＤの中には、
強誘電性液晶（以下、ＦＬＣ：Ｆｅｒｒｏｅｌｅｃｔｒ
ｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌという）の液晶セ
ルを用いた表示器（以下、ＦＬＣＤ：ＦＬＣディスプレ
イという）があり、その特長の１つは、その液晶セルが
電界の印加に対して表示状態の保存性を有することにあ
る。すなわち、ＦＬＣＤは、その液晶セルが充分に薄い
ものであり、その中の細長いＦＬＣの分子は、電界の印
加方向に応じて第１の安定状態または第２の安定状態に
配向し、電界を除いてもそれぞれの配向状態を維持す
る。このようなＦＬＣ分子の双安定性により、ＦＬＣＤ
は記憶性を有する。このようなＦＬＣおよびＦＬＣＤの
詳細は、例えば特願昭６２−７６３５７号に記載されて
いる。
【００１０】ＦＬＣＤは、以上のような記憶性を有する
反面、ＦＬＣの表示更新動作にかかる速度が比較的遅い
ため、例えばカーソル移動，文字入力，スクロール等、
即座にその表示が書き換えられなければならないような
表示情報の変更に追従できない場合がある。
反面、ＦＬＣの表示更新動作にかかる速度が比較的遅い
ため、例えばカーソル移動，文字入力，スクロール等、
即座にその表示が書き換えられなければならないような
表示情報の変更に追従できない場合がある。
【００１１】このように相反する特性を有するＦＬＣＤ
は、これら特性に由来してあるいはこれら特性を補うた
め、その表示のための駆動の態様として種々のものが可
能となる。すなわち、ＣＲＴや他の液晶表示器と同様
の、表示画面上の走査ラインを順次連続的に駆動してい
くリフレッシュ駆動については、その駆動周期に比較的
時間的余裕ができる。また、このリフレッシュ駆動の他
に、表示画面上の変更に当たる部分（ライン）のみの表
示状態を更新する部分書き換え駆動や、表示画面上の走
査ラインを間引いて駆動するインターレース駆動が可能
となる。そして、上記部分書き換え駆動やインターレー
ス駆動によって、表示情報の変更に対する追従性を向上
させることができる。
は、これら特性に由来してあるいはこれら特性を補うた
め、その表示のための駆動の態様として種々のものが可
能となる。すなわち、ＣＲＴや他の液晶表示器と同様
の、表示画面上の走査ラインを順次連続的に駆動してい
くリフレッシュ駆動については、その駆動周期に比較的
時間的余裕ができる。また、このリフレッシュ駆動の他
に、表示画面上の変更に当たる部分（ライン）のみの表
示状態を更新する部分書き換え駆動や、表示画面上の走
査ラインを間引いて駆動するインターレース駆動が可能
となる。そして、上記部分書き換え駆動やインターレー
ス駆動によって、表示情報の変更に対する追従性を向上
させることができる。
【００１２】以上のような利点を有するＦＬＣＤの表示
制御を、既存のＣＲＴ専用表示制御回路を用いて行うこ
とができれば、ＦＬＣＤを表示装置に用いた情報処理シ
ステムを、比較的廉価に構成できて有利である。
制御を、既存のＣＲＴ専用表示制御回路を用いて行うこ
とができれば、ＦＬＣＤを表示装置に用いた情報処理シ
ステムを、比較的廉価に構成できて有利である。
【００１３】
【目的】本発明は、表示画面に表示を行なうための二値
化処理を効率良く行ない、表示情報の変更に良好に追従
することを可能とする表示制御装置および表示制御方法
を提供することを目的とする。
化処理を効率良く行ない、表示情報の変更に良好に追従
することを可能とする表示制御装置および表示制御方法
を提供することを目的とする。
【００１４】
【課題を解決するための手段】そのために本発明では、
表示手段の表示画面に表示する表示データを記憶する表
示データ記憶手段と、前記表示データ記憶手段に表示デ
ータを供給する供給手段と、前記表示画面の表示ライン
に対応し、前記供給手段により表示データが供給された
ことを示す複数のフラグから構成されるフラグ手段と、
前記供給手段により供給される表示データに基づき、対
応するフラグをセットするフラグセット手段と、前記フ
ラグセット手段のセットされているフラグを検出する検
出手段と、前記検出手段により検出されたセットされて
いるフラグに対応する表示ラインを先頭ラインとして、
フラグのセット状態にかかわらず連続する複数の表示ラ
インを設定する設定手段と、前記設定手段で設定された
複数のラインに表示する表示データを前記表示データ記
憶手段から読み出す読出し手段と、前記読出し手段で読
み出した表示データを二値化する二値化手段と、前記二
値化手段で二値化されたデータを、前記表示画面に表示
する制御手段とを備えたことを特徴とする。また、表示
手段の表示画面に表示する表示データを記憶する表示デ
ータ記憶手段に、表示データを供給し、前記供給する工
程によって供給される表示データに基づき、前記表示画
面の表示ラインに対応する複数のフラグであって、前記
供給する工程により表示データが供給されたことを示す
複数のフラグから構成されるフラグ手段の対応するフラ
グをセットし、前記フラグ手段のセットされているフラ
グを検出し、前記検出されたセットされているフラグに
対応する表示ラインを先頭ラインとして、フラグのセッ
ト状態にかかわらず連続する複数のラインの表示ライン
を設定し、前記設定された複数のラインに表示する表示
データを前記表示データ記憶手段から読出し、前記読み
出したデータを、二値化手段により二値化し、前記二値
化手段で二値化したデータを、前記表示画面に表示する
ことを特徴とする。
表示手段の表示画面に表示する表示データを記憶する表
示データ記憶手段と、前記表示データ記憶手段に表示デ
ータを供給する供給手段と、前記表示画面の表示ライン
に対応し、前記供給手段により表示データが供給された
ことを示す複数のフラグから構成されるフラグ手段と、
前記供給手段により供給される表示データに基づき、対
応するフラグをセットするフラグセット手段と、前記フ
ラグセット手段のセットされているフラグを検出する検
出手段と、前記検出手段により検出されたセットされて
いるフラグに対応する表示ラインを先頭ラインとして、
フラグのセット状態にかかわらず連続する複数の表示ラ
インを設定する設定手段と、前記設定手段で設定された
複数のラインに表示する表示データを前記表示データ記
憶手段から読み出す読出し手段と、前記読出し手段で読
み出した表示データを二値化する二値化手段と、前記二
値化手段で二値化されたデータを、前記表示画面に表示
する制御手段とを備えたことを特徴とする。また、表示
手段の表示画面に表示する表示データを記憶する表示デ
ータ記憶手段に、表示データを供給し、前記供給する工
程によって供給される表示データに基づき、前記表示画
面の表示ラインに対応する複数のフラグであって、前記
供給する工程により表示データが供給されたことを示す
複数のフラグから構成されるフラグ手段の対応するフラ
グをセットし、前記フラグ手段のセットされているフラ
グを検出し、前記検出されたセットされているフラグに
対応する表示ラインを先頭ラインとして、フラグのセッ
ト状態にかかわらず連続する複数のラインの表示ライン
を設定し、前記設定された複数のラインに表示する表示
データを前記表示データ記憶手段から読出し、前記読み
出したデータを、二値化手段により二値化し、前記二値
化手段で二値化したデータを、前記表示画面に表示する
ことを特徴とする。
【００１５】
【作用】以上の構成によれば、フラグのセット状態にか
かわらずセットされているフラグに対応する表示ライン
を先頭ラインとして所定の複数のラインの処理が行わ
れ、また、表示書き換えに係わらないラインのデータに
ついて無駄に二値化処理が行われることをできる限り抑
制することができる。
かわらずセットされているフラグに対応する表示ライン
を先頭ラインとして所定の複数のラインの処理が行わ
れ、また、表示書き換えに係わらないラインのデータに
ついて無駄に二値化処理が行われることをできる限り抑
制することができる。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１７】図２は、本発明の一実施例にかかる表示制
御装置を具えＦＬＣ表示装置を各種文字，画像情報など
の表示装置として用いた情報処理システムのブロック図
である。
御装置を具えＦＬＣ表示装置を各種文字，画像情報など
の表示装置として用いた情報処理システムのブロック図
である。
【００１８】図において、２１は情報処理システム全体
の制御を実行するＣＰＵ、２２はＣＰＵ２１が実行する
プログラムを格納するＲＯＭ、また、２８はこのプログ
ラム実行の際のワーク領域等として用いられるメインメ
モリである。１４は、ＣＰＵ２１を介さずにメインメモ
リ２８と本システムを構成する各種機器との間でデータ
の転送を行うＤＭＡコントローラ（Ｄｉｒｅｃｔ Ｍｅ
ｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ，以下
ＤＭＡＣという）である。３２はイーサネット（ＸＥＲ
ＯＸ社による）などのＬＡＮ( ローカルエリアネットワ
ーク）３７と本システムとの間のＬＡＮインターフェー
スである。２６および２７は外部記憶装置としてのそれ
ぞれハードディスク装置とそのインターフェースおよび
フロッピーディスク装置とそのインターフェースであ
る。３６は比較的高解像度の記録を行うことが可能なイ
ンクジェットプリンタ，レーザービームプリンタ等によ
って構成することができるプリンタ、３１はプリンタと
本システムとの間で信号接続を行うためのパラレルイン
ターフェースおよび２９は各種文字等のキャラクタ情
報，制御情報などを入力するためのキーボードおよびそ
のコントローラである。３３は通信回線と本例システム
との間で信号変調を行うための通信モデム、３４はポイ
ンティングディバイスとしてのマウス、３５は画像等の
読取りを行うイメージスキャナであり、これらはシリア
ルインターフェースを介して本例システムと信号の授受
を行う。割込みコントローラ２４は、プログラム実行に
おける割込み処理を制御し、リアルタイムクロック２５
は本例システムにおける計時機能を司る。２０は、本発
明の一実施例にかかる表示制御装置としてのＦＬＣＤイ
ンターフェース１０によって、その表示が制御されるＦ
ＬＣ表示装置（ＦＬＣＤともいう）であり、上述の強誘
電性液晶をその表示動作媒体とする表示画面を有する。
また、ＦＬＣＤインターフェース１０にはＣＰＵ２１が
アクセスできる表示メモリウィンドウ領域も展開されて
いる。４０は上記各機器間を信号接続するためのデータ
バス，コントロールバス，アドレスバスからなるシステ
ムバスである。
の制御を実行するＣＰＵ、２２はＣＰＵ２１が実行する
プログラムを格納するＲＯＭ、また、２８はこのプログ
ラム実行の際のワーク領域等として用いられるメインメ
モリである。１４は、ＣＰＵ２１を介さずにメインメモ
リ２８と本システムを構成する各種機器との間でデータ
の転送を行うＤＭＡコントローラ（Ｄｉｒｅｃｔ Ｍｅ
ｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ，以下
ＤＭＡＣという）である。３２はイーサネット（ＸＥＲ
ＯＸ社による）などのＬＡＮ( ローカルエリアネットワ
ーク）３７と本システムとの間のＬＡＮインターフェー
スである。２６および２７は外部記憶装置としてのそれ
ぞれハードディスク装置とそのインターフェースおよび
フロッピーディスク装置とそのインターフェースであ
る。３６は比較的高解像度の記録を行うことが可能なイ
ンクジェットプリンタ，レーザービームプリンタ等によ
って構成することができるプリンタ、３１はプリンタと
本システムとの間で信号接続を行うためのパラレルイン
ターフェースおよび２９は各種文字等のキャラクタ情
報，制御情報などを入力するためのキーボードおよびそ
のコントローラである。３３は通信回線と本例システム
との間で信号変調を行うための通信モデム、３４はポイ
ンティングディバイスとしてのマウス、３５は画像等の
読取りを行うイメージスキャナであり、これらはシリア
ルインターフェースを介して本例システムと信号の授受
を行う。割込みコントローラ２４は、プログラム実行に
おける割込み処理を制御し、リアルタイムクロック２５
は本例システムにおける計時機能を司る。２０は、本発
明の一実施例にかかる表示制御装置としてのＦＬＣＤイ
ンターフェース１０によって、その表示が制御されるＦ
ＬＣ表示装置（ＦＬＣＤともいう）であり、上述の強誘
電性液晶をその表示動作媒体とする表示画面を有する。
また、ＦＬＣＤインターフェース１０にはＣＰＵ２１が
アクセスできる表示メモリウィンドウ領域も展開されて
いる。４０は上記各機器間を信号接続するためのデータ
バス，コントロールバス，アドレスバスからなるシステ
ムバスである。
【００１９】以上説明した各種機器などを接続してなる
情報処理システムでは、一般にシステムのユーザーは、
ＦＬＣＤ２０の表示画面に表示される各種情報に対応し
ながら操作を行う。すなわち、ＬＡＮ３７等に接続され
る外部機器，ハードディスク２６，フロッピーディスク
２７，スキャナ３５，キーボード２９, マウス３４から
供給される文字，画像情報など、また、メインメモリ２
８に格納されたユーザーのシステム操作にかかる操作情
報などがＦＬＣＤ２０の表示画面に表示され、ユーザー
はこの表示を見ながら情報の編集，システムに対する指
示操作を行う。ここで、上記各種機器等は、それぞれＦ
ＬＣＤ２０に対して表示情報供給手段を構成する。
情報処理システムでは、一般にシステムのユーザーは、
ＦＬＣＤ２０の表示画面に表示される各種情報に対応し
ながら操作を行う。すなわち、ＬＡＮ３７等に接続され
る外部機器，ハードディスク２６，フロッピーディスク
２７，スキャナ３５，キーボード２９, マウス３４から
供給される文字，画像情報など、また、メインメモリ２
８に格納されたユーザーのシステム操作にかかる操作情
報などがＦＬＣＤ２０の表示画面に表示され、ユーザー
はこの表示を見ながら情報の編集，システムに対する指
示操作を行う。ここで、上記各種機器等は、それぞれＦ
ＬＣＤ２０に対して表示情報供給手段を構成する。
【００２０】実施例１ 図３は、本発明の実施例１にかかるＦＬＣＤインターフ
ェース１０の詳細を示すブロック図である。
ェース１０の詳細を示すブロック図である。
【００２１】同図に示すように、本例のＦＬＣＤインタ
ーフェース１０、すなわち表示制御装置には、ＣＲＴ用
の表示制御回路である既存のＳＶＧＡを利用したＳＶＧ
Ａ１が用いられる。本例のＳＶＧＡ１の構成を図４を参
照して説明する。
ーフェース１０、すなわち表示制御装置には、ＣＲＴ用
の表示制御回路である既存のＳＶＧＡを利用したＳＶＧ
Ａ１が用いられる。本例のＳＶＧＡ１の構成を図４を参
照して説明する。
【００２２】図４において、ホストＣＰＵ２１（図２参
照）がインターフェース１０（図２参照）の表示メモリ
ウィンドウ領域で書込みのためにアクセスするその書換
え表示データは、システムバス４０を介して転送され、
ＦＩＦＯ１０１に一時的に格納される。また、表示メモ
リウィンドウ領域をＶＲＡＭ３の任意の領域に投映する
ためのバンクアドレスデータもシステムバス４０を介し
て転送される。表示データは、Ｒ，Ｇ，Ｂ各色２５６階
調を表現する２４ビットデータの形態を有している。Ｃ
ＰＵ２１からのコマンドや前述のバンクアドレスデータ
等、制御情報はレジスタセットデータの形態で転送さ
れ、また、ＣＰＵ２１がＳＶＧＡ側の状態を知る等のた
めにレジスタゲットデータがＣＰＵ２１側へ転送され
る。ＦＩＦＯ１０１に格納されたレジストセットデータ
および表示データは順次出力され、これらのデータに応
じてバスインターフェースユニット１０３やＶＧＡ１１
１中の各レジスタにセットされる。ＶＧＡ１１１はこれ
らレジスタのセットされた状態によって、バンクアドレ
スとその表示データおよび制御コマンドを知ることがで
きる。
照）がインターフェース１０（図２参照）の表示メモリ
ウィンドウ領域で書込みのためにアクセスするその書換
え表示データは、システムバス４０を介して転送され、
ＦＩＦＯ１０１に一時的に格納される。また、表示メモ
リウィンドウ領域をＶＲＡＭ３の任意の領域に投映する
ためのバンクアドレスデータもシステムバス４０を介し
て転送される。表示データは、Ｒ，Ｇ，Ｂ各色２５６階
調を表現する２４ビットデータの形態を有している。Ｃ
ＰＵ２１からのコマンドや前述のバンクアドレスデータ
等、制御情報はレジスタセットデータの形態で転送さ
れ、また、ＣＰＵ２１がＳＶＧＡ側の状態を知る等のた
めにレジスタゲットデータがＣＰＵ２１側へ転送され
る。ＦＩＦＯ１０１に格納されたレジストセットデータ
および表示データは順次出力され、これらのデータに応
じてバスインターフェースユニット１０３やＶＧＡ１１
１中の各レジスタにセットされる。ＶＧＡ１１１はこれ
らレジスタのセットされた状態によって、バンクアドレ
スとその表示データおよび制御コマンドを知ることがで
きる。
【００２３】ＶＧＡ１１１は、表示メモリウィンドウ領
域のアドレスとバンクアドレスに基づいて、これらに対
応するＶＲＡＭ３におけるＶＲＡＭアドレスを生成し、
これとともに、メモリ制御信号としてのストローブ信号
ＲＡＳおよびＣＡＳ，チップセレクト信号ＣＳ、および
ライトイネーブル信号ＷＥを、メモリインターフェース
ユニット１０９を介してＶＲＡＭ３へ転送し、これによ
り、そのＶＲＡＭアドレスに表示データを書込むことが
できる。このとき、書換えられる表示データは、同様に
メモリインターフェースユニット１０９を介してＶＲＡ
Ｍ３へ転送される。
域のアドレスとバンクアドレスに基づいて、これらに対
応するＶＲＡＭ３におけるＶＲＡＭアドレスを生成し、
これとともに、メモリ制御信号としてのストローブ信号
ＲＡＳおよびＣＡＳ，チップセレクト信号ＣＳ、および
ライトイネーブル信号ＷＥを、メモリインターフェース
ユニット１０９を介してＶＲＡＭ３へ転送し、これによ
り、そのＶＲＡＭアドレスに表示データを書込むことが
できる。このとき、書換えられる表示データは、同様に
メモリインターフェースユニット１０９を介してＶＲＡ
Ｍ３へ転送される。
【００２４】一方、ＶＧＡ１１１は、後に詳述されるよ
うに、ラインアドレス生成回路７（図３参照）から転送
される要求ラインアドレスによって特定されるＶＲＡＭ
３の表示データを、同様に転送されるラインデータ転送
イネーブル信号に応じてＶＲＡＭ３から読出し、ＦＩＦ
Ｏ１１３へ格納する。ＦＩＦＯ１１３からは、表示デー
タが格納された順序でＦＬＣＤ側へ送出される。
うに、ラインアドレス生成回路７（図３参照）から転送
される要求ラインアドレスによって特定されるＶＲＡＭ
３の表示データを、同様に転送されるラインデータ転送
イネーブル信号に応じてＶＲＡＭ３から読出し、ＦＩＦ
Ｏ１１３へ格納する。ＦＩＦＯ１１３からは、表示デー
タが格納された順序でＦＬＣＤ側へ送出される。
【００２５】ＳＶＧＡ１には、前述したようにアクセラ
レータ機能を果すデータマニピュレータ１０５およびグ
ラフィックスエンジン１０７が設けられている。例え
ば、ＣＰＵ２１が、バスインターフェース１０３のレジ
スタに円およびその中心と半径に関するデータをセット
し円の描画を指示すると、グラフィックスエンジン１０
７はその円表示データを生成し、データマニピュレータ
１０５はこのデータをＶＲＡＭ３に書込む。
レータ機能を果すデータマニピュレータ１０５およびグ
ラフィックスエンジン１０７が設けられている。例え
ば、ＣＰＵ２１が、バスインターフェース１０３のレジ
スタに円およびその中心と半径に関するデータをセット
し円の描画を指示すると、グラフィックスエンジン１０
７はその円表示データを生成し、データマニピュレータ
１０５はこのデータをＶＲＡＭ３に書込む。
【００２６】以上、図４を参照して説明したＳＶＧＡ１
は、既存のＣＲＴ用のＳＶＧＡのＶＧＡの部分に、わず
かな変更を加えて得られるものである。
は、既存のＣＲＴ用のＳＶＧＡのＶＧＡの部分に、わず
かな変更を加えて得られるものである。
【００２７】再び図３を参照すると、書換検出／フラグ
生成回路５は、ＳＶＧＡ１が発生するＶＲＡＭアドレス
を監視し、ＶＲＡＭ３の表示データが書換えられた（書
込まれた）ときのＶＲＡＭアドレス、すなわちライトイ
ネーブル信号およびチップセレクト信号ＣＳが“１”と
なったときのＶＲＡＭアドレスを取り込む。そして、こ
のＶＲＡＭアドレスおよびＣＰＵ９から得られるＶＲＡ
Ｍアドレスオフセット、総ライン数、総ラインビット数
の各データに基づいてラインアドレスを計算する。この
計算の概念を図５に示す。
生成回路５は、ＳＶＧＡ１が発生するＶＲＡＭアドレス
を監視し、ＶＲＡＭ３の表示データが書換えられた（書
込まれた）ときのＶＲＡＭアドレス、すなわちライトイ
ネーブル信号およびチップセレクト信号ＣＳが“１”と
なったときのＶＲＡＭアドレスを取り込む。そして、こ
のＶＲＡＭアドレスおよびＣＰＵ９から得られるＶＲＡ
Ｍアドレスオフセット、総ライン数、総ラインビット数
の各データに基づいてラインアドレスを計算する。この
計算の概念を図５に示す。
【００２８】図５に示されるように、ＶＲＡＭ３上のア
ドレスＸで示される画素は、ＦＬＣＤ画面のラインＮに
対応するものであり、また、１ラインは複数の画素から
なり、さらに１画素は複数（ｎ個）のバイトからなるも
のとする。このとき、ラインアドレス（ライン番号Ｎ）
は以下のように計算される。
ドレスＸで示される画素は、ＦＬＣＤ画面のラインＮに
対応するものであり、また、１ラインは複数の画素から
なり、さらに１画素は複数（ｎ個）のバイトからなるも
のとする。このとき、ラインアドレス（ライン番号Ｎ）
は以下のように計算される。
【００２９】
【数１】
【００３０】書換検出／フラグ生成回路５は、この計算
したラインアドレスに応じて、その内部に有する部分書
換ラインフラグレジスタをセットする。この様子を図６
に示す。
したラインアドレスに応じて、その内部に有する部分書
換ラインフラグレジスタをセットする。この様子を図６
に示す。
【００３１】図６に明らかなように、例えば「Ｌ」とい
う文字を表示するため、ＶＲＡＭ３上の対応するアドレ
スの表示が書換えられた場合、上記計算によって書換え
られたラインアドレスが検出され、このアドレスに対応
するレジスタにフラグがたてられる（“１”がセットさ
れる）。
う文字を表示するため、ＶＲＡＭ３上の対応するアドレ
スの表示が書換えられた場合、上記計算によって書換え
られたラインアドレスが検出され、このアドレスに対応
するレジスタにフラグがたてられる（“１”がセットさ
れる）。
【００３２】ＣＰＵ９は、ラインアドレス生成回路７を
介して書換検出／フラグ生成回路５の書換ラインフラグ
レジスタの内容を読取り、フラグがセットされているラ
インアドレスをＳＶＧＡ１へ送出する。ここで、部分書
換えが複数ラインのブロックで行われる場合、書換わっ
た先頭のラインアドレス（表示開始ランアドレス）およ
び後述される波及ラインレジスタに指定されたラインア
ドレス範囲（連続表示ライン数）がＳＶＧＡ１に送出さ
れる。このとき、上記ラインアドレスデータに対応して
ラインデータ転送イネーブル信号を送出し、ラインアド
レス生成回路７は、ＳＶＧＡ１（のＦＩＦＯ１１３）か
ら上記アドレスの表示データを二値化中間調処理回路１
１に転送させる。
介して書換検出／フラグ生成回路５の書換ラインフラグ
レジスタの内容を読取り、フラグがセットされているラ
インアドレスをＳＶＧＡ１へ送出する。ここで、部分書
換えが複数ラインのブロックで行われる場合、書換わっ
た先頭のラインアドレス（表示開始ランアドレス）およ
び後述される波及ラインレジスタに指定されたラインア
ドレス範囲（連続表示ライン数）がＳＶＧＡ１に送出さ
れる。このとき、上記ラインアドレスデータに対応して
ラインデータ転送イネーブル信号を送出し、ラインアド
レス生成回路７は、ＳＶＧＡ１（のＦＩＦＯ１１３）か
ら上記アドレスの表示データを二値化中間調処理回路１
１に転送させる。
【００３３】二値化中間調処理回路１１は、Ｒ，Ｇ，Ｂ
各色８ビットで表現される２５６階調の多値表示データ
を、ＦＬＣＤ２０の表示画面における各画素に対応した
二値の画素データに変換する。本例では上記表示画面の
１画素は、図７に示されるように、各色について面積の
異なる表示セルを有している。これに応じて１画素のデ
ータも、図８に示されるように、各色について２ビット
（Ｒ１，Ｒ２，Ｇ１，Ｇ２，Ｂ１，Ｂ２）を有する。従
って、二値化中間調処理回路１１は８ビットの表示デー
タを各色２ビットそれぞれの２値データ（すなわち各色
４値データ）に変換する。
各色８ビットで表現される２５６階調の多値表示データ
を、ＦＬＣＤ２０の表示画面における各画素に対応した
二値の画素データに変換する。本例では上記表示画面の
１画素は、図７に示されるように、各色について面積の
異なる表示セルを有している。これに応じて１画素のデ
ータも、図８に示されるように、各色について２ビット
（Ｒ１，Ｒ２，Ｇ１，Ｇ２，Ｂ１，Ｂ２）を有する。従
って、二値化中間調処理回路１１は８ビットの表示デー
タを各色２ビットそれぞれの２値データ（すなわち各色
４値データ）に変換する。
【００３４】本例の二値化中間調処理回路１１は、ＳＶ
ＧＡ１からの表示データを波及ライン指定レジスタによ
って指定された数ラインを１つのブロックとし、このブ
ロック毎に二値化処理を行い、ライン毎に画素データを
出力する。これとともに、このライン毎に二値化処理が
終了したことを示すライン画像処理終了信号を、ライン
アドレス生成回路７に出力する。なお、二値化中間調処
理回路１１に入力するデータＡＣＫ信号は、ＳＶＧＡ１
からの１ライン毎のデータの先頭を示す。
ＧＡ１からの表示データを波及ライン指定レジスタによ
って指定された数ラインを１つのブロックとし、このブ
ロック毎に二値化処理を行い、ライン毎に画素データを
出力する。これとともに、このライン毎に二値化処理が
終了したことを示すライン画像処理終了信号を、ライン
アドレス生成回路７に出力する。なお、二値化中間調処
理回路１１に入力するデータＡＣＫ信号は、ＳＶＧＡ１
からの１ライン毎のデータの先頭を示す。
【００３５】以上のようにＦＬＣＤ表示用の画素データ
に変換されるまでのデータの流れを図９に示す。
に変換されるまでのデータの流れを図９に示す。
【００３６】図９に明らかなように、本例では、ＶＲＡ
Ｍ３の表示データはＲ，Ｇ，Ｂ各色８ビットの多値デー
タとして格納され、これらが読出され表示が行われると
きに２値化される。これにより、ホストＣＰＵ２１（図
２参照）は、ＦＬＣＤ２０側に対してＣＲＴを用いた場
合と同様にアクセスでき、ＣＲＴとの互換性を確保でき
る。
Ｍ３の表示データはＲ，Ｇ，Ｂ各色８ビットの多値デー
タとして格納され、これらが読出され表示が行われると
きに２値化される。これにより、ホストＣＰＵ２１（図
２参照）は、ＦＬＣＤ２０側に対してＣＲＴを用いた場
合と同様にアクセスでき、ＣＲＴとの互換性を確保でき
る。
【００３７】なお、この二値化中間調処理で用いられる
手法は、公知のものを用いることができ、このような手
法としては、例えば誤差拡散法，平均濃度法，ディザ法
等が知られている。しかしながら、本例のブロック毎の
二値化処理には誤差拡散法（ＥＤ法）が好適である。
手法は、公知のものを用いることができ、このような手
法としては、例えば誤差拡散法，平均濃度法，ディザ法
等が知られている。しかしながら、本例のブロック毎の
二値化処理には誤差拡散法（ＥＤ法）が好適である。
【００３８】図３において、ボーダー生成回路１３は、
ＦＬＣＤ表示画面におけるボーダー部の画素データを生
成する。すなわち、図７に示されるように、ＦＬＣＤ２
０の表示画面は、１２８０画素からなる１ラインを１０
２４本有しており、この表示画面のうち表示に用いられ
ないボーダー部が表示画面を縁どるように形成される。
ＦＬＣＤ表示画面におけるボーダー部の画素データを生
成する。すなわち、図７に示されるように、ＦＬＣＤ２
０の表示画面は、１２８０画素からなる１ラインを１０
２４本有しており、この表示画面のうち表示に用いられ
ないボーダー部が表示画面を縁どるように形成される。
【００３９】このボーダー部が存在することにより、Ｆ
ＬＣＤ２０に転送される画素データのフォーマットは、
図８（Ａ）または図８（Ｂ）に示すものとなる。図８
（Ａ）は、図７に示す表示ラインＡ、すなわち全ての表
示ラインがボーダー部に含まれる表示ラインのデータフ
ォーマットであり、図８（Ｂ）は、図７に示す表示ライ
ンＢ、すなわち表示に用いられるラインのデータフォー
マットである。表示ラインＡのデータフォーマットは、
先頭にラインアドレスが付され、これにボーダー画素デ
ータが続く。これに対して表示ラインＢは両端部がボー
ダー部に含まれるので、そのデータフォーマットは、ラ
インアドレスに続いて、ボーダー画素データ，画素デー
タ，ボーダー画素データの順で続く。
ＬＣＤ２０に転送される画素データのフォーマットは、
図８（Ａ）または図８（Ｂ）に示すものとなる。図８
（Ａ）は、図７に示す表示ラインＡ、すなわち全ての表
示ラインがボーダー部に含まれる表示ラインのデータフ
ォーマットであり、図８（Ｂ）は、図７に示す表示ライ
ンＢ、すなわち表示に用いられるラインのデータフォー
マットである。表示ラインＡのデータフォーマットは、
先頭にラインアドレスが付され、これにボーダー画素デ
ータが続く。これに対して表示ラインＢは両端部がボー
ダー部に含まれるので、そのデータフォーマットは、ラ
インアドレスに続いて、ボーダー画素データ，画素デー
タ，ボーダー画素データの順で続く。
【００４０】ボーダー生成回路１３で生成されたボーダ
ー画素データは、合成回路１５において二値化中間調処
理回路１１からの画素データと直列合成される。さら
に、この合成データには、合成回路１７においてライン
アドレス生成回路７からの表示ラインアドレスが合成さ
れた後、ＦＬＣＤ２０に送られる。
ー画素データは、合成回路１５において二値化中間調処
理回路１１からの画素データと直列合成される。さら
に、この合成データには、合成回路１７においてライン
アドレス生成回路７からの表示ラインアドレスが合成さ
れた後、ＦＬＣＤ２０に送られる。
【００４１】波及ライン指定レジスタ１９には、ホスト
ＣＰＵ２１によって、二値化中間調処理回路１１におい
てブロックで二値化処理されるラインデータの数に対応
した値がセットされる。なお、ＦＬＣＤ２０からの温度
情報に応じて上記レジスタ値がセットされてもよい。タ
イマ１８は、ＶＲＡＭ３で書換えが行われない時間を計
時し、この時間が所定時間を過ぎると、ＣＰＵ９は、ラ
インアドレス生成回路７に対して送出する連続表示ライ
ン数信号を適切に定めることによってリフレッシュ表示
を行う。
ＣＰＵ２１によって、二値化中間調処理回路１１におい
てブロックで二値化処理されるラインデータの数に対応
した値がセットされる。なお、ＦＬＣＤ２０からの温度
情報に応じて上記レジスタ値がセットされてもよい。タ
イマ１８は、ＶＲＡＭ３で書換えが行われない時間を計
時し、この時間が所定時間を過ぎると、ＣＰＵ９は、ラ
インアドレス生成回路７に対して送出する連続表示ライ
ン数信号を適切に定めることによってリフレッシュ表示
を行う。
【００４２】ＣＰＵ９は、以上説明した構成全体を制御
するものである。すなわち、ＣＰＵ９はホストＣＰＵ２
１（図２参照）から表示画面の総ライン数，総ラインビ
ット数，カーソル情報の各情報を受け取る。また、ＣＰ
Ｕ９は、書換検出／フラグ生成回路５に対して、ＶＲＡ
Ｍアドレスオフセット，総ライン数および総ラインビッ
ト数の各データを送出し、また、ラインフラグレジスタ
の初期化を行い、また、ラインアドレス生成回路７に対
して表示開始ラインアドレス，連続表示ライン数，総ラ
イン数，総ラインビット数およびボーダー領域の各デー
タを送出し、同回路７から部分書換ラインフラグ情報を
得る。さらに、ＣＰＵ９は二値化中間調処理回路１１に
対してバンド幅，総ラインビット数および処理モードの
各データを送出し、ボーダー生成回路１３に対してボー
ダーパターンデータを送出する。
するものである。すなわち、ＣＰＵ９はホストＣＰＵ２
１（図２参照）から表示画面の総ライン数，総ラインビ
ット数，カーソル情報の各情報を受け取る。また、ＣＰ
Ｕ９は、書換検出／フラグ生成回路５に対して、ＶＲＡ
Ｍアドレスオフセット，総ライン数および総ラインビッ
ト数の各データを送出し、また、ラインフラグレジスタ
の初期化を行い、また、ラインアドレス生成回路７に対
して表示開始ラインアドレス，連続表示ライン数，総ラ
イン数，総ラインビット数およびボーダー領域の各デー
タを送出し、同回路７から部分書換ラインフラグ情報を
得る。さらに、ＣＰＵ９は二値化中間調処理回路１１に
対してバンド幅，総ラインビット数および処理モードの
各データを送出し、ボーダー生成回路１３に対してボー
ダーパターンデータを送出する。
【００４３】また、ＣＰＵ９は、ＦＬＣＤ２０からその
温度情報やＢｕｓｙ信号等のステータス信号を受け取る
とともに、ＦＬＣＤ２０に対してコマンド信号，リセッ
ト信号を送出する。
温度情報やＢｕｓｙ信号等のステータス信号を受け取る
とともに、ＦＬＣＤ２０に対してコマンド信号，リセッ
ト信号を送出する。
【００４４】以下主に図３を参照して説明したＦＬＣＤ
インターフェース１０による部分書換えおよびリフレッ
シュの表示制御について以下に説明する。
インターフェース１０による部分書換えおよびリフレッ
シュの表示制御について以下に説明する。
【００４５】図１０および図１１は、主に部分書換えの
際の処理の流れを示すフローチャートであり、図１２は
各信号、データのタイミングチャートである。
際の処理の流れを示すフローチャートであり、図１２は
各信号、データのタイミングチャートである。
【００４６】図１０のステップＳ１１，Ｓ１２で波及ラ
インレジスタ１９に８ラインをセットし、タイマ１８に
ｔをセットする。次に、ステップＳ１３〜Ｓ１５の処理
で、ＶＲＡＭ３の書換えにかかるアドレスに対応した書
換フラグレジスタがセットされる。これにより、走査ラ
イン１〜１０２４の書換フラグレジスタの内容が図１３
のようになったとする。
インレジスタ１９に８ラインをセットし、タイマ１８に
ｔをセットする。次に、ステップＳ１３〜Ｓ１５の処理
で、ＶＲＡＭ３の書換えにかかるアドレスに対応した書
換フラグレジスタがセットされる。これにより、走査ラ
イン１〜１０２４の書換フラグレジスタの内容が図１３
のようになったとする。
【００４７】これに対して、ステップＳ１６，Ｓ１７
で、ラインアドレス３で始めて“１”が検知されるの
で、ステップＳ１８で、ランアドレス生成回路７は、先
頭ラインアドレス：３，波及ライン：８をＳＶＧＡ１に
知らせる（図５の時点、以下時点のみ記す）。
で、ラインアドレス３で始めて“１”が検知されるの
で、ステップＳ１８で、ランアドレス生成回路７は、先
頭ラインアドレス：３，波及ライン：８をＳＶＧＡ１に
知らせる（図５の時点、以下時点のみ記す）。
【００４８】ステップＳ２０で、ＳＶＧＡ１はデータＡ
ＣＫ信号（時点）とライン３の表示データを出力し
（時点）、ステップＳ２１で、二値化中間調処理回路
１１は処理の終った画素データ（時点）と終了信号を
出力する（時点）。ここで、二値化中間調処理回路１
１は、誤差拡散法によって二値化処理を行い、このライ
ンアドレス３の二値化処理の誤差は、波及ライン指定レ
ジスタで設定される範囲のアドレス、すなわち先頭のラ
インアドレス３からラインアドレス１０まで８ライン分
に対して順次拡散される。
ＣＫ信号（時点）とライン３の表示データを出力し
（時点）、ステップＳ２１で、二値化中間調処理回路
１１は処理の終った画素データ（時点）と終了信号を
出力する（時点）。ここで、二値化中間調処理回路１
１は、誤差拡散法によって二値化処理を行い、このライ
ンアドレス３の二値化処理の誤差は、波及ライン指定レ
ジスタで設定される範囲のアドレス、すなわち先頭のラ
インアドレス３からラインアドレス１０まで８ライン分
に対して順次拡散される。
【００４９】上記画素データの送出とともに、ステップ
Ｓ２２で、ラインアドレス生成回路７はライン３のアド
レスをアドレス乗算器１７に出力（時点）すると同時
に、書換フラグレジスタの走査ライン３のフラグをクリ
アする（時点）。さらに、ステップＳ２３で乗算器１
７はライン３のアドレスと画素データとを合成しＦＬＣ
Ｄ２０へ送る（時点）。
Ｓ２２で、ラインアドレス生成回路７はライン３のアド
レスをアドレス乗算器１７に出力（時点）すると同時
に、書換フラグレジスタの走査ライン３のフラグをクリ
アする（時点）。さらに、ステップＳ２３で乗算器１
７はライン３のアドレスと画素データとを合成しＦＬＣ
Ｄ２０へ送る（時点）。
【００５０】以上のステップＳ１９〜Ｓ２３を波及ライ
ンである８ライン分繰り返すことにより、図１４に示す
ように、ライン３からライン１０の表示データが画像処
理され（二値化され）、同時にこれらのフラグはクリア
される。
ンである８ライン分繰り返すことにより、図１４に示す
ように、ライン３からライン１０の表示データが画像処
理され（二値化され）、同時にこれらのフラグはクリア
される。
【００５１】ステップＳ２５の判断によって、ステップ
Ｓ１６の処理に戻ると、ここで、ＣＰＵ９がラインのビ
ットに最初の“１”を検出し、以下ステップＳ１９〜Ｓ
２３を繰り返す。この結果、図１５のように、ライン１
２からライン１９までの表示データが二値化処理されて
フラグはクリアされる。
Ｓ１６の処理に戻ると、ここで、ＣＰＵ９がラインのビ
ットに最初の“１”を検出し、以下ステップＳ１９〜Ｓ
２３を繰り返す。この結果、図１５のように、ライン１
２からライン１９までの表示データが二値化処理されて
フラグはクリアされる。
【００５２】ステップＳ２５で、フラグレジスタに
“１”が皆無であることを判断し、タイマ１８により一
定の時間が来たらライン１を先頭とし、８ラインずつの
処理を行うリフレッシュ動作に移る（ステップＳ２
６）。この際、途中でホストＣＰＵ２１による書換えが
生じた場合にはリフレッシュを中止して、上記の部分書
換動作に入る（ステップＳ２７）。
“１”が皆無であることを判断し、タイマ１８により一
定の時間が来たらライン１を先頭とし、８ラインずつの
処理を行うリフレッシュ動作に移る（ステップＳ２
６）。この際、途中でホストＣＰＵ２１による書換えが
生じた場合にはリフレッシュを中止して、上記の部分書
換動作に入る（ステップＳ２７）。
【００５３】実施例２ 本例では、実施例１と異なり、二値化処理を行ったブロ
ックのライン全ての書換えフラグレジスタをクリアせず
にそのブロックの先頭ラインの書換えフラグのみをクリ
アする。
ックのライン全ての書換えフラグレジスタをクリアせず
にそのブロックの先頭ラインの書換えフラグのみをクリ
アする。
【００５４】例えば、図１１のステップＳ２２の処理の
代わりに、以下のような処理を行う。すなわち、ライン
アドレス生成回路７（図３参照）は、ブロックの先頭ラ
インのラインアドレスを乗算器１７（図３参照）へ出力
する場合にのみ、同時に書換え検出／フラグ生成回路５
にフラグクリア信号を出力する。
代わりに、以下のような処理を行う。すなわち、ライン
アドレス生成回路７（図３参照）は、ブロックの先頭ラ
インのラインアドレスを乗算器１７（図３参照）へ出力
する場合にのみ、同時に書換え検出／フラグ生成回路５
にフラグクリア信号を出力する。
【００５５】この結果、例えば最初に画像処理するブロ
ックが、書換えフラグレジスタにおいて図１６に示すよ
うなものであった場合、上述のような処理によって、次
に処理するブロックは、順次図１７，図１８に示すもの
となる。すなわち、図１６に示すブロックの先頭ライン
３のフラグのみがクリアされて次の処理ブロックの先頭
ラインは図１７のようにライン４に移り、そのブロック
の処理ではその先頭ライン４のフラグのみがクリアさ
れ、次の処理ブロックの先頭ラインはライン６となる。
ックが、書換えフラグレジスタにおいて図１６に示すよ
うなものであった場合、上述のような処理によって、次
に処理するブロックは、順次図１７，図１８に示すもの
となる。すなわち、図１６に示すブロックの先頭ライン
３のフラグのみがクリアされて次の処理ブロックの先頭
ラインは図１７のようにライン４に移り、そのブロック
の処理ではその先頭ライン４のフラグのみがクリアさ
れ、次の処理ブロックの先頭ラインはライン６となる。
【００５６】以上のような処理を行うことにより、誤差
拡散の範囲が細かく刻まれ、より良好な二値化処理を行
うことが可能となる。
拡散の範囲が細かく刻まれ、より良好な二値化処理を行
うことが可能となる。
【００５７】実施例３ 本例では、実施例１および２が誤差拡散の波及ラインを
一方向、すなわち走査ラインの下方向にとったのに対し
て、上下両方向に波及ラインをとる。
一方向、すなわち走査ラインの下方向にとったのに対し
て、上下両方向に波及ラインをとる。
【００５８】これに応じて、図３の波及ライン指定レジ
スタ１９は、上方向の波及ラインレジスタと下方向の波
及ラインレジスタを有することになる。
スタ１９は、上方向の波及ラインレジスタと下方向の波
及ラインレジスタを有することになる。
【００５９】図１９および図２０は、実施例３にかかる
表示制御処理の流れを示すフローチャートである。図１
１および図２０に示す処理が、実施例１の図１０および
図１１で示した処理と異なるのはステップＳ４１および
Ｓ５１の処理である。
表示制御処理の流れを示すフローチャートである。図１
１および図２０に示す処理が、実施例１の図１０および
図１１で示した処理と異なるのはステップＳ４１および
Ｓ５１の処理である。
【００６０】すなわち、ステップＳ４１では、波及ライ
ン上指定レジスタおよび下指定レジスタとタイマの値を
セットする。また、ステップＳ５１では、波及ライン上
および下指定レジスタで指定されたラインについてのブ
ロックにおける誤差拡散法の二値化処理を行い、ライン
ごとに処理済データを出力する。
ン上指定レジスタおよび下指定レジスタとタイマの値を
セットする。また、ステップＳ５１では、波及ライン上
および下指定レジスタで指定されたラインについてのブ
ロックにおける誤差拡散法の二値化処理を行い、ライン
ごとに処理済データを出力する。
【００６１】以上の処理により、例えば上指定レジスタ
に２ライン分、下指定レジスタに８ライン分の値がセッ
トされた場合において、図１９のステップＳ４７，Ｓ４
８の処理によって定められる先頭ラインアドレスと波及
ラインの範囲は、例えば図２１に示すものとなる。ここ
では、先頭ラインがライン３であり、波及ラインはその
上方向に２ライン分、下方向に８ライン分とられる。
に２ライン分、下指定レジスタに８ライン分の値がセッ
トされた場合において、図１９のステップＳ４７，Ｓ４
８の処理によって定められる先頭ラインアドレスと波及
ラインの範囲は、例えば図２１に示すものとなる。ここ
では、先頭ラインがライン３であり、波及ラインはその
上方向に２ライン分、下方向に８ライン分とられる。
【００６２】最初のこのような画像処理ブロックに対し
て、実施例１と同様の処理を行うことにより、その処理
ブロックのフラグは全て“０”とされて次の画像処理ブ
ロックは図２２に示すものとなり、先頭ラインはライン
１２でその上下方向にそれぞれ２ラインおよび８ライン
の波及ラインがセットされる。さらに、次のブロックで
は、図２３に示すように先頭ラインはライン２０とな
る。
て、実施例１と同様の処理を行うことにより、その処理
ブロックのフラグは全て“０”とされて次の画像処理ブ
ロックは図２２に示すものとなり、先頭ラインはライン
１２でその上下方向にそれぞれ２ラインおよび８ライン
の波及ラインがセットされる。さらに、次のブロックで
は、図２３に示すように先頭ラインはライン２０とな
る。
【００６３】以上説明した実施例３の処理によれば、各
処理ブロックに重複する部分が生じ、これにより、表示
画像におけるブロックの境目で画質の差が目立たなくな
るという効果を得ることができる。
処理ブロックに重複する部分が生じ、これにより、表示
画像におけるブロックの境目で画質の差が目立たなくな
るという効果を得ることができる。
【００６４】実施例４ 本例では、走査ラインの走査方向にも誤差拡散の波及領
域が設定される。これは、主に以下のような理由によ
る。
域が設定される。これは、主に以下のような理由によ
る。
【００６５】例えば、２つのウィンドウ表示を行う場合
において、一方のウィンドウ表示の部分書換えを行う
際、上記実施例１〜３の波及ライン設定によれば、ライ
ンの上下方向のみで誤差拡散の波及領域が設定され、ラ
インの走査方向では設定されない。このため、他方のウ
ィンドウの表示に誤差拡散の影響が表われ画質が劣化す
ることがある。そこで、本例では走査方向でも波及領域
を定めることにより、他方のウィンドウ表示に悪影響を
与えないようにする。
において、一方のウィンドウ表示の部分書換えを行う
際、上記実施例１〜３の波及ライン設定によれば、ライ
ンの上下方向のみで誤差拡散の波及領域が設定され、ラ
インの走査方向では設定されない。このため、他方のウ
ィンドウの表示に誤差拡散の影響が表われ画質が劣化す
ることがある。そこで、本例では走査方向でも波及領域
を定めることにより、他方のウィンドウ表示に悪影響を
与えないようにする。
【００６６】以上の処理を行うため、例えば図３に示す
波及ライン指定レジスタ１９の他に走査方向領域指定レ
ジスタを設ける。このレジスタとしては、例えば領域の
始点と終点に対応したレジスタを有するものとすること
ができる。
波及ライン指定レジスタ１９の他に走査方向領域指定レ
ジスタを設ける。このレジスタとしては、例えば領域の
始点と終点に対応したレジスタを有するものとすること
ができる。
【００６７】図２４および図２５は、本例の表示制御処
理の流れを示すフローチャートである。図２４および図
２５において、実施例１の図１０および図１１と異なる
処理は、ステップＳ６１およびＳ７１の処理である。す
なわち、ステップＳ６１では、波及ラインおよびタイマ
の設定の他に走査方向領域の始点および終点のレジスタ
設定を行う。また、ステップＳ７１では、二値化中間調
処理を、波及ライン指定レジスタおよび走査方向領域指
定レジスタによって指定された領域でのみ行う。以上の
ようにして指定された画像処理領域を図２６に示す。
理の流れを示すフローチャートである。図２４および図
２５において、実施例１の図１０および図１１と異なる
処理は、ステップＳ６１およびＳ７１の処理である。す
なわち、ステップＳ６１では、波及ラインおよびタイマ
の設定の他に走査方向領域の始点および終点のレジスタ
設定を行う。また、ステップＳ７１では、二値化中間調
処理を、波及ライン指定レジスタおよび走査方向領域指
定レジスタによって指定された領域でのみ行う。以上の
ようにして指定された画像処理領域を図２６に示す。
【００６８】以上説明した実施例１〜４の表示制御、特
に部分書換え表示制御によれば、書換えラインが常にそ
のブロックの先頭ラインとなるので、従来例と比較する
と、ブロック単位の二値化処理において書換えられない
ラインについて二値化処理を行う無駄が少なくなる。
に部分書換え表示制御によれば、書換えラインが常にそ
のブロックの先頭ラインとなるので、従来例と比較する
と、ブロック単位の二値化処理において書換えられない
ラインについて二値化処理を行う無駄が少なくなる。
【００６９】例えば、図２７〜図２９は従来のブロック
二値化処理方法を示すものであり、この方法では、これ
ら図に示すように、画像処理ブロックが常に固定されて
いる。このため、図２９に示すように、処理ブロックの
最初の２ラインは書換えが行われないラインであり、こ
のラインについての処理が行われ、二値化処理の効率が
損われることがある。これに対して、本例によれば、二
値化処理を効率的に行うことができる。
二値化処理方法を示すものであり、この方法では、これ
ら図に示すように、画像処理ブロックが常に固定されて
いる。このため、図２９に示すように、処理ブロックの
最初の２ラインは書換えが行われないラインであり、こ
のラインについての処理が行われ、二値化処理の効率が
損われることがある。これに対して、本例によれば、二
値化処理を効率的に行うことができる。
【００７０】
【発明の効果】以上の説明から明らかなように、本発明
によれば、フラグのセット状態にかかわらずセットされ
ているフラグに対応する表示ラインを先頭ラインとして
所定の複数のラインの処理が行われ、また、表示書き換
えに係わらないラインのデータについて無駄に二値化処
理が行われることをできる限り抑制することができる。
によれば、フラグのセット状態にかかわらずセットされ
ているフラグに対応する表示ラインを先頭ラインとして
所定の複数のラインの処理が行われ、また、表示書き換
えに係わらないラインのデータについて無駄に二値化処
理が行われることをできる限り抑制することができる。
【００７１】この結果、表示装置において表示情報の変
更に良好に追従した表示を行なうことが可能となる。
更に良好に追従した表示を行なうことが可能となる。
【図１】従来の表示制御装置を示すブロック図である。
【図２】本発明の一実施例にかかる情報処理システムを
示すブロック図である。
示すブロック図である。
【図３】本発明の実施例１にかかる表示制御装置を示す
ブロック図である。
ブロック図である。
【図４】図３に示すＳＶＧＡの詳細を示すブロック図で
ある。
ある。
【図５】本発明の実施例におけるＶＲＡＭアドレスから
ラインアドレスへの変換を説明するための模式図であ
る。
ラインアドレスへの変換を説明するための模式図であ
る。
【図６】本発明の実施例における書換え表示画素と書換
ラインフラグレジスタとの関係を示す模式図である。
ラインフラグレジスタとの関係を示す模式図である。
【図７】本発明の実施例におけるＦＬＣＤ表示画面を示
す模式図である。
す模式図である。
【図８】（Ａ）および（Ｂ）は、本発明の実施例におけ
る表示データのデータフォーマットを示す模式図であ
る。
る表示データのデータフォーマットを示す模式図であ
る。
【図９】本発明の実施例における表示データの処理の流
れを示すブロック図である。
れを示すブロック図である。
【図１０】本発明の実施例１に係る表示制御処理の流れ
を示すフローチャートの一部である。
を示すフローチャートの一部である。
【図１１】本発明の実施例１に係る表示制御処理の流れ
を示すフローチャートの一部である。
を示すフローチャートの一部である。
【図１２】上記実施例１にかかる表示制御処理における
各信号、データのタイミングチャートである。
各信号、データのタイミングチャートである。
【図１３】上記実施例１による画像処理の際に設定され
るラインのブロックを説明するための書換フラグレジス
タの模式図である。
るラインのブロックを説明するための書換フラグレジス
タの模式図である。
【図１４】上記ブロックの次のブロックを説明するため
の書換フラグレジスタの模式図である。
の書換フラグレジスタの模式図である。
【図１５】さらに次のブロックを説明するための書換フ
ラグレジスタの模式図である。
ラグレジスタの模式図である。
【図１６】本発明の実施例２による画像処理の際に設定
されるラインのブロックを説明するための書換フラグレ
ジスタの模式図である。
されるラインのブロックを説明するための書換フラグレ
ジスタの模式図である。
【図１７】上記ブロックの次のブロックを説明するため
の書換フラグレジスタの模式図である。
の書換フラグレジスタの模式図である。
【図１８】さらに次のブロックを説明するための書換フ
ラグレジスタの模式図である。
ラグレジスタの模式図である。
【図１９】本発明の実施例３に係る表示制御処理の流れ
を示すフローチャートの一部である。
を示すフローチャートの一部である。
【図２０】本発明の実施例３に係る表示制御処理の流れ
を示すフローチャートの一部である。
を示すフローチャートの一部である。
【図２１】上記実施例３による画像処理の際に設定され
るラインのブロックを説明するための書換フラグレジス
タの模式図である。
るラインのブロックを説明するための書換フラグレジス
タの模式図である。
【図２２】上記ブロックの次のブロックを説明するため
の書換フラグレジスタの模式図である。
の書換フラグレジスタの模式図である。
【図２３】さらに次のブロックを説明するための書換フ
ラグレジスタの模式図である。
ラグレジスタの模式図である。
【図２４】本発明の実施例４に係る表示制御処理の流れ
を示すフローチャートの一部である。
を示すフローチャートの一部である。
【図２５】本発明の実施例４に係る表示制御処理の流れ
を示すフローチャートの一部である。
を示すフローチャートの一部である。
【図２６】上記実施例４による画像処理領域設定を説明
するための表示データ領域の模式図である。
するための表示データ領域の模式図である。
【図２７】比較のための従来例による画像処理の際に設
定されるラインのブロックを説明するための書換フラグ
レジスタの模式図である。
定されるラインのブロックを説明するための書換フラグ
レジスタの模式図である。
【図２８】上記ブロックの次のブロックを説明するため
の書換フラグレジスタの模式図である。
の書換フラグレジスタの模式図である。
【図２９】さらに次のブロックを説明するための書換フ
ラグレジスタの模式図である。
ラグレジスタの模式図である。
１ ＳＶＧＡ ３ ＶＲＡＭ ５，１１７ 書換検出／フラグ生成回路 ７ ラインアドレス生成回路 ９ ＣＰＵ １０ ＦＬＣＤインターフェース １１ 二値化中間調処理回路 １３ ボーダー生成回路 １５，１７ 合成回路 １８ タイマ １９ 波及ライン指定レジスタ ２０ ＦＬＣＤ ２１ ＣＰＵ／ＦＰＵ １０１，１０３ ＦＩＦＯ １０３ バスインターフェースユニット １０５ データマニピュレータ １０７ グラフィックスエンジン １０９ メモリインターフェースユニット １１１ ＶＧＡ
フロントページの続き (72)発明者 棚橋 淳一 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 森本 はじめ 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 坂下 達也 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 松崎 英一 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 平４−55890（ＪＰ，Ａ) 特開 平２−120791（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/00 - 5/42 G02F 1/133 505 - 580
Claims (5)
- 【請求項１】 表示手段の表示画面に表示する表示デー
タを記憶する表示データ記憶手段と、 前記表示データ記憶手段に表示データを供給する供給手
段と、 前記表示画面の表示ラインに対応し、前記供給手段によ
り表示データが供給されたことを示す複数のフラグから
構成されるフラグ手段と、 前記供給手段により供給される表示データに基づき、対
応するフラグをセットするフラグセット手段と、 前記フラグセット手段のセットされているフラグを検出
する検出手段と、 前記検出手段により検出されたセットされているフラグ
に対応する表示ラインを先頭ラインとして、フラグのセ
ット状態にかかわらず連続する複数の表示ラインを設定
する設定手段と、 前記設定手段で設定された複数のラインに表示する表示
データを前記表示データ記憶手段から読み出す読出し手
段と、 前記読出し手段で読み出した表示データを二値化する二
値化手段と、 前記二値化手段で二値化された データを、前記表示画面
に表示する制御手段とを備えたことを特徴とする表示制
御装置。 - 【請求項２】 前記供給手段は表示データと、該表示デ
ータの格納位置を示すアドレスとを供給し、 前記フラグセット手段は、前記アドレスから対応する表
示ラインを求めて、対応するフラグをセットすることを
特徴とする請求項１に記載の表示制御装置。 - 【請求項３】 前記読出し手段で読み出した表示ライン
に対応するフラグをリセットするリセット手段をさらに
有することを特徴とする請求項１または２に記載の表示
制御装置。 - 【請求項４】 表示手段の表示画面に表示する表示デー
タを記憶する表示データ記憶手段に、表示データを供給
し、 前記供給する工程によって供給される表示データに基づ
き、前記表示画面の表示ラインに対応する複数のフラグ
であって、前記供給する工程により表示データが供給さ
れたことを示す複数のフラグから構成されるフラグ手段
の対応するフラグをセットし、 前記フラグ手段のセットされているフラグを検出し、 前記検出されたセットされているフラグに対応する表示
ラインを先頭ラインとして、フラグのセット状態にかか
わらず連続する複数のラインの表示ラインを設定し、 前記設定された複数のラインに表示する表示データを前
記表示データ記憶手段から読出し、 前記読み出したデータを、二値化手段により二値化し、 前記二値化手段で二値化したデータを、 前記表示画面に
表示することを特徴とする表示制御方法。 - 【請求項５】 前記読み出した表示ラインに対応するフ
ラグをリセットすることを特徴とする請求項４に記載の
表示制御方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23744492A JP3245229B2 (ja) | 1992-09-04 | 1992-09-04 | 表示制御装置および表示制御方法 |
| DE69315945T DE69315945T2 (de) | 1992-09-04 | 1993-09-03 | Verfahren und Einrichtung zur Steuerung einer Anzeige |
| AT93114154T ATE161647T1 (de) | 1992-09-04 | 1993-09-03 | Verfahren und einrichtung zur steuerung einer anzeige |
| EP93114154A EP0592801B1 (en) | 1992-09-04 | 1993-09-03 | Display control apparatus and method therefor |
| US08/835,806 US6075508A (en) | 1992-09-04 | 1997-04-16 | Display control apparatus and method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23744492A JP3245229B2 (ja) | 1992-09-04 | 1992-09-04 | 表示制御装置および表示制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0683288A JPH0683288A (ja) | 1994-03-25 |
| JP3245229B2 true JP3245229B2 (ja) | 2002-01-07 |
Family
ID=17015446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23744492A Expired - Fee Related JP3245229B2 (ja) | 1992-09-04 | 1992-09-04 | 表示制御装置および表示制御方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6075508A (ja) |
| EP (1) | EP0592801B1 (ja) |
| JP (1) | JP3245229B2 (ja) |
| AT (1) | ATE161647T1 (ja) |
| DE (1) | DE69315945T2 (ja) |
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|---|---|---|---|---|
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| US5880707A (en) * | 1994-10-20 | 1999-03-09 | Canon Kabushiki Kaisha | Display control apparatus and method |
| JPH08220510A (ja) * | 1995-02-09 | 1996-08-30 | Canon Inc | 表示制御装置 |
| US7126569B2 (en) * | 1999-03-23 | 2006-10-24 | Minolta Co., Ltd. | Liquid crystal display device |
| WO2005119356A2 (en) | 2004-05-28 | 2005-12-15 | Erik Jan Banning | Interactive direct-pointing system and calibration method |
| JP3792238B2 (ja) * | 2004-07-16 | 2006-07-05 | シャープ株式会社 | 映像信号線駆動回路およびそれを備える表示装置 |
| US9285897B2 (en) | 2005-07-13 | 2016-03-15 | Ultimate Pointer, L.L.C. | Easily deployable interactive direct-pointing system and calibration method therefor |
| US7516733B2 (en) * | 2006-12-05 | 2009-04-14 | Ford Global Technologies, Llc | System and method for reducing power consumption when heating a fuel injector |
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|---|---|---|---|---|
| JP2579933B2 (ja) * | 1987-03-31 | 1997-02-12 | キヤノン株式会社 | 表示制御装置 |
| CA1319767C (en) * | 1987-11-26 | 1993-06-29 | Canon Kabushiki Kaisha | Display apparatus |
| AU617006B2 (en) * | 1988-09-29 | 1991-11-14 | Canon Kabushiki Kaisha | Data processing system and apparatus |
| AU634725B2 (en) * | 1988-10-31 | 1993-03-04 | Canon Kabushiki Kaisha | Display system |
| AU628120B2 (en) * | 1989-09-08 | 1992-09-10 | Canon Kabushiki Kaisha | Information processing system and apparatus |
| JPH04134420A (ja) * | 1990-09-27 | 1992-05-08 | Sharp Corp | 液晶表示装置の駆動方法 |
-
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- 1992-09-04 JP JP23744492A patent/JP3245229B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-03 AT AT93114154T patent/ATE161647T1/de not_active IP Right Cessation
- 1993-09-03 EP EP93114154A patent/EP0592801B1/en not_active Expired - Lifetime
- 1993-09-03 DE DE69315945T patent/DE69315945T2/de not_active Expired - Fee Related
-
1997
- 1997-04-16 US US08/835,806 patent/US6075508A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| EP0592801B1 (en) | 1997-12-29 |
| ATE161647T1 (de) | 1998-01-15 |
| DE69315945D1 (de) | 1998-02-05 |
| DE69315945T2 (de) | 1998-05-14 |
| JPH0683288A (ja) | 1994-03-25 |
| EP0592801A1 (en) | 1994-04-20 |
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