JPH0683292A

JPH0683292A - 表示制御装置

Info

Publication number: JPH0683292A
Application number: JP23842792A
Authority: JP
Inventors: Toshiyuki Nobutani; 俊行信谷; Tatsuya Sakashita; 達也坂下; Junichi Tanahashi; 淳一棚橋; Kenichiro Ono; 研一郎小野; Masami Shimakura; 正美島倉; Hajime Morimoto; はじめ森本; Hidekazu Matsuzaki; 英一松崎
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1992-09-07
Filing date: 1992-09-07
Publication date: 1994-03-25

Abstract

(57)【要約】【目的】ＣＲＴ用の表示制御回路を利用したＦＬＣＤ
の表示制御において、カーソル移動等の比較的速度の大
きな部分書換えを良好に行う。【構成】カーソル表示の部分書換えにかかるカーソル
ラインフラグ情報は、バッファ７０５，全ビットＯＲ回
路７０３を介して書換アドレス発生回路に転送される。
一方、通常の部分書換ラインフラグ情報は、バッファ７
０４，全ビットＯＲ回路７０２を介してアンドゲート７
０６に入力する。このアンドゲート７０６、他方にはカ
ーソル表示にかかる全ビットＯＲ回路７０３の出力の反
転信号が入力し、これによりカーソルラインフラグ情報
は、優先的に書換アドレス発生回路７０１に入力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示制御装置に関し、
詳しくは、例えば強誘電性液晶を表示更新のための動作
媒体として用い電界の印加等によって更新された表示状
態を保持可能な表示素子を具えた表示装置のための表示
制御装置に関する。

【０００２】

【背景技術】情報処理システムなどには、情報の視覚的
表現機能を果す情報表示手段として表示装置が用いられ
ており、このような表示装置としてはＣＲＴ表示装置
（以下、単にＣＲＴという）が一般的である。

【０００３】また、いわゆるパーソナルコンピュータ等
として入手可能な情報処理システムは、そこで用いられ
るハードウェア，ソフトウェア，信号伝送方式等によっ
て種々のものが存在する。この場合、ＣＲＴの表示制御
装置（ＣＲＴＣ）についてもそれぞれのシステムに固有
のものが用いられる。このようなＣＲＴＣとして、例え
ば、情報処理システムＰＣ−ＡＴ（ＩＢＭ社による）に
専用のＶＧＡ（ＶｉｄｅｏＧｒａｐｈｉｃｓＡｒｒ
ａｙ）としてのＶＧＡ８１（ＩＢＭ社による）あるい
は、これに円，矩形等の所定画像を表示する際のアクセ
ラレータ機能等が付加されたＳＶＧＡ（ＳｕｐｅｒＶ
ＧＡ）としての８６Ｃ９１１（Ｓ３社による）が知られ
ている。

【０００４】図１はＳＶＧＡをＣＲＴＣに用いた構成の
一例を示すブロック図である。

【０００５】情報処理システムのホストＣＰＵが、ホス
ト側メモリ空間における表示メモリウィンドウ領域の一
部を書換えると、書換えた表示データが、システムバス
４０およびＳＶＧＡ１を介してＶＲＡＭ３に転送され
る。ＳＶＧＡ１は、上記表示メモリウィンドウ領域のア
ドレスに基づいてＶＲＡＭアドレスを発生し、ＶＲＡＭ
３ではこのＶＲＡＭアドレスで特定される表示データが
書換えられる。

【０００６】一方、ＳＶＧＡ１はＣＲＴにおける走査周
期と同一の周期でＶＲＡＭ３にアクセスし、ＶＲＡＭ３
に展開される表示データを順次読出し、ＲＡＭＤＡＣ２
へ転送する。ＲＡＭＤＡＣ２は、この表示データを順次
Ｒ，Ｇ，Ｂアナログ信号に変換してＣＲＴ４へ転送す
る。このようにＣＲＴ用の表示制御装置として用いられ
るＳＶＧＡは、ＣＲＴ側に対して一方的に所定周期で表
示データ転送するよう機能する。

【０００７】上述したＣＲＴ表示制御の場合、ＶＲＡＭ
３はデュアルポートＲＡＭであるため、表示情報を変更
するなどのためＶＲＡＭに対する表示データの書き込み
と、そのＶＲＡＭから表示データを読み出して表示する
動作とを互いに独立して行うことができる。このため、
ホストＣＰＵでは表示タイミング等を一切考慮する必要
がなく、任意のタイミングで所望の表示データを書き込
むことができるという利点を有している。

【０００８】しかしながら、ＣＲＴは特に表示画面の厚
み方向の長さをある程度必要とするため全体としてその
容積が大きくなり、表示装置全体の小型化を図り難い。
また、これにより、このようなＣＲＴを表示器として用
いた情報処理システムを使用するにあたっての自由度、
すなわち設置場所，携帯性等の自由度が損われる。

【０００９】この点を補う表示装置として液晶表示器
（以下、ＬＣＤという）を用いることができる。すなわ
ち、ＬＣＤによれば、表示装置全体の小型化（特に薄型
化）を図ることができる。このようなＬＣＤの中には、
強誘電性液晶（以下、ＦＬＣ：Ｆｅｒｒｏｅｌｅｃｔｒ
ｉｃＬｉｑｕｉｄＣｒｙｓｔａｌという）の液晶セ
ルを用いた表示器（以下、ＦＬＣＤ：ＦＬＣディスプレ
イという）があり、その特長の１つは、その液晶セルが
電界の印加に対して表示状態の保存性を有することにあ
る。すなわち、ＦＬＣＤは、その液晶セルが充分に薄い
ものであり、その中の細長いＦＬＣの分子は、電界の印
加方向に応じて第１の安定状態または第２の安定状態に
配向し、電界を除いてもそれぞれの配向状態を維持す
る。このようなＦＬＣ分子の双安定性により、ＦＬＣＤ
は記憶性を有する。このようなＦＬＣおよびＦＬＣＤの
詳細は、例えば特願昭６２−７６３５７号に記載されて
いる。

【００１０】ＦＬＣＤは、以上のような記憶性を有する
反面、ＦＬＣの表示更新動作にかかる速度が比較的遅い
ため、例えばカーソル移動，文字入力，スクロール等、
即座にその表示が書き換えられなければならないような
表示情報の変更に追従できない場合がある。

【００１１】このように相反する特性を有するＦＬＣＤ
は、これら特性に由来してあるいはこれら特性を補うた
め、その表示のための駆動の態様として種々のものが可
能となる。すなわち、ＣＲＴや他の液晶表示器と同様
の、表示画面上の走査ラインを順次連続的に駆動してい
くリフレッシュ駆動については、その駆動周期に比較的
時間的余裕ができる。また、このリフレッシュ駆動の他
に、表示画面上の変更に当たる部分（ライン）のみの表
示状態を更新する部分書き換え駆動や、表示画面上の走
査ラインを間引いて駆動するインターレース駆動が可能
となる。そして、上記部分書き換え駆動やインターレー
ス駆動によって、表示情報の変更に対する追従性を向上
させることができる。

【００１２】以上のような利点を有するＦＬＣＤの表示
制御を、既存のＣＲＴ用表示制御回路を用いて行うこと
ができれば、ＦＬＣＤを表示装置に用いた情報処理シス
テムを、比較的廉価に構成できて有利である。

【００１３】

【目的】本発明は、ＣＲＴ用の表示制御回路を利用した
ＦＬＣＤの表示制御において、カーソル移動等の比較的
速度の大きな部分書換えを良好に行うことが可能な表示
制御装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】そのために本発明では、
表示状態の更新を、表示変更にかかる表示素子について
行うことが可能な表示装置の表示制御装置において、表
示データを記憶した表示データ記憶手段と、該記憶手段
に記憶された表示データを、所定周期で順次読出して前
記表示装置へ転送することが可能で、かつ前記記憶手段
に記憶された表示データを部分的に書換えることが可能
な表示制御回路と、該表示制御回路が当該書換えのため
に前記表示データ記憶手段でアクセスするアドレスを検
出するための書換検出手段と、特定パターンの書換えに
かかる表示データの前記表示データ記憶手段におけるア
ドレスを検出する特定パターン書換検出手段と、前記書
換検出手段が検出したアドレスより前記特定パターン書
換検出手段が検出したアドレスを優先して前記表示制御
回路へ転送し、当該転送にかかるアドレスの表示データ
を前記表示データ記憶手段から読出して前記表示装置へ
転送させる書換アドレス発生手段と、を具えたことを特
徴とする。

【００１５】また、表示状態の更新を、表示変更にかか
る表示素子のみについて行うことが可能な表示装置の表
示制御装置において、表示データを記憶した表示データ
記憶手段と、該記憶手段に記憶された表示データを、所
定周期で順次読出して前記表示装置へ転送することが可
能で、かつ前記記憶手段に記憶された表示データを部分
的に書換えることが可能な表示制御回路と、特定パター
ンの書換えにかかる複数の表示データにおいて所定位置
に位置する表示データの前記表示データ記憶手段におけ
るアドレスを検出する特定パターン書換検出手段と、該
特定パターン書換検出手段が検出したアドレスの表示デ
ータ以外の前記複数の表示データのアドレスを生成し、
前記検出したアドレスと前記生成したアドレスとを前記
表示制御回路へ転送し、当該転送にかかるアドレスの表
示データを前記表示データ記憶手段から読出して前記表
示装置へ転送させる書換アドレス発生手段と、を具えた
ことを特徴とする。

【００１６】さらに、表示状態の更新を、表示変更にか
かる表示素子のみについて行うことが可能な表示装置の
表示制御装置において、表示データを記憶した表示デー
タ記憶手段と、該記憶手段に記憶された表示データを、
所定周期で順次読出して前記表示装置へ転送することが
可能で、かつ前記記憶手段に記憶された表示データを部
分的に書換えることが可能な表示制御回路と、該表示制
御回路が当該書換えのために前記表示データ記憶手段で
アクセスするアドレスを検出するための書換検出手段
と、特定パターンの書換えにかかる表示データの前記表
示データ記憶手段におけるアドレスを検出する特定パタ
ーン書換検出手段と、該特定パターン書換検出手段が検
出したアドレスの表示データのうち、前記表示装置にお
いて透明に表示される表示データについては、前記表示
制御回路による読出しを禁止する読出し禁止手段と、を
具えたことを特徴とする。

【００１７】

【作用】以上の構成によれば、カーソル移動等の特定パ
ターンの部分書換えが優先的に行われる。

【００１８】また、特定パターンの書換え情報が少なく
なり、さらに、書換え処理が速くなる。

【００１９】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００２０】図２は、本発明の一実施例にかかる表示制
御装置を具えたＦＬＣ表示装置を各種文字，画像情報な
どの表示装置として用いた情報処理システムのブロック
図である。

【００２１】図において、２１は情報処理システム全体
の制御を実行するＣＰＵ、２２はＣＰＵ２１が実行する
プログラムを格納するＲＯＭ、また、２８はこのプログ
ラム実行の際のワーク領域等として用いられるメインメ
モリである。２３は、ＣＰＵ２１を介さずにメインメモ
リ２８と本システムを構成する各種機器との間でデータ
の転送を行うＤＭＡコントローラ（ＤｉｒｅｃｔＭｅ
ｍｏｒｙＡｃｃｅｓｓＣｏｎｔｒｏｌｌｅｒ，以下
ＤＭＡＣという）である。３２はイーサネット（ＸＥＲ
ＯＸ社による）などのＬＡＮ( ローカルエリアネットワ
ーク）３７と本システムとの間のＬＡＮインターフェー
スである。２６および２７は外部記憶装置としてのそれ
ぞれハードディスク装置とそのインターフェースおよび
フロッピーディスク装置とそのインターフェースであ
る。３６は比較的高解像度の記録を行うことが可能なイ
ンクジェットプリンタ，レーザービームプリンタ等によ
って構成することができるプリンタ、３１はプリンタと
本システムとの間で信号接続を行うためのパラレルイン
ターフェースおよび２９は各種文字等のキャラクタ情
報，制御情報などを入力するためのキーボードおよびそ
のコントローラである。３３は通信回線と本例システム
との間で信号変調を行うための通信モデム、３４はポイ
ンティングディバイスとしてのマウス、３５は画像等の
読取りを行うイメージスキャナであり、これらはシリア
ルインターフェース３０を介して本例システムと信号の
授受を行う。割込みコントローラ２４は、プログラム実
行における割込み処理を制御し、リアルタイムクロック
２５は本例システムにおける計時機能を司る。２０は、
本発明の一実施例にかかる表示制御装置としてのＦＬＣ
Ｄインターフェース１０によって、その表示が制御され
るＦＬＣ表示装置（ＦＬＣＤという）であり、上述の強
誘電性液晶をその表示動作媒体とする表示画面を有す
る。また、ＦＬＣＤインターフェース１０にはＣＰＵ２
１がアクセスできる表示メモリウィンドウ領域も展開さ
れている。４０は上記各機器間を信号接続するためのデ
ータバス，コントロールバス，アドレスバスからなるシ
ステムバスである。

【００２２】以上説明した各種機器などを接続してなる
情報処理システムでは、一般にシステムのユーザーは、
ＦＬＣＤ２０の表示画面に表示される各種情報に対応し
ながら操作を行う。すなわち、ＬＡＮ３７等に接続され
る外部機器，ハードディスク２６，フロッピーディスク
２７，スキャナ３５，キーボード２９, マウス３４から
供給される文字，画像情報など、また、メインメモリ２
８に格納されたユーザーのシステム操作にかかる操作情
報などがＦＬＣＤ２０の表示画面に表示され、ユーザー
はこの表示を見ながら情報の編集，システムに対する指
示操作を行う。ここで、上記各種機器等は、それぞれＦ
ＬＣＤ２０に対して表示情報供給手段を構成する。

【００２３】実施例１図３は、本発明の実施例１にかかるＦＬＣＤインターフ
ェース１０の詳細を示すブロック図である。

【００２４】同図に示すように、本例のＦＬＣＤインタ
ーフェース１０、すなわち表示制御装置には、ＣＲＴ用
の表示制御回路である既存のＳＶＧＡを利用したＳＶＧ
Ａ１が用いられる。本例のＳＶＧＡ１の構成を図４を参
照して説明する。

【００２５】図４において、ホストＣＰＵ２１（図２参
照）がＦＬＣＤインターフェース１０（図２参照）の表
示メモリウィンドウ領域で書込みのためにアクセスする
その書換え表示データは、システムバス４０を介して転
送され、ＦＩＦＯ１０１に一時的に格納される。また、
表示メモリウィンドウ領域をＶＲＡＭ３の任意の領域に
投映するためのバンクアドレスデータもシステムバス４
０を介して転送される。表示データは、Ｒ，Ｇ，Ｂ各色
２５６階調を表現する２４ビットのデータの形態を有し
ている。ＣＰＵ２１からのコマンドや前述のバンクアド
レスデータ等、制御情報はレジスタセットデータの形態
で転送され、また、ＣＰＵ２１がＳＶＧＡ側の状態を知
る等のためにレジスタゲットデータがＣＰＵ２１側へ転
送される。ＦＩＦＯ１０１に格納されたレジストセット
データおよび表示データは順次出力され、これらのデー
タに応じてバスインターフェースユニット１０３やＶＧ
Ａ１１１中の各レジスタにセットされる。ＶＧＡ１１１
はこれらレジスタのセットされた状態によって、バンク
アドレスとその表示データおよび制御コマンドを知るこ
とができる。

【００２６】ＶＧＡ１１１は、表示メモリウィンドウ領
域のアドレスとバンクアドレスに基づいて、これらに対
応するＶＲＡＭ３におけるＶＲＡＭアドレスを生成し、
これとともに、メモリ制御信号としてのストローブ信号
ＲＡＳおよびＣＡＳ，チップセレクト信号ＣＳ、および
ライトイネーブル信号ＷＥを、メモリインターフェース
ユニット１０９を介してＶＲＡＭ３へ転送し、これによ
り、そのＶＲＡＭアドレスに表示データを書込むことが
できる。このとき、書換えられる表示データは、同様に
メモリインターフェースユニット１０９を介してＶＲＡ
Ｍ３へ転送される。

【００２７】一方、ＶＧＡ１１１は、後に詳述されるよ
うに、ラインアドレス生成回路７（図３参照）から転送
される要求ラインアドレスによって特定されるＶＲＡＭ
３の表示データを、同様に転送されるラインデータ転送
イネーブル信号に応じてＶＲＡＭ３から読出し、ＦＩＦ
Ｏ１１３へ格納する。ＦＩＦＯ１１３からは、表示デー
タが格納された順序でＦＬＣＤ側へ送出される。このと
き、表示データはカーソル表示にかかる部分書換えを行
うための回路を介して送出される。この回路は、後に詳
述されるハードカーソル制御回路１１５，この回路から
の信号と表示データとのアンド演算を行うＡＮＤ回路１
１９、およびＡＮＤ回路１１９の出力とハードカーソル
制御回路１５からの信号とのエクスクルーシブオア演算
を行うＸＯＲ回路１１７とからなる。ハードカーソル制
御１１５は、カーソルパターンをＶＲＡＭ３に書込んだ
り表示データに対してカーソルパターンデータをスーパ
ーインポーズする際の制御等を行う。このとき用いられ
るＡＮＤパターンメモリおよびＸＯＲパターンメモリは
ＶＲＡＭ３に展開されている。また、カーソル表示パタ
ーンの非透明部分にかかる表示ラインを検知し、その検
知結果に基づいて非透明フラグレジスタ１８（図３参
照）のフラグをセットする。

【００２８】ＳＶＧＡ１には、上記カーソル表示用回路
の他に前述したようなアクセラレータ機能を果すデータ
マニピュレータ１０５およびグラフィックスエンジン１
０７が設けられている。例えば、ＣＰＵ２１が、バスイ
ンターフェースユニット１０３のレジスタに円およびそ
の中心と半径に関するデータをセットし円の描画を指示
すると、グラフィックスエンジン１０７はその円表示デ
ータを生成し、データマニピュレータ１０５はこのデー
タをＶＲＡＭ３に書込む。

【００２９】以上、図４を参照して説明したＳＶＧＡ１
は、既存のＣＲＴ用のＳＶＧＡのＶＧＡの部分に、わず
かな変更を加えて得られるものである。

【００３０】再び図３を参照すると、書換検出／フラグ
生成回路５は、ＳＶＧＡ１が発生するＶＲＡＭアドレス
を監視し、ＶＲＡＭ３の表示データが書換えられた（書
込まれた）ときのＶＲＡＭアドレス、すなわちライトイ
ネーブル信号およびチップセレクト信号ＣＳが“１”と
なったときのＶＲＡＭアドレスを取り込む。そして、こ
のＶＲＡＭアドレスおよびＣＰＵ９から得られるＶＲＡ
Ｍアドレスオフセット、総ライン数、総ラインビット数
の各データに基づいてラインアドレスを計算する。この
計算の概念を図５に示す。

【００３１】図５に示されるように、ＶＲＡＭ３上のア
ドレスＸで示される画素は、ＦＬＣＤ画面のラインＮに
対応するものであり、また、１ラインは複数の画素から
なり、さらに１画素は複数（ｎ個）のバイトからなるも
のとする。このとき、ラインアドレス（ライン番号Ｎ）
は以下のように計算される。

【００３２】

【数１】

【００３３】書換検出／フラグ生成回路５は、この計算
したラインアドレスに応じて、その内部に有する部分書
換ラインフラグレジスタをセットする。この様子を図６
に示す。

【００３４】図６に明らかなように、例えば「Ｌ」とい
う文字を表示するため、ＶＲＡＭ３上の対応するアドレ
スの表示が書換えられた場合、上記計算によって書換え
られたラインアドレスが検出され、このアドレスに対応
するレジスタにフラグがたてられる（“１”がセットさ
れる）。

【００３５】書換検出／フラグ生成回路には、後述され
るように、上述の通常の部分書換えのための構成の他
に、カーソル表示にかかる部分書換えを行う回路が設け
られている。

【００３６】ＣＰＵ９は、ラインアドレス生成回路７を
介して書換検出／フラグ生成回路５の書換ラインフラグ
レジスタの内容を読取り、フラグがセットされているラ
インアドレスをＳＶＧＡ１へ送出する。このとき、ライ
ンアドレス生成回路７は、上記ラインアドレスデータに
対応してラインデータ転送イネーブル信号を送出し、Ｓ
ＶＧＡ１（のＦＩＦＯ１１３）から上記アドレスの表示
データを二値化中間調処理回路１１に転送させる。

【００３７】また、ラインアドレス生成回路７は、後述
されるように、カーソルの部分書換えが優先的に行われ
るような構成を具える。

【００３８】二値化中間調処理回路１１は、Ｒ，Ｇ，Ｂ
各色８ビットで表現される２５６階調の多値表示データ
を、ＦＬＣＤ２０の表示画面における各画素に対応した
二値の画素データに変換する。本例では上記表示画面の
１画素は、図７に示されるように、各色について面積の
異なる表示セルを有している。これに応じて１画素のデ
ータも、図８に示されるように、各色について２ビット
（Ｒ１，Ｒ２，Ｇ１，Ｇ２，Ｂ１，Ｂ２）を有する。従
って、二値化中間調処理回路１１は８ビットの表示デー
タを各色２ビットそれぞれの２値データ（すなわち各色
４値データ）に変換する。

【００３９】以上のようにＦＬＣＤ表示用の画素データ
に変換されるまでのデータの流れを図９に示す。

【００４０】図９に明らかなように、本例では、ＶＲＡ
Ｍ３の表示データはＲ，Ｇ，Ｂ各色８ビットの多値デー
タとして格納され、これらが読出され表示が行われると
きに２値化される。これにより、ホストＣＰＵ２１（図
２参照）は、ＦＬＣＤ２０側に対してＣＲＴを用いた場
合と同様にアクセスでき、ＣＲＴとの互換性を確保でき
る。

【００４１】なお、この二値化中間調処理で用いられる
手法は、公知のものを用いることができ、このような手
法としては、例えば誤差拡散法，平均濃度法，ディザ法
等が知られている。

【００４２】図３において、ボーダー生成回路１３は、
ＦＬＣＤ表示画面におけるボーダー部の画素データを生
成する。すなわち、図７に示されるように、ＦＬＣＤ２
０の表示画面は、１２８０画素からなる１ラインを１０
２４本有しており、この表示画面のうち表示に用いられ
ないボーダー部が表示画面を縁どるように形成される。

【００４３】このボーダー部が存在することにより、Ｆ
ＬＣＤ２０に転送される画素データのフォーマットは、
図８（Ａ）または図８（Ｂ）に示すものとなる。図８
（Ａ）は、図７に示す表示ラインＡ、すなわち全ての表
示ラインがボーダー部に含まれる表示ラインのデータフ
ォーマットであり、図８（Ｂ）は、図７に示す表示ライ
ンＢ、すなわち表示に用いられるラインのデータフォー
マットである。表示ラインＡのデータフォーマットは、
先頭にラインアドレスが付され、これにボーダー画素デ
ータが続く。これに対して表示ラインＢは両端部がボー
ダー部に含まれるので、そのデータフォーマットは、ラ
インアドレスに続いて、ボーダー画素データ，画素デー
タ，ボーダー画素データの順で続く。

【００４４】ボーダー生成回路１３で生成されたボーダ
ー画素データは、合成回路１５において二値化中間調処
理回路１１からの画素データと直列合成される。さら
に、この合成データには、合成回路１７においてライン
アドレス生成回路７からの表示ラインアドレスが合成さ
れた後、ＦＬＣＤ２０に送られる。

【００４５】ＣＰＵ９は、以上説明した構成全体を制御
するものである。すなわち、ＣＰＵ９はホストＣＰＵ２
１（図２参照）から表示画面の総ライン数，総ラインビ
ット数，カーソル情報の各情報を受け取る。また、ＣＰ
Ｕ９は、書換検出／フラグ生成回路５に対して、ＶＲＡ
Ｍアドレスオフセット，総ライン数および総ラインビッ
ト数の各データを送出し、また、ラインフラグレジスタ
の初期化を行い、また、ラインアドレス生成回路７に対
して表示開始ラインアドレス，連続表示ライン数，総ラ
イン数，総ラインビット数およびボーダー領域の各デー
タを送出し、同回路７から部分書換ラインフラグ情報を
得る。さらに、ＣＰＵ９は二値化中間調処理回路１１に
対してバンド幅，総ラインビット数および処理モードの
各データを送出し、ボーダー生成回路１３に対してボー
ダーパターンデータを送出する。

【００４６】また、ＣＰＵ９は、ＦＬＣＤ２０からその
温度情報やＢｕｓｙ信号等のステータス信号を受け取る
とともに、ＦＬＣＤ２０に対してコマンド信号，リセッ
ト信号を送出する。

【００４７】以上図２〜図９を参照して説明した表示制
御装置において、カーソル移動等の比較的速い動きに対
応した優先的部分書換えのための構成について以下に説
明する。

【００４８】図１０は、図３に示した書換検出／フラグ
生成回路５の詳細を示すブロック図である。

【００４９】この回路５は、ＳＶＧＡ１（図３参照）に
よるＶＲＡＭ３における表示データ書換えを検出してこ
の書換えラインのフラグをセットし、また、このセット
フラグ情報を転送する回路、およびカーソル移動にかか
る部分書換え（以下、カーソル書換えともいう）を検出
し、その書換ラインのフラグをセットし、また、同様に
セットフラフ情報を転送する回路を有する。

【００５０】すなわち、フラグセット回路５０１は、Ｓ
ＶＧＡ１が表示書換えのためにＶＲＡＭ３においてアク
セスするＶＲＡＭアドレスを検出して、これを前述した
ようにラインアドレスに変換し、このラインアドレスに
対応するフラグをフラグインターフェース５０３を介し
ラインフラグレジスタ５０４にセットする。また、フラ
グリードアンドクリア回路５０２は、フラグインターフ
ェース５０３を介してフラグレジスタ５０４にセットさ
れたフラグ情報を読出してラインアドレス生成回路７
（図３参照）へ転送するとともに、この読出しにかかる
レジスタの内容をクリアする。

【００５１】一方、ＣＰＵ９（図３参照）からこの回路
５にもたらされるカーソル書換えラインアドレスのフラ
グは、同様にして、フラグセット回路５０５によってフ
ラグインターフェース５０７を介してカーソルフラグレ
ジスタ５０８にセットされる。また、このレジスタ５０
８にセットされたフラグは、フラグインターフェース５
０７を介してフラグリードアンドクリア回路５０６に読
出されてラインアドレス生成回路７に転送される。

【００５２】ここで、カーソルにかかるフラグセット回
路５０５によるセットについてより詳細に説明する。

【００５３】カーソル移動のための部分書換えが発生す
ると、フラグセット回路５０５には、まず移動前のカー
ソルのパターンの最上位ラインのアドレス（ソーストッ
プラインアドレス）のみが転送される。フラグセット回
路５０５は、これに応じて他の全てのライン（例えば６
３本のライン）のアドレスに対応するフラグをセットす
る。フラグリードアンドクリア回路５０６は、このセッ
トされたフラグ情報を所定順序で読出してラインアドレ
ス生成回路７へ転送するとともに、読出しにかかるレジ
スタのフラグをクリアする。次に、フラグセット回路５
０５には、同様にして移動後のカーソルのパターンの最
上位ラインのアドレス（ディストネーショントップライ
ンアドレス）のみが転送されて他のラインとともにフラ
グレジスタにセットされる。このセットフラグ情報は、
フラグリードアンドクリア回路５０６によってラインア
ドレス生成回路７へ転送されるとともに、該当レジスタ
のフラグはクリアされる。

【００５４】カーソル移動の前後のパターンに、重複す
るラインがある場合には、上述したフラグセットおよび
読出しの手順によっても支障はないが、以下の図１１の
フローチャートに示す処理によってもフラグセットは可
能である。

【００５５】すなわち、ステップＳ１１でカーソルの移
動を検知すると、ステップＳ１２，Ｓ１３で、ソースト
ップラインアドレスとディストネーションラインアドレ
スの大きい方のアドレス（表示画面でより下位のライ
ン）をレジスタＹ大にセットし、小さい方をＹ小にセッ
トする。次に、ステップＳ１４でカーソルパターンのラ
イン数に対応したカウンタＮをリセットし、ステップＳ
１５，Ｓ１６，Ｓ１７でＹ小のアドレスから６４ライン
分のアドレスに対応するフラグを“１”にセットする。

【００５６】次に、ステップＳ１８でソースカーソルパ
ターンとディストネーションカーソルパターンのライン
に重複する部分があるか否かを判断し、重複しない場合
は、ステップＳ１９でカウンタＮをリセットし、重複す
る場合は、ステプＳ２０で６４と、Ｙ大からＹ小を引い
た値との差をカウンタＮにセットする。その後、ステッ
プＳ２１，Ｓ２２，Ｓ２３でＮが６４にカウントアップ
するまでのＹ大＋Ｎの各アドレスについてフラグをセッ
トする。

【００５７】なお、以上のようにしてセットされたフラ
グについて、フラグリードアンドクリア回路５０６はソ
ースカーソルパターンのアドレスにかかるフラグから読
出してラインアドレス生成回路７へ転送する。

【００５８】図１２はラインアドレス生成回路７の詳細
を示すブロック図である。

【００５９】上述した書換検出／フラグ生成回路５から
転送される部分書換ラインフラグ情報および部分書換カ
ーソルラインフラグ情報は、それぞれバッファ７０４お
よび７０５に格納される。これらバッファ７０４および
７０５に格納されるフラグ情報は、これらバッファの全
ビットに対するＯＲ回路７０２および７０３を介してそ
れぞれ書換アドレス発生回路７０１に送出されるが、Ｏ
Ｒ回路７０２から書換アドレス発生回路７０１に至る信
号経路にはアンド回路７０６が設けられている。

【００６０】アンド回路７０６には、全ビットＯＲ回路
７０２からのデータと、全ビットＯＲ回路７０３からの
データの反転とが入力する。このため、全ビットＯＲ回
路７０３からのデータ、すなわち、部分書換カーソルラ
インフラグ情報が優先的に書換アドレス生成回路７０１
に入力する。このような構成によれば、カーソル移動に
かかる部分書換えが優先的に行われることになる。

【００６１】なお、前述したように、ラインアドレス生
成回路７に転送されるカーソルラインフラグ情報のう
ち、ソースカーソルパターンのラインにかかるフラグ情
報がディストネーションカーソルにかかるフラグより先
に転送される。これにより、書換アドレス発生回路７０
１は、この先に転送されるフラグ情報にかかるラインア
ドレスの表示データをＳＶＧＡ１に要求し、ＳＣＧＡ１
はこのラインアドレスの表示データを読出し、消去デー
タとしてＦＬＣＤ側へ転送する。これにより、ソースカ
ーソルパターンの消去が行われる。

【００６２】ところで、カーソルパターンの詳細は、図
１３に示すものである。すなわち、６４画素よりなるラ
インが６４本で形成されるパターンのうち、「黒」の矢
印の周囲を「白」が囲み、他の部分は「透明」となるパ
ターンである。以下に示す変形例は、上記パターンの
「非透明」部分についてのみ部分書換えを行うようにす
るものである。

【００６３】図１４は、図１３に示したカーソルパター
ンデータを表示データにスーパーインポーズするための
構成を示すブロック図であり、この構成は、図３および
図４にて説明した各回路、ハードカーソル制御回路１１
５，ＡＮＤ回路１１９，ＸＯＲ回路１１７，ＡＮＤパタ
ーンメモリ３０１，ＸＯＲパターンメモリ３０２、およ
び非透明ラインフラグ１８からなる。

【００６４】ＡＮＤパターンメモリ３０１およびＸＯＲ
パターンメモリ３０２の各アドレスには、予め図１５に
示すようなそれぞれのパターンに応じた“０”または
“１”が書込まれている。例えば、ＡＮＤパターンメモ
リではカーソルの矢印に対応する部分には“０”が書込
まれている。ハードカーソル制御回路１１５は、まずＡ
ＮＤパターンメモリ３０１の各内容をＡＮＤ回路１１９
に出力し、これと表示データとのＡＮＤ演算が行われ
る。このＡＮＤ出力はＸＯＲ回路１１７に入力し、これ
とＸＯＲパターンメモリ３０２の各内容とのＸＯＲ演算
が行われる。この結果、図１５に示すような各スーパー
インポーズ出力が得られる。ここで、「透明」の出力が
得られるとき、その部分には表示データの画像が表示さ
れる。

【００６５】非透明ラインフラグ１８には、上記カーソ
ルパターンのうち、全ての画素が「透明」となるライン
以外の非透明出力となるラインに対応したフラグがセッ
トされる。このフラグセットは、ホストＣＰＵ２１がハ
ードカーソル制御回路１１５を介してＡＮＤパターンメ
モリ３０１およびＸＯＲパターンメモリ３０２に各デー
タを書込む。この際、どのラインが全て「透明」となる
かを検知し、これに基づいて非透明ラインを知り、その
ラインのフラグをセットする。以下、図１６を参照し
て、このフラグセット処理を説明する。

【００６６】図１６において、ステップＳ３１では、透
明／非透明判別パラメータＦおよびカーソルパターン
（６４×６４）中の画素アドレスＸ，Ｙに初期値を設定
する。次に、ステップＳ３２，Ｓ３３，Ｓ３４で、ＡＮ
Ｄパターンメモリ３０１に書込みが行われるとき、それ
が“１”でない場合はパラメータＦを“１”とし、次に
ステップＳ３５，Ｓ３６，Ｓ３７で、ＸＯＲパターンメ
モリ３０２に書込みが行われるとき、それが“０”でな
いときは、パラメータＦを“１”とする。次に、ステッ
プＳ３８，Ｓ３９の処理によって、上記Ｆセット処理を
１ライン分繰り返し、ステップＳ４０で、その１ライン
分の処理終了後のＦ値を非透明ラインフラグの内容とす
る。すなわち、１ライン分の処理で、１回でもＦが
“１”となることがあればフラグには“１”がセットさ
れる。これは、そのラインの少なくとも一部に非透明な
部分があることを意味する。

【００６７】ステップＳ４１，Ｓ４２により、以上の処
理をライン数（６４本）分繰り返し、非透明フラグセッ
ト処理を終了する。図１７（Ａ）および（Ｂ）は、それ
ぞれ非透明フラグセットの結果を示すものである。

【００６８】ＳＶＧＡ１は、以上のようにして得られた
非透明ラインフラグを参照して、前述したカーソル書換
ラインアドレスを生成し、これに基づいてカーソルフラ
グレジスタ５０８のフラグセットがなされる。

【００６９】また、他の例として、上記２つの部分書換
えにかかる処理を組合せることもできる。すなわち、カ
ーソルパターンの最上位ラインのアドレスにかかるフラ
グのみをセットし、ラインアドレス生成回路７は、この
セットフラグに基づき非透明ラインフラグを参照しなが
ら書換要求アドレスを生成する。

【００７０】実施例２カーソル移動にかかる部分書換えを優先的に行うための
他の実施例を以下に説明する。

【００７１】図１８は本例にかかる書換検出／フラグ生
成回路５（図３参照）の詳細を示すブロック図である。

【００７２】ＳＶＧＡ１（図３参照）が、表示書換えの
ためにＶＲＡＭ３でアクセスするアドレスはメモリｔｏ
ラインアドレス変換部５１４を経てバッファフラグレジ
スタ５１２に格納される。また、ＣＰＵ９からのカーソ
ルアドレスは、カーソルｔｏラインアドレス変換部５１
５を経てバッファフラグレジスタ５１１に格納される。
バッファフラグレジスタ５１１および５１２のフラグ情
報は、後述されるようにシリアル信号の形態で書換えフ
ラグレジスタ群５１０へ転送される。

【００７３】図１９は、書換えフラグレジスタ群５１０
の詳細を示すブロック図である。

【００７４】書換えフラグレジスタ群５１０にはカーソ
ル表示の部分書換えにかかる書換えフラグレジスタ５２
１，ＶＲＡＭにアクセスする部分書換えにかかる書換え
フラグレジスタ５２２、およびリフレッシュアドレス生
成部５２３が設けられている。書換えフラグレジスタ５
２１には、バッファフラグレジスタ５１１のフラグ情報
がセットされ、書換えフラグレジスタ５２２にはバッフ
ァフラグレジスタ５１２のフラグ情報がセットされる。
セレクタ５２４は、シリアルに転送されるこれらフラグ
情報を適切に振り分けてそれぞれのレジスタに格納する
ようにする。

【００７５】図２０は、本例にかかる表示制御処理の流
れを示すフローチャートである。

【００７６】ステップＳ２０１で、ＶＲＡＭ３に対して
カーソルまたは通常の部分書込みが検出されると、その
書込みに応じてバッファフラグレジスタ５１１または５
１２の該当ビットにフラグがセットされる。次に、ステ
ップＳ２０３でＦＬＣＤ２０からのＢｕｓｙ信号が解除
されると、ステップＳ２０４でカーソル表示用の書換え
フラグレジスタ５２１を走査してフラグが“１”である
ビットがあるか否かを判断する。

【００７７】この判断でレジスタ５２１のいずれかのビ
ットにフラグがセットされている場合は、優先的にこの
ラインアドレスの表示を行うべく、ステップＳ２０５
で、そのラインに対応する書換えフラグレジスタ５２１
および５２２のフラグをクリアするとともに、ステップ
Ｓ２０６でそのラインアドレスの表示データを転送し、
ＦＬＣＤ２０による表示を行うようにする。

【００７８】書換えフラグレジスタ５２１にセットされ
たフラグが無い場合は、書換えフラグレジスタ５２２に
セットされたフラグが有るか否かが判別される。セット
フラグがあるときには、ステップＳ２０９，Ｓ２０９で
表示動作を行い、無い場合はステップＳ２１０，Ｓ２１
１でリフレッシュ表示を行う。

【００７９】以上、３様の表示動作のいずれかを終了す
ると、ステップＳ２１２でバッファフラグレジスタ５１
１，５１２のフラグ情報を、書換フラグレジスタ５２
１，５２２へ転送する。

【００８０】図２１は、本例の書換検出／フラグ生成回
路５に転送されるＶＲＡＭアドレスおよびカーソルアド
レスと、これらアドレスの転送に応じたバッファフラグ
レジスタ５１２および５１１に対するフラグセットと、
レジスタ５１２および５１１のフラグ情報の転送を示す
タイミングチャートである。

【００８１】図２１に示すように、ＶＲＡＭアドレスが
時点１Ａ，２Ａ，３Ａで転送されるのに応じて、バッフ
ァフラグレジスタ５１２には時点１Ｃ，２Ｃ，３Ｃで該
当フラグがセットされる。カーソルアドレスについても
同様、時点１Ｂで転送されたアドレスは、時点１Ｄでバ
ッファフラグレジスタ５１１にセットされる。

【００８２】バッファフラグレジスタ５１２および５１
２にセットされるフラグ情報は、同図に示す転送データ
の形態で、それぞれ書換えフラグレジスタ５２１および
５２２に転送される。すなわち、それぞれのバッファフ
ラグレジスタのデータは互いに波長分ずれたタイミング
で転送され、かつシリアルに転送される。

【００８３】この結果、図２２に示すバッファフラグ情
報の転送前の書換えフラグレジスタ５２１および５２２
の内容は、上記転送によって図２３に示す内容となる。

【００８４】

【発明の効果】以上の説明から明らかなように、本発明
によれば、カーソル移動等の特定パターンの部分書換え
が優先的に行われる。

【００８５】また、特定パターンの書換え情報が少なく
なり、さらに、書換え処理が速くなる。

【００８６】この結果、カーソル移動等の比較的速度の
大きな部分書換えを良好に行うことが可能となる。

【図面の簡単な説明】

【図１】従来の表示制御装置を示すブロック図である。

【図２】本発明の一実施例にかかる情報処理システムを
示すブロック図である。

【図３】本発明の実施例１にかかる表示制御装置を示す
ブロック図である。

【図４】図３に示すＳＶＧＡの詳細を示すブロック図で
ある。

【図５】本発明の実施例におけるＶＲＡＭアドレスから
ラインアドレスへの変換を説明するための模式図であ
る。

【図６】本発明の実施例における書換え表示画素と書換
ラインフラグレジスタとの関係を示す模式図である。

【図７】本発明の実施例におけるＦＬＣＤ表示画面を示
す模式図である。

【図８】（Ａ）および（Ｂ）は、本発明の実施例におけ
る表示データのデータフォーマットを示す模式図であ
る。

【図９】本発明の実施例における表示データの処理の流
れを示すブロック図である。

【図１０】図３に示した書換検出／フラグ生成回路の詳
細を示すブロック図である。

【図１１】図１０に示す書換検出／フラグ生成回路にお
けるフラグセット処理を示すフロチャートである。

【図１２】図３に示したラインアドレス生成回路の詳細
を示すブロック図である。

【図１３】カーソルパターンの詳細を示す模式図であ
る。

【図１４】本例によるスーパーインポーズの出力のため
の構成を示すブロック図である。

【図１５】上記スーパーインポーズに用いられるパター
ンメモリとスーパーインポーズとの関係を説明するため
の説明図である。

【図１６】実施例１の変形例にかかる非透明ラインフラ
グセット処理を示すフローチャートである。

【図１７】（Ａ）および（Ｂ）は、図１６に示す処理に
よってセットされるフラグの様子を示す模式図である。

【図１８】本発明の実施例２にかかる書換検出／フラグ
生成回路を示すブロック図である。

【図１９】図１８に示す書換えフラグレジスタ群の詳細
を示すブロック図である。

【図２０】上記実施例２にかかる表示制御処理の流れを
示すフローチャートである。

【図２１】上記処理におけるデータセット，転送のタイ
ミングチャートである。

【図２２】上記処理におけるデータ転送前の書換フラグ
レジスタを示す模式図である。

【図２３】上記処理におけるデータ転送後の書換フラグ
レジスタを示す模式図である。

【符号の説明】

１ＳＶＧＡ３ＶＲＡＭ５書換検出／フラグ生成回路７ラインアドレス生成回路９ＣＰＵ１０ＦＬＣＤインターフェース１１二値化中間調処理回路１３ボーダー生成回路１５，１７合成回路１８非透明ラインフラグレジスタ２０ＦＬＣＤ２１ＣＰＵ／ＦＰＵ１０１，１０３ＦＩＦＯ１０３バスインターフェースユニット１０５データマニピュレータ１０７グラフィックスエンジン１０９メモリインターフェースユニット１１１ＶＧＡ１１５ハードカーソル制御回路１１７ＸＯＲ回路１１９ＡＮＤ回路３０１ＡＮＤパターンメモリ３０２ＸＯＲパターンメモリ５０１，５０５フラグセット回路５０２，５０６フラグリードアンドクリア回路５０４ラインフラグレジスタ５０８カーソルフラグレジスタ５１０書換えフラグレジスタ群５１１，５１２バッファフラグレジスタ５１４メモリｔｏラインアドレス変換部５１５カーソルｔｏラインアドレス変換部５２１，５２２書換えフラグレジスタ５２３リフレッシュアドレス生成部５２４セレクタ７０１書換アドレス発生回路７０２，７０３全ビットＯＲ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者小野研一郎東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者島倉正美東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者森本はじめ東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者松崎英一東京都大田区下丸子３丁目30番２号キヤノン株式会社内

Claims

【特許請求の範囲】

【請求項１】表示状態の更新を、表示変更にかかる表
示素子について行うことが可能な表示装置の表示制御装
置において、表示データを記憶した表示データ記憶手段と、該記憶手段に記憶された表示データを、所定周期で順次
読出して前記表示装置へ転送することが可能で、かつ前
記記憶手段に記憶された表示データを部分的に書換える
ことが可能な表示制御回路と、該表示制御回路が当該書換えのために前記表示データ記
憶手段でアクセスするアドレスを検出するための書換検
出手段と、特定パターンの書換えにかかる表示データの前記表示デ
ータ記憶手段におけるアドレスを検出する特定パターン
書換検出手段と、前記書換検出手段が検出したアドレスより前記特定パタ
ーン書換検出手段が検出したアドレスを優先して前記表
示制御回路へ転送し、当該転送にかかるアドレスの表示
データを前記表示データ記憶手段から読出して前記表示
装置へ転送させる書換アドレス発生手段と、を具えたことを特徴とする表示制御装置。
【請求項２】表示状態の更新を、表示変更にかかる表
示素子のみについて行うことが可能な表示装置の表示制
御装置において、表示データを記憶した表示データ記憶手段と、該記憶手段に記憶された表示データを、所定周期で順次
読出して前記表示装置へ転送することが可能で、かつ前
記記憶手段に記憶された表示データを部分的に書換える
ことが可能な表示制御回路と、特定パターンの書換えにかかる複数の表示データにおい
て所定位置に位置する表示データの前記表示データ記憶
手段におけるアドレスを検出する特定パターン書換検出
手段と、該特定パターン書換検出手段が検出したアドレスの表示
データ以外の前記複数の表示データのアドレスを生成
し、前記検出したアドレスと前記生成したアドレスとを
前記表示制御回路へ転送し、当該転送にかかるアドレス
の表示データを前記表示データ記憶手段から読出して前
記表示装置へ転送させる書換アドレス発生手段と、を具えたことを特徴とする表示制御装置。
【請求項３】表示状態の更新を、表示変更にかかる表
示素子のみについて行うことが可能な表示装置の表示制
御装置において、表示データを記憶した表示データ記憶手段と、該記憶手段に記憶された表示データを、所定周期で順次
読出して前記表示装置へ転送することが可能で、かつ前
記記憶手段に記憶された表示データを部分的に書換える
ことが可能な表示制御回路と、該表示制御回路が当該書換えのために前記表示データ記
憶手段でアクセスするアドレスを検出するための書換検
出手段と、特定パターンの書換えにかかる表示データの前記表示デ
ータ記憶手段におけるアドレスを検出する特定パターン
書換検出手段と、該特定パターン書換検出手段が検出したアドレスの表示
データのうち、前記表示装置において透明に表示される
表示データについては、前記表示制御回路による読出し
を禁止する読出し禁止手段と、を具えたことを特徴とする表示制御装置。