JPH0683290A

JPH0683290A - 表示制御装置

Info

Publication number: JPH0683290A
Application number: JP23747792A
Authority: JP
Inventors: Junichi Tanahashi; 淳一棚橋; Toshiyuki Nobutani; 俊行信谷; Tatsuya Sakashita; 達也坂下; Kenichiro Ono; 研一郎小野; Masami Shimakura; 正美島倉; Hajime Morimoto; はじめ森本; Hidekazu Matsuzaki; 英一松崎
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1992-09-04
Filing date: 1992-09-04
Publication date: 1994-03-25

Abstract

(57)【要約】【目的】ＣＲＴ用の表示制御回路を利用して、表示状
態の記憶性を有する強誘電性液晶表示装置の表示制御を
行う場合において、その処理時間を速くする。【構成】表示制御回路にＶＲＡＭから表示データを読
出しＦＬＣＤ側へ転送することを要求する際の要求ライ
ンアドレスデータのフォーマットを、（Ａ）に示すよう
に、スタートビットの次の６ビットを“０”とし、その
次の要求にかかる８ビットを“１”として、さらに次の
ｎビットを“０”とする。これにより、読出し転送にか
かる８ライン分のアドレスデータをブロック単位で送出
することができ、読出し転送もブロック単位で行われ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示制御装置に関し、
詳しくは、例えば強誘電性液晶を表示更新のための動作
媒体として用い電界の印加等によって更新された表示状
態を保持可能な表示素子を具えた表示装置のための表示
制御装置に関する。

【０００２】

【背景技術】情報処理システムなどには、情報の視覚的
表現機能を果す情報表示手段として表示装置が用いられ
ており、このような表示装置としてはＣＲＴ表示装置
（以下、単にＣＲＴという）が一般的である。

【０００３】また、いわゆるパーソナルコンピュータ等
として入手可能な情報処理システムは、そこで用いられ
るハードウェア，ソフトウェア，信号伝送方式等によっ
て種々のものが存在する。この場合、ＣＲＴの表示制御
装置（ＣＲＴＣ）についてもそれぞれのシステムに固有
のものが用いられる。このようなＣＲＴＣとして、例え
ば、情報処理システムＰＣ−ＡＴに専用のＶＧＡ（Ｖｉ
ｄｅｏＧｒａｐｈｉｃｓＡｒｒａｙ）としてのＶＧ
Ａ８１（ＩＢＭ社による）あるいは、これに円，矩形等
の所定画像を表示する際のアクセラレータ機能等が付加
されたＳＶＧＡ（ＳｕｐｅｒＶＧＡ）としての８６Ｃ
９１１（Ｓ３社による）が知られている。

【０００４】図１はＳＶＧＡをＣＲＴＣに用いた構成の
一例を示すブロック図である。

【０００５】情報処理システムのホストＣＰＵが、ホス
ト側メモリ空間における表示メモリウィンドウ領域の一
部を書換えると、書換えた表示データが、システムバス
４０およびＳＶＧＡ１を介してＶＲＡＭ３に転送され
る。ＳＶＧＡ１は、上記表示メモリウィンドウ領域のア
ドレスに基づいてＶＲＡＭアドレスを発生し、ＶＲＡＭ
３ではこのＶＲＡＭアドレスで特定される表示データが
書換えられる。

【０００６】一方、ＳＶＧＡ１はＣＲＴにおける走査周
期と同一の周期でＶＲＡＭ３にアクセスし、ＶＲＡＭ３
に展開される表示データを順次読出し、ＲＡＭＤＡＣ２
へ転送する。ＲＡＭＤＡＣ２は、この表示データを順次
Ｒ，Ｇ，Ｂアナログ信号に変換してＣＲＴ４へ転送す
る。このようにＣＲＴ用の表示制御装置として用いられ
るＳＶＧＡは、ＣＲＴ側に対して一方的に所定周期で表
示データ転送するよう機能する。

【０００７】上述したＣＲＴ表示制御の場合、ＶＲＡＭ
３はデュアルポートＲＡＭであるため、表示情報を変更
するなどのためＶＲＡＭに対する表示データの書き込み
と、そのＶＲＡＭから表示データを読み出して表示する
動作とを互いに独立して行うことができる。このため、
ホストＣＰＵでは表示タイミング等を一切考慮する必要
がなく、任意のタイミングで所望の表示データを書き込
むことができるという利点を有している。

【０００８】しかしながら、ＣＲＴは特に表示画面の厚
み方向の長さをある程度必要とするため全体としてその
容積が大きくなり、表示装置全体の小型化を図り難い。
また、これにより、このようなＣＲＴを表示器として用
いた情報処理システムを使用するにあたっての自由度、
すなわち設置場所，携帯性等の自由度が損われる。

【０００９】この点を補う表示装置として液晶表示器
（以下、ＬＣＤという）を用いることができる。すなわ
ち、ＬＣＤによれば、表示装置全体の小型化（特に薄型
化）を図ることができる。このようなＬＣＤの中には、
強誘電性液晶（以下、ＦＬＣ：Ｆｅｒｒｏｅｌｅｃｔｒ
ｉｃＬｉｑｕｉｄＣｒｙｓｔａｌという）の液晶セ
ルを用いた表示器（以下、ＦＬＣＤ：ＦＬＣディスプレ
イという）があり、その特長の１つは、その液晶セルが
電界の印加に対して表示状態の保存性を有することにあ
る。すなわち、ＦＬＣＤは、その液晶セルが充分に薄い
ものであり、その中の細長いＦＬＣの分子は、電界の印
加方向に応じて第１の安定状態または第２の安定状態に
配向し、電界を除いてもそれぞれの配向状態を維持す
る。このようなＦＬＣ分子の双安定性により、ＦＬＣＤ
は記憶性を有する。このようなＦＬＣおよびＦＬＣＤの
詳細は、例えば特願昭６２−７６３５７号に記載されて
いる。

【００１０】ＦＬＣＤは、以上のような記憶性を有する
反面、ＦＬＣの表示更新動作にかかる速度が比較的遅い
ため、例えばカーソル移動，文字入力，スクロール等、
即座にその表示が書き換えられなければならないような
表示情報の変更に追従できない場合がある。

【００１１】このように相反する特性を有するＦＬＣＤ
は、これら特性に由来してあるいはこれら特性を補うた
め、その表示のための駆動の態様として種々のものが可
能となる。すなわち、ＣＲＴや他の液晶表示器と同様
の、表示画面上の走査ラインを順次連続的に駆動してい
くリフレッシュ駆動については、その駆動周期に比較的
時間的余裕ができる。また、このリフレッシュ駆動の他
に、表示画面上の変更に当たる部分（ライン）のみの表
示状態を更新する部分書き換え駆動や、表示画面上の走
査ラインを間引いて駆動するインターレース駆動が可能
となる。そして、上記部分書き換え駆動やインターレー
ス駆動によって、表示情報の変更に対する追従性を向上
させることができる。

【００１２】以上のような利点を有するＦＬＣＤの表示
制御を、既存のＣＲＴ専用表示制御回路を用いて行うこ
とができれば、ＦＬＣＤを表示装置に用いた情報処理シ
ステムを、比較的廉価に構成できて有利である。

【００１３】

【目的】本発明は、ＣＲＴ用の表示制御回路を利用し
て、ＦＬＣＤの表示を良好に制御できるとともに、処理
速度の速い表示制御装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】そのために本発明では、
表示状態の更新を、表示変更にかかる表示素子のみにつ
いて行うことが可能な表示装置の表示制御装置におい
て、表示データを記憶した表示データ記憶手段と、該記
憶手段に記憶された表示データを、所定周期で順次読出
して前記表示装置へ転送することが可能で、かつ前記記
憶手段に記憶された表示データを部分的に書換えること
が可能な表示制御回路と、該表示制御回路が当該書換え
のために前記表示データ記憶手段でアクセスするアドレ
スを検出するための書換検出手段と、該書換検出手段が
検出するアドレスを読取り、前記表示制御回路に当該読
取ったアドレスと該アドレスの表示データのみの転送を
許可する信号を送る転送許可手段であって、前記読み取
ったアドレスをブロック単位で送る転送許可手段と、を
具えたことを特徴とする。

【００１５】

【作用】以上の構成によれば、表示制御回路に表示デー
タの読出しおよびその転送を許可する際、その読出しに
かかる複数の表示データのアドレスをブロック単位で送
ることができる。

【００１６】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００１７】図２は、本発明の一実施例にかかる表示制
御装置を具えたＦＬＣ表示装置を各種文字，画像情報な
どの表示装置として用いた情報処理システムのブロック
図である。

【００１８】図において、２１は情報処理システム全体
の制御を実行するＣＰＵ、２２はＣＰＵ２１が実行する
プログラムを格納するＲＯＭ、また、２８はこのプログ
ラム実行の際のワーク領域等として用いられるメインメ
モリである。１４は、ＣＰＵ２１を介さずにメインメモ
リ２８と本システムを構成する各種機器との間でデータ
の転送を行うＤＭＡコントローラ（ＤｉｒｅｃｔＭｅ
ｍｏｒｙＡｃｃｅｓｓＣｏｎｔｒｏｌｌｅｒ，以下
ＤＭＡＣという）である。３２はイーサネット（ＸＥＲ
ＯＸ社による）などのＬＡＮ( ローカルエリアネットワ
ーク）３７と本システムとの間のＬＡＮインターフェー
スである。２６および２７は外部記憶装置としてのそれ
ぞれハードディスク装置とそのインターフェースおよび
フロッピーディスク装置とそのインターフェースであ
る。３６は比較的高解像度の記録を行うことが可能なイ
ンクジェットプリンタ，レーザービームプリンタ等によ
って構成することができるプリンタ、３１はプリンタと
本システムとの間で信号接続を行うためのパラレルイン
ターフェースおよび２９は各種文字等のキャラクタ情
報，制御情報などを入力するためのキーボードおよびそ
のコントローラである。３３は通信回線と本例システム
との間で信号変調を行うための通信モデム、３４はポイ
ンティングディバイスとしてのマウス、３５は画像等の
読取りを行うイメージスキャナであり、これらはシリア
ルインターフェースを介して本例システムと信号の授受
を行う。割込みコントローラ２４は、プログラム実行に
おける割込み処理を制御し、リアルタイムクロック２５
は本例システムにおける計時機能を司る。２０は、本発
明の一実施例にかかる表示制御装置としてのＦＬＣＤイ
ンターフェース１０によって、その表示が制御されるＦ
ＬＣ表示装置（ＦＬＣＤともいう）であり、上述の強誘
電性液晶をその表示動作媒体とする表示画面を有する。
また、ＦＬＣＤインターフェース１０にはＣＰＵ２１が
アクセスできる表示メモリウィンドウ領域も展開されて
いる。４０は上記各機器間を信号接続するためのデータ
バス，コントロールバス，アドレスバスからなるシステ
ムバスである。

【００１９】以上説明した各種機器などを接続してなる
情報処理システムでは、一般にシステムのユーザーは、
ＦＬＣＤ２０の表示画面に表示される各種情報に対応し
ながら操作を行う。すなわち、ＬＡＮ３７等に接続され
る外部機器，ハードディスク２６，フロッピーディスク
２７，スキャナ３５，キーボード２９, マウス３４から
供給される文字，画像情報など、また、メインメモリ２
８に格納されたユーザーのシステム操作にかかる操作情
報などがＦＬＣＤ２０の表示画面に表示され、ユーザー
はこの表示を見ながら情報の編集，システムに対する指
示操作を行う。ここで、上記各種機器等は、それぞれＦ
ＬＣＤ２０に対して表示情報供給手段を構成する。

【００２０】実施例１図３は、本発明の実施例１にかかるＦＬＣＤインターフ
ェース１０の詳細を示すブロック図である。

【００２１】同図に示すように、本例のＦＬＣＤインタ
ーフェース１０、すなわち表示制御装置には、ＣＲＴ用
の表示制御回路である既存のＳＶＧＡを利用したＳＶＧ
Ａ１が用いられる。本例のＳＶＧＡ１の構成を図４を参
照して説明する。

【００２２】図４において、ホストＣＰＵ２１（図２参
照）がＦＬＣＤインターフェース１０（図２参照）の表
示メモリウィンドウ領域で書込みのためにアクセスする
その書換え表示データは、システムバス４０を介して転
送され、ＦＩＦＯ１０１に一時的に格納される。また、
表示メモリウィンドウ領域をＶＲＡＭ３の任意の領域に
投映するためのバンクアドレスデータをシステムバス４
０を介して転送される。表示データは、Ｒ，Ｇ，Ｂ各色
２５６階調を表現する２４ビットデータの形態を有して
いる。また、ＣＰＵ２１からのコマンドや前述のバンク
アドレスデータ等、制御情報はレジスタセットデータの
形態で転送され、ＣＰＵ２１がＳＶＧＡ側の状態を知る
等のためにレジスタゲットデータがＣＰＵ２１側へ転送
される。ＦＩＦＯ１０１に格納されたレジストセットデ
ータおよび表示データは順次出力され、これらのデータ
に応じてバスインターフェースユニット１０３やＶＧＡ
１１１中の各レジスタにセットされる。ＶＧＡ１１１は
これらレジスタのセットされた状態によって、バンクア
ドレスとその表示データおよび制御コマンドを知ること
ができる。

【００２３】ＶＧＡ１１１は、表示メモリウィンドウ領
域のアドレスとバンクアドレスに基づいて、これらに対
応するＶＲＡＭ３におけるＶＲＡＭアドレスを生成し、
これとともに、メモリ制御信号としてのストローブ信号
ＲＡＳおよびＣＡＳ，チップセレクト信号ＣＳ、および
ライトイネーブル信号ＷＥを、メモリインターフェース
ユニット１０９を介してＶＲＡＭ３へ転送し、これによ
り、そのＶＲＡＭアドレスに表示データを書込むことが
できる。このとき、書換えられる表示データは、同様に
メモリインターフェースユニット１０９を介してＶＲＡ
Ｍ３へ転送される。

【００２４】一方、ＶＧＡ１１１は、後に詳述されるよ
うに、ラインアドレス生成回路７（図３参照）から転送
される要求ラインアドレスによって特定されるＶＲＡＭ
３の表示データを、同様に転送されるラインデータ転送
イネーブル信号に応じてＶＲＡＭ３から読出し、ＦＩＦ
Ｏ１１３へ格納する。ＦＩＦＯ１１３からは、表示デー
タが格納された順序でＦＬＣＤ側へ送出される。

【００２５】ＳＶＧＡ１には、前述したようにアクセラ
レータ機能を果すデータマニピュレータ１０５およびグ
ラフィックスエンジン１０７が設けられている。例え
ば、ＣＰＵ２１が、バスインターフェース１０３のレジ
スタに円およびその中心と半径に関するデータをセット
し円の描画を指示すると、グラフィックスエンジン１０
７はその円表示データを生成し、データマニピュレータ
１０５はこのデータをＶＲＡＭ３に書込む。

【００２６】以上、図４を参照して説明したＳＶＧＡ１
は、既存のＣＲＴ用のＳＶＧＡのＶＧＡの部分に、わず
かな変更を加えて得られるものである。

【００２７】再び図３を参照すると、書換検出／フラグ
生成回路５は、ＳＶＧＡ１が発生するＶＲＡＭアドレス
を監視し、ＶＲＡＭ３の表示データが書換えられた（書
込まれた）ときのＶＲＡＭアドレス、すなわちライトイ
ネーブル信号およびチップセレクト信号ＣＳが“１”と
なったときのＶＲＡＭアドレスを取り込む。そして、こ
のＶＲＡＭアドレスおよびＣＰＵ９から得られるＶＲＡ
Ｍアドレスオフセット、総ライン数、総ラインビット数
の各データに基づいてラインアドレスを計算する。この
計算の概念を図５に示す。

【００２８】図５に示されるように、ＶＲＡＭ３上のア
ドレスＸで示される画素は、ＦＬＣＤ画面のラインＮに
対応するものであり、また、１ラインは複数の画素から
なり、さらに１画素は複数（ｎ個）のバイトからなるも
のとする。このとき、ラインアドレス（ライン番号Ｎ）
は以下のように計算される。

【００２９】

【数１】

【００３０】書換検出／フラグ生成回路５は、この計算
したラインアドレスに応じて、その内部に有する部分書
換ラインフラグレジスタをセットする。この様子を図６
に示す。

【００３１】図６に明らかなように、例えば「Ｌ」とい
う文字を表示するためＶＲＡＭ３上の対応するアドレス
の表示が書換えられた場合、上記計算によって書換えら
れたラインアドレスが検出され、このアドレスに対応す
るレジスタにフラグがたてられる（“１”がセットされ
る）。

【００３２】ＣＰＵ９は、ラインアドレス生成回路７を
介して書換検出／フラグ生成回路５の書換ラインフラグ
レジスタの内容を読取り、フラグがセットされているラ
インアドレスをＳＶＧＡ１へ送出する。このとき、ライ
ンアドレス生成回路７は、上記ラインアドレスデータに
対応してラインデータ転送イネーブル信号を送出し、Ｓ
ＶＧＡ１（のＦＩＦＯ１１３）から上記アドレスの表示
データを二値化中間調処理回路１１に転送させる。

【００３３】二値化中間調処理回路１１は、Ｒ，Ｇ，Ｂ
各色８ビットで表現される２５６階調の多値表示データ
を、ＦＬＣＤ２０の表示画面における各画素に対応した
二値の画素データに変換する。本例では上記表示画面の
１画素は、図７に示されるように、各色について面積の
異なる表示セルを有している。これに応じて１画素のデ
ータも、図８に示されるように、各色について２ビット
（Ｒ１，Ｒ２，Ｇ１，Ｇ２，Ｂ１，Ｂ２）を有する。従
って、二値化中間調処理回路１１は８ビットの表示デー
タを各色２ビットそれぞれの２値データ（すなわち各色
４値）データに変換する。

【００３４】以上のようにＦＬＣＤ表示用の画素データ
に変換されるまでのデータの流れを図９に示す。

【００３５】図９に明らかなように、本例では、ＶＲＡ
Ｍ３の表示データはＲ，Ｇ，Ｂ各色８ビットの多値デー
タとして格納され、これらが読出され表示が行われると
きに２値化される。これにより、ホストＣＰＵ２１（図
２参照）は、ＦＬＣＤ２０側に対してＣＲＴを用いた場
合と同様にアクセスでき、ＣＲＴとの互換性を確保でき
る。

【００３６】なお、この二値化中間調処理で用いられる
手法は、公知のものを用いることができ、このような手
法としては、例えば誤差拡散法，平均濃度法，ディザ法
等が知られている。

【００３７】図３において、ボーダー生成回路１３は、
ＦＬＣＤ表示画面におけるボーダー部の画素データを生
成する。すなわち、図７に示されるように、ＦＬＣＤ２
０の表示画面は、１２８０画素からなる１ラインを１０
２４本有しており、この表示画面のうち表示に用いられ
ないボーダー部が表示画面を縁どるように形成される。

【００３８】このボーダー部が存在することにより、Ｆ
ＬＣＤ２０に転送される画素データのフォーマットは、
図８（Ａ）または図８（Ｂ）に示すものとなる。図８
（Ａ）は、図７に示す表示ラインＡ、すなわち全ての表
示ラインがボーダー部に含まれる表示ラインのデータフ
ォーマットであり、図８（Ｂ）は、図７に示す表示ライ
ンＢ、すなわち表示に用いられるラインのデータフォー
マットである。表示ラインＡのデータフォーマットは、
先頭にラインアドレスが付され、これにボーダー画素デ
ータが続く。これに対して表示ラインＢは両端部がボー
ダー部に含まれるので、そのデータフォーマットは、ラ
インアドレスに続いて、ボーダー画素データ，画素デー
タ，ボーダー画素データの順で続く。

【００３９】ボーダー生成回路１３で生成されたボーダ
ー画素データは、合成回路１５において二値化中間調処
理回路１１からの画素データと直列合成される。さら
に、この合成データには、合成回路１７においてライン
アドレス生成回路７からの表示ラインアドレスが合成さ
れた後、ＦＬＣＤ２０に送られる。

【００４０】ＣＰＵ９は、以上説明した構成全体を制御
するものである。すなわち、ＣＰＵ９はホストＣＰＵ２
１（図２参照）から表示画面の総ライン数，総ラインビ
ット数，カーソル情報の各情報を受け取る。また、ＣＰ
Ｕ９は、書換検出／フラグ生成回路５に対して、ＶＲＡ
Ｍアドレスオフセット，総ライン数および総ラインビッ
ト数の各データを送出し、また、ラインフラグレジスタ
の初期化を行い、また、ラインアドレス生成回路７に対
して表示開始ラインアドレス，連続表示ライン数，総ラ
イン数，総ラインビット数およびボーダー領域の各デー
タを送出し、同回路７から部分書換ラインフラグ情報を
得る。さらに、ＣＰＵ９は二値化中間調処理回路１１に
対してバンド幅，総ラインビット数および処理モードの
各データを送出し、ボーダー生成回路１３に対してボー
ダーパターンデータを送出する。

【００４１】また、ＣＰＵ９は、ＦＬＣＤ２０からその
温度情報やＢｕｓｙ信号等のステータス信号を受け取る
とともに、ＦＬＣＤ２０に対してコマンド信号，リセッ
ト信号を送出する。

【００４２】上記構成において、ラインアドレス生成回
路７からＳＶＧＡ１へ送出する要求ラインアドレスはブ
ロック毎に送出される。以下、この要求ラインアドレス
の送出について説明する。

【００４３】図１０はＦＬＣＤ２０の表示画面を模式的
に示す図である。同図は、表示画面の上から６ラインは
表示書換えが行われず、第７ライン目からの８ラインが
書換えられ、また、それ以降のラインは書換えが行われ
ない場合を示している。

【００４４】このとき、ラインアドレス生成回路７がＳ
ＶＧＡ１に対して転送する要求ラインアドレスのデータ
フォーマットを図１１（Ａ）に示す。同図に示されるよ
うに、このデータはデータの最初であることを示すスタ
ートビットがまず存在する。このスタートビットは所定
数ａが“０”で、次に所定数ｂが“１”となるものであ
る。このスタートビットの後、書換えが行われない６ラ
インに対応する６ビットが“０”で、次の書換えが行わ
れる８ラインに対応する８ビットが“１”となり、さら
に残りの書換えが行われないｎビットが“０”となる。

【００４５】図１１（Ｂ）は、図１１（Ａ）に示した要
求ラインアドレスのデータフォーマットの他の例を示す
模式図である。この例では、スタートビットの後に、通
信方式に所定のライン数に対応したコードを送出する。
すなわち、まず、書換えを行わないライン数６に対応し
たコードを送り、次に、書換えライン数８に対応したコ
ードを送り、さらに書換えを行わないライン数ｎに対応
したコードを送る。

【００４６】詳しくいえば、このフォーマットは、スタ
ートビットの後に最初に送るコードの示す数が書換えを
行わないライン数を示し、次のコードで示される数が書
換えを行うライン数を示している。従って、ＦＬＣＤ画
面の最初のラインから書換えを行う場合は、最初に送る
コードの示す数を０とすればよい。

【００４７】図１２（Ａ）および（Ｂ）は、ＦＬＣＤ画
面中に書換えを行う部分が２個所ある場合のデータフォ
ーマットの２例を示す図である。

【００４８】図１２（Ａ）において、図１１（Ａ）と同
様、“０”となるビットの数が書換えを行わないライン
数を示し、“１”となるビットが書換えを行うビットを
示す。

【００４９】図１２（Ｂ）に示すデータフォーマット
は、図１１（Ｂ）と同様のものであるが、スタートビッ
トの次の最初のコードが示す数は、書換えが行われる部
分の数、すなわち書換えラインのブロックの数を示して
おり、本例の場合、２ブロックが書換えられるため２を
示すコードが送られる。このコードの次に送られるコー
ドは、図１１（Ｂ）と同様、ＦＬＣＤ画面の上から書換
えを行わないライン数を示し、その次のコードが示す
「８」は書換えライン数を表わす。同様に、その次のコ
ードが示す「１２」は書換えを行わないライン数、さら
にその次のコードが示す「１０」は書換えを行うライン
数を示す。

【００５０】以上示した要求ラインアドレスのデータフ
ォーマットによれば、従来のデータフォーマットと比較
して、以下のような効果を得ることができる。

【００５１】図１３（Ａ）および（Ｂ）は、それぞれ本
例および従来例のアドレス要求およびこれに応じたデー
タ転送の様子を示す説明図である。

【００５２】図１３（Ｂ）に示す従来例では、ある書換
えブロックの表示データを得るのに、各ライン毎にアド
レスデータを送出し、それに応じて表示データを得るも
のであった。これによれば、アドレスデータを受けたＳ
ＶＧＡが、ライン毎にＶＲＡＭにアクセスして表示デー
タを読出しこれをＦＬＣＤ側へ転送するため、総ての書
換えラインについてのアドレスデータ送出から表示デー
タ転送までの時間が比較的長大なものとなる。

【００５３】これに対して、本例のデータフォーマット
によれば、図１３（Ａ）に示すように、総ての書換えラ
インアドレスのデータをブロックで送り、これに応じた
ＳＶＧＡによる表示データの読出しおよび転送がブロッ
ク単位で連続的に行うことが可能となる。このため、従
来例に比較すると、アドレスデータ送出から表示データ
転送までの時間が短くなる。

【００５４】

【発明の効果】以上の説明から明らかなように、本発明
によれば、表示制御回路に表示データの読出しおよびそ
の転送を許可する際、その読出しにかかる複数の表示デ
ータのアドレスをブロック単位で送ることができる。

【００５５】この結果、表示データ記憶手段にアクセス
して表示データを読出し、これを表示装置側へ転送する
時間を短くでき、処理速度の速い表示制御装置を得るこ
とができる。

【図面の簡単な説明】

【図１】従来の表示制御装置を示すブロック図である。

【図２】本発明の一実施例にかかる情報処理システムを
示すブロック図である。

【図３】本発明の実施例１にかかる表示制御装置を示す
ブロック図である。

【図４】図３に示すＳＶＧＡの詳細を示すブロック図で
ある。

【図５】本発明の実施例におけるＶＲＡＭアドレスから
ラインアドレスへの変換を説明するための模式図であ
る。

【図６】本発明の実施例における書換え表示画素と書換
ラインフラグレジスタとの関係を示す模式図である。

【図７】本発明の実施例におけるＦＬＣＤ表示画面を示
す模式図である。

【図８】（Ａ）および（Ｂ）は、本発明の実施例におけ
る表示データのデータフォーマットを示す模式図であ
る。

【図９】本発明の実施例における表示データの処理の流
れを示すブロック図である。

【図１０】本発明の一実施例にかかるラインアドレスデ
ータのフォーマットの説明に用いられるＦＬＣＤ表示画
面の模式図である。

【図１１】（Ａ）および（Ｂ）は、上記データフォーマ
ットの２例を示す説明図である。

【図１２】（Ａ）および（Ｂ）は、上記データフォーマ
ットの他の実施例にかかる２例を示す説明図である。

【図１３】（Ａ）および（Ｂ）は、本例のラインアドレ
ス転送と従来のラインアドレス転送とを比較するための
説明図である。

【符号の説明】

１ＳＶＧＡ３ＶＲＡＭ５書換検出／フラグ生成回路７ラインアドレス生成回路９ＣＰＵ１０ＦＬＣＤインターフェース１１二値化中間調処理回路１３ボーダー生成回路１５，１７合成回路２０ＦＬＣＤ２１ＣＰＵ／ＦＰＵ１０１，１０３ＦＩＦＯ１０３バスインターフェースユニット１０５データマニピュレータ１０７グラフィックスエンジン１０９メモリインターフェースユニット１１１ＶＧＡ

フロントページの続き (72)発明者小野研一郎東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者島倉正美東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者森本はじめ東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者松崎英一東京都大田区下丸子３丁目30番２号キヤノン株式会社内

Claims

【特許請求の範囲】

【請求項１】表示状態の更新を、表示変更にかかる表
示素子のみについて行うことが可能な表示装置の表示制
御装置において、表示データを記憶した表示データ記憶手段と、該記憶手段に記憶された表示データを、所定周期で順次
読出して前記表示装置へ転送することが可能で、かつ前
記記憶手段に記憶された表示データを部分的に書換える
ことが可能な表示制御回路と、該表示制御回路が当該書換えのために前記表示データ記
憶手段でアクセスするアドレスを検出するための書換検
出手段と、該書換検出手段が検出するアドレスを読取り、前記表示
制御回路に当該読取ったアドレスと該アドレスの表示デ
ータのみの転送を許可する信号を送る転送許可手段であ
って、前記読み取ったアドレスをブロック単位で送る転
送許可手段と、を具えたことを特徴とする表示制御装
置。