JPS6270922A - クロツク位相調整方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 帽　茨〕 斗既要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 発明の効果 〔概要〕 スキャンイン／アウト手段を備えた論理回路において、
該スキャンイン／アウト手段にｎ＋ｐ個の特定のスキャ
ンインアウトラッチ回路を設けると共に、該ｎビットの
選択信号に従い、入力クロツクを最大ｍ−２１ステップ
の遅延クロック信号として選択出力する第１の遅延手段
と、該ｐビットの選択信号に従い、入力クロック信号を
上記第１の遅延手段による最小ステップ幅の更に最小１
／２Ｆステ・ノブの遅延クロック信号として選択出力ｆ
Ａ上スの浬延卆団を金着誼瞳坑丁うこ己−ホつ１上記ｎ
＋ｐ個のスキャンインアうトう・７チ回路に、任意の遅
延クロック信号を得る為の選択データを設定するだけで
、入力クロック信号に対して、任意の１７２Ｆステップ
による遅延クロック信号を送出せしめるようにしたもの
である。

〔産業上の利用分野〕

本発明は、情報処理システムにおけるクロック信号の位
相調整方式に関する。

一般に、情幸饋処理システム、例えば、中央処理装置（
以下、ＣＰＵと云う）における演算処理、情報保持等の
主機能は、通常半導体素子による論理回路により達成さ
れる。

この論理回路は、オア／ノアゲートのような組み合わせ
回路と、更に複数の組み合わせ回路によるレジスタ、ラ
ッチ、フリップフロップ（以下、ＦＦと云う）のような
順序回路とを多数相互に組み合わせて実現している。

上記組み合わせ回路は、人力信号の印加に従い、各構成
素子における動作遅延時間の遅れのみで出力信号が得ら
れるが、順序回路は入力データ印加後、別途クロック信
号によって、該人力データのセントを行った後、出力信
号が得られる。

通常のＣＰＵ等においては、クロック信号を一定周朋と
する同期方式が常用されていることは周知の通りである
。

近年、情報処理システムの普及と３発達に伴い、小型で
、低コストの品の需要が増大する一方、ＣＰＵ等におけ
る処理能力の向上が期待され、より高速で、且つ大型化
が必要とする分野も存在するようになってきた。

従来より、情報処理システムの高速・大型化はシステム
設計の改良と共に、半導体素子の高速化。

及び集積化技術、即ち、高集積回路（ＬＳＩ）の実現に
負う所が大きい。

高集積回路（ＬＳＩ）は高密度実装を低コストで提供す
る一方、上記論理回路の動作特性における均一化、並び
に高信頼性化を実現してきた。

然し、該高速・大型化システムは、極めて多量の半導体
素子による、前述の組み合わせ回路により構成する為、
論理回路における動作特性、特に動作時間の僅かなバラ
ツキの多数構成による集積が、例えば、ＣＰＵ等におい
て、クロック信号のタイミングの余裕度に微妙な影響を
及ぼす場合がある。

又、情報処理システムの高速化は、実配線長による遅延
時間が無視できない領域に達しているので、その論理回
路におけるクロック信号は、所定の遅延時間を有する複
数のクロック信号を、所謂位相調整回路を介して分配し
ているのが現状である。

この場合、該遅延クロックを分配する論理回路において
は、それぞれの論理回路に固有のクロック遅延を必要と
するので、上記位相調整回路においては、該分配対象の
論理回路に応して、任意の遅延を有するクロック信号を
効率良く供給できることが要求される。

〔従来の技術〕

第４図（ａ）　、　（ｂ）は、従来の位相調整方式の一
例を示した図である。

第４図（ａ）は受動素子の誘導線路（Ｌ）、並びに容量
（Ｃ）による位相調整回路の例、第４図（ｂ）はオア／
ノアゲートによる位相調整回路の例である。

第４図（ａ）の位相調整回路１０ａ〜１０ｈは、集中。

又は分布定数によるし、及びＣの各単位区間の縦続遅延
時間を、調整端子１１ａａ〜１ｌａｎ、−・・、１ｌｈ
ａ〜１１ｈｎにより選択して、入力される基準クロック
信号＊　ＣＬＫＯに対して、それぞれ定められた遅延時
間を有するＣＬＫａ〜ＣＬＫｈを送出する。ここで、Ｃ
ＬＫＯ＃ＣＬＫａである。

第４図（ｂ）の位相調整回路２０ａ〜２０ｈは、複数の
オア／ノアゲートによる縦続遅延時間を、調整端子２１
ａａ〜２１ｈｎにより選択する。

何れの位相調整回路によっても、論理的には機能するが
、通常ＬＳＩに内蔵する場合には、論理回路に共通のオ
ア／ノアゲートを利用できて、実現の容易な後者の位相
調整回路２０ａ〜２０ｈが利用されることが多い。

然し、後者の回路２０ａ〜２０ｈによっても、位相調整
の為には、ゲート当たりの遅延時間ｔｐによるピッチは
、使用ゲートの遅延時間に制約され、できるだけ小さり
、調整時間範囲Ｔは、できるだけ大きい方が利用し易い
ので、 Ｔ＝ｔｐ′ｎ から、調整端子数ｎも又、大とすることが必要となる。

〔発明が解決しようとする問題点〕

本発明の対象となる位相調整回路２０ａ〜２０ｈが共存
する高集積回路（以下、ＬＳＩ　と云う）においては、
内蔵するゲート数より寧ろ印刷配線板における外部引き
出し端子数に制約があり、この点からは、上記調整端子
数ｎは抑制して少なくしたいので、ＬＳＩとの共存にお
いては矛盾する問題点を有している。

又、実装面からも該ＬＳＩを搭載する印刷配線板等の高
密度実装においては、選択端子における接続変更作業等
は、できれば皆無とする方が信頼性の点から望ましい。

即ち、■接続変更をショートサーキットのようなもので
実現しようとすると、ショートサーキットの実装スペー
スを余分に必要とし、実装効率が悪くなる。■接続変更
を布線の張り替えで行おうとすると、その作業効率が悪
くなる。■ショートサーキットや、布線の張り替えは、
何れの場合でも接続端子の信頼性が問題となる。

本発明は上記従来の欠点に鑑み、位相調整上から位相調
整回路に期待されるｔｐの微小化、ｎの増大に制約を加
えることなく、ＬＳＩに効率良く共存させる為、通常Ｌ
ＳＩ等の論理回路における故障位置の指摘を容易にする
機能として良く知られているスキャンインアウト手段を
利用し、位相調整の為の外部引き出し端子数を最小限に
抑え１位相調整の為の端子選択作業も合理的に実施でき
る位相調整方式を提供することを目的とするものである
。

〔問題点を解決する為の手段〕

第１図は本発明の一実施例をブロック図で示した図であ
る。

本発明においては、ｎビットの選択信号に従い、入力ク
ロソク信号を最大ｍ　＝　２　’ステップの遅延クロッ
ク信号として選択出力する第１の遅延手段ｌと、ｎビッ
トの選択信号に従い、入力クロソク信号を上記第１の遅
延手段１による最小ステップ幅の更に最小１／２Ｐステ
ップの遅延クロック信号として選択出力する第２の遅延
手段２を縦続接続すると共に、上記第１．第２の遅延手
段に対応するｎ＋ｐ個のスキャンインアウトラッチ回路
とを備え、上記論理回路におけるスキャンイン動作に際
して、Ｈ＋ｐ個のスキャンインアウトラッチ回路に、上
記選択信号に対応する選択データを設定せしめ、該縦続
した第１．第２の遅延手段から、任意の１／　２　’ス
テップによる遅延クロック信号を送出せしめるように構
成する。

〔作用〕

即ち、本発明によれば、クロック信号に対する位相調整
に際して、粗調整に相当するｍステップの選択調整端子
の選択は、第１の遅延手段ｌによりｎビットの選択信号
をｍ　＝　２　ｎの形で、ｎ個のスキャンインアウト回
路（３ａ〜３ｃ）にスキャンインしてランチせしめるこ
とにより得られるようにし、１ステ・ノブ以内の微調整
については、１７２Ｆステップの選択を第２の遅延手段
２により、ｐビットをｐ個のスキャンインアウトレジス
タ（３ｄ）にラッチせしめることにより得られるように
し、その結果として、入力されたクロック信号＊ｃｔ、
Ｋｏに対して、０〜（ｍ−１／２’）の遅延調整範囲に
おいて、１／２Ｐステップによる任意の遅延クロ・ツク
信号が得られる。

又、位相調整の為の選択データをスキャンインするのに
、論理回路に対するスキャンイン／アウト手段と共用化
すれば、位相調整の為に該選択データを印加する為の端
子を特に設ける必要がなく、ＬＳＩにおける論理回路と
の共存性に優れた位相調整回路が得られる。

又、位相調整の為に、上記第１．第２の遅延手段に印加
する選択データを、例えば、ファームウェア等により実
現すると、高密度実装の中で、配線変更等を伴うことの
ない信頼性の高いクロック位相調整方式が実現する。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第１図（ａ）　、　（ｂ）は、本発明の一実施例をブロ
ック図で示した図であり、第１図（ａ）は位相調整にお
いて、入力する基本クロック信号＊　ＣＬＫＯに与える
遅延時間の設定に対する選択データの入力手段を、アド
レス方式（並列方式）によるスキャンインによって実現
する例であり、第１図（ｂ）は該選択データの入力手段
をシフトレジスタ方式（直列方式）のスキャンインによ
って実現する例を示したものである。尚、全図を通して
、同じ符号は同じ対象物を示している。

第１図（ａ）　、　（ｂ）の帆Ｏａは、論理回路により
構成される情報処理装置、或いはその下位機能ブロック
の中間実装体９例えば、印刷配線板組み立て。

又は、前述のＬＳＩ　（以下、装置と云う）である。

又、上記直列、並列方式によるスキャンイン動作は、従
来の装置０．Ｏａにおけるスキャンイン／アウト機能に
対して、少数のスキャンインアウトラッチ回路３ａ〜３
ｄ、３ａａ〜３ａｄを追加し、該スキャンイン／アウト
機能をその優利用するものとする。

第２図（ａ）　、　（ｂ）　、　（ｃ）は、第１図（ａ
）　、　（ｂ）　ニおける第１の遅延部１．及び縦続す
る第２の遅延部２の構成例を示した図である。

又、第３図（ａ）　、　（ｂ）は本発明の他の実施例を
ブロック図で示した図である。

先ず、第２図において、第１の遅延部１の＊ＣＬＫＯ端
子に入力されるクロック信号を、縦続するｍ−１個のオ
ア／ノアゲート１１に入力し、それぞれの入出力信号を
ｍ個、ここでは、８個のノアゲート１２に印加し、ｎビ
ットによる位相調整信号。

ここでは、３ビツトのＰＳＯ−ＰＳ２を入力するデコー
ダ１３において展開された選択信号２３＝８個の出力信
号の内、何れかの１出力に“０゛を送出せしめることに
より、ノアゲートＩ２においてノアゲート列１１におけ
る遅延信号を選択し、ノアゲート１４に送出せしめるよ
うに動作する。

この時、第２の遅延部２と、共通に使用するノアゲー１
−１４．及び、第２の遅延部２のノアゲート１５は、第
２の遅延部２に印加される他のｐビットによる位相調整
信号、ここでは、１ビツトによるＰＳＩＯが０゛に保持
されているので、上記ＰＳＯ〜ＰＳ２によって選択され
た、＊　ＣＬＫＯの８ステップに遅延されたクロック信
号（＊　ＣＬＫＯ〜＊　ＣＬＫ７）の内の何れかを、そ
の侭外部に送出するように機能する。

この時点において、上記第２の遅延部２に対する、上記
選択信号ＰＳＩＯが１゛として入力されると、ノアゲー
ト１６を介して、先の＊　ＣＬＫＯ〜＊　ＣＬＫ７を出
力するノアゲート１４．及び１５における内部接続素子
１例えば、エミッタ結合論理回路（ＥＣＬ）のエミッタ
ホロワを形成する出力トランジスタのペースと並列接続
する別のエミッタホロワ出力端子に、例えば、数ｐｐの
コンデンサＣＯを挿入することによって形成される遅延
手段によって、第１の遅延部１からのステップ遅延信号
＊　ＣＬＫＯ〜＊　ＣＬＫ７に、例えば、更に０．５ス
テップの遅延時間を挿入することができる。

この場合の、該０．５ステップの遅延動作の詳細・は、
本願出願者が別途出願した特願昭５９−１５８２０８「
位相可変回路」に詳しく開示されているので、ここでは
省略するが、上記第１の遅延部１と、第２の遅延部２に
よる位相調整は、ＰＳＯ−ＰＳ２．及びＰＳＩＯの４ビ
ツトにより、例えば、第１の遅延部１のノアゲート１１
の１個当たりの遅延時間をｔｓとした時、最小Ｏより最
大（ｍ−１／２’　）　　Ｘｔｓとする範囲において、
１７２ｒステップ毎に設定される選択クロック信号（Ｃ
ＬＫＩ）が得られる。

上記においては、第２の遅延部２の選択信号数ｐを１と
して説明したが、複数個に及ぶ場合は、第２図（ｂ）に
より説明される。

本図は、第２図（ａ）に対して、選択信号ＰＳＩＩ。

及びそれに対応したノアゲート１７が追加され、且つノ
アゲート１４．１５には、出力がそれぞれ１つ追加され
、その先には、ノアゲート１７の出力と共通に接続され
る容量ＣＯ゛　が付いている。

この容ＩｃＯ’　は、前述の容Ｈｃｏと同様の働きをす
るが、唯可変ステップの幅が０．２５ステップとなるよ
うに容量値が変えられている。

これらのＰＳＩＯとＰＳＩＩとにより、第２の遅延部２
ではθ〜０．７５ステップの間を、０．２５ステップ間
隔で設定することができる。

第１図（ａ）による並列方式では、位相調整の為の選択
信号の設定は、先ず、セント信号（ＳＥＴ）により、装
置０におけるアドレス型スキャンインアウトラッチ回路
３ａ〜３ｄを含む全ランチを、セント状態（例えば、　
１゛）にクリアし、次に該ランチ３ａ〜３ｄの内、その
内容を反転（°１”悼“０°）させたいランチについて
、逐一そのラッチに固有のスキャンアドレス（Ｓａｄａ
　＝Ｓａｄｄ）が選択されるように、スキャンアドレス
信号（ＳＡＤ）をデコーダ４に印加すると共に、スキャ
ンインデータ（Ｓｌ）を入力する。

それによって、所望のラッチ内容をｌ°から。

０′に反転させることができ、最終的にラッチ３ａ〜３
ｄに任意の選択信号を設定することができる。

尚、上記セット信号（ＳＥＴ）は個々のスキャンインア
ウトラッチの都合により、リセット信号（該ラッチの内
容を“０゛にクリアする）に代えても良く、この場合の
スキャンイン回路は、該ラッチの内容を“０′から“１
゛に反転させるようになっている事は云う迄もない。

スキャンアウト信号（ＳＯ）は、スキャンアウト動作時
において、全ラッチ回路３ａ〜３ｒから逐一デコーダ４
のスキャンアドレス５ａｄａ＝Ｓａｄｒを、対応する端
子に入力してスキャンアウト出力Ｓｏａ　＝Ｓｏｒから
の信号をドツトオアにより集めて送出するものである。

尚、ランチ回路３ａ〜３ｒが、ＴＴＬ回路のようにドツ
トオアが不可能な場合には、オアゲートを介して上記Ｓ
Ｏを出力するものとする。

第１図（ａ）に示す並列方式のスキャンインによる位相
調整回路では、以上のように構成されているので、図示
していない装置Ｏの制御部は、例えば、装置０の初期設
定に際して、セット信号（ＳＥＴ）を全ラッチ回路３ａ
〜３ｒに印加した後、スキャンアドレス信号（ＳＡＤ）
と共に、スキャンイン信号（Ｓｌ）を逐一人力して、ラ
ッチ回路３ａ〜３ｒに任意の選択データを設定し、第１
の遅延部１．及び第２の遅延部２により、該選択データ
に対応する遅延時間を選択せしめて、＊　ＣＬＫＯに対
して０〜（ｍ　−１／　２Ｆ）の範囲により、１／２Ｐ
ステップの何れかの遅延時間を有するＣＬＫＩをバッフ
ァ機能のオアゲート５を介して、該装置Ｏの他のラッチ
回路３ｅ〜３ｒの＊　ＣＬＫｅ〜＊　ＣＬＫｒ入力端子
に送出する。

このようにすれば、上記ＣＬＫＩを選択設定する為の、
上記ＳＥＴ、　Ｓｌ、　ＳＡＤは装置Ｏの従来における
スキャンイン／アウト機能をその信認用できるので、該
装置Ｏにおける入出力端子の増加は、従来のＳＡＤが３
ビツト以上であれば、スキャンアドレス５ａｄａ＝ｓａ
ｄｄの４個の増加に対応して、該ＳＡＤは最大１ビツト
の追加に収められ、装置、又はＬＳＩ　レベルにおける
入出力端子数が大幅に増加することもなく、装置、ＬＳ
Ｉ等との共存性に優れ、且つ外部からの選択信号によっ
て、クロック信号＊　ＣＬＫＯに対する遅延時間を任意
に設定する操作性の良いクロック位相調整回路を実現す
ることができる。

尚、第１の遅延部１．第２の遅延部２に印加する選択信
号を保持するランチ回路３ａ〜３ｄを、他の例えば制御
部より保持送出せしめても同様に実現することは勿論で
ある。

次に、並列方式のスキャンインに対応する直列方式のス
キャンインによって実現する変形実施例のクロック位相
調整回路について、第１図（ｂ）に従って説明する。

第１図（ｂ）のスキャンイン信号（Ｓｌａ）、及びスキ
ャンアウト信号（ＳＯａ）は、図示されていない外部の
制御部に内蔵、又は支配下にある他のシフトレジスタと
、図示のシフト型スキャンインアウトラッチ回路３ａａ
〜３ａｒと直列に環状接続されてスキャンチェインを形
成し、該シフトレジスタも、別途該制御部の支配下にあ
るスキャンクロック発生部より送出されるスキャンクロ
ック信号（ＳＣＫ）を、上記スキャンインアウトラッチ
回路３ａａ〜３ａｒと同様に印加することにより、該Ｓ
ＣＫの１クロツク毎に、上記ＳＩａデータが１歩進され
、スキャンインアウトラッチ回路３ａａ〜３ａｒのｒ個
と１上記シフトレジスタの段数（例えば、３段）の和（
ｒ＋ｓ）のスキャンクロック（ＳＣＫ）により、上記Ｓ
ｌａデータが当該スキャンチェインを一巡するように作
動する。

従って、該シフトレジスタ上に、制御部により設定され
たデータは、該スキャンクロック（ＳＣＫ）の印加制御
に伴い移動して、当該スキャンチェイン上の任意のスキ
ャンインアウトラッチ回路３ａａ〜３ａｒ　、又は上記
シフトレジスタに設定することができる。

即ち、上記外部制御部は第１の遅延部１と、第２の遅延
部２に前述の実施例と同様のｐｓｏ　４ｐｓｚ。

ＰＳＩＯに対応する信号を、スキャンインアウトラッチ
回路３ａａ〜３ａｄに、上記Ｓｌａとして設定し、位相
調整の為の選択データを入力することにより、第１の遅
延部１．第２の遅延部２において、該選択データに対応
する遅延時間を選択せしめ、前述の並列方式と同様に、
＊　ＣＬＫＯを０〜（ｍ−１／２’　）の範囲において
、１７２Ｆステップによる任意の遅延時間を有するＣＬ
ＫＩを、バッファ機能のオアゲート５を介して、装置内
Ｏａの他のスキャンインアウトラッチ回路３ａ／〜３ａ
ｒの＊　ＣＬＫａ　／　〜＊　ＣＩ、Ｋａｒ入力端子に
送出するクロック位相調整回路が得られる。

尚、スキャンイン／アウト中は、論理動作の為に使用す
るシステムクロックＣＬＫＩは不要であり、逆にＣＬに
１を使用する論理動作中はスキャンイン／アウト動作を
実行することはないので、該ＣＬＫＩの位相調整状態は
変動することはない。

然し、スキャンイン／アウトと、論理動作とを交互に繰
り返す時は、ＣＬＫＩの為の選択データは、その都度、
一定値をスキャンイン動作により設定する必要がある。

こうして、一旦設定したスキャンインアウトラッチ回路
３ａａ〜３ａｄのデータを、その後に実行するスキャン
イン／アウトに続く論理動作と交互繰り返しを実行する
場合、上記ラッチ回路３ａａ〜３ａｄを別の制御信号に
よってスキャンチェインに挿入、又は迂回と、スキャン
クロック（ＳＣＫ）の印加／停止保持とを連動するよう
操作すれば、クロック位相調整時のみ、該ラッチ回路３
ａａ〜３ａｄをスキャンチェインに挿入して、スキャン
イン信号（ＳＩａ）による選択データを設定し、その後
は、スキャンチェインより離脱せしめ、該選択データを
固定的に保持することもできる。

次に、第３図（ａ）　、　（ｂ）によって、本発明の他
の実施例について説明する。

前例では、スキャンイン信号（ＳＩ、又は５ｌａ）とし
て入力する選択データは、例えば、外部の制御部に所属
する記憶部に、制御プログラムと共に蓄積する制御デー
タの一部に保持するファームウェアデータのイメージで
取り扱ったが、本実施例では、各装置毎に特有のクロッ
ク位相調整の為の選択データを、当該装置、ここでは、
装置Ｏｂ、Ｏｃの内部に存する別の記憶部（以下、ＭＥ
Ｍ　６ｂ、ｃと云う）に蓄積せしめて、該外部制御部が
、例えば、各装置に対する初期設定に際して、装置別の
選択データを意識することなく、各装置Ｏｂ、Ｏｃ毎の
ＭＥＭ　６ｂ、ｃに、予め設定した選択データを、スキ
ャンアウトデータ（ＳＯ９又は５Ｏａ）として、一旦送
出せしめ、その後は該スキャンアウトデータ（Ｓｏ、５
Ｏａ）を定形的な手順のみで、スキャンインデータ（Ｓ
ｌ、５ｌａ）として使用するようにすることにより、第
１図（ａ）　、　（ｂ）で説明した前述の実施例と同様
の操作を実行するクロック位相調整方式を提供しようと
するものである。

本実施例における第３図（ａ）の並列方式のスキャンイ
ン／アウト、並びに第３図（ｂ）の直列方式によるスキ
ャンイン／アウトによるクロック位相調整方式において
も、図中の符号で、前述の符号と共通のものは同一の対
象物を示している。

第３図（ａ）の並列方式は、対応する第１図（ａ）によ
る装置０の構成に、ＭＥＭ　６ｂが付加された点が異な
る。

このＭＥＭ　６ｂにおけるアドレス八〇〜Ａｎは、デコ
ーダ４ｂに印加するスキャンアドレス信号（ＳＡＤ）中
の一部を利用するが、スキャンインアウトラッチ回路３
ａ〜３ｒのアドレスに重複しないように割り当てておく
ものとする。

必要ならば、チソプセレク）　（ＣＳ）信号作成回路を
付加しても良い。

又、必要によりＭＥＭ　６ｂ専用のアドレス信号を用い
ても良い。

本実施例では、第１図（ａ）のラッチ回路３ａ〜３ｄに
設定する第１の遅延部１．第２の遅延部２の選択データ
を、ＭＥＭ　６ｂをアクセスして、そのデータ出力端子
（Ｄｏ）より送出せしめ、図示省略した外部の制御部に
スキャンアウト信号（ＳＯ）として読み出し、その後、
該外部の制御部が、第１図（ａ）による実施例と同様に
、上記ＳＯによる読み出しデータを上記ｓｒとして入力
し、第１の遅延部１．第２の遅延部２に印加する＊　Ｃ
ＬＫＯに、該Ｓｌによる選択データに従う遅延時間を選
択してＣＬＫＩを送出するクロック位相調整方式が得ら
れる。

尚、ＭＥＭ　６ｂに蓄積せしめる選択データは、予めＭ
Ｅ？’ｌ　６ｂに対するライトイネーブル（Ｗｅ）、デ
ータ入力（Ｄｉ）、及びアドレス（ＡＯ＝Ａｎ）に必要
な信号を、上記外部の制御部が送出印加して記憶せしめ
でおくものとする。

次に、第３図（ｂ）の直列方式は、対応する第１図（ｂ
）による装置０の構成に、ＭＥＭ　６ｃが付加された点
が異なる。

該ＭＥＭ　６ｃへの選択データの記憶動作は、第１図（
ｂ）　と同様に構成されたスキャンチェインにおけるラ
ンチ回路３ａｅをデータ入力（Ｄｉ）に割り当て、ラン
チ回路３ａｆ〜３ａｊをアドレス（ＡＯ〜Ａｎ）に割り
当て、ラッチ回路３ａｋをデータ出力（ＤＯ）に割り当
てる。

図示されていない前述の外部の制御部は、予め、選択デ
ータをスキャンインデータ（Ｓｌａ）として、スキャン
クロック（ＳＣＫ）を印加しつつスキャンインを実行し
、ランチ回路３ａｅを介して、当該ＭＥＭ６Ｃのデータ
入力（Ｄｉ）に、ラッチ回路３ａｆ〜３ａｊを介して、
当該ＭＥＭ　６ｃのアドレス（ＡＯ〜＾ｎ）に印加する
と共に、ライトイネーブル（Ｗｅ）を印加して、上記選
択データをＭＥＭ　６ｃに記憶せしめておく。

ＭＥＭ　６ｃに記憶した該選択データは、クロック位相
調整に際して、該制御部が上記ＭＥＭ　６ｃに対して、
上記ライトイネーブルをディスイネーブル（即ち、読み
出しモード）として、スキャンクロック（ＳＣＫ）を逐
一印加してシフト動作を実行することにより、ラッチ回
路３ａｆ〜３ａｊ　を介したアドレス（ＡＯ〜Ａｎ）に
従う読み出し信号（Ｄｏ）による選択データをランチ回
路３ａｋに設定せしめ、スキャンアウト信号（ＳＯａ）
として読み出すことができる。

この時、上記ＭＥＭ　６ｃの読み出し信号（ｆｌＯ）を
ラッチ３ａｋに取り込む為、ＣＬＫＩ信号を必要とする
が、この時のＣＬに１信号は位相を調整されていなくて
もかまわない。

該選択データを、図示していない外部の制御部を介して
、シフト動作により、スキャンインデータ（Ｓｌａ）　
　としてラッチ回路３ａａ〜３ａｄに設定し、ＰＳＯ−
ＰＳ２．ＰＳＩＯとして、第１の遅延部１．第２の遅延
部２に入力すれば、ＭＥＭ　６ｃに予め記憶されている
選択データに従って、＊　ＣＬＫＯに遅延を施したＣＬ
ＫＩを送出するクロック位相調整方式が得られる。

本実施例においても、ラッチ回路３ａａ〜３ａｄ、及び
３ａｅ〜３ａｋについては、選択データに関するスキャ
ンイン／アウトを操作する時だけ有効とし、ＭＥＭ　６
ｃからの選択データ読み出し、並びに第１の遅延部１．
第２の遅延部２への設定以外はスキャンチェインより離
脱せしめて、該ラッチ回路３ａａ〜３ａｄにおける選択
データを固定的に保持するようにしても良い。

以上の説明では、＊　ＣＬ／ＫＯより位相調整したクロ
ック信号ＣＬＫＩを得るのに、■系統により説明したが
、勿論必要により、位相を異にする他の位相調整を施し
たクロック信号を得る為、従来における第４図（ｂ）の
ように複数の手段を設けて同様に実現しても良いことは
云う迄もない。

又、第２の遅延部２の回路として、前述の回路以外にも
、第２図（ｃ）のような回路を用い得ることができるこ
とは、当該分野に従事している者には簡単に推測できる
。

図中、０１〜Ｃ４は、ＬＳＩ内の配線パターン等によっ
て実現される寄生容量であり、この容量の値（具体的に
は、配線パターンの長さ）を、それぞれ異なる値にして
おき、ノアゲート１８の信号伝搬遅延時間（ノアゲート
１８の入力からノアゲート１９の入力迄）がそれぞれ０
．２５ステップ宛異なる様にすることにより、前述の第
２図（ｂ）の回路と同等の働きをさせることができる。

〔発明の効果〕

以上、詳細に説明したように、本発明のクロック位相調
整方式は、スキャンイン／アウト手段を備えた論理回路
において、該スキャンイン／アウト手段にｎ＋ｐ個の特
定のスキャンインアウトラッチ回路を設けると共に、該
ｎビットの選択信号に従い、入力クロックを最大ｍ＝２
１ステップの遅延クロック信号として選択出力する第１
の遅延手段と、該ｐビットの選択信号に従い、入力クロ
ック信号を上記第１の遅延手段による最小ステップ幅の
更に最小１／２１ステップの遅延クロック信号として選
択出力する第２の遅延手段とを＊ａ接続することにより
、上記ｎ＋ｐ個のスキャンインアウトラッチ回路に、任
意の遅延クロック信号を得る為の選択データを設定する
だけで、入力クロック信号に対して、任意の１／２ｅス
テップによる遅延クロック信号を送出せしめるようにし
たものであるので、従来のクロック位相調整手段に比較
して、外部引き出し端子数を最小限に抑止し、ＬＳＩと
の共存性に優れ、且つ位相調整手段としては接１涜変更
作業等を伴うことなく、外部よりの制御手段によって、
任意の遅延時間をきめ細かく選択設定できるクロック位
相調整方式が得られる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例をブロック図で示した図。 第２図は第１の遅延部、第２の遅延部の構成例を示した
図。 第３図は本発明の他の実施例をブロック図で示した図。 第４図は従来の位相調整方式の一例を示した図。 である。 図面において、 ０、Ｏａ、Ｏｂ、Ｏｃは装置、　　１は第１の遅延部。 ２は第２の遅延部。 ３ａ〜３ｒはアドレス型スキャンインアウトラッチ回路
。 ３ａａ〜３ａｒはシフト型スキャンインアウトラッチ回
路。 ４．４ｂ、１３はデコーダ、　５はオアゲート６ｂ、６
ｃは記憶部（Ｍ聞）、１１はオア／ノアゲート。 １２、１４．１５．１６．１８．１９はノアゲート。 をそれぞれ示す。 → 準ヰ已［ 手続補正書（自発） 昭和　　手　　ｒＪ　　　目 ６１．１０１４ １、・１１ｆ１の１２示 昭和ｌ　ＯＱ持Ｊ’ｌ［ｉ第１’？Ｐ／７／　　’＞３
　１山　ｉＩ：　　を　−１−る　と・１汀Ｉと・Ｉ）
関（４持、＋Ｔ出窄１人（１所　神１−１１１県用崎市
中１１；１区１・小Ｉｌｌ中１０１５番地（５２２）名
弥富士通株式会社 ４　代　　ｉｌｌ！　　　　！ｙ　　　　　　ｆｌ：ｌ
訴　神全用り、！川崎小中Ｉ＋１１区ｌ−・１・Ｉｌｌ
中１０１５ｉ％地゛−一、− ７、補止の村象１１１１１１３の特許請求の範囲。欄１
１　Ｔ：ｎ　＋ｌ’、　ＬＱ内内削別紙通り■、　明細
書の特許請求の範囲を下記の通り補正する。 ヤンインアウトランチ回路とを備え。 上記論理回路におけるスキャンイン動作に際して、上記
スキャンインアウトラッチ回路に、上記遅延時間選択信
号に対応する選択データを設定せしめ。 る遅延クロック信号を送出せしめるようにしたことを特
徴とするクロック位相調整方式。 （２）上記遅延手段は、ｎビットの選択信号に従い、入
力クロック信号を最大ｍ＝２　　ステップの遅延クロッ
ク信号として出力する第１の遅延手段と、Ｐビットの選
択信号に従い、入力クロック信号を上記第１の遅延手段
による最小ステップ幅の更に最小１／２Ｐ　ステップの
遅延クロック信号と請求の範囲第１項記載のクロック位
相調整方式。 選択データを入力する記憶手段を具備し。

Claims (2)

【特許請求の範囲】
1. （１）スキャンイン／アウト手段を備えた論理回路にあ
   って、ｎビットの選択信号に従い、入力クロック信号を
   最大ｍ＝２＾ｎステップの遅延クロック信号として選択
   出力する第１の遅延手段（１）と、ｐビットの選択信号
   に従い、入力クロック信号を上記第１の遅延手段（１）
   による最小ステップ幅の更に最小１／２＾Ｐステップの
   遅延クロック信号として選択出力する第２の遅延手段（
   ２）を縦続接続すると共に、 上記第１、第２の遅延手段に対応するｎ＋ｐ個のスキャ
   ンインアウトラッチ回路（３ａ〜３ｄ）とを備え、 上記論理回路におけるスキャンイン動作に際して、ｎ＋
   ｐ個のスキャンインアウトラッチ回路（３ａ〜３ｄ）に
   、上記選択信号に対応する選択データを設定せしめ、 該縦続した第１、第２の遅延手段から、任意の１／２＾
   Ｐステップによる遅延クロック信号を送出せしめるよう
   にしたことを特徴とするクロック位相調整方式。
2. （２）上記ｎ＋ｐ個のスキャンインアウトラッチ回路（
   ３ａ〜３ｄ）以外のスキャンインアウトラッチ回路を介
   して入力するアドレス信号、又は別途入力するアドレス
   信号に従い、上記第１、第２の遅延手段への選択データ
   を入出力する記憶手段（６ｂ、６ｃ）を具備し、 該論理回路におけるスキャンイン動作に際し、上記記憶
   手段（６ｂ、６ｃ）へのアドレス信号により出力せしめ
   て得られる上記選択データを、上記ｎ＋ｐ個のスキャン
   インアウトラッチ回路に設定し、上記第１、第２の遅延
   手段によって、任意の１／２＾Ｐステップによる遅延ク
   ロック信号を送出せしめるようにしたことを特徴とする
   特許請求の範囲第１項に記載のクロック位相調整方式。