JP4846788B2 - データ信号発生装置 - Google Patents

Description

本発明は、マルチプレクサを用いて並列データを高速のシリアルデータに変換出力するデータ信号発生装置に関し、特に、並列データを生成するデータ出力部の遅延に対するシリアル変換処理の同期を、小さな実装容積で、且つ自動的にとれるようにするデータ信号発生装置に関する。

ＰＰＧ（パルスパターン発生器）などのデータ信号発生装置は、低速な並列データをマルチプレクサを用いて高速のシリアルデータに変換出力している。

図１１は、マルチプレクサを用いたデータ信号発生装置１０の基本的な構成例を示している。

図１１において、データ出力部１１は、予め所定パターンの一連のデータ列を記憶している内部のメモリ（図示せず）もしくはこのデータ列を生成する演算回路（図示せず）を有しており、データ要求信号Ａを受ける毎にそのデータをｍビットずつ並列出力する。

マルチプレクサ１３は、データ選択用のスイッチ部１３ａと、スイッチ部１３ａを切換制御するコントローラ１３ｂと、並列入力されるデータをラッチしてスイッチ部１３ａに与えるラッチ回路１３ｃとを有しており、データ出力部１１から出力されたｍビットの並列データをラッチして、高速の基準クロックＣＫ１に同期して所定順に１ビットずつ選択しシリアルデータＤｓとして出力する。

なお、コントローラ１３ｂからは、基準クロックＣＫ１をｍ分周して得られ、スイッチ部１３ａによるデータ選択が１巡する毎（ｍ個のデータを出力する毎に）に次の並列データを要求するためのデータ要求信号Ａがデータ出力部１１に出力される。また、コントローラ１３ｂはデータ要求信号Ａを出力した直後にラッチ回路１３ｃにラッチ信号Ｂを与える。

ここで、例えばｍ＝４の場合で、図１２の（ａ）の基準クロックＣＫ１に対して、図１２の（ｂ）に示すタイミングでデータ要求信号Ａ（立ち上がり部）がデータ出力部１１に出力されて、そのデータ要求信号Ａに対して、全く遅延の無い状態で、データ出力部１１から図１２の（ｃ）〜（ｆ）のように４ビットの並列データｄ（０，０）〜ｄ（０，３）が生成されてマルチプレクサ１３に入力されたと仮定する。

そして、データ要求信号Ａの出力から僅かな時間ΔＴが経過したタイミングに図１２の（ｇ）に示すラッチ信号Ｂ（立ち上がり部）がラッチ回路１３ｃに出力されて、スイッチ部１３ａに対して図１２の（ｈ）〜（ｋ）の並列データｄ（０，０）〜ｄ（０，３）が与えられる。スイッチ部１３ａは、ラッチ信号Ｂが出力された直後から基準クロックＣＫ１の各立ち下がりタイミング、即ち、図１２の（ａ）に示した各時刻ｔ００、ｔ０１、ｔ０２、ｔ０３に切り替り、図１２の（ｌ）のように、データｄ（０，０）、ｄ（０，１）、ｄ（０，２）、ｄ（０，３）を順番に出力する。以後のこの動作が繰り返されることで、所望のパターンのデータがシリアル出力されることになる。

上記図１２の動作例は、マルチプレクサ１３とデータ出力部１１との間の遅延を無視した理想状態の場合であったが、現実にはデータ出力部１１は前記したようにメモリを含んだ構成になっているため、データ要求信号Ａを受けてから新たな並列データを出力するまでにかなり長い遅延が発生する。また、データ要求信号Ａおよび並列データＤｐを伝送する配線の長さによっても遅延が発生する。これらの合計の遅延時間Ｔｄは、短くても数ナノ秒（ｎｓ）程度ある。

これに対し、基準クロックＣＫ１の周波数ｆ１を１０ＧＨｚとすれば、上記遅延時間Ｔｄは基準クロックＣＫ１の周期Ｔ１（０．１ｎｓ）の数１０倍となる。ここで、遅延時間Ｔｄが基準クロックＣＫ１の周期Ｔ１のｍ倍またはその整数ｋ倍（ｍ・ｋ倍）に一致していれば、図１２に示した状態と同等な状態となり、前記したようにシリアルデータＤｓが所望順に出力される。

ところが、上記遅延時間Ｔｄが、図１３のように、ｍ・ｋ・Ｔ１＋ΔＴに等しくなる状態、即ち、データ出力部１１からマルチプレクサ１３に入力されるデータの更新タイミングと読み取りタイミング（ラッチタイミング）とが一致した状態となると、マルチプレクサ１３における読取データが全ビット不定状態となってしまい、所望のシリアルデータＤｓが出力されない。

また、マルチプレクサ１３としては、上記したように並列入力されるデータを一括ラッチしてからシリアルデータに変換する構成だけでなく、並列入力されるデータを基準クロックＣＫ１に同期してその周期Ｔ１と等しい時間差で系列順にラッチして出力する構成もあるが、この場合でも、遅延時間Ｔｄによって、ある系列のラッチタイミングとデータ更新タイミングとが重なり、その系列の出力データが不定となったり、出力データの順番が所望順にならない場合が発生する。

この問題を解決する方法の一つとして、図１４のように、基準クロックＣＫ１を遅延器１４でＴｄ時間遅延してマルチプレクサ１３に入力するとともに、データ出力部１１に対しては、基準クロックＣＫ１を分周器１５で１／ｍに分周し、その分周クロックをデータ要求信号Ａ′として与える方法がある。このように用いられる遅延器は、例えば以下に示す特許文献１に開示されている。

また、別の方法として、データ出力部１１が並列データの更新タイミングに同期したデータ同期クロックを出力できるようになっている場合には、図１５のように、基準クロックＣＫ１を分周器１５でｍ分周して得られる分周クロックＣＫ２と、データ出力部１１から出力されるデータ同期クロックＣＫｐとの位相差を位相比較器１６で検出し、その検出信号で、周波数ｆ／ｍのデータ要求信号Ａ′を発振出力するＶＣＯ１７を制御するＰＬＬ構成とすることが、例えば以下に示す非特許文献１に開示されている。

特開平１１−１６３６０８号公報 "VSC1237, VSC1238",[online],２００４年８月１１日、Vitesse Semiconductor Corporation、[２００７年３月２３日検索]、インターネット

しかしながら、前記した遅延器１４を用いる方法は、遅延のための長い導体長の確保が必要となり、装置が大型化してしまうという問題がある。また、このような遅延器は周囲温度によって遅延時間が変わってしまうため、その変化を補償する機構が必要となり、さらに大掛かりとなってしまう。

また、前記したＰＬＬ構成の場合、ＶＣＯ１７の周波数可変範囲で出力データレート範囲が制限されてしまう。また、ＰＬＬ制御されたＶＣＯ１７の出力信号をデータ要求信号Ａ′としているので、基準クロックＣＫ１に故意にジッタを与えて測定対象の動作を確認する際に、このＰＬＬ制御によりジッタが低減されてしまい、正確な測定が行えないという問題もあった。

本発明は、小規模な構成で、且つ広範囲なデータレートに対しても不定状態となることなく所望順のシリアルデータを出力でき、ジッタ測定にも対応できるデータ信号発生装置を提供することを目的としている。

本発明のデータ信号発生装置は、基準クロックの複数ｍ分の１の周波数のデータ要求信号を受けて、前記複数ｍビットの並列データと当該並列データに同期したデータ同期クロックとを出力するデータ出力部（１１）と、前記基準クロックが前記複数ｍ分周されたラッチ信号に基づいて、前記データ出力部から出力された並列データを受けて、前記基準クロックのレートのシリアルのデータ信号を出力する前記複数ｍ対１のマルチプレクサ（１３）と、前記データ同期クロックの位相と、前記ラッチ信号の位相とを比較する位相比較器（１６）を含み、前記データ出力部から出力された該並列データと前記ラッチ信号とを同期させる同期手段（２５）と、を有するデータ信号発生装置において、前記同期手段は、前記位相比較器の比較結果に応じた制御信号を生成する制御部（２６）と、前記基準クロック、又は、前記複数ｍ以下の分周率で分周された分周クロックに、前記制御信号に応じた量の遅延を与える可変遅延器（３０）と、を有していることを特徴ととしている。

なお、前記可変遅延器は、直交変調器型であってもよい。

また、前記可変遅延器は、前記基準クロック、又は、前記複数ｍ以下の分周率で分周された分周クロックを入力信号として受けて９０°位相差のある２信号を出力する移相器（３１）と、前記移相器の一方の出力信号に第１の直流電圧を乗算する第１のミキサ（３２）と、前記移相器の他方の出力信号に第２の直流電圧を乗算する第２のミキサ（３３）と、前記第１のミキサの出力信号と前記第２のミキサの出力信号とを合成して、前記第１の直流電圧と前記第２の直流電圧との比に応じた時間分、前記入力信号を遅延させた信号を出力する合成手段（３４）とを有していてもよい。

また、前記移相器は、ｎを１以上の整数とすると前記入力信号の１／２^ｎの周波数で位相差が９０°ある２信号を出力するフリップフロップ回路（３１′）により構成されていてもよい。

また、前記データ信号発生装置は、さらに、少なくとも１つの他系統の、前記複数ｍ対１のマルチプレクサ（１３）及び他系統同期手段（４０）を備え、前記データ出力部は、前記各他系統同期手段に前記データ同期クロックを出力するとともに、他系統の前記各複数ｍ対１のマルチプレクサに、前記データ同期クロックに同期した前記複数ｍビットの並列データをそれぞれ出力し、前記他系統同期手段は、前記データ同期クロックと、対応する前記複数ｍ対１のマルチプレクサにおける前記ラッチ信号とを同期させるようにしてもよい。

また、前記他系統同期手段は、前記データ同期クロックの位相と、前記ラッチ信号の位相とを比較する位相比較器（４２）と、前記位相比較器の比較結果に応じた制御信号を生成する制御部（４３）と、前記基準クロックに該制御信号に応じた量の遅延を与える可変遅延器（４１）と、を有していてもよい。

また、前記他系統同期手段の可変遅延器は、直交変調型であってもよい。

このように本発明のデータ信号発生装置は、データ出力部が並列データの更新タイミングに同期出力するデータ同期クロックと、基準クロックをｍ分周して得られた分周クロックとの位相を比較し、その出力に応じてデータ出力部に入力されるデータ要求信号に遅延を与えて、データ出力部の並列データの更新タイミングと前記マルチプレクサのシリアル変換動作とを同期させている。

このため、本発明のデータ信号発生装置は、データ出力部の並列データの更新タイミングとマルチプレクサのシリアル変換処理の同期を、小規模な構成で広範囲なデータレートで実現でき、さらにジッタ測定にも対応できる。

図１は、本発明の第１の実施形態の構成図である。 図２は、実施形態の要部の動作を説明するための図である。 図３は、実施形態の要部の詳細構成を示す図である。 図４は、実施形態の動作を説明するためのタイミング図である。 図５は、実施形態の動作を説明するためのタイミング図である。 図６は、マルチプレクサ内の回路で分周器を兼用した第２の実施形態の構成図である。 図７は、データ要求信号を２つの分周器で生成する第３の実施形態の構成図である。 図８は、第５の実施形態の構成図である。 図９は、第６の実施形態の構成図である。 図１０は、第７の実施形態の構成図である。 図１１は、従来装置の基本構成図である。 図１２は、遅延がないと仮定したときのタイミング図である。 図１３は、遅延があるときのタイミング図である。 図１４は、遅延器を用いて同期をとるための方法の一例を示す図である。 図１５は、ＰＬＬ方式で同期をとるための方法の一例を示す図である。

符号の説明

１１ データ出力部
１３ マルチプレクサ
１５ 分周器
１６、４２ 位相比較器
２０、５０ データ信号発生装置
２３（１）〜２３（ｎ） データ変換部
２５、４０ 同期手段
２６、４３ 制御部
３０、４１ 可変遅延器
３１ 移相器
３１′ Ｔフリップフロップ
３１ａ マスタ段
３１ スレーブ段
３２、３３ ミキサ
３４ 加算器
４１、４２ 分周器
５１ ジッタ付加手段

以下、図面に基づいて本発明の実施の形態を説明する。
（第１の実施形態）
図１は、本発明を適用したデータ信号発生装置２０の構成を示している。なお、このデータ信号発生装置２０において、データ出力部１１、マルチプレクサ１３、分周器１５、位相比較器１６は、前記した従来装置のものと同等であるので同一符号を付している。

この実施形態のデータ信号発生装置２０では、データ出力部１１からマルチプレクサ１３に入力される並列データの更新タイミングがマルチプレクサ１３のシリアル変換動作に正しく同期した状態（同期状態）にするための同期手段２５が、分周器１５、位相比較器１６、制御部２６、可変遅延器３０により構成されている。この同期状態とは、入力される並列データの更新タイミングがマルチプレクサ１３の内部のデータ読取タイミング（一括ラッチあるいは系列毎のラッチのいずれの場合も含む）に重ならず、且つシリアルデータが正しい順番で出力される状態を示す。

分周器１５は、前記同様に、基準クロックＣＫ１をｍ分周し、その分周で得られた分周クロックＣＫ２を可変遅延器３０に入力する。

一方、位相比較器１６には、マルチプレクサ１３から出力されたデータ要求信号Ａと、データ出力部１１から並列データの更新タイミングに同期して出力されるデータ同期クロックＣＫｐとが入力され、その位相差が検出される。

なお、この位相比較器１６に入力されるデータ要求信号Ａは、前記したようにマルチプレクサ１３内のコントローラ１３ｂにより基準クロックＣＫ１をｍ分周して得られた信号であり、且つマルチプレクサ１３のシリアル変換処理の動作タイミングを決定している。

ここで、位相比較器１６は、例えば、図２のように２つの入力信号の位相差φが−π〜πまで変化する際に、検出信号Ｖｄが単調増加するような特性を有しているものとする。

制御部２６は、位相比較器１６の検出信号Ｖｄを受け、その検出信号Ｖｄが所定範囲内、即ち、データ同期クロックＣＫｐとデータ要求信号Ａとの位相差が所定範囲内（例えばほぼゼロ）となるように可変遅延器３０の遅延量を制御する。

可変遅延器３０は、データ出力部１１に入力されるデータ要求信号Ａ′に所望の遅延を与えるためのものであり、この実施形態では、基準クロックＣＫ１をｍ分周して得られた分周クロックＣＫ２に遅延を与えてデータ要求信号Ａ′としてデータ出力部１１に与えている。

可変遅延器３０としては、広帯域な遅延処理を小規模な回路構成で実現できる直交変調器型のものが採用されている。

即ち、図３に示すように、入力される分周クロックＣＫ２が移相器３１により９０度位相の異なる２相の信号に分けられてミキサ３２、３３にそれぞれ入力される。また、ミキサ３２、３３のローカル信号入力部には、所望遅延時間に対応した直流の制御信号Ｄｉ、Ｄｑが供給され、ミキサ３２、３３の出力は加算器３４で加算合成される。

この構成の可変遅延器３０では、入力信号（分周クロックＣＫ２）を例えばcos ωｔ、制御信号Ｄｉをcos θ、制御信号Ｄｑをsin θとすると、加算器３４の出力信号Ａは次のようになる。なお、ここでは移相器３１に入力される信号の周波数と出力信号の周波数が等しい場合で説明するが、後述するようにフリップフロップを用いた移相器の場合には分周機能も有しており、その場合には、入力信号に対して出力信号の周波数が１／２^ｎ（ｎは１以上の整数）となる。また、ここでは２つのミキサ３２、３３の出力を合成する合成手段として加算器３４を用いているが、直流の制御信号の符号によっては減算器を用いて合成する場合もある。

Ａ＝cos ωｔ・cos θ＋sinωｔ・sin θ＝［cos （ωｔ＋θ）＋cos （ωｔ−θ）］／２−［cos （ωｔ＋θ）−cos （ωｔ−θ）］／２＝cos （ωｔ−θ）

この信号Ａは、入力信号に角度θ分の遅延を与えたものであり、角度θと直流の制御電圧信号の比との間には、
θ＝tan^−１（Ｄｉ／Ｄｑ）
が成り立つ。

この角度θを時間に変換すると（θ／２π）Ｔ２となる。Ｔ２は分周クロックＣＫ２の周期で、基準クロックＣＫ１の周期Ｔ１を用いて表せばｍ・Ｔ１となる。

したがって、角度θ分に相当する遅延時間Ｔａは、
Ｔａ＝ｍ（θ／２π）Ｔ１
となる。

前記した制御部２６は、位相比較器１６に入力される２信号の位相が許容範囲内で一致するように上記関係を維持するための制御信号Ｄｉ、Ｄｑを可変遅延器３０に与える。より具体的に言えば、図２に示しているように、位相比較器１６の出力電圧Ｖｄが所定範囲より高いときには位相差φを減少させ、所定範囲より低いときには位相差φを増加させるように制御信号Ｄｉ、Ｄｑを可変させて、位相比較器１６の出力電圧Ｖｄを所定範囲内に追い込む。

例えば図４の（ａ）に示す基準クロックＣＫ１に対して、図４の（ｂ）のように分周クロックＣＫ２が可変遅延器３０に入力されたとする。ここで、可変遅延器３０の遅延時間が０とすると、分周クロックＣＫ２がデータ要求信号Ａ′として図４の（ｃ）のようにデータ出力部１１に入力され、データ出力部１１からは、図４の（ｄ）〜（ｇ）のように、データ要求信号Ａ′の入力からＴｄ時間遅延して更新された４ビットのデータがマルチプレクサ１３に入力され、これと同期したデータ同期クロックＣＫｐが図４の（ｈ）のように出力される。

一方、マルチプレクサ１３からは例えば図４の（ｉ）のタイミングでデータ要求信号Ａが出力され、データ同期クロックＣＫｐとともに位相比較器１６に入力される。また、図４の（ｊ）のようにデータ要求信号Ａの出力から時間ΔＴだけ遅れてマルチプレクサ１３内でラッチ信号Ｂが出力され、図４の（ｋ）〜（ｎ）に示すように入力データの一括読み取りがなされ、図４の（ｏ）のようにシリアルデータに変換されて出力される。

ここで、図４に示しているようにデータ要求信号Ａとデータ同期クロックＣＫｐの位相が一致していない場合、その両者の位相が一致するように制御部２６により可変遅延器３０に遅延時間が与えられる。

この制御により、図５の（ｃ）のように、データ出力部１１に対するデータ要求信号Ａ′の入力タイミングが遅れ、それに伴い、図５の（ｄ）〜（ｇ）に示すようにデータ出力部１１からの各データの出力タイミングも遅れて、図５の（ｈ）のデータ同期クロックＣＫｐと図５の（ｉ）のデータ要求信号Ａの位相が一致した状態、即ち、遅延時間Ｔａと遅延時間Ｔｄとの和が、ｍ・Ｔ１（あるいはその整数倍）に等しくなる。この状態は、マルチプレクサ１３に入力されるデータの更新タイミングと、図５の（ｊ）のラッチ信号Ｂによって読み取られるタイミングとの間に必ずΔＴの時間差がある同期状態であるので、各データは図５の（ｋ）〜（ｎ）のように、不定状態となることなく読み取られて、シリアルデータに変換され、図５の（ｏ）のように所望順に出力される。

また、基準クロックＣＫ１の周波数が変更された場合であっても、データ信号発生装置２０は、上記関係を維持するように同期制御するので、広範囲なデータレートに対応できる。

また、データ信号発生装置２０は、基準クロックＣＫ１を分周して得られた信号に所望の遅延量を与えてデータ要求信号Ａ′としているので、ジッタ測定の際に、前記したＰＬＬ方式のようなＶＣＯによるジッタ抑圧作用がなく、正確な測定が行える。

なお、本実施の形態では、マルチプレクサ１３が並列入力データを一括ラッチしてからシリアルデータに変換する例を示したが、マルチプレクサ１３がデータ要求信号Ａの出力直後の基準クロックＣＫ１に同期して時間差Ｔ１で入力データを系列順にラッチしシリアルデータとして出力するようにした場合であっても、上記したようにデータ要求信号Ａとデータ同期クロックＣＫｐとが同期するため、系列毎のラッチタイミングとデータ更新タイミングとは重ならず、且つシリアルデータの出力順も所望順になる。

（第２の実施形態）
なお、上記第１の実施形態では、基準クロックＣＫ１を分周器１５で分周して得られた分周クロックＣＫ２を可変遅延器３０に与えていたが、この分周器１５は、マルチプレクサ１３のコントローラ１３ｂを兼用することができ、その場合には、図６のようにマルチプレクサ１３内のコントローラ１３ｂから出力されたデータ要求信号Ａを位相比較器１６および可変遅延器３０に与えるようにすればよい。このような構成とすれば、簡素な構成のデータ信号発生装置２０が実現できる。

（第３の実施形態）
また、上記第１の実施形態では、可変遅延器３０に対して基準クロックＣＫ１の１／ｍの周波数の信号を入力していたが、図７に示すデータ信号発生装置２０のように、２つの分周器４１、４２を可変遅延器３０の前後に設けてもよい。この場合、ｍ＝Ｍａ・Ｍｂで表されるものとし、一方の分周器４１の分周比をＭａ、他方の分周器４２の分周比をＭｂとする。

可変遅延器３０の後段に分周比Ｍｂの分周器４２を入れることにより、データ要求信号Ａ'の位相を２π遅延させるためには、可変遅延器３０に（２π・Ｍｂ）の遅延量を設定する必要がある。従って、可変遅延器３０による遅延時間の分解能がＭｂ倍に向上する。

（第４の実施形態）
さらに、図７に示したデータ信号発生装置２０において、分周器４１を省略して基準クロックＣＫ１を可変遅延器３０に直接入力し、分周器４２の分周比をｍとしてもよい。なお、前述したように、可変遅延器３０による遅延時間は、遅延対象のクロックの周期に比例する。

したがって、分周器４１を省略し、分周器４２の分周比をｍとすることによって、可変遅延器３０の遅延対象が分周される前の基準クロックＣＫ１となるため、上記第１の実施形態と比較して、可変遅延器３０による遅延時間の分解能がｍ倍に向上する。

（第５の実施形態）
さらに、図８に示すデータ信号発生装置２０のように、基準クロックＣＫ１をジッタ付加手段５１に入力し、ジッタが付加されたクロックＣＫ１′を同期手段２５とマルチプレクサ１３に与える構成としてもよい。

このような構成とすれば、データ信号発生装置２０は、ジッタが付加されたデータ要求信号Ａ′をデータ出力部１１に与えることができ、それによってジッタが付加されたデータ信号を発生することができるので、測定対象のジッタ耐力等の特性を測定することができる。

（第６の実施形態）
また、前述の図３に示す可変遅延器３０の移相器３１について、図９に示すように、マスタスレーブ型のＴフリップフロップ３１′を用いる構成としてもよい。

この場合、分周クロックＣＫ２は、Ｔフリップフロップ３１′の入力端子Ｔに入力され、位相が９０°異なるマスタ段３１ａの出力Ｑ′とスレーブ段３１ｂの出力Ｑとが出力されて、ミキサ３２、３３へ入力される。

なお、Ｔフリップフロップ３１′において入力信号が２分周されるので、移相器としての分周比２に対応して同期手段２５に含まれる他の分周器の分周比を考慮する必要がある。例えば図１においては、分周器１５の分周比をｍ／２とする。

このような構成とすれば、可変遅延器を簡素な構成とすることができるとともに、基準クロックが限りなく０Ｈｚに近い低い周波数から動作するデータ信号発生装置２０を実現できる。

なお、フリップフロップ回路を用いて９０°移相器を構成する場合には、上記構成例に限定されるものではなく、例えば２分周を２段にして全体で４分周された２信号を出力する構成でもよい。ただしフリップフロップを用いた移相器としての分周比は一般的に２^ｎ（ｎは１以上の整数）となるので、同期手段２５に含まれる他の分周器の分周比は、例えばｍ／２^ｎに設定すればよい。

また、以上に説明した各実施形態において、可変遅延器３０として直交変調器型のものを用いた例について説明したが、本発明において、可変遅延器３０として電圧制御型のものを用いてもよい。この場合には、制御部２６は、位相比較器１６の出力電圧Ｖｄに応じた電圧を可変遅延器３０に出力することにより、可変遅延器３０の遅延量を制御するように構成される。

（第７の実施形態）
図７は、本発明を適用したデータ信号発生装置５０の構成を示している。なお、このデータ信号発生装置５０において、本発明の第１の実施形態のデータ信号発生装置２０の各構成要素と同一な構成要素については、同一の符号を付して説明を省略する。

また、本実施の形態において、データ出力部１１は、基準クロックＣＫ１の複数ｍ分の１の周波数のデータ要求信号Ａ′を受ける毎に複数ｍビットの並列データＤｐを複数ｎ系列分生成して、複数ｎ組のデータ変換部２３（１）〜２３（ｎ）にそれぞれ出力するものとする。

ここで、データ変換部２３（１）は、本発明の第１の実施形態で説明した同期手段２５と、マルチプレクサ１３とによって構成される。また、各データ変換部２３（２）〜２３（ｎ）は、それぞれがｍ対１のマルチプレクサ１３を有し、データ出力部１１から出力されたｍビットの並列データＤｐ２〜ｎをそれぞれ受けて基準クロックＣＫ１と同一レートのシリアルデータＤｓ２〜ｎに変換して出力する。

各データ変換部２３（２）〜２３（ｎ）には、データ出力部１１の並列データの更新タイミングに自己のマルチプレクサ１３のシリアル変換処理が同期するように、マルチプレクサ１３に入力される基準クロックＣＫ１の遅延量を制御する他系統同期手段４０が設けられている。

他系統同期手段４０は、基準クロックＣＫ１に遅延を与える可変遅延器４１、可変遅延器４１で遅延された基準クロックＣＫ１′を受けたマルチプレクサ１３から出力されるデータ要求信号Ａとデータ出力部１１から出力されたデータ同期クロックＣＫｐとの位相差を検出する位相比較器４２と、位相比較器４２の出力を受け、データ要求信号Ａとデータ同期クロックＣＫｐとの位相が一致する方向に可変遅延器４１の遅延量を制御する制御部４３とにより構成されている。

なお、この可変遅延器４１も、前記した可変遅延器３０と同様の直交変調器型のものであり、移相器４１ａ、ミキサ４１ｂ、４１ｃ、加算器４１ｄとを有し、制御部４３の直流の制御信号によりその遅延量が制御される。

また、この可変遅延器４１で可変できる遅延量は、基準クロックＣＫ１の周期Ｔ１より大きく、遅延時間ｍ・Ｔ１以上の遅延量を可変できる。

また、他系統同期手段４０は、データ変換部２３（１）によって出力されるシリアルデータＤｓ１に同期したシリアルデータＤｓ２〜ｎを出力する必要がある。このため、制御部４３は、データ同期クロックＣＫｐとラッチ信号との位相差が高い精度でゼロに近い値になるよう可変遅延器４１を制御することが好ましい。

この他系統同期手段４０により、各データ変換部２３（２）〜２３（ｎ）のシリアル変換処理はデータ同期クロックＣＫｐに同期し、これにより全てのデータ変換部２３（１）〜２３（ｎ）がデータ出力部１１に対して同期した状態に設定される。

なお、データ出力部１１から出力されるデータ同期クロックＣＫｐは、全てのデータ変換部２３（１）〜２３（ｎ）に対して同相で供給されるものとする。また、データ変換部２３（１）〜２３（ｎ）に入力される基準クロックＣＫ１については、必ずしも同相で供給される必要はなく、たとえ位相がずれていても、他系統同期手段４０の可変遅延器４１がその位相ずれ分も吸収する。

このように実施形態のデータ信号発生装置５０は、一つのデータ変換部２３（１）とデータ出力部１１との間の同期を、データ出力部１１に与えるデータ要求信号Ａ′の遅延量を制御する第１同期手段２５により確立し、他のデータ変換部２３（２）〜２３（ｎ）については、マルチプレクサ１３に入力される基準クロックＣＫ１の遅延量を制御する他系統同期手段４０により同期を確立しているので、従来のようなリセットによる同期確定方法に比べ、格段に早く同期状態にすることができ、所望のｎチャネルのシリアルデータを直ぐに出力することができる。

なお、本実施形態において、データ同期クロックＣＫｐをデータ信号発生装置５０の外部から入力させ、全てのデータ変換部をマルチプレクサ１３および他系統同期手段４０によって構成されるデータ変換部２３（２）〜２３（ｎ）と同一の構成としてもよい。

また、本実施形態において、データ変換部２３（１）は、本発明の第１の実施形態で説明したマルチプレクサ１３、分周器１５、位相比較器１６、制御部２６および可変遅延器３０によって構成される例について説明したが、データ変換部２３（１）を第２〜第６の実施形態で説明した何れかの同期手段２５と、マルチプレクサ１３とによって構成してもよい、。

可変遅延器３０における総遅延量は、前に説明した通り、図５に示すようにデータ出力部１１での並列データ（（ｃ）〜（ｆ））の更新タイミングと、ラッチタイミング（（ｇ）に示すラッチ信号Ｂの立ち上がりタイミング）とが一致しないように制御できればよいため、たとえば１００ｐｓ程度でよい。

それに対して、可変遅延器４１における総遅延量は、基準クロックＣＫ１がたとえば１００ＭＨｚ〜１２．５ＧＨｚの広範囲で設定される場合には、最大（１／１００ＭＨｚ）・ｍ＝１０ｎｓ×ｍ（ｍは分周比）といった大きな総遅延量が必要になる。このような場合には、直交変調器型を用いる方がよい。

Claims (7)

1. 基準クロックの複数ｍ分の１の周波数のデータ要求信号を受けて、前記複数ｍビットの並列データと当該並列データに同期したデータ同期クロックとを出力するデータ出力部（１１）と、
   前記基準クロックが前記複数ｍ分周されたラッチ信号に基づいて、前記データ出力部から出力された並列データを受けて、前記基準クロックのレートのシリアルのデータ信号を出力する前記複数ｍ対１のマルチプレクサ（１３）と、
   前記データ同期クロックの位相と、前記ラッチ信号の位相とを比較する位相比較器（１６）を含み、前記データ出力部から出力された該並列データと前記ラッチ信号とを同期させる同期手段（２５）と、を有するデータ信号発生装置において、
   前記同期手段は、
   前記位相比較器の比較結果に応じた制御信号を生成する制御部（２６）と、
   前記基準クロック、又は、前記複数ｍ以下の分周率で分周された分周クロックに、前記制御信号に応じた量の遅延を与える可変遅延器（３０）と、を有していることを特徴とするデータ信号発生装置。
2. 前記可変遅延器は、直交変調器型であることを特徴とする請求項１に記載のデータ信号発生装置。
3. 前記可変遅延器は、
   前記基準クロック、又は、前記複数ｍ以下の分周率で分周された分周クロックを入力信号として受けて９０°位相差のある２信号を出力する移相器（３１）と、
   前記移相器の一方の出力信号に第１の直流電圧を乗算する第１のミキサ（３２）と、
   前記移相器の他方の出力信号に第２の直流電圧を乗算する第２のミキサ（３３）と、
   前記第１のミキサの出力信号と前記第２のミキサの出力信号とを合成して、前記第１の直流電圧と前記第２の直流電圧との比に応じた時間分、前記入力信号を遅延させた信号を出力する合成手段（３４）とを有していることを特徴とする請求項２記載のデータ信号発生装置。
4. 前記移相器は、ｎを１以上の整数とすると前記入力信号の１／２^ｎの周波数で位相差が９０°ある２信号を出力するフリップフロップ回路（３１′）により構成されることを特徴とする請求項３記載のデータ信号発生装置。
5. 前記データ信号発生装置は、さらに、少なくとも１つの他系統の、前記複数ｍ対１のマルチプレクサ（１３）及び他系統同期手段（４０）を備え、
   前記データ出力部は、前記各他系統同期手段に前記データ同期クロックを出力するとともに、他系統の前記各複数ｍ対１のマルチプレクサに、前記データ同期クロックに同期した前記複数ｍビットの並列データをそれぞれ出力し、
   前記他系統同期手段は、前記データ同期クロックと、対応する前記複数ｍ対１のマルチプレクサにおける前記ラッチ信号とを同期させることを特徴とする請求項１に記載のデータ信号発生装置。
6. 前記他系統同期手段は、
   前記データ同期クロックの位相と、前記ラッチ信号の位相とを比較する位相比較器（４２）と、
   前記位相比較器の比較結果に応じた制御信号を生成する制御部（４３）と、
   前記基準クロックに該制御信号に応じた量の遅延を与える可変遅延器（４１）と、を有していることを特徴とする請求項５に記載のデータ信号発生装置。
7. 前記他系統同期手段の可変遅延器は、直交変調器型であることを特徴とする請求項６に記載のデータ信号発生装置。

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