KR20030037591A - 넓은 동기 범위를 가지는 적응형 지연동기루프 - Google Patents

Abstract

외부 클럭을 수신하여 내부 클럭을 발생하는 지연동기루프(DLL)가 개시된다. 본 발명의 DLL은 외부 클럭과 내부 클럭의 위상을 비교하여, 외부 클럭과 내부 클럭의 위상 차이에 대응하여 검출 신호를 발생하는 위상 검출기; 검출 신호를 수신하여 출력 선택 신호 및 위상 인터폴레이터 제어 신호를 발생하는 제어 로직; 체인 형태로 구성되는 다수 개의 지연 셀들을 포함하는 지연 회로로서, 외부 클럭을 지연시켜 다수 개의 지연 셀들을 통과한 각각의 출력 신호를 출력하는 지연회로; 출력 선택 신호에 응답하여 지연 회로의 지연 셀들 중 어느 하나의 지연셀을 선택하는 선택 수단; 위상 인터폴레이터 제어 신호에 응답하여 선택된 지연 셀의 입력 신호와 출력 신호 사이의 위상을 M(M은 1이상의 정수)등분하여 그 중 어느 하나의 위상을 가지는 신호를 상기 내부 클럭으로서 궁극적으로 출력하는 위상 인터폴레이터; 및 지연 회로의 마지막 지연셀이 선택되고 내부 클럭이 외부 클럭에 비해 소정의 위상 범위 내에 들지 않으면 지연 제어 신호를 발생하는 상황 판단 회로를 구비한다. 그리고, 지연 회로의 다수 개의 지연 셀들은 지연 제어 신호에 응답하여 지연 시간이 불연속적으로 증가되는 것을 특징으로 한다.

Description

넓은 동기 범위를 가지는 적응형 지연동기루프{Adaptive delay locked loop with wide locking range}

본 발명은 지연 동기 루프(Delay Locked Loop, 이하 DLL이라 함)에 관한 것으로, 보다 상세하게는 넓은 동기 범위를 갖기 위해 동기 범위가 적응적으로 조절되는 DLL에 관한 것이다.

일반적인 지연 동기 루프(DLL)는 일련의 제어 가능한 지연 회로와 위상 검출기(phase detector), 그리고 기타 제어 로직(control logic)으로 구성되어 외부 클럭에 맞추어 일정한 위상 관계를 갖는 내부 동기 신호를 발생시키게 된다.

일반적인 지연 동기 회로(DLL)에서 동기 범위(locking range)는 복수개의 지연 셀(delay cell)이 체인 형태로 연결된 지연 회로(delay chain)의 지연 범위, 즉 지연 셀의 최대 지연시간과 수에 달려 있다. 그러므로 넓은 동기 범위를 필요로 할 경우 많은 수의 지연 셀을 필요로 하거나 하나의 지연 셀의 지연시간을 크게 하여야 한다.

이 경우 많은 수의 지연 셀로 인하여 넓은 면적과 큰 파워 소모를 동반하거나 한 지연 셀에서의 큰 지연으로 인한 큰 지터(jitter)나 양자화 오류(quantization error)를 갖게 되므로 무리하게 동기 범위를 늘리는 것은 여러 가지 면에서 많은 손해를 감수하여야 한다.

도 1은 종래 기술에 따른 DLL을 보여주는 블록도이다. 이를 참조하면, 종래 기술에 따른 DLL은 위상 검출기(110), N개의 노멀(normal) 지연 셀(120_1~120_N)을 포함하는 지연 회로(120), N-to-1 MUX(130), 위상 인터폴레이터(140), 귀환 경로(150) 및 제어 로직(160)을 구비한다.

초기에 동기 과정을 시작하게 되면 N-to-1 MUX(130)에서 첫 번째 지연 셀(120_1)의 출력부터 선택을 하여 이 출력이 귀환 경로(feedback path, 150)를 통하여 내부 클럭(FBK_CLK)으로서 위상 검출기(110)로 입력된다. 위상 검출기(110)에서 내부 클럭(FBK_CLK)과 외부에서 들어온 클럭(CLK)과의 위상차가 검출되고, 이 두 신호(CLK, FBK_CLK)사이의 위상이 같지 않을 경우 N-to-1 MUX(130)에서 다음 지연 셀(120_2)의 출력 신호를 선택하고 위와 같은 과정을 통하여 외부 클럭(CLK)과 내부 클럭(FBK_CLK)이 가장 근접한 위상을 같도록 지연 셀을 선택하게 된다.

두 신호(CLK, FBK_CLK)의 위상차가 원하는 일정 범위에 들어 올 때까지 계속하여 다음 지연 셀의 출력을 선택하게 된다. 위와 같은 과정을 반복함으로써 도 2에 도시된 바와 같이 내부 클럭(FBK_CLK)의 위상이 타겟(target) 위상의 일정 범위내에 들도록 외부 클럭(CLK)에 대하여 내부 클럭(FBK_CLK)의 위상을 근사하게 만들게 된다. 이를 코오스 동기(coarse locking)라고 한다.

위의 코오스 동기 과정이 끝나면, 한 단의 지연셀 만큼의 위상차가 나는 선택된 지연 셀의 입력과 출력 신호를 위상 인터폴레이터(phase interpolator, 140)의 입력으로 보낸다. 예를 들어, 두 번째 지연셀(120_2)이 선택되면, 두 번째 지연셀(120_2)의 출력 신호와 입력신호가 위상 인터폴레이터(140)로 입력된다.

위상 인터폴레이터(140)에서는 하나의 지연 셀에서의 지연시간 만큼의 위상차를 같는 두 입력 신호에 대하여 위상을 정해진 값으로 등분하여 다시 이 중에서 외부 클럭(CLK)과 생성된 내부 클럭(FBK_CLK)이 가장 근사한 위상을 갖는 신호를 선택하여 내보냄으로써, 도 2에 도시된 후반부와 같이 미세 동기가 이루어진다. 이로써 외부 클럭(CLK)과 같은 위상을 갖는 내부 클럭(FBK_CLK)을 생성하게 되는 것이다.

그러나 동기시켜야 하는 외부 클럭(CLK)의 주파수 범위가 넓을 경우 저주파수, 즉 큰 입력 주기에서는 지연시켜야 하는 양이 커져 코오스 동기 단계에서 마지막 지연 셀(120_N)을 선택하고도 지연시간이 모자라는 문제가 발생할 수 있다. 이 경우 동기 실패가 발생하며 이는 DLL을 내장하고 있는 회로 전체의 오동작으로 이어지질 수 있다.

따라서, 지연 셀의 수를 증가시키지 않으면서도 넓은 동기 범위를 가질 수 있도록 적응적으로 지연 시간을 증가시킬 수 있는 DLL이 필요하다.

따라서 본 발명이 이루고자 하는 기술적 과제는 불연속적(discrete)으로 지연 시간을 조절할 수 있는 지연 셀과 이에 대한 제어 로직을 이용하여 외부 입력에 대하여 적응적인 동기 범위를 갖는 DLL을 구성함으로써 면적과 전력, 그리고 고주파수에서 지터 증가 등의 문제가 없이 넓은 동기 범위를 갖는 DLL을 제공하는 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1은 종래 기술에 따른 지연 동기 루프를 보여주는 블록도이다.

도 2는 도 1에 도시된 DLL의 동기 과정을 보여주는 그래프이다.

도 3은 본 발명의 일 실시예에 따른 DLL을 보여주는 블록도이다.

도 4는 도 3에 도시된 상황 판단 회로를 상세하게 보여주는 도면이다.

도 5는 도 3에 도시된 증감 지연 셀을 상세하게 보여주는 도면이다.

도 6은 본 발명의 일 실시예에 따른 DLL의 동기 과정을 보여주는 그래프이다.

도 7은 본 발명의 일 실시예에 따른 DLL에서 동기 범위가 증가되는 과정을 보여주는 도면이다.

상기 기술적 과제를 달성하기 위한 본 발명은 외부 클럭을 수신하여 내부 클럭을 발생하는 지연동기루프(DLL)에 관한 것이다. 본 발명의 DLL은 상기 외부 클럭과 내부 클럭의 위상을 비교하여, 상기 외부 클럭과 상기 내부 클럭의 위상 차이에 대응하여 검출 신호를 발생하는 위상 검출기; 상기 검출 신호를 수신하여 출력 선택 신호 및 위상 인터폴레이터 제어 신호를 발생하는 제어 로직; 체인 형태로 구성되는 다수 개의 지연 셀들을 포함하는 지연 회로로서, 상기 외부 클럭을 지연시켜상기 다수 개의 지연 셀들을 통과한 각각의 출력 신호를 출력하는 상기 지연회로; 상기 출력 선택 신호에 응답하여 상기 지연 회로의 지연 셀들 중 어느 하나의 지연셀을 선택하는 선택 수단; 상기 위상 인터폴레이터 제어 신호에 응답하여 상기 선택된 지연 셀의 입력 신호와 출력 신호 사이의 위상을 M(M은 1이상의 정수)등분하여 그 중 어느 하나의 위상을 가지는 신호를 상기 내부 클럭으로서 궁극적으로 출력하는 위상 인터폴레이터; 및 상기 지연 회로의 마지막 지연셀이 선택되고 상기 내부 클럭이 상기 외부 클럭에 비해 소정의 위상 범위 내에 들지 않으면 지연 제어 신호를 발생하는 상황 판단 회로를 구비하며, 상기 지연 회로의 상기 다수 개의 지연 셀들은 상기 지연 제어 신호에 응답하여 지연 시간이 불연속적으로 증가되는 것을 특징으로 한다.

바람직하기로는, 상기 지연 회로의 상기 다수 개의 지연 셀들은 L(여기서 L은 1이상의 정수)개의 지연 그룹으로 나뉘어지고, 상기 지연 그룹 단위로 상기 지연 제어 신호에 응답한다.

또한 바람직하기로는 상기 지연 회로의 마지막 지연 셀은 상기 지연 그룹에 속하지 않고, 지연 시간이 고정되어 있는 노멀 지연 셀이다.

또한 바람직하기로는, 상기 상황 판단 회로는 코오스 동기가 끝나지 않은 상태에서 상기 지연 회로의 마지막 지연 셀이 선택되고 상기 위상 인터폴레이터의 출력도 최대 지연으로 선택이 된 경우에 하이레벨로 되는 스테이지 신호를 발생하는 조합 회로; 및 상기 스테이지 신호가 하이레벨로 될 때마다 1씩 증가하여, 궁극적으로 상기 지연 제어 신호를 출력하는 카운터를 구비한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 일 실시예에 따른 DLL을 보여주는 블록도이다. 이를 참조하면, 본 발명의 일 실시예에 따른 DLL은 위상 검출기(310), 지연회로(320), N-to-1 MUX(330), 위상 인터폴레이터(340), 귀환 경로(350), 제어 로직(360) 및 상황 판단 회로(370)를 구비한다. 기본적인 구성은 기존의 DLL과 유사한 구성을 가지고 있으며, 여기에 불연속적으로 지연 시간을 조절할 수 있는 지연 셀과 동기 실패시 동기 범위를 조정하기 위한 상황 판단 회로(370)가 추가된 형태의 구성이다.

위상 검출기(310)는 귀환 경로(350)를 통하여 들어오는 내부 클럭(FBK_CLK)과 외부에서 들어오는 클럭(CLK)의 위상을 비교하여 위상차를 검출하고 검출된 위상차에 대응하는 제어 신호(UP/DOWN)를 출력한다.

제어 로직(360)은 위상 검출기(310)로부터 입력되는 제어 신호(UP/DOWN)에 따라, 코오스 동기 단계에서는 N-to-1 MUX(330)로 출력 선택 신호(SEL_STAGE<1:N>)를 출력하고, 미세 동기 단계에서는 위상 인터폴레이터(340)로 위상 인터폴레이터 제어 신호(PI_CONT)를 출력한다.

지연회로(320)는 N-1 개의 증감 지연셀(320_1~320_N-1)과 한 개의 노멀 지연셀(320_N)로 구성되는데, 각 지연 셀의 출력이 다음 지연 셀로 입력되는 체인 형태이다. 그리고, N-1 개의 증감 지연셀(320_1~320_N-1)은 L 개의 지연그룹(G1, G2, ..., GL)으로 나뉘어진다. 여기서는, 하나의 지연 그룹에 2개의 증감 지연셀이 속한다.

각 지연 그룹에 속하는 증감 지연셀(320_1~320_N-1)은 상황 판단 회로(370)로부터 입력되는 지연 제어 신호(CNTL<1:L>)의 제어를 받아 지연 시간이 조절되는 지연 셀이고, 노멀 지연 셀(320_N)은 지연 회로(320)의 최종단에 위치하며 지연 시간이 고정된 지연 셀이다.

N-to-1 MUX(330)는 출력 선택 신호(SEL_STAGE<1:N>)에 따라, N 개의 지연 셀(320_1~320_N) 중 어느 하나를 선택하여 선택된 지연셀의 출력 및 입력신호를 위상 인터폴레이터(340)로 출력한다.

위상 인터폴레이터(340)는 하나의 지연셀에서의 지연시간 만큼의 위상차를 가지는 두 신호(선택된 지연셀의 입력 신호와 출력 신호)를 수신한다. 그리고, 위상 인터폴레이터 제어 신호(PI_CONT)에 응답하여, 입력되는 두 신호의 위상차의 M배의 해상도를 가지는 위상 신호 중의 하나의 신호를 출력한다. 즉, 위상 인터폴레이터(340)는 입력되는 두 신호의 위상을 더욱 세분화하여 그 중 하나의 신호를 출력하는 위상 보간 수단이다. 위상 인터폴레이터(340)의 출력 신호가 귀환 경로(350)를 거쳐 위상 검출기(310)로 입력된다.

상황 판단 회로(370)는 마지막(N번째) 지연 셀(320_N)을 선택하였으나, 총 지연 시간이 부족하여 동기 실패가 발생한 경우, 이를 파악하여 증감 지연셀(320_1~320_N-1)의 지연 시간을 조절하여 줌으로써, 동기 범위를 조절하는 역할을 한다. 상황 판단 회로(370)의 상세한 구성의 일 예가 도 4에 도시된다.

도 4를 참조하면, 상황 판단 회로(370)는 조합 회로(372), D 플립플롭부(374), 디지털 평균수단(376) 및 카운터(378)를 포함한다. 조합 회로(372)는 인버터(INV), 제1 노아 게이트(NOR1) 및 제2 노아 게이트(NOR2)로 구성되고, D 플립플롭부(374)는 3개의 D 플립플롭(D F/F)으로 구성된다.

제1 노아 게이트(NOR1)로는 위상 인터폴레이터 제어 신호(PI_CONT)의 일종인 이븐 엔드, 오드 엔드 신호(EVEN_END, ODD_END)가 입력되고, 제2 노아 게이트(NOR2)로는 코오스 동기의 완료 여부를 나타내는 신호(END_COARSE_LOCK)와 마지막 지연 셀(320_N)의 선택 신호(SEL_STAGE<N>)의 반전 신호, 그리고 제1 노아 게이트(NOR1)의 출력 신호가 입력된다.

이븐 엔드 또는 오드 엔드 신호(EVEN_END 또는 ODD_END)가 하이레벨('1')이 되면 위상 인터폴레이터(340)에서 최대 지연을 가지는 신호가 선택되었음을 의미한다.

따라서, 코오스 동기가 끝나지 않은 상태(END_COARSE_LOCK:'0')에서 마지막 지연 셀이 선택(SEL_STAGE<N>:'1')되고 위상 인터폴레이터(340)의 출력도 최대 지연으로 선택이 된 경우(EVEN_END 또는 ODD_END:'1'), 조합 회로(372)에 의하여 제1 스테이지 신호(D<0>)가 하이레벨('1')이 된다.

제1 스테이지 신호(D<0>)는 첫 번째 D 플립플롭에서 외부 클럭(CLK)에 의하여 샘플링되어 제2 스테이지 신호(D<1>)로 출력된다. 마찬가지로, 제2 및 제3 스테이지 신호(D<1>, D<2>)는 각각 두 번째 D 플립플롭 및 세 번째 D 플립플롭에서 외부 클럭(CLK)에 의하여 샘플링되어 제3 및 제4 스테이지 신호(D<2>, D<3>)로 출력된다.

제1 내지 제4 스테이지 신호들(D<0> ~ D<3>)은 잘못된 샘플링에 의한 오류를 막기 위하여 디지털 평균 수단(376)에서 디지털적으로 평균값이 취해진다.

제1 내지 제4 스테이지 신호들(D<0> ~ D<3>)의 평균값은 카운터(378)로 입력된다. 여기서, 카운터(378)는 T 플립플롭(T F/F)으로 구성되는 J 비트 카운터이다. J 비트 카운터(378)의 출력 비트들(CNT<1:J>)은 디지털 평균 수단(376)의 출력값이 '1'일 때마다, 1씩 증가한다.

J 비트 카운터(378)의 출력 비트들(CNT<1:J>)은 디코딩되어, 지연 회로(320)의 각 지연 그룹(G1~GL)을 제어하기 위한 지연 제어 신호(CNTL<1:L>)로 발생된다. 지연 회로(320)가 L 개의 지연 그룹으로 나뉘어져 있으므로, L 개의 지연 그룹을 제어하기 위해서는 카운터(378)의 비트수, J는 log₂L 보다 크거나 같아야 한다. 예를 들어, 지연그룹의 수(L)가 8이라면, 카운터(378)의 수(J)는 최소한 3이어야 한다.

도 4를 다시 참조하여, 상황 판단 회로(370)의 동작을 설명하면 다음과 같다.

상기 기술한 바와 같이, 코오스 동기가 끝나지 않은 상태(END_COARSE_LOCK:'0')에서 마지막 지연 셀이 선택(SEL_STAGE<N>:'1')되고 위상 인터폴레이터(340)의 출력도 최대 지연으로 선택이 된 경우(EVEN_END 또는ODD_END:'1')는 동기에 실패한 상황으로서, 이러한 경우에 조합 회로(372)에 의하여 제1 스테이지 신호(D<0>)가 하이레벨('1')이 된다. 잡음에 의하여 일시적으로 제1 스테이지 신호(D<0>)가 하이레벨('1')이 된다면 디지털 평균 수단(376)에 의하여 잡음이 제거되어 카운터(378)의 출력이 증가하지 않겠지만, 그렇지 않은 경우에는 카운터(378)의 출력이 증가된다.

카운터(378)의 출력이 '1'인 경우, 즉 첫 번째 출력 비트(CNT<1>)만이 '1'인 경우에는, 지연 제어 신호의 첫 번째 비트(CNTL<1>)가 '1'이 된다. 그리고, 이 지연 제어 신호(CNTL<1>)의 제어를 받는 첫 번째 지연 그룹(G1)에 속하는 증감 지연 셀들(320_1, 320_2)의 지연 시간이 증가된다. 증감 지연 셀의 구성에 대해서는 후술한다.

이와 같이 첫 번째 지연 그룹(G1)의 증감 지연 셀(320_1, 320_2)의 지연 시간을 조절하고도 코오스 동기가 안되면, J 비트 카운터(378)의 출력이 1 증가되면서, 지연 제어 신호의 두 번째 비트(CNTL<2>)도 '1'로 된다. 따라서, 이 지연 제어 신호(CNTL<2>)의 제어를 받는 두 번째 지연 그룹(G2)에 속하는 증감 지연 셀들의 지연 시간도 증가된다.

이와 같은 방법으로 상황 판단회로(370)에 의하여 제1 스테이지 신호(D<0>)가 '1'로 발생할 때마다, J 비트 카운터(378)의 값이 1씩 증가되고, J 비트 카운터(378)의 출력 비트들(CNT<1:J>)은 지연 제어 신호(CNTL<1:L>)로 디코딩되어 각각의 지연 그룹의 지연 셀들을 제어하게 된다. 따라서, 카운터(378)의 출력이 증가할 때마다, 지연 회로(320)에서의 지연 시간이 불연속적으로 그리고 점진적으로증가되어 외부 입력 클럭(CLK)의 주파수에 따라서 적응적으로 동기 범위가 증가된다.

상술한 바와 같이, 지연 회로(320)의 증감 지연 셀을 L 개의 지연 그룹으로 나누고, 각 지연 그룹에 속하는 증감 지연 셀을 상황 판단 회로(370)에서 발생되는 지연 제어 신호(CNTL<1:L>)에 따라 제어함으로써, 전체적으로 L단계의 지연 시간 증가를 조정할 수 있다. 따라서, 필요 이상으로 지연 시간을 한 번에 증가시킴으로 인한 지터나 동기 시간의 증가를 방지할 수 있다.

그리고, 위상 인터폴레이터(340)의 입력과 밀접한 최종단은 지연 시간이 고정된 노멀 지연 셀(320_N)을 사용함으로써, 최종단의 지연 시간은 증가되지 않도록 함으로써 동기 해상도(locking resolution) 면에서 최소의 값을 유지하도록 한다.

도 5는 도 3에 도시된 증감 지연 셀을 상세하게 보여주는 도면이다. 모든 증감 지연 셀(320_1~320_N-1)은 동일한 구성을 가지므로, 도 5에서는 첫 번째 증감 지연셀(320_1)의 구성이 대표적으로 도시된다.

도 5를 참조하면, 증감 지연셀은 지연 제어 신호(CNTL)에 의하여 출력단의 로딩과 바이어스 전류를 조정함으로써 지연 시간이 조정된다. 첫 번째 지연 그룹(G1)에 속하는 증감 지연셀이라면, 지연 제어 신호의 첫 번째 비트(CNTL<1>)의 제어를 받는다.

지연 제어 신호(CNTL)가 '1'이 되면, 스위치(S1, S2)가 턴온되어 커패시터(C1, C2)가 출력단에 연결된다. 따라서, 출력단의 로딩이 증가되어 지연시간이 늘어난다. 또한, 지연 제어 신호(CNTL)가 '1'이 되면, 지연 제어 신호의 반전신호(CNTLB)에 의해 버퍼(BUF)의 바이어스 전류의 한 쪽 경로가 차단되어 바이어스 전류가 적게 흐름으로써 지연 시간이 늘어난다.

그러나, 도 5에 도시된 증감 지연셀의 구성은 지연 시간을 조절할 수 있는 지연 셀의 구현 방식 중 하나의 예를 나타내는 것으로서 다른 방식으로 구현될 수 있음은 자명하다.

지연 그룹의 수(L)가 너무 많으면 동기 시간이 길어질 수 있으므로 총 동기 시간을 고려하여 한 단의 지연 증가분과 절충하여 적당한 값으로 정할 수 있다.

도 6은 본 발명의 일 실시예에 따른 DLL의 동기 과정을 보여주는 그래프이다. 이를 참조하여, 본 발명의 일 실시예에 따른 DLL의 동기 과정을 설명하면 다음과 같다.

일반적으로 고주파수, 즉 입력 클럭의 주기가 짧은 경우에서는 코오스 동기 이후 미세 동기 단계를 통해서 외부 클럭에 동기된 내부 클럭을 만들어 낼 수 있다. 그러나 입력신호 주기가 길어져서 지연시켜야 할 양이 지연 회로(delay cell)의 총 지연 시간을 넘어서게 되면 동기를 위한 지연이 부족하게 된다. 즉, 코오스 동기 후에도 내부 클럭의 위상이 타겟 위상의 일정 범위 내에 들어오지 못한다.

이 경우 도 6과 같이 코오스 동기 단계의 끝까지 위상을 조정한 후, 상황 판단회로(370)에서 첫 번째 지연 그룹(G1)에 속하는 증감 지연셀의 지연 시간이 증가되도록 지연 제어 신호(CNTL<1>)를 '1'로 활성화한다. 이 단계가 도 6에 도시된 첫 번째 증가 단계이다. 이 단계에서 첫 번째 지연그룹(G1)의 지연 시간이 증가됨으로 인해 전체 지연이 증가하게 된다.

이를 통해서도 충분한 지연을 얻지 못하게 되면 다시 다음 지연 그룹(G2)의 지연 시간도 늘리게 되는데 이 과정이 도 6에서 두 번째 증가 단계로 도시된 부분이다.

본 발명의 일 실시예에 따른 DLL은 1차적으로 N-to-1 MUX(330)에서 적당한 지연을 거친 신호를 출력으로 하는 지연셀을 선택하는 과정을 통하여 위상을 동기시키게 된다. 이 과정이 실패할 경우, 2차적으로 상술한 바와 같이 순차적으로 지연 그룹의 지연 시간을 늘림으로써 적당한 지연을 같도록 한 후, 다시 코오스 동기 단계와 미세 동기 단계를 통하여 원하는 위상을 갖도록 한다.

도 7은 본 발명의 일 실시예에 따른 DLL에서 동기 범위가 증가되는 과정을 보여주는 도면이다. 도 7은 증가 단계에 따라 적응적으로 변하는 동기 가능 영역, 즉, 동기 범위의 변화를 보여주고 있다.

도 7에서, 총 지연 셀의 수는 N 개, 지연 그룹의 수는 2(그러므로 증가 단계의 수도 2), 한 지연그룹 내의 지연셀의 수는 k, 한 지연 셀의 기본 지연 시간은 △ 그리고, 한 지연셀의 증가된 지연시간은 △'로 가정한다. 그리고, 지연시간이 증가되지 않은 지연셀에 의한 지연시간을 기본 동기 범위라 하여 빗금으로 표시하고, 지연시간이 증가된 지연셀에 의한 지연시간을 확장된 동기 범위라 하여 점으로 표시한다.

총 지연셀의 수가 N 개이므로, 하나의 지연그룹도 지연시간이 증가되지 않은 노멀(normal) 단계에서의 기본 동기 범위는 N*△가 된다.

노멀 단계에서 동기가 불가능하면, 위에서 언급한 바와 같이 상황 판단회로(370)에서 증가 단계로 진입해야 함을 판단하고, 이를 위해 지연 제어 신호(CNTL<1>)를 '1'로 활성화함으로써, 첫 번째 증가 단계로 들어간다.

첫 번째 증가 단계에서, 첫 번째 지연 그룹의 지연셀들의 지연시간이 각각 △'로 증가된다. 한 그룹내의 지연셀의 수는 k 개이므로, 첫 번째 증가 단계 후 확장된 동기 범위는 k*△'가 된다. 따라서, 총 지연 가능 범위는 (N-k)*△ + k*△'로 늘어난다. 이 단계에서도, 위상 동기가 되지 않으면, 상황 판단 회로(370)의 판단에 따라 두 번째 증가 단계로 들어간다.

두 번째 증가 단계에서는, 두 번째 지연 그룹의 지연셀들의 지연시간도 각각 △'로 증가된다. 한 그룹내의 지연셀의 수는 k 개이므로, 두 번째 증가 단계 후 확장된 동기 범위는 2k*△'가 된다. 따라서, 총 지연 가능 범위는 (N-2k)*△ + 2k*△'로 더 늘어난다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 DLL 회로에 의하면, 부가적인 회로의 사용으로 인한 면적과 파워의 낭비 없이 넓은 입력 주파수 범위에 대해 적응적으로 동기 범위를 조절할 수 있다.

또한 본 발명의 DLL 회로에 의하면, 입력 주파수에 알맞게 대응하여 지연을 늘림으로써 전력 잡음에 의한 지터를 최소화하고 위상합성기(phase interpolator)의 입력에 대해서는 지연시간의 변화를 주지 않음으로써 동기 해상도(locking resolution)에 변화를 주지 않을 수 있는 장점이 있다.

Claims (6)

1. 외부 클럭을 수신하여 내부 클럭을 발생하는 지연동기루프(DLL)에 있어서,

   상기 외부 클럭과 내부 클럭의 위상을 비교하여, 상기 외부 클럭과 상기 내부 클럭의 위상 차이에 대응하여 검출 신호를 발생하는 위상 검출기;

   상기 검출 신호를 수신하여 출력 선택 신호 및 위상 인터폴레이터 제어 신호를 발생하는 제어 로직;

   체인 형태로 구성되는 다수 개의 지연 셀들을 포함하는 지연 회로로서, 상기 외부 클럭을 지연시켜 상기 다수 개의 지연 셀들을 통과한 각각의 출력 신호를 출력하는 상기 지연회로;

   상기 출력 선택 신호에 응답하여 상기 지연 회로의 지연 셀들 중 어느 하나의 지연셀을 선택하는 선택 수단;

   상기 위상 인터폴레이터 제어 신호에 응답하여 상기 선택된 지연 셀의 입력 신호와 출력 신호 사이의 위상을 M(M은 1이상의 정수)등분하여 그 중 어느 하나의 위상을 가지는 신호를 상기 내부 클럭으로서 궁극적으로 출력하는 위상 인터폴레이터; 및

   상기 지연 회로의 마지막 지연셀이 선택되고 상기 내부 클럭이 상기 외부 클럭에 비해 소정의 위상 범위 내에 들지 않으면 지연 제어 신호를 발생하는 상황 판단 회로를 구비하며,

   상기 지연 회로의 상기 다수 개의 지연 셀들은 상기 지연 제어 신호에 응답하여 지연 시간이 불연속적으로 증가되는 것을 특징으로 하는 지연 동기 루프.
2. 제 1항에 있어서,

   상기 지연 회로의 상기 다수 개의 지연 셀들은 L(여기서 L은 1이상의 정수)개의 지연 그룹으로 나뉘어지고, 상기 지연 그룹 단위로 상기 지연 제어 신호에 응답하는 것을 특징으로 하는 지연 동기 루프.
3. 제 2항에 있어서, 상기 지연 회로의 마지막 지연 셀은

   상기 지연 그룹에 속하지 않고, 지연 시간이 고정되어 있는 노멀 지연 셀인 것을 특징으로 하는 지연 동기 루프.
4. 제 1항에 있어서, 상기 상황 판단 회로는

   코오스 동기가 끝나지 않은 상태에서 상기 지연 회로의 마지막 지연 셀이 선택되고 상기 위상 인터폴레이터의 출력도 최대 지연으로 선택이 된 경우에 하이레벨로 되는 스테이지 신호를 발생하는 조합 회로; 및

   상기 스테이지 신호가 하이레벨로 될 때마다 1씩 증가하여, 궁극적으로 상기지연 제어 신호를 출력하는 카운터를 구비하는 것을 특징으로 하는 지연 동기 루프.
5. 제 4항에 있어서, 상기 상황 판단 회로는

   상기 스테이지 신호를 상기 외부 클럭에 맞추어 샘플링하는 플립플롭부를 더 구비하는 것을 특징으로 하는 지연 동기 루프.
6. 제 4항에 있어서, 상기 상황 판단 회로는

   상기 스테이지 신호를 디지털적으로 평균을 취하는 디지털 평균 수단을 더 구비하는 것을 특징으로 하는 지연 동기 루프.