JPS6083166A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、１チツプのマイクロコンピュータに有効な技術に関
するものである。

〔背景技術〕

１チツプのマイクロコンピュータ等では、そのアドレス
信号及びデータ信号をシステムクロックに同期して外部
バスに送出するものである。この場合、例えば、外部装
置は、上記システムクロックの立ち下がりタイミングで
送出されたアドレス信号又はデータ信号を取り込むもの
である。したがって、上記システムクロックに対してア
ドレス信号及びデータ信号は、その取り込み（ホールド
）に要する時間だけ遅らせる必要がある。

ところが、従来のマイクロコンピュータ等では、出カバ
ソファ回路等の遅延時間を利用するものであったため、
出カバソファ回路を構成する素子のプロセス上のバラツ
キ又は温度変化等の影響を受けて上記取り込みに要する
遅延時間が変化して極めて不安定なものとなるとう欠点
のあることが本願発明者の研究によって明らかにされた
。

〔発明の目的〕

この発明の目的は、タイミング信号に同期して内部バス
上の信号を外部バスに送出するにあたり、確実なホール
ド時間を設定することのできる出力機能を持った半導体
集積回路装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、タイミング信号に対して位相遅延させたタイ
ミングを形成して、これに同期させて内部バス上の信号
を外部端子から送出することによって、外部装置の上記
信号の取り込みに必要なホールド時間を確保するもので
ある。

（実施例〕 第１図には、この発明を１チツプのマイクロコンピュー
タに適用した場合の一実施例のブロック図が示されてい
る。同図において、破線で囲まれた部分の各回路ブロッ
クは、公知の半導体集積回路の製造技術によって、シリ
コンのような半導体基板上において形成される。特に制
限されないが、上記各回路ブロックは、ＣＭＯ３回路に
より構成される。

記号１で示されているのは、マイクロプロセッサＣＰＵ
である。このマイクロプロセッサＣＰＵは、その主要構
成ブロックが代表として例示的に示されいる。すなわち
、マイクロブ晶七ンサＣＰＵは、アキュムレータＡ、イ
ンデックスレジスタＸ、コンディションコードレジスタ
ｃｃ、スタックポインタＳＰ、プログラムカウンタＰＣ
Ｈ，ＰＣＬ及び算術論理演算ユニットＡＬＵ並びにｃｐ
ＵコントローラＣＰＵＣ０ＮＴ等により構成される。こ
のようなマイクロプロセッサＣＰＵの構成は、周知であ
るのでその詳細な説明を省略する。

記号２ないし５で示されているのは、入力、出力ボート
であり、このうち記号２ないし４で示されているのは、
データ方向レジスタＲＡないしＲＣが設けられており、
入出力ポートとして用いられる。

記号６で示されているのは、発振回路を構成するための
増幅回路であり、特に制限されないが、外付は水晶振動
子等を接続することによって発振動作を行う。この発振
出力は、分周回路７に入力され、この分周回路７により
上記マイクロプロセッサＣＰＵの動作に必要なシステム
クロック信号を形成して送出する。

記号９で示されているのは、ＲＡＭ　（ランダム・アク
セス・メモリ）であり、主として一時データの記憶回路
として用いられる。また、記号１゜で示されているのは
、ＲＯＭ　（リード・オンリー・メモリ）であり、各種
情報処理のためのプログラムが書込まれている。

記号５で示されているのは、アドレスバッファであり、
外部装置ヘアドレス信号を送出する。

以上の各回路ブロックは、マイクロプロセッサＣＰＵを
中心としてバスＢＵＳにより相互に接続されている。こ
のバスＢＵＳには、アドレスバスとデータバスとが含ま
れるものである。

また、外部に送出するタイミング信号Ｅは、システムク
ロックであり、このマイクロコンピュータから送出され
るデータ信号又はアドレス信号の取り込みタイミング信
号として外部装置において利用される。

この実施例では、第２図に示すように、外部バス（図示
せず）に送出するアドレス信号及びデータ信号は、上記
システムクロックに対して位相が遅らされて形成された
タイミング信号に同期して出力される。

すなわち、システムクロックＥは、遅延回路ＤＬによっ
て位相が遅らされたタイミング信号Ｅ′に変換される。

そして、代表として示されている内部アドレスバス上の
アドレス信号ａｔは、インバータＩＶＩに入力される。

このインバータＩＶ１の出力信号は、特に制限されない
が、クロックドインバータＩＶ２の入力に供給され、そ
の出力が出カバソファＯＢＩを通して外部端子Ａｉから
外部バス（図示せず）に送出される。

また、代表として示されている内部データバス上のデー
タ信号ｄｉは、インバータＩＶ３に入力される。このイ
ンバータＩＶ３の出力信号は、特に制限されないが、ク
ロックドインバータＩＶ４の入力に供給され、その出力
が出カバソファＯＢ２を通して外部端子Ｄｉから外部バ
ス（図示せず）に送出される。

この実施例では、上記クロックドインバータ■Ｖ２のク
ロック端子に、上記タイミング信号Ｅ′が供給され、上
記クロックドインバータＩＶ４のクロック端子に、上記
タイミング信号Ｅ′　とシステムクロックＥとを受ける
オア（ＯＲ）ゲートＧ１の出力信号が供給される。この
ようにすることによって、クロックドインバータＩＶ２
は、上記位相遅延されたタイミング信号Ｅ′に同期して
内部バス上の信号ａｉを出カバソファＯＢＩに供給し、
クロックドインバータＩｖ４は、タイミング信号Ｅ、　
Ｅ’に同期して内部バス上の信号ｄｉを出力バッファＯ
Ｂ２に供給するとともに、信号のラッチを行う。なお、
出カバソファＯＢ２は、３状態出力回路により構成され
、制御信号ＯＥは、その出力イネーブル信号である。

この実施例回路の動作を第３図のタイミング図に従って
説明する。

特に制限されないが、上記システムクロックＥは、約４
ＭＨｚの基準周波数信号φを１７４分周することによっ
て形成される。これによりシステムクロックＥは、約Ｉ
　Ｍ　Ｈｚとされる。

そして、上記基準周波数信号φを利用して、上記遅延信
号Ｅ″は、遅延回路ＤＬによって基準周波数信号φの１
／２だけ位相が遅らされた信号とされる。特に制限され
ないが、このような遅延信号Ｅ′は、上記基準周波数信
号φを反転させた信号を１／４分周することによって簡
単に形成することができる。

特に制限されないが、アドレス信号ａ＋は、システムク
ロックＥの立ち下がりエツジに同期して内部バス上に送
出される。一方、データ信号ｄｉは、システムクロック
Ｅの立ち上がりエツジに同期して内部バス上に送出され
る。そして、内部データバスは、システムクロックＥの
ロウレベルの期間、ハイインピーダンス状態にされる。

このようにして内部バス上に送出されたアドレス信号ａ
ｉとデータ信号ｄｉは、それぞれインバータＩＶ１、Ｉ
Ｖ３を通してクロックド・ｆンバータ１■３゜ＩＶ４の
入力に供給される。クロックドインバータＩＶ３は、上
記遅延されたタイミング信号Ｅ。

のハイレベルの期間に動作状態となるので、上記遅延時
間だけ遅れて内部バス上の信号を出カバ・ノファＯＢＩ
に供給する。この場合、タイミング信号Ｅ″がロウレベ
ルの期間に、その入力の取り込みを行ね−ないことによ
って、その出力には以前の信号を保持させるというラン
チ動作を行うものである。また、クロックドインバータ
ＩＶ４は、システムクロックＥ又はタイミング信号Ｅ″
がノ＼イレベルの期間、動作状態となり、内部バス上の
信号を出カバソファＯＢ２に供給する。この場合も、上
述した場合と同様に、タイミング信号Ｅ゛及びシステム
クロックＥがロウレベルの期間においては、クロックド
インバータＩＶ４は、その入力の取り込みを行わないた
め、その出力には以前の信号が保持される。

これにより、出力バッファＯＢＩ、ＯＢ２を通して出力
されるアドレス信号Ａｉ、データ信号Ｄｉは、システム
クロックＥが立ち下がってもそれ以後上記遅延時間だけ
確実に送出されていることになる。したがって、−図示
しない外部装置は、上記システムクロックＥの立ち下が
り工・ノジに同期して上記システムクロックＥに対して
遅延させられて送出されたアドレス信号Ａｔ又はデータ
信号Ｄｉを取り込むものである。この場合、上記遅延時
間が設定されているので、少なくとも（信号の出力経路
における遅延時間を零としても）上記位相遅れだけホー
ルド時間Ｔａｂが確保されているので、外部装置にあっ
ては、確実な信号取り込みを行うことができる。

〔効　果〕

（１１システムクロツクに対して位相遅延させたタイミ
ング信号に同期して、アドレス信号又はデータ信号を外
部バスに送出することによって、ホールド時間を設ける
ことができる。したがって、素子のバラツキ又は温度変
動の影響があっても、それを補償することができるので
、外部装置の信号取り込みを確実するとこができるとい
う効果が得られる。

（２）システムクロックに対して位相遅延した信号を、
上記基準周波数信号に基づいて形成することによって、
素子バラツキ等に影響されない遅延信号を形成すること
ができるという効果が得られる。

（３）上記（２）により、ホールド時間の安定化を図る
ことができるという効果が得られる。

＋４１上記遅延信号は、システムクロックのみに対して
位相遅延させるものでよいため、極めて簡単な回路によ
り実現できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない。例えば、システムクロ
ックＥに対して位相遅れさせられたタイミング信号Ｅ′
は、インバータ回路等で構成された遅延回路を用いて形
成するものであってもよい。また、上記制御信号ＯＥは
の代わりに遅延信号Ｅ′を利用して、化カバソファを制
御するものでありてもよい。また、システムクロックＥ
が送出されない場合でも、外部にアドレス信号を送出す
るタイミング信号がシステムクロックＥの代わりになり
うろことも明らかである。また、マイクロコンピュータ
のシステム構成は種々の実施形態を採ることができるも
のである。

〔利用分野〕

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野である１チツプのマイク
ロコンピュータを例にして説明したが、これに限定され
るものではなく、クロック信号に同期して内部バス上の
信号を外部に送出する半導体集積回路装置、例えば、マ
イクロプロセッサ等のディジタル半導体集積回路装置に
広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明をマイクロコンピュータに通用した
場合の一実施例を示すブロック図、第２図は、そのアド
レス信号とデータ信号を出力する回路の一実施例を示す
回路図、 第３図は、その動作を説明するためのタイミング図であ
る。 ■・・マイクロプロセッサＣＰυ、２〜４・・ボート、
５・・アドレスバッフ１．６・・反転増幅回路、７・・
分周回路、９・・ＲＡＭ、１０・−ＲＯＭ、ＩＶｌ、Ｉ
Ｖ３・−インバータ、ＩＶ２、ＩＶ４・・クロックドイ
ンバータ、ＯＢ　１゜ＯＢ２・・化カバソファ、ＯＲ・
・オアゲート第　１　図 第　２　図 第　３　図 Ｔ、１

Claims (1)

1. 【特許請求の範囲】 】、内部バス上の信号を所定のタイミングに同期して出
   力する機能を持つ半導体集積回路装置において、上記内
   部バス上の信号を受け、上記タイミングに対して位相を
   遅らせた信号に同期させて外部端子から送出する出力バ
   ッフ１回路を含むことを特徴とする半導体集積回路装置
   。 ２、上記タイミング信号は、基準周波数信号を分周して
   形成されるものであり、上記位相を遅らせた信号は、上
   記基準周波数信号から形成されるものであることを特徴
   とする特許請求の範囲第１項記載の半導体集積回路装置
   。 ３、上記半導体集積回路装置は、マイクロプロセツサを
   含み、上記タイミング信号は、システムクロックである
   ことを特徴とする特許請求の範囲第１又は第２項記載の
   半導体集積回路装置。