JP3495031B2 - 半導体装置の静電破壊防止保護回路 - Google Patents
半導体装置の静電破壊防止保護回路Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、複数の内部論理回
路用専用電源線及び接地線を備えた半導体装置の静電破
壊防止保護回路に関するものである。
路用専用電源線及び接地線を備えた半導体装置の静電破
壊防止保護回路に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路装置（以降、半導
体デバイス又はデバイスと記すことがある）では、内部
回路を機能ブロック別に専用の電源線及び接地線で駆動
して用いている。動作電圧が低電圧化されたことで、ノ
イズ誤動作マージンが低下する傾向にあり、例えば、特
定の回路ブロックが電力を多量に消費する状態に移行し
たときに、それによる電源電圧の低下が他の回路ブロッ
クの電源線にも伝播し、電圧低下の影摯を受け易い回路
ブロックが誤動作を起こすのを防止するためである。こ
のようなデバイスでは、静電破壊を起こし易いという問
題がある。２つの回路ブロックに独立した内部回路用専
用電源線と接地線を供給した例で説明する。
体デバイス又はデバイスと記すことがある）では、内部
回路を機能ブロック別に専用の電源線及び接地線で駆動
して用いている。動作電圧が低電圧化されたことで、ノ
イズ誤動作マージンが低下する傾向にあり、例えば、特
定の回路ブロックが電力を多量に消費する状態に移行し
たときに、それによる電源電圧の低下が他の回路ブロッ
クの電源線にも伝播し、電圧低下の影摯を受け易い回路
ブロックが誤動作を起こすのを防止するためである。こ
のようなデバイスでは、静電破壊を起こし易いという問
題がある。２つの回路ブロックに独立した内部回路用専
用電源線と接地線を供給した例で説明する。
【０００３】図１２に、従来の半導体装置の静電破壊防
止保護回路のデイバイスチップ上のレイアウトイメージ
図を示す。図１３は、従来の半導体装置の静電破壊防止
保護回路の回路図を示す。従来の半導体装置の静電破壊
防止保護回路は、図１２〜１３に示すように、供給電位
が等しく電源系統は独立している回路ブロックＡ１０１
（内部回路領域Ａ）及び回路ブロックＢ１０２（内部回
路領域Ｂ）と、入出力回路１０３（入出力回路領域）の
電源系統が独立している半導体装置１００において、回
路プロックＡに接続されたインバータ２０はその入力信
号として回路ブロックＢ１０２に接続されたインバータ
３０からの出力を信号線（配線抵抗）２５を介して受け
取る構成になっている。
止保護回路のデイバイスチップ上のレイアウトイメージ
図を示す。図１３は、従来の半導体装置の静電破壊防止
保護回路の回路図を示す。従来の半導体装置の静電破壊
防止保護回路は、図１２〜１３に示すように、供給電位
が等しく電源系統は独立している回路ブロックＡ１０１
（内部回路領域Ａ）及び回路ブロックＢ１０２（内部回
路領域Ｂ）と、入出力回路１０３（入出力回路領域）の
電源系統が独立している半導体装置１００において、回
路プロックＡに接続されたインバータ２０はその入力信
号として回路ブロックＢ１０２に接続されたインバータ
３０からの出力を信号線（配線抵抗）２５を介して受け
取る構成になっている。
【０００４】このような２つの回路ブロック間をインタ
ーフェースする１対の出力と入力との構成の回路におい
て、回路ブロックＡ１０１（領域Ａ）用の電源線２１と
回路ブロックＢ１０２（領域Ｂ）用の接地線３２との間
に静電気サージが印加されると、インバータ２０を構成
するＰチャンネルＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ、以下、ＰＭＯＳという）ト
ランジスタ２３のゲート（酸化膜）が容易に破壊されて
しまう。回路ブロックＡ１０１用の電源線２１から回路
ブロックＢ１０２用の接地線３２へ静電気サージが抜け
るルートが存在しないため、静電気サージが、インバー
タ３０のＮチャンネルＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ
−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、以下、ＮＭＯＳとい
う）３４とインバータ２０のＰＭＯＳトランジスタ２３
のゲートを介して流れようとするためである。回路ブロ
ックＢ１０２用の電源線３１と回路ブロックＡ１０１用
の接地線２２や、回路ブロックＡ１０１用の電源線２１
と回路ブロックＢ１０２用の電源線３１との間に静電サ
ージが印加されても、静電気サージが抜けるためのルー
トが存在しないため、インバータ２０を構成するＰＭＯ
Ｓトランジスタ２３やＮＭＯＳトランジスタ２４のゲー
ト（酸化膜）が破壊されてしまう。この種の問題を解決
するために、改良型の保護回路が用いられるようになっ
た。
ーフェースする１対の出力と入力との構成の回路におい
て、回路ブロックＡ１０１（領域Ａ）用の電源線２１と
回路ブロックＢ１０２（領域Ｂ）用の接地線３２との間
に静電気サージが印加されると、インバータ２０を構成
するＰチャンネルＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ、以下、ＰＭＯＳという）ト
ランジスタ２３のゲート（酸化膜）が容易に破壊されて
しまう。回路ブロックＡ１０１用の電源線２１から回路
ブロックＢ１０２用の接地線３２へ静電気サージが抜け
るルートが存在しないため、静電気サージが、インバー
タ３０のＮチャンネルＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ
−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、以下、ＮＭＯＳとい
う）３４とインバータ２０のＰＭＯＳトランジスタ２３
のゲートを介して流れようとするためである。回路ブロ
ックＢ１０２用の電源線３１と回路ブロックＡ１０１用
の接地線２２や、回路ブロックＡ１０１用の電源線２１
と回路ブロックＢ１０２用の電源線３１との間に静電サ
ージが印加されても、静電気サージが抜けるためのルー
トが存在しないため、インバータ２０を構成するＰＭＯ
Ｓトランジスタ２３やＮＭＯＳトランジスタ２４のゲー
ト（酸化膜）が破壊されてしまう。この種の問題を解決
するために、改良型の保護回路が用いられるようになっ
た。
【０００５】図１４に、従来の改良型半導体装置の静電
破壊防止保護回路のデイバイスチップ上のレイアウトイ
メージ図を示す。図１５は、従来の改良型半導体装置の
静電破壊防止保護回路の回路図を示す。上記従来の半導
体装置の静電防止保護回路において、デバイスチップ周
辺部に配置された入出力回路１０３用の電源線１１と接
地線１２との間に保護トランジスタ１０を設け、入出力
回路１０３用の電源線１１及び接地線１２と、回路ブロ
ックＡ１０１用の電源線２１及び接地線２２との間に保
護トランジスタ２６、２８を設け、同様に、入出力回路
１０３用の電源線１１及び接地線１２と、回路ブロック
Ｂ１０２用の電源線３１及び接地線３２との間に保護ト
ランジスタ２７、２９を設けることによって、回路ブロ
ックＡ１０１用の電源線２１と回路ブロックＢ１０２用
の接地線３２との間に静電気サージが印加された場合で
も、保護トランジスタ２８、保護トランジスタ１０、及
び保護トランジスタ２７を介してサージが抜けるルート
を確保し、また、これら３つの保護トランジスタをサー
ジが流れきるまで間にＰＭＯＳトランジスタ２３のゲー
ト酸化膜が破壊されないように信号線（保護抵抗）２５
によりゲート膜にサージ電圧が掛からないように遅延を
かけるのである。このように、２つ乃至、３つの保護ト
ランジスタを経由する形式で保護回路網を構成すること
は、保護トランジスタを配置しやすい点で優れている。
破壊防止保護回路のデイバイスチップ上のレイアウトイ
メージ図を示す。図１５は、従来の改良型半導体装置の
静電破壊防止保護回路の回路図を示す。上記従来の半導
体装置の静電防止保護回路において、デバイスチップ周
辺部に配置された入出力回路１０３用の電源線１１と接
地線１２との間に保護トランジスタ１０を設け、入出力
回路１０３用の電源線１１及び接地線１２と、回路ブロ
ックＡ１０１用の電源線２１及び接地線２２との間に保
護トランジスタ２６、２８を設け、同様に、入出力回路
１０３用の電源線１１及び接地線１２と、回路ブロック
Ｂ１０２用の電源線３１及び接地線３２との間に保護ト
ランジスタ２７、２９を設けることによって、回路ブロ
ックＡ１０１用の電源線２１と回路ブロックＢ１０２用
の接地線３２との間に静電気サージが印加された場合で
も、保護トランジスタ２８、保護トランジスタ１０、及
び保護トランジスタ２７を介してサージが抜けるルート
を確保し、また、これら３つの保護トランジスタをサー
ジが流れきるまで間にＰＭＯＳトランジスタ２３のゲー
ト酸化膜が破壊されないように信号線（保護抵抗）２５
によりゲート膜にサージ電圧が掛からないように遅延を
かけるのである。このように、２つ乃至、３つの保護ト
ランジスタを経由する形式で保護回路網を構成すること
は、保護トランジスタを配置しやすい点で優れている。
【０００６】図１４にデバイスチップ上のレイアウトイ
メージ図に示したように、内部ブロック用電源線（端
子）及び接地線（端子）と入出力回路用電源線（端子）
及び接地線（端子）とは、チップ周辺部においては上下
の高さの違いをもって交差するので、その支点近傍に保
護トランジスタを容易に配置できるからである。この交
点部分に保護トランジスタを設置すれば、図１５に示す
ような保護回路網を容易に構築することが出来、内部回
路どうしをインターフェースする回路のゲート酸化膜を
静電気サージから保護できてきたのである。
メージ図に示したように、内部ブロック用電源線（端
子）及び接地線（端子）と入出力回路用電源線（端子）
及び接地線（端子）とは、チップ周辺部においては上下
の高さの違いをもって交差するので、その支点近傍に保
護トランジスタを容易に配置できるからである。この交
点部分に保護トランジスタを設置すれば、図１５に示す
ような保護回路網を容易に構築することが出来、内部回
路どうしをインターフェースする回路のゲート酸化膜を
静電気サージから保護できてきたのである。
【０００７】
【発明が解決しようとする課題】しかし、近年、デバイ
スのクロック周波数が高速化し、トランジスタの寄生抵
抗を出来るだけ抑えるような、いわゆるサリサイド構造
が導入されたり、入出力回路領域自身も複数に分割され
るようになり、保護回路網を構成する保護トランジスタ
の総数（静電気サージの起点から終点までに経由する保
護トランジスタの数）が増えてきており、信号線（保護
抵抗）２５の抵抗値を増大させるだけでは、ゲート（酸
化膜）の破壊を防止できないケースが増えている。
スのクロック周波数が高速化し、トランジスタの寄生抵
抗を出来るだけ抑えるような、いわゆるサリサイド構造
が導入されたり、入出力回路領域自身も複数に分割され
るようになり、保護回路網を構成する保護トランジスタ
の総数（静電気サージの起点から終点までに経由する保
護トランジスタの数）が増えてきており、信号線（保護
抵抗）２５の抵抗値を増大させるだけでは、ゲート（酸
化膜）の破壊を防止できないケースが増えている。
【０００８】従って、本発明は、上記改良型保護回路網
では対応しきれなくなっている種々の問題、即ち、プロ
セス構造の変化や、入出力回路領域の分割数が増えるこ
とによる保護回路網の応答性の低下という問題に対し
て、保護回路面積を増大させることなく、かつ工程変更
を伴わずに解決し、小型で高速動作が可能な半導体装置
の静電破壊防止保護回路を提供することである。
では対応しきれなくなっている種々の問題、即ち、プロ
セス構造の変化や、入出力回路領域の分割数が増えるこ
とによる保護回路網の応答性の低下という問題に対し
て、保護回路面積を増大させることなく、かつ工程変更
を伴わずに解決し、小型で高速動作が可能な半導体装置
の静電破壊防止保護回路を提供することである。
【０００９】
【課題を解決するための手段】上記課題は、以下の手段
により解決される。即ち、本発明は、 （１） 第１の内部回路ブロックにバイアスを供給する
第１の電源線及び第１の接地線と、第２の内部ブロック
にバイアスを供給する第２の電源線及び第２の接地線
と、入出力回路部にバイアスを供給する第３の電源線及
び第３の接地線と、を有し、前記第１の電源線と前記第
３の電源線、前記第１の接地線と前記第３の接地線、前
記第１の電源線と前記第３の接地線、及び／または前記
第１の接地線と前記第３の電源線、の間に設置された第
３の保護トランジスタを少なくとも２つ以上含み、更
に、前記第２の電源線と前記第３の電源線、前記第２の
接地線と前記第３の接地線、前記第２の電源線と前記第
３の接地線、及び／または前記第２の接地線と前記第３
の電源線、の間に設置された第４の保護トランジスタを
少なくとも２つ以上含み、前記第１の内部回路ブロック
の出力信号を、前記第２の内部回路ブロックの入力信号
として伝達する第１の接続線を有する半導体装置におい
て、前記第１の電源線と前記第２の電源線との間に設置
された第１の保護トランジスタ、及び／または、第１接
地線と第２接地線との間に設置された第２の保護トラン
ジスタを有し、且つ前記第１及び第２の保護トランジス
タにおけるソース及びドレインとしての不純物拡散層と
金属配線とを接続するコンタクトホールからゲートまで
の距離が、前記第３及び第４の保護トランジスタにおけ
るソース及びドレインとしての不純物拡散層と金属配線
とを接続するコンタクトホールからゲートまでの距離よ
りも、短いことを特徴とする半導体装置の静電破壊防止
保護回路。
により解決される。即ち、本発明は、 （１） 第１の内部回路ブロックにバイアスを供給する
第１の電源線及び第１の接地線と、第２の内部ブロック
にバイアスを供給する第２の電源線及び第２の接地線
と、入出力回路部にバイアスを供給する第３の電源線及
び第３の接地線と、を有し、前記第１の電源線と前記第
３の電源線、前記第１の接地線と前記第３の接地線、前
記第１の電源線と前記第３の接地線、及び／または前記
第１の接地線と前記第３の電源線、の間に設置された第
３の保護トランジスタを少なくとも２つ以上含み、更
に、前記第２の電源線と前記第３の電源線、前記第２の
接地線と前記第３の接地線、前記第２の電源線と前記第
３の接地線、及び／または前記第２の接地線と前記第３
の電源線、の間に設置された第４の保護トランジスタを
少なくとも２つ以上含み、前記第１の内部回路ブロック
の出力信号を、前記第２の内部回路ブロックの入力信号
として伝達する第１の接続線を有する半導体装置におい
て、前記第１の電源線と前記第２の電源線との間に設置
された第１の保護トランジスタ、及び／または、第１接
地線と第２接地線との間に設置された第２の保護トラン
ジスタを有し、且つ前記第１及び第２の保護トランジス
タにおけるソース及びドレインとしての不純物拡散層と
金属配線とを接続するコンタクトホールからゲートまで
の距離が、前記第３及び第４の保護トランジスタにおけ
るソース及びドレインとしての不純物拡散層と金属配線
とを接続するコンタクトホールからゲートまでの距離よ
りも、短いことを特徴とする半導体装置の静電破壊防止
保護回路。
【００１０】（２）第１の内部回路ブロックにバイアス
を供給する第１の電源線及び第１の接地線と、第２の内
部ブロックにバイアスを供給する第２の電源線及び第２
の接地線と、入出力回路部にバイアスを供給する第３の
電源線及び第３の接地線と、を有し、前記第１の電源線
と前記第３の電源線、前記第１の接地線と前記第３の接
地線、前記第１の電源線と前記第３の接地線、及び／ま
たは前記第１の接地線と前記第３の電源線、の間に設置
された第３の保護トランジスタを少なくとも２つ以上含
み、更に、前記第２の電源線と前記第３の電源線、前記
第２の接地線と前記第３の接地線、前記第２の電源線と
前記第３の接地線、及び／または前記第２の接地線と前
記第３の電源線、の間に設置された第４の保護トランジ
スタを少なくとも２つ以上含み、前記第１の内部回路ブ
ロックの出力信号を、前記第２の内部回路ブロックの入
力信号として伝達する第１の接続線を有する半導体装置
において、前記第１の電源線と前記第２の電源線との間
に設置された第１の保護トランジスタ、及び／または、
第１接地線と第２接地線との間に設置された第２の保護
トランジスタを有し、且つ前記第１及び第２の保護トラ
ンジスタは、ソース及びドレインとしての不純物拡散層
と金属配線とを接続するコンタクトホールからゲートま
での間の全面にシリコンと金属との化合物層を形成さ
れ、前記第３及び第４の保護トランジスタは、ソース及
びドレインとしての不純物拡散層と金属配線とを接続す
るコンタクトホールからゲートまでの間にシリコンと金
属の化合物層非形成領域を設けたことを特徴とする半導
体装置の静電破壊防止保護回路。
を供給する第１の電源線及び第１の接地線と、第２の内
部ブロックにバイアスを供給する第２の電源線及び第２
の接地線と、入出力回路部にバイアスを供給する第３の
電源線及び第３の接地線と、を有し、前記第１の電源線
と前記第３の電源線、前記第１の接地線と前記第３の接
地線、前記第１の電源線と前記第３の接地線、及び／ま
たは前記第１の接地線と前記第３の電源線、の間に設置
された第３の保護トランジスタを少なくとも２つ以上含
み、更に、前記第２の電源線と前記第３の電源線、前記
第２の接地線と前記第３の接地線、前記第２の電源線と
前記第３の接地線、及び／または前記第２の接地線と前
記第３の電源線、の間に設置された第４の保護トランジ
スタを少なくとも２つ以上含み、前記第１の内部回路ブ
ロックの出力信号を、前記第２の内部回路ブロックの入
力信号として伝達する第１の接続線を有する半導体装置
において、前記第１の電源線と前記第２の電源線との間
に設置された第１の保護トランジスタ、及び／または、
第１接地線と第２接地線との間に設置された第２の保護
トランジスタを有し、且つ前記第１及び第２の保護トラ
ンジスタは、ソース及びドレインとしての不純物拡散層
と金属配線とを接続するコンタクトホールからゲートま
での間の全面にシリコンと金属との化合物層を形成さ
れ、前記第３及び第４の保護トランジスタは、ソース及
びドレインとしての不純物拡散層と金属配線とを接続す
るコンタクトホールからゲートまでの間にシリコンと金
属の化合物層非形成領域を設けたことを特徴とする半導
体装置の静電破壊防止保護回路。
【００１１】（３）前記第１及び第２の保護トランジス
タにおけるソース及びドレインとしての不純物拡散層と
金属配線とを接続するコンタクトホールからゲートまで
の距離が、製造プロセス上の最小値である請求項１又は
２に記載の半導体装置の静電破壊防止保護回路。
タにおけるソース及びドレインとしての不純物拡散層と
金属配線とを接続するコンタクトホールからゲートまで
の距離が、製造プロセス上の最小値である請求項１又は
２に記載の半導体装置の静電破壊防止保護回路。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して説明する。なお、実質的に同様の機能を有
するものには、全図面通して同じ符号を付して説明し、
場合によってはその説明を省略することがある。
面を参照して説明する。なお、実質的に同様の機能を有
するものには、全図面通して同じ符号を付して説明し、
場合によってはその説明を省略することがある。
【００１３】（第１の参考例）図１は、第１の参考例に
係る半導体装置の静電破壊防止保護回路のデイバイスチ
ップ上のレイアウトイメージ図である。図２は、第１の
参考例に係る半導体装置の静電破壊防止保護回路の回路
図である。
係る半導体装置の静電破壊防止保護回路のデイバイスチ
ップ上のレイアウトイメージ図である。図２は、第１の
参考例に係る半導体装置の静電破壊防止保護回路の回路
図である。
【００１４】第１の参考例に係る半導体装置の静電破壊
防止保護回路は、図１〜２に示すように、供給電位が等
しく電源系統は独立している回路ブロックＡ１０１（内
部回路領域Ａ）及び回路ブロックＢ１０２（内部回路領
域Ｂ）と、入出力回路１０３（入出力回路）の電源系統
が独立している半導体装置１００において、回路プロッ
クＡに接続されたインバータ２０はその入力信号として
回路ブロックＢ１０２に接続されたインバータ３０から
の出力を信号線（保護抵抗）２５を介して受け取る構成
になっている。
防止保護回路は、図１〜２に示すように、供給電位が等
しく電源系統は独立している回路ブロックＡ１０１（内
部回路領域Ａ）及び回路ブロックＢ１０２（内部回路領
域Ｂ）と、入出力回路１０３（入出力回路）の電源系統
が独立している半導体装置１００において、回路プロッ
クＡに接続されたインバータ２０はその入力信号として
回路ブロックＢ１０２に接続されたインバータ３０から
の出力を信号線（保護抵抗）２５を介して受け取る構成
になっている。
【００１５】インバータ２０は、ＰチャンネルＭＯＳ
（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ、以下、ＰＭＯＳという）トランジスタ２３及びＮチ
ャンネルＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ、以下、ＮＭＯＳという）トランジス
タ２４で構成され、ＰＭＯＳトランジスタ２３のソース
は回路ブロックＡ１０１用の電源線２１に、ＮＭＯＳト
ランジスタ２４のソースは回路ブロックＡ１０１用の接
地線２２にそれぞれ接続され、ＰＭＯＳトランジスタ２
３のドレインとＮＭＯＳトランジスタ２４のドレインは
短絡されている。インバータ３０はＰＭＯＳ３３及びＮ
ＭＯＳ３４で構成され、ＰＭＯＳ３３のソースは回路ブ
ロックＢ１０２用の電源線３１に、ＮＭＯＳトランジス
タ３４のソースは回路ブロックＢ１０２用の接地線３２
にそれぞれ接続され、ＰＭＯＳトランジスタ３３のドレ
インとＮＭＯＳトランジスタ３４のドレインは短絡され
ている。ＰＭＯＳトランジスタ２３及びＮＭＯＳトラン
ジスタ２４のゲートは、保護抵抗（信号線）２５を介し
て、ＰＭＯＳトランジスタ３３及びＮＭＯＳトランジス
タ３４のドレインと接続されている。
（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ、以下、ＰＭＯＳという）トランジスタ２３及びＮチ
ャンネルＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ、以下、ＮＭＯＳという）トランジス
タ２４で構成され、ＰＭＯＳトランジスタ２３のソース
は回路ブロックＡ１０１用の電源線２１に、ＮＭＯＳト
ランジスタ２４のソースは回路ブロックＡ１０１用の接
地線２２にそれぞれ接続され、ＰＭＯＳトランジスタ２
３のドレインとＮＭＯＳトランジスタ２４のドレインは
短絡されている。インバータ３０はＰＭＯＳ３３及びＮ
ＭＯＳ３４で構成され、ＰＭＯＳ３３のソースは回路ブ
ロックＢ１０２用の電源線３１に、ＮＭＯＳトランジス
タ３４のソースは回路ブロックＢ１０２用の接地線３２
にそれぞれ接続され、ＰＭＯＳトランジスタ３３のドレ
インとＮＭＯＳトランジスタ３４のドレインは短絡され
ている。ＰＭＯＳトランジスタ２３及びＮＭＯＳトラン
ジスタ２４のゲートは、保護抵抗（信号線）２５を介し
て、ＰＭＯＳトランジスタ３３及びＮＭＯＳトランジス
タ３４のドレインと接続されている。
【００１６】入出力回路１０３用の電源線１１と接地線
１２の間には保護トランジスタ１０が、回路ブロックＡ
１０１（領域Ａ）用の電源線２１と接地線２２、及び回
路ブロックＢ１０２（領域Ｂ）用の電源線３１と接地線
３２と入出力回路１０３用の電源線１１と接地線１２の
間には保護トランジスタ２６、２７、２８、２９が設置
されている。
１２の間には保護トランジスタ１０が、回路ブロックＡ
１０１（領域Ａ）用の電源線２１と接地線２２、及び回
路ブロックＢ１０２（領域Ｂ）用の電源線３１と接地線
３２と入出力回路１０３用の電源線１１と接地線１２の
間には保護トランジスタ２６、２７、２８、２９が設置
されている。
【００１７】このような構成の回路において、回路ブロ
ックＡ１０１の電源線２１用と回路ブロックＢ１０２用
の電源線３１との間に、ＰＭＯＳ保護トランジスタ１０
４を、回路ブロックＢ１０２用の接地線２２と回路ブロ
ックＢ１０２用の接地線３２との間にＮＭＯＳ保護トラ
ンジスタ１０５を、インバータ２０、３０同士を接続す
る信号線（保護抵抗）２５の近傍の内部回路領域に設け
る。
ックＡ１０１の電源線２１用と回路ブロックＢ１０２用
の電源線３１との間に、ＰＭＯＳ保護トランジスタ１０
４を、回路ブロックＢ１０２用の接地線２２と回路ブロ
ックＢ１０２用の接地線３２との間にＮＭＯＳ保護トラ
ンジスタ１０５を、インバータ２０、３０同士を接続す
る信号線（保護抵抗）２５の近傍の内部回路領域に設け
る。
【００１８】回路ブロックＡ１０１用の電源線２１と回
路ブロックＢ１０２用の接地線３２との間に静電気サー
ジが印加された場合を例に動作を説明する。回路ブロッ
クＡ１０１用の電源線２１に印加された静電気サージ
は、インバータ２０のＰＭＯＳトランジスタ２３及びＮ
ＭＯＳトランジスタ２４からＮＭＯＳ保護トランジスタ
１０５を介して回路ブロックＢ１０２用の接地線３２に
到達して消滅するか、ＰＭＯＳ保護トランジスタ１０４
からインバータ３０のＰＭＯＳ３３及びＮＭＯＳ３４を
介して回路ブロックＢ１０２用の接地線３２に到達して
消滅するので、インバータ２０のＰＭＯＳトランジスタ
２３のゲート（酸化膜）が破壊されるのを防止する。そ
の他の組合せで各電源線と接地線間に静電気サージが印
加された場合も、インバータ２０のＰＭＯＳトランジス
タ２３、或いはＮＭＯＳトランジスタ２４のゲート（酸
化膜）が破壊されるのが防止される。
路ブロックＢ１０２用の接地線３２との間に静電気サー
ジが印加された場合を例に動作を説明する。回路ブロッ
クＡ１０１用の電源線２１に印加された静電気サージ
は、インバータ２０のＰＭＯＳトランジスタ２３及びＮ
ＭＯＳトランジスタ２４からＮＭＯＳ保護トランジスタ
１０５を介して回路ブロックＢ１０２用の接地線３２に
到達して消滅するか、ＰＭＯＳ保護トランジスタ１０４
からインバータ３０のＰＭＯＳ３３及びＮＭＯＳ３４を
介して回路ブロックＢ１０２用の接地線３２に到達して
消滅するので、インバータ２０のＰＭＯＳトランジスタ
２３のゲート（酸化膜）が破壊されるのを防止する。そ
の他の組合せで各電源線と接地線間に静電気サージが印
加された場合も、インバータ２０のＰＭＯＳトランジス
タ２３、或いはＮＭＯＳトランジスタ２４のゲート（酸
化膜）が破壊されるのが防止される。
【００１９】ＰＭＯＳ保護トランジスタ１０４とＮΜＯ
Ｓ保護トランジスタ１０５を設置していない場合、回路
ブロックＡ１０１用の電源線２１と回路ブロックＢ１０
２用の接地線３２との間に印加された静電気サージは、
保護トランジスタ１０と保護トランジスタ２７、２８を
経由して流れることになり、チップ周辺部分に引き廻さ
れた入出力回路１０３用の電源線１１または接地線１２
を流れなければならない。チップサイズが大きく入出力
回路１０３用の電源線１１及び接地線１２が長い場合
や、配線幅が細い場合には、保護トランジスタ１０と保
護トランジスタ２７、２８とを経由して静電気サージが
流れる切るまでに時間が掛かるので、インバータ２０の
ＰＭＯＳトランジスタ２３、或いはＮＭＯＳトランジス
タ２４のゲート（酸化膜）にもサージ電圧が掛かり、結
果としてゲート（酸化膜）が破壊されてしまうという問
題があった。そのため、インバータ２０のＰＭＯＳトラ
ンジスタ２３、或いはＮＭＯＳトランジスタ２４のゲー
ト（酸化膜）にサージ電圧が掛からない様に、インバー
タ間を接続する信号線（保護抵抗）２５を、わざと大き
くする方法なども採用されてきた。
Ｓ保護トランジスタ１０５を設置していない場合、回路
ブロックＡ１０１用の電源線２１と回路ブロックＢ１０
２用の接地線３２との間に印加された静電気サージは、
保護トランジスタ１０と保護トランジスタ２７、２８を
経由して流れることになり、チップ周辺部分に引き廻さ
れた入出力回路１０３用の電源線１１または接地線１２
を流れなければならない。チップサイズが大きく入出力
回路１０３用の電源線１１及び接地線１２が長い場合
や、配線幅が細い場合には、保護トランジスタ１０と保
護トランジスタ２７、２８とを経由して静電気サージが
流れる切るまでに時間が掛かるので、インバータ２０の
ＰＭＯＳトランジスタ２３、或いはＮＭＯＳトランジス
タ２４のゲート（酸化膜）にもサージ電圧が掛かり、結
果としてゲート（酸化膜）が破壊されてしまうという問
題があった。そのため、インバータ２０のＰＭＯＳトラ
ンジスタ２３、或いはＮＭＯＳトランジスタ２４のゲー
ト（酸化膜）にサージ電圧が掛からない様に、インバー
タ間を接続する信号線（保護抵抗）２５を、わざと大き
くする方法なども採用されてきた。
【００２０】第１の参考例では、インバータ間を接続す
る信号線（保護抵抗）２５の近傍に、ＰＭＯＳ保護トラ
ンジスタ１０４とＮＭＯＳ保護トランジスタ１０５を設
け、これらの保護トランジスタとインバータ２０及び３
０を介してサージ電流を流せるようにしたので、チップ
サイズ（入出力回路１０３用の電源線１１及び接地線１
２の長さ）や配線幅の影響によって、入出力回路１０３
に配置された保護トランジスタ１０と保護トランジスタ
２７、２８を経由するルートの応答性が悪化した場合で
も、信号線（保護抵抗）２５を増大させることなく、確
実にインバータ２０のＰＭＯＳトランジスタ２３、或い
はＮＭＯＳトランジスタ２４のゲート（酸化膜）の破壊
が防止される。
る信号線（保護抵抗）２５の近傍に、ＰＭＯＳ保護トラ
ンジスタ１０４とＮＭＯＳ保護トランジスタ１０５を設
け、これらの保護トランジスタとインバータ２０及び３
０を介してサージ電流を流せるようにしたので、チップ
サイズ（入出力回路１０３用の電源線１１及び接地線１
２の長さ）や配線幅の影響によって、入出力回路１０３
に配置された保護トランジスタ１０と保護トランジスタ
２７、２８を経由するルートの応答性が悪化した場合で
も、信号線（保護抵抗）２５を増大させることなく、確
実にインバータ２０のＰＭＯＳトランジスタ２３、或い
はＮＭＯＳトランジスタ２４のゲート（酸化膜）の破壊
が防止される。
【００２１】仮に、ＰＭＯＳ保護トランジスタ１０４と
ＮＭＯＳ保護トランジスタ１０５をインバータ間を接続
する信号線（保護抵抗）２５の近傍に設けないと、電源
線２１又は電源線３１とＰＭＯＳ保護トランジスタ１０
４との間に配線抵抗ｒ21、ｒ31がそれぞれ付加され、接
地線２２又は接地線３２とＮＭＯＳ保護トランジスタ１
０５との間に配線抵抗ｒ22、ｒ32がそれぞれ付加される
こととなり、ＰＭＯＳ保護トランジスタ１０４及びＮＭ
ＯＳ保護トランジスタ１０５の静電気サージに対する応
答性が損なわれる。このため、インバータ間を接続する
信号線（保護抵抗）２５の近傍に、ＰＭＯＳ保護トラン
ジスタ１０４とＮＭＯＳ保護トランジスタ１０５を設け
ることは不可欠となる。
ＮＭＯＳ保護トランジスタ１０５をインバータ間を接続
する信号線（保護抵抗）２５の近傍に設けないと、電源
線２１又は電源線３１とＰＭＯＳ保護トランジスタ１０
４との間に配線抵抗ｒ21、ｒ31がそれぞれ付加され、接
地線２２又は接地線３２とＮＭＯＳ保護トランジスタ１
０５との間に配線抵抗ｒ22、ｒ32がそれぞれ付加される
こととなり、ＰＭＯＳ保護トランジスタ１０４及びＮＭ
ＯＳ保護トランジスタ１０５の静電気サージに対する応
答性が損なわれる。このため、インバータ間を接続する
信号線（保護抵抗）２５の近傍に、ＰＭＯＳ保護トラン
ジスタ１０４とＮＭＯＳ保護トランジスタ１０５を設け
ることは不可欠となる。
【００２２】尚、ＰＭＯＳ保護トランジスタ１０４とＮ
ＭＯＳ保護トランジスタ１０５は、入出力回路１０３に
配置された保護トランジスタ１０と保護トランジスタ２
７、２８とでサージ電流を流し終えるまでに、内部回路
側に過渡的に掛かるサージ電圧を緩和できれば良いの
で、保護トランジスタ面積は小さくて構わない。従っ
て、これらの保護トランジスタを追加することによる保
護回路面積の増加というデメリットは無視できる。ま
た、ＰＭＯＳ保護トランジスタ１０４とＮＭＯＳ保護ト
ランジスタ１０５は、仮に破壊されたとしても、回路ブ
ロックＡ１０１用の電源線２１と回路ブロックＢ１０２
用の電源線３１の電位が等しく、回路ブロックＡ１０１
用の接地線２２と回路ブロックＢ１０２用の接地線３２
の電位も等しいので電気的な不良とはならない。影響が
あるとすれば、片方の回路ブロックのスイッチングノイ
ズにより、もう一方の回路ブロックで誤動作マージンが
減少する問題が考えられるが、静電破壊によって電気的
に不良となることに比べれば、その影響は軽微である。
ＭＯＳ保護トランジスタ１０５は、入出力回路１０３に
配置された保護トランジスタ１０と保護トランジスタ２
７、２８とでサージ電流を流し終えるまでに、内部回路
側に過渡的に掛かるサージ電圧を緩和できれば良いの
で、保護トランジスタ面積は小さくて構わない。従っ
て、これらの保護トランジスタを追加することによる保
護回路面積の増加というデメリットは無視できる。ま
た、ＰＭＯＳ保護トランジスタ１０４とＮＭＯＳ保護ト
ランジスタ１０５は、仮に破壊されたとしても、回路ブ
ロックＡ１０１用の電源線２１と回路ブロックＢ１０２
用の電源線３１の電位が等しく、回路ブロックＡ１０１
用の接地線２２と回路ブロックＢ１０２用の接地線３２
の電位も等しいので電気的な不良とはならない。影響が
あるとすれば、片方の回路ブロックのスイッチングノイ
ズにより、もう一方の回路ブロックで誤動作マージンが
減少する問題が考えられるが、静電破壊によって電気的
に不良となることに比べれば、その影響は軽微である。
【００２３】（第１の実施の形態）
図３は、第１の実施の形態に係る半導体装置の静電破壊
防止保護回路における保護トランジスタを示す平面図で
ある。図４は、第１の実施の形態に係る半導体装置の静
電破壊防止保護回路における他の保護トランジスタを示
す平面図である。
防止保護回路における保護トランジスタを示す平面図で
ある。図４は、第１の実施の形態に係る半導体装置の静
電破壊防止保護回路における他の保護トランジスタを示
す平面図である。
【００２４】第１の実施の形態に係る半導体装置の静電
破壊防止保護回路では、第１の参考例と共通する部分は
説明を省略する。第１の実施の形態では、第１の参考例
に係る保護回路において、図３に示すように、ＰＭＯＳ
保護トランジスタ１０４におけるソース及びドレインと
しての不純物拡散層１０４ｓｄと金属配線とを接続する
コンタクトホール（接続口）１０４ｈからゲート１０４
ｇまでの距離をＰＤ１とし、ＮＭＯＳ保護トランジスタ
１０５におけるソース及びドレインとしての不純物拡散
層１０５ｓｄと金属配線とを接続するコンタクトホール
（接続口）１０５ｈからゲート１０５ｇまでの距離をＮ
Ｄ１とし、一方、図４に示すように、保護トランジスタ
１０、２６〜２９のうち、ＰＭＯＳトランジスタにおけ
るソース及びドレインとしての不純物拡散層１０ｐｓｄ
と金属配線とを接続するコンタクトホール（接続口）１
０ｐｈからゲート１０ｐｇまでの距離をＰＤ２とし、Ｎ
ＭＯＳトランジスタにおけるソース及びドレインとして
の不純物拡散層１０ｎｓｄと金属配線とを接続するコン
タクトホール（接続口）１０ｎｈからゲート１０ｎｇま
での距離をＮＤ２としたとき、各トランジスタは、ＰＤ
２＞ＰＤ１、且つＮＤ２＞ＮＤ２の関係を満たすように
各トランジスタを形成する。
破壊防止保護回路では、第１の参考例と共通する部分は
説明を省略する。第１の実施の形態では、第１の参考例
に係る保護回路において、図３に示すように、ＰＭＯＳ
保護トランジスタ１０４におけるソース及びドレインと
しての不純物拡散層１０４ｓｄと金属配線とを接続する
コンタクトホール（接続口）１０４ｈからゲート１０４
ｇまでの距離をＰＤ１とし、ＮＭＯＳ保護トランジスタ
１０５におけるソース及びドレインとしての不純物拡散
層１０５ｓｄと金属配線とを接続するコンタクトホール
（接続口）１０５ｈからゲート１０５ｇまでの距離をＮ
Ｄ１とし、一方、図４に示すように、保護トランジスタ
１０、２６〜２９のうち、ＰＭＯＳトランジスタにおけ
るソース及びドレインとしての不純物拡散層１０ｐｓｄ
と金属配線とを接続するコンタクトホール（接続口）１
０ｐｈからゲート１０ｐｇまでの距離をＰＤ２とし、Ｎ
ＭＯＳトランジスタにおけるソース及びドレインとして
の不純物拡散層１０ｎｓｄと金属配線とを接続するコン
タクトホール（接続口）１０ｎｈからゲート１０ｎｇま
での距離をＮＤ２としたとき、各トランジスタは、ＰＤ
２＞ＰＤ１、且つＮＤ２＞ＮＤ２の関係を満たすように
各トランジスタを形成する。
【００２５】特に、このような関係を満たすためには、
ＭＯＳ保護トランジスタ１０４及びＮＭＯＳ保護トラン
ジスタ１０５におけるソース及びドレインとしての不純
物拡散層１０４ｓｄ（１０５ｓｄ）と金属配線とを接続
するコンタクトホール（接続口）１０４ｈ（１０５ｈ）
からゲート１０４ｇ（１０５ｇ）までの距離は、製造プ
ロセス上の最小値で形成させることが好適である。
ＭＯＳ保護トランジスタ１０４及びＮＭＯＳ保護トラン
ジスタ１０５におけるソース及びドレインとしての不純
物拡散層１０４ｓｄ（１０５ｓｄ）と金属配線とを接続
するコンタクトホール（接続口）１０４ｈ（１０５ｈ）
からゲート１０４ｇ（１０５ｇ）までの距離は、製造プ
ロセス上の最小値で形成させることが好適である。
【００２６】ここで、製造プロセス上の最小値とは、ゲ
ート（電極）とコンタクトホールとを離間させて形成で
きる最小値のことで、ゲート（電極）形成用マスク及び
コンタクトホール形成用マスクの合わせ余裕と、それぞ
れのマスクに描画された図形と、シリコンウエハ上に転
写され実際に形成されるパターンと、の寸法差（マスク
変換差）から決定される。この値は、製造プロセスごと
に異なり、加工寸法が小さい（微細化が進んだ）プロセ
スになる程、小さくできる。
ート（電極）とコンタクトホールとを離間させて形成で
きる最小値のことで、ゲート（電極）形成用マスク及び
コンタクトホール形成用マスクの合わせ余裕と、それぞ
れのマスクに描画された図形と、シリコンウエハ上に転
写され実際に形成されるパターンと、の寸法差（マスク
変換差）から決定される。この値は、製造プロセスごと
に異なり、加工寸法が小さい（微細化が進んだ）プロセ
スになる程、小さくできる。
【００２７】また、このような保護回路において、図３
に示すように、ＰＭＯＳ保護トランジスタ１０４におけ
るゲート１０４ｇ幅をｌP1、ソース及びドレインとして
の不純物拡散層１０４ｓｄ領域の長さ（ゲートに沿った
長さ）をＷP1とし、ＮＭＯＳ保護トランジスタ１０５に
おけるゲート１０５ｇ幅をｌN1、ソース及びドレインと
しての不純物拡散層１０５ｓｄ領域の長さ（ゲートに沿
った長さ）ＷN1とし、、一方、図４に示すように、保護
トランジスタ１０、２６〜２９のうち、ＰＭＯＳトラン
ジスタにおけるゲート１０ｐｇ幅をｌP2、ソース及びド
レインとしての不純物拡散層１０ｐｓｄ領域の長さ（ゲ
ートに沿った長さ）をＷP2とし、ＮＭＯＳトランジスタ
におけるゲート１０ｎｇ幅をｌN2、ソース及びドレイン
としての不純物拡散層１０ｎｓｄ領域の長さ（ゲートに
沿った長さ）をＷN2としたとき、［ＷP1／（ｌP1＋２×
ＰＤ１）］＞［ＷP2／（ｌP2＋２×ＰＤ２）］、且つ
［ＷN1／（ｌN1＋２×ＮＤ１）］＞［ＷN2／（ｌN2＋２
×ＮＤ２）］を満たすように各トランジスタを形成する
ことが好適である。
に示すように、ＰＭＯＳ保護トランジスタ１０４におけ
るゲート１０４ｇ幅をｌP1、ソース及びドレインとして
の不純物拡散層１０４ｓｄ領域の長さ（ゲートに沿った
長さ）をＷP1とし、ＮＭＯＳ保護トランジスタ１０５に
おけるゲート１０５ｇ幅をｌN1、ソース及びドレインと
しての不純物拡散層１０５ｓｄ領域の長さ（ゲートに沿
った長さ）ＷN1とし、、一方、図４に示すように、保護
トランジスタ１０、２６〜２９のうち、ＰＭＯＳトラン
ジスタにおけるゲート１０ｐｇ幅をｌP2、ソース及びド
レインとしての不純物拡散層１０ｐｓｄ領域の長さ（ゲ
ートに沿った長さ）をＷP2とし、ＮＭＯＳトランジスタ
におけるゲート１０ｎｇ幅をｌN2、ソース及びドレイン
としての不純物拡散層１０ｎｓｄ領域の長さ（ゲートに
沿った長さ）をＷN2としたとき、［ＷP1／（ｌP1＋２×
ＰＤ１）］＞［ＷP2／（ｌP2＋２×ＰＤ２）］、且つ
［ＷN1／（ｌN1＋２×ＮＤ１）］＞［ＷN2／（ｌN2＋２
×ＮＤ２）］を満たすように各トランジスタを形成する
ことが好適である。
【００２８】ここで、ＰＭＯＳ保護トランジスタ１０
４，２８（２９は２８で代表させる）それぞれのサージ
電流の流れ易さをｒ104、ｒ28とし、ＮＭＯＳ保護トラ
ンジスタ１０５，２６（２７は２６で代表させる）それ
ぞれのサージ電流の流れ易さをｒ106、ｒ26とし、
ｒ104、ｒ28、ｒ105、ｒ26とサージ電流に対する応答性
の関係について以下説明する。
４，２８（２９は２８で代表させる）それぞれのサージ
電流の流れ易さをｒ104、ｒ28とし、ＮＭＯＳ保護トラ
ンジスタ１０５，２６（２７は２６で代表させる）それ
ぞれのサージ電流の流れ易さをｒ106、ｒ26とし、
ｒ104、ｒ28、ｒ105、ｒ26とサージ電流に対する応答性
の関係について以下説明する。
【００２９】図５に示すように、一般に、抵抗体の抵抗
値Ｒは、式Ｒ＝Ａ×（Ｗ／Ｌ）［Ａは係数］で表され、
抵抗幅Ｗに比例し、抵抗長さＬに反比例する。ＰＭＯＳ
保護トランジスタ１０４，２８、及びＮＭＯＳ保護トラ
ンジスタ１０５，２６が静電気サージを流す時にも抵抗
として振る舞う。保護トランジスタを抵抗として扱う際
に、抵抗幅Ｗに相当するのが、それぞれ図３〜図４に於
けるＷP1，ＷP2，ＷN1，ＷN2であり、抵抗長さＬに相当
するのが図３〜図４に於ける、［ＩP1＋２×ＰＤ１］，
［ＩP2＋２×ＰＤ２］，［ＩN1＋２×ＮＤ１］，［ＩN2
＋２×ＮＤ２］である。従って、ＰＭＯＳ保護トランジ
スタ１０４の静電気サージの流し易さを、ｒ104＝ＷP1
／［ＩP1＋２×ＰＤ１］、以下同様にｒ28＝ＷP2／［Ｉ
P2＋２×ＰＤ２］，ｒ105＝ＷN1／［ＩN1＋２×ＮＤ
１］，ｒ26＝ＷN2／［ＩN2＋２×ＮＤ２］と表すことが
できる。
値Ｒは、式Ｒ＝Ａ×（Ｗ／Ｌ）［Ａは係数］で表され、
抵抗幅Ｗに比例し、抵抗長さＬに反比例する。ＰＭＯＳ
保護トランジスタ１０４，２８、及びＮＭＯＳ保護トラ
ンジスタ１０５，２６が静電気サージを流す時にも抵抗
として振る舞う。保護トランジスタを抵抗として扱う際
に、抵抗幅Ｗに相当するのが、それぞれ図３〜図４に於
けるＷP1，ＷP2，ＷN1，ＷN2であり、抵抗長さＬに相当
するのが図３〜図４に於ける、［ＩP1＋２×ＰＤ１］，
［ＩP2＋２×ＰＤ２］，［ＩN1＋２×ＮＤ１］，［ＩN2
＋２×ＮＤ２］である。従って、ＰＭＯＳ保護トランジ
スタ１０４の静電気サージの流し易さを、ｒ104＝ＷP1
／［ＩP1＋２×ＰＤ１］、以下同様にｒ28＝ＷP2／［Ｉ
P2＋２×ＰＤ２］，ｒ105＝ＷN1／［ＩN1＋２×ＮＤ
１］，ｒ26＝ＷN2／［ＩN2＋２×ＮＤ２］と表すことが
できる。
【００３０】次に、保護トランジスタを抵抗に置き換え
た時の静電気サージの流れ易さ、即ち、静電気サージへ
の応答性と抵抗値との関係について説明する。図６に、
図２に示す静電破壊防止保護回路おいて、ＰＭＯＳ保護
トランジスタ１０４，２８を抵抗ｒ104，ｒ28に置き換
え、静電気サージを電圧Ｖ0に充電された容量Ｃからの
放電とした等価回路を示す。スイッチを閉じた後に回路
を流れる電流は、時間の関数として表される。尚、簡単
にするためにＰＭＯＳトランジスタ２３（図中ではＰＭ
ＯＳ２３と表記）とＮＭＯＳトランジスタ２４（図中で
はＮＭＯＳ２４と表記）の等価抵抗を０Ωとしている
（ｉ1、ｉ2への影響は同じなので支障はない）。
た時の静電気サージの流れ易さ、即ち、静電気サージへ
の応答性と抵抗値との関係について説明する。図６に、
図２に示す静電破壊防止保護回路おいて、ＰＭＯＳ保護
トランジスタ１０４，２８を抵抗ｒ104，ｒ28に置き換
え、静電気サージを電圧Ｖ0に充電された容量Ｃからの
放電とした等価回路を示す。スイッチを閉じた後に回路
を流れる電流は、時間の関数として表される。尚、簡単
にするためにＰＭＯＳトランジスタ２３（図中ではＰＭ
ＯＳ２３と表記）とＮＭＯＳトランジスタ２４（図中で
はＮＭＯＳ２４と表記）の等価抵抗を０Ωとしている
（ｉ1、ｉ2への影響は同じなので支障はない）。
【００３１】回路を流れる電流と時間との関係におい
て、ＰMOSトランジスタ２８と２９を流れる電流をｉ1、
ＰMOSトランジスタ１０４を流れる電流をｉ2、それぞれ
が一方だけを流れたと仮定した電流値は、ｒ28＝ｒ29＝
Ｒとして下記式（１，ａ）で表される。
て、ＰMOSトランジスタ２８と２９を流れる電流をｉ1、
ＰMOSトランジスタ１０４を流れる電流をｉ2、それぞれ
が一方だけを流れたと仮定した電流値は、ｒ28＝ｒ29＝
Ｒとして下記式（１，ａ）で表される。
【００３２】
【数１】
【００３３】簡単のためにｒ104もＲとすると、式
（１，ａ）は、下記式（１，ｂ）で表される。
（１，ａ）は、下記式（１，ｂ）で表される。
【００３４】
【数２】
【００３５】２つの系路を流れる電流（それぞれが単独
で流れた時の電流）について時間を横軸にとってグラフ
化すると図７の様になる。ｉ2はｉ1に比べて初期電流値
は２倍流れるが、その後の減衰時間が短い。このこと
は、ｒ105を小さくすることで、サージ電流が回路を流
れている時間を短く、即ち、サージに対する応答性が良
くなることを表している。ゲートとコンタクトホールと
の距離を短くすることは［２×ＰＤ１］，［２×ＮＤ
１］を小さくすることに相当するのでｒ104及びｒ105を
下げることになる。
で流れた時の電流）について時間を横軸にとってグラフ
化すると図７の様になる。ｉ2はｉ1に比べて初期電流値
は２倍流れるが、その後の減衰時間が短い。このこと
は、ｒ105を小さくすることで、サージ電流が回路を流
れている時間を短く、即ち、サージに対する応答性が良
くなることを表している。ゲートとコンタクトホールと
の距離を短くすることは［２×ＰＤ１］，［２×ＮＤ
１］を小さくすることに相当するのでｒ104及びｒ105を
下げることになる。
【００３６】ｉ2はｉ1に比べて初期電流は２倍流れるこ
とは、その分だけ急激なサージ電流にさらされることを
意味しており、保護トランジスタが破壊され易い。逆に
云えば、適度に抵抗を増やすことで、初期電流を低減さ
せ、破壊しにくくすることが出来る（反面、応答性は悪
くなる）。
とは、その分だけ急激なサージ電流にさらされることを
意味しており、保護トランジスタが破壊され易い。逆に
云えば、適度に抵抗を増やすことで、初期電流を低減さ
せ、破壊しにくくすることが出来る（反面、応答性は悪
くなる）。
【００３７】このように、耐性を持たせる必要のあるＰ
ＭＯＳ保護トランジスタ２８，２９とＮＭＯＳ保護トラ
ンジスタ２６，２７には適度の抵抗を付与し、サージに
対する応答性を優先させれば良いＰＭＯＳ保護トランジ
スタ１０４とＮＭＯＳ保護トランジスタ１０５は抵抗が
最小となるようにするのである。
ＭＯＳ保護トランジスタ２８，２９とＮＭＯＳ保護トラ
ンジスタ２６，２７には適度の抵抗を付与し、サージに
対する応答性を優先させれば良いＰＭＯＳ保護トランジ
スタ１０４とＮＭＯＳ保護トランジスタ１０５は抵抗が
最小となるようにするのである。
【００３８】この関係を数式化したものが［ＷP1／ＩP1
＋２×ＰＤ１］＞［ＷP2／ＩP2＋２×ＰＤ２］かつ［Ｗ
N1／ＩN1＋２×ＮＤ１］＞［ＷN2／ＩN2＋２×ＮＤ２］
である。
＋２×ＰＤ１］＞［ＷP2／ＩP2＋２×ＰＤ２］かつ［Ｗ
N1／ＩN1＋２×ＮＤ１］＞［ＷN2／ＩN2＋２×ＮＤ２］
である。
【００３９】このように、保護トランジスタは、ゲート
とコンタクトホールとの距離が短いと、応答性がよくな
るが、サージ電流が急激に流れてトランジスタが破竣さ
れやすくなり、一方、ゲートとコンタクトホールの距離
を広げると、サージ電流を適度に制限できるが、静電気
サージに対する応答性が悪くなる。特に、当該距離を製
造プロセス上の最小値を用いると応答性が最大限発揮さ
れることとなる。
とコンタクトホールとの距離が短いと、応答性がよくな
るが、サージ電流が急激に流れてトランジスタが破竣さ
れやすくなり、一方、ゲートとコンタクトホールの距離
を広げると、サージ電流を適度に制限できるが、静電気
サージに対する応答性が悪くなる。特に、当該距離を製
造プロセス上の最小値を用いると応答性が最大限発揮さ
れることとなる。
【００４０】ＰＭＯＳ保護トランジスタ１０、２６〜２
９におけるゲートとコンタクトホールとの距離に製造プ
ロセス上の最小値を用いると、上述のようにサージ電流
が急激に流れてトランジスタが破壊されてしまい、ゲー
トとコンタクトホールの距離を広げると、サージ電流を
適度に制限できるが、静電気サージに対する応答性が悪
くなる。ＰＭＯＳ保護トランジスタ１０、２６〜２９
を、このゲートとコンタクトホールとの距離を広げなけ
ればならないことも、入出力回路１０３に配置された保
護トランジスタ１０と保護トランジスタ２７を経由する
ルートの応答性を悪化させる（悪化させざるをえない）
要因となっている。
９におけるゲートとコンタクトホールとの距離に製造プ
ロセス上の最小値を用いると、上述のようにサージ電流
が急激に流れてトランジスタが破壊されてしまい、ゲー
トとコンタクトホールの距離を広げると、サージ電流を
適度に制限できるが、静電気サージに対する応答性が悪
くなる。ＰＭＯＳ保護トランジスタ１０、２６〜２９
を、このゲートとコンタクトホールとの距離を広げなけ
ればならないことも、入出力回路１０３に配置された保
護トランジスタ１０と保護トランジスタ２７を経由する
ルートの応答性を悪化させる（悪化させざるをえない）
要因となっている。
【００４１】従って、第１の実施の形態に係る保護回路
では、ＰＭＯＳ保護トランジスタ１０４及びＮＭＯＳ保
護トランジスタ１０５におけるコンタクトホール（接続
口）１０４ｈ（１０５ｈ）からゲート１０４ｇ（１０５
ｇ）までの距離は、保護トランジスタ１０、２６〜２９
におけるコンタクトホール（接続口）１０ｐｈ（１０ｎ
ｈ）からゲート１０ｐｇ（１０ｎｇ）までの距離よりも
短くする、即ち、応答性の悪いトランジスタを使用する
ことが不可欠なＰＭＯＳ保護トランジスタ１０、２６〜
２９は、それ自身の破壊耐性をを確保するためにゲート
とコンタクトホールとの距離を広くし、もう一方のＰＭ
ＯＳ保護トランジスタ１０４及びＮＭＯＳ保護トランジ
スタ１０４は応答性をよくするためにゲートとコンタク
トホールとの距離を短くする（特に、この距離をプロセ
ス上の最小値させ応答性を最大限に発揮させることが好
適である）。回路ブロックＡ１０１用の電源線２１と回
路ブロックＢ１０２用の接地線３２との間に静電気サー
ジが印加された場合でも、ＰＭＯＳ保護トランジスタ１
０と保護トランジスタ２７、２８の破壊耐性を良くし、
ＰＭＯＳ保護トランジスタ１０４の応答性を良くするこ
とで、保護トランジスタとしての破壊耐性を持たせつ
つ、インバータ２０、３０にサージ電流を流す経路の応
答性を向上させ、静電気サージが流れきるまでにインバ
ータ２０の各トランジスタのゲートにサージ電圧が掛か
らないようにする信号線（保護抵抗）２５に掛かるサー
ジ電圧が低下し、インバータ２０、３０のゲートの破壊
がより一層効果的に防止される。また、同様に、その他
の組合せで各電源線と接地線間に静電気サージが印加さ
れた場合も、保護トランジスタ１０、２６〜２９３の破
壊耐性を良くし、ＰＭＯＳ保護トランジスタ１０４及び
ＮＭＯＳ保護トランジスタ１０５の応答性を良くするこ
とで、インバータ２０、３０の各トランジスタのゲート
（酸化膜）が破壊されるのが防止される。
では、ＰＭＯＳ保護トランジスタ１０４及びＮＭＯＳ保
護トランジスタ１０５におけるコンタクトホール（接続
口）１０４ｈ（１０５ｈ）からゲート１０４ｇ（１０５
ｇ）までの距離は、保護トランジスタ１０、２６〜２９
におけるコンタクトホール（接続口）１０ｐｈ（１０ｎ
ｈ）からゲート１０ｐｇ（１０ｎｇ）までの距離よりも
短くする、即ち、応答性の悪いトランジスタを使用する
ことが不可欠なＰＭＯＳ保護トランジスタ１０、２６〜
２９は、それ自身の破壊耐性をを確保するためにゲート
とコンタクトホールとの距離を広くし、もう一方のＰＭ
ＯＳ保護トランジスタ１０４及びＮＭＯＳ保護トランジ
スタ１０４は応答性をよくするためにゲートとコンタク
トホールとの距離を短くする（特に、この距離をプロセ
ス上の最小値させ応答性を最大限に発揮させることが好
適である）。回路ブロックＡ１０１用の電源線２１と回
路ブロックＢ１０２用の接地線３２との間に静電気サー
ジが印加された場合でも、ＰＭＯＳ保護トランジスタ１
０と保護トランジスタ２７、２８の破壊耐性を良くし、
ＰＭＯＳ保護トランジスタ１０４の応答性を良くするこ
とで、保護トランジスタとしての破壊耐性を持たせつ
つ、インバータ２０、３０にサージ電流を流す経路の応
答性を向上させ、静電気サージが流れきるまでにインバ
ータ２０の各トランジスタのゲートにサージ電圧が掛か
らないようにする信号線（保護抵抗）２５に掛かるサー
ジ電圧が低下し、インバータ２０、３０のゲートの破壊
がより一層効果的に防止される。また、同様に、その他
の組合せで各電源線と接地線間に静電気サージが印加さ
れた場合も、保護トランジスタ１０、２６〜２９３の破
壊耐性を良くし、ＰＭＯＳ保護トランジスタ１０４及び
ＮＭＯＳ保護トランジスタ１０５の応答性を良くするこ
とで、インバータ２０、３０の各トランジスタのゲート
（酸化膜）が破壊されるのが防止される。
【００４２】なお、静電気サージに対する保護回路とし
ての動作は第１の参考例と同様なので、説明を省略す
る。
ての動作は第１の参考例と同様なので、説明を省略す
る。
【００４３】上述のように、ＰＭＯＳ保護トランジスタ
１０４とＮＭＯＳ保護トランジスタ１０５は、保護トラ
ンジスタ１０、２６〜２９よりも、コンタクトホール
（接続口）からゲートまでの距離を短くし、応答性を良
くさせ、特に当該距離に製造プロセス上の最小値を用い
て、応答性を最大限に発揮させるようにすることで、保
護抵抗（信号線）２５の抵抗値の増大を抑えつつ（特
に、第１の参考例よりも保護抵抗（信号線）２５の抵抗
値を小さくできる）、インバータ２０の各トランジスタ
のゲーの破壊が防止される。また、ＰＭＯＳ保護トラン
ジスタ１０４とＮＭＯＳ保護トランジスタ１０５のゲー
トとをコンタクトホールとの距離に短くする（特に製造
プロセス上の最小値を用いる）ので、保護トランジスタ
面積は小さく、保護トランジスタ面積の増分はいっそう
無視できる。
１０４とＮＭＯＳ保護トランジスタ１０５は、保護トラ
ンジスタ１０、２６〜２９よりも、コンタクトホール
（接続口）からゲートまでの距離を短くし、応答性を良
くさせ、特に当該距離に製造プロセス上の最小値を用い
て、応答性を最大限に発揮させるようにすることで、保
護抵抗（信号線）２５の抵抗値の増大を抑えつつ（特
に、第１の参考例よりも保護抵抗（信号線）２５の抵抗
値を小さくできる）、インバータ２０の各トランジスタ
のゲーの破壊が防止される。また、ＰＭＯＳ保護トラン
ジスタ１０４とＮＭＯＳ保護トランジスタ１０５のゲー
トとをコンタクトホールとの距離に短くする（特に製造
プロセス上の最小値を用いる）ので、保護トランジスタ
面積は小さく、保護トランジスタ面積の増分はいっそう
無視できる。
【００４４】尚、第１の参考例と同様、ＰＭＯＳ保護ト
ランジスタ１０４とＮＭＯＳ保護トランジスタ１０５の
両トランジスタとも、仮に破壊しても電気的な不良とは
ならず、影響があるとすれば、片方の回路ブロックのス
イッチングノイズにより、もう一方の回路ブロックで誤
動作マージンが減少するくらいであり、静電破壊によっ
て電気的に不良となることに比べれば、その影響は軽微
である。
ランジスタ１０４とＮＭＯＳ保護トランジスタ１０５の
両トランジスタとも、仮に破壊しても電気的な不良とは
ならず、影響があるとすれば、片方の回路ブロックのス
イッチングノイズにより、もう一方の回路ブロックで誤
動作マージンが減少するくらいであり、静電破壊によっ
て電気的に不良となることに比べれば、その影響は軽微
である。
【００４５】（第２の実施の形態）
図８は、第２の実施の形態に係る半導体装置の静電破壊
防止保護回路における保護トランジスタを示す平面図で
ある。図９は、第１の実施の形態に係る半導体装置の静
電破壊防止保護回路における他の保護トランジスタを示
す平面図である。
防止保護回路における保護トランジスタを示す平面図で
ある。図９は、第１の実施の形態に係る半導体装置の静
電破壊防止保護回路における他の保護トランジスタを示
す平面図である。
【００４６】第２の実施の形態に係る半導体装置の静電
破壊防止保護回路では、第１の参考例と共通する部分は
説明を省略する。第２の実施の形態は、不純物拡散層の
寄生抵抗を下げるためにシリコンと金属の化合物層（以
下、サリサイド層と記す）を不純物拡散層の表面に形成
する、いわゆるサリサイド構造を採用したトランジスタ
を用いる形態である。
破壊防止保護回路では、第１の参考例と共通する部分は
説明を省略する。第２の実施の形態は、不純物拡散層の
寄生抵抗を下げるためにシリコンと金属の化合物層（以
下、サリサイド層と記す）を不純物拡散層の表面に形成
する、いわゆるサリサイド構造を採用したトランジスタ
を用いる形態である。
【００４７】第２の実施の形態に係る保護回路では、第
１の参考例の保護回路において、図９に示すように、保
護トランジスタ１０、２６〜２９のうち、ＰＭＯＳ保護
トランジスタには、ソース及びドレインとしての不純物
拡散層１０ｐｓｄにおけるコンタクトホール１０ｐｈ近
傍にサリサイド層１０ｐａを形成すると共に、ゲート１
０ｐｇとコンタクトホール１０ｐｈとの間にサリサイド
層１０ｐａを形成しない（Ｐ型不純物拡散層のままの）
非サリサイド層形成領域１０ｐｂを設け、図８に示すよ
うに、ＰＭＯＳ保護トランジスタ１０４には、ソース及
びドレインとしての不純物拡散層１０４ｓｄ（図８中、
不純物拡散層１０４ｓｄは図示しない）におけるゲート
１０４ｇとコンタクトホール１０４ｈとの間の全面にサ
リサイド層４０１を形成する。また、同様に、図９に示
すように、保護トランジスタ１０、２６〜２９のうち、
ＮＭＯＳ保護トランジスタには、ソース及びドレインと
しての不純物拡散層１０ｎｓｄにおけるコンタクトホー
ル１０ｎｈ近傍にサリサイド層１０ｎａを形成すると共
に、ゲート１０ｎｇとコンタクトホール１０ｎｈとの間
にサリサイド層１０ｎａを形成しない（Ｎ型不純物拡散
層のままの）非サリサイド層形成領域１０ｎｂを設け、
図８に示すように、ＮＭＯＳ保護トランジスタ１０５に
は、ソース及びドレインとしての不純物拡散層１０５ｓ
ｄ（図８中、不純物拡散層１０５ｓｄは図示しない）に
おけるゲート１０５ｇとコンタクトホール１０５ｈとの
間の全面にサリサイド層５０１を形成する。
１の参考例の保護回路において、図９に示すように、保
護トランジスタ１０、２６〜２９のうち、ＰＭＯＳ保護
トランジスタには、ソース及びドレインとしての不純物
拡散層１０ｐｓｄにおけるコンタクトホール１０ｐｈ近
傍にサリサイド層１０ｐａを形成すると共に、ゲート１
０ｐｇとコンタクトホール１０ｐｈとの間にサリサイド
層１０ｐａを形成しない（Ｐ型不純物拡散層のままの）
非サリサイド層形成領域１０ｐｂを設け、図８に示すよ
うに、ＰＭＯＳ保護トランジスタ１０４には、ソース及
びドレインとしての不純物拡散層１０４ｓｄ（図８中、
不純物拡散層１０４ｓｄは図示しない）におけるゲート
１０４ｇとコンタクトホール１０４ｈとの間の全面にサ
リサイド層４０１を形成する。また、同様に、図９に示
すように、保護トランジスタ１０、２６〜２９のうち、
ＮＭＯＳ保護トランジスタには、ソース及びドレインと
しての不純物拡散層１０ｎｓｄにおけるコンタクトホー
ル１０ｎｈ近傍にサリサイド層１０ｎａを形成すると共
に、ゲート１０ｎｇとコンタクトホール１０ｎｈとの間
にサリサイド層１０ｎａを形成しない（Ｎ型不純物拡散
層のままの）非サリサイド層形成領域１０ｎｂを設け、
図８に示すように、ＮＭＯＳ保護トランジスタ１０５に
は、ソース及びドレインとしての不純物拡散層１０５ｓ
ｄ（図８中、不純物拡散層１０５ｓｄは図示しない）に
おけるゲート１０５ｇとコンタクトホール１０５ｈとの
間の全面にサリサイド層５０１を形成する。
【００４８】通常、ソース及びドレインとしての不純物
拡散層おけるゲートとコンタクトホールとの間の全面に
サリサイド層を全面に形成すると、サージ電流が急激に
流れてトランジスタが破壊され易くなるが、応答性が良
くなり、一方、ゲートとコンタクトホールの間に不純物
拡散層のままの領域（サリサイド層非形成領域）を設け
ると、サージ電流を適度に制限できるので、トランジス
タ自身の静電破壊耐性は向上するが、静電気サージに対
する応答性は悪くなる。
拡散層おけるゲートとコンタクトホールとの間の全面に
サリサイド層を全面に形成すると、サージ電流が急激に
流れてトランジスタが破壊され易くなるが、応答性が良
くなり、一方、ゲートとコンタクトホールの間に不純物
拡散層のままの領域（サリサイド層非形成領域）を設け
ると、サージ電流を適度に制限できるので、トランジス
タ自身の静電破壊耐性は向上するが、静電気サージに対
する応答性は悪くなる。
【００４９】このため、ＰＭＯＳ保護トランジスタ１
０、２６〜２９におけるゲートとコンタクトホールの間
に不純物拡散層のままの領域を設けることも、入出力回
路１０３に配置された保護トランジスタ１０と保護トラ
ンジスタ２７、２８を経由するルートの応答性を悪化さ
せる（悪化させざるをえない）要因となっている。
０、２６〜２９におけるゲートとコンタクトホールの間
に不純物拡散層のままの領域を設けることも、入出力回
路１０３に配置された保護トランジスタ１０と保護トラ
ンジスタ２７、２８を経由するルートの応答性を悪化さ
せる（悪化させざるをえない）要因となっている。
【００５０】従って、第２の実施の形態の保護回路で
は、応答性の悪いトランジスタを使用することが不可欠
なＰＭＯＳ保護トランジスタ１０、２６〜２９は、それ
自身の破壊耐性をを確保するためにゲートとコンタクト
ホールの間に不純物拡散層のままの領域（サリサイド層
非形成領域）を設け、もう一方のＰＭＯＳ保護トランジ
スタ１０４及びＮＭＯＳ保護トランジスタ１０５は応答
性をよくするためにソース及びドレインとしての不純物
拡散層おけるゲートとコンタクトホールとの間の全面に
サリサイド層を全面に形成する。第１の実施の形態と同
様に、回路ブロックＡ１０１用の電源線２１と回路ブロ
ックＢ１０２用の接地線３２との間に静電気サージが印
加された場合でも、保護トランジスタ１０と保護トラン
ジスタ２７、２８の破壊耐性を良くし、ＰＭＯＳ保護ト
ランジスタ１０４の応答性を良くすることで、インバー
タ２０のゲートの破壊がより一層効果的に防止される。
また、同様に、その他の組合せで各電源線と接地線間に
静電気サージが印加された場合も、保護トランジスタ１
０、２６〜２９３の破壊耐性を良くし、ＰＭＯＳ保護ト
ランジスタ１０４及びＮＭＯＳ保護トランジスタ１０５
の応答性を良くすることで、インバータ２０のＰＭＯＳ
トランジスタ２３、或いはＮＭＯＳトランジスタ２４の
ゲート（酸化膜）が破壊されるのが防止される。
は、応答性の悪いトランジスタを使用することが不可欠
なＰＭＯＳ保護トランジスタ１０、２６〜２９は、それ
自身の破壊耐性をを確保するためにゲートとコンタクト
ホールの間に不純物拡散層のままの領域（サリサイド層
非形成領域）を設け、もう一方のＰＭＯＳ保護トランジ
スタ１０４及びＮＭＯＳ保護トランジスタ１０５は応答
性をよくするためにソース及びドレインとしての不純物
拡散層おけるゲートとコンタクトホールとの間の全面に
サリサイド層を全面に形成する。第１の実施の形態と同
様に、回路ブロックＡ１０１用の電源線２１と回路ブロ
ックＢ１０２用の接地線３２との間に静電気サージが印
加された場合でも、保護トランジスタ１０と保護トラン
ジスタ２７、２８の破壊耐性を良くし、ＰＭＯＳ保護ト
ランジスタ１０４の応答性を良くすることで、インバー
タ２０のゲートの破壊がより一層効果的に防止される。
また、同様に、その他の組合せで各電源線と接地線間に
静電気サージが印加された場合も、保護トランジスタ１
０、２６〜２９３の破壊耐性を良くし、ＰＭＯＳ保護ト
ランジスタ１０４及びＮＭＯＳ保護トランジスタ１０５
の応答性を良くすることで、インバータ２０のＰＭＯＳ
トランジスタ２３、或いはＮＭＯＳトランジスタ２４の
ゲート（酸化膜）が破壊されるのが防止される。
【００５１】なお、静電気サージに対する保護回路とし
ての動作は第１の参考例と同様なので、説明を省略す
る。
ての動作は第１の参考例と同様なので、説明を省略す
る。
【００５２】上述のように、ＰＭＯＳ保護トランジスタ
１０４とＮＭＯＳ保護トランジスタ１０５は、ゲートと
コンタクトホールとの間の全面にサリサイド層を形成し
て静電気サージに対する保護トランジスタの応答性を良
くし、一方、保護トランジスタ１０、２６〜２９は、ゲ
ートとコンタクトホールの間に不純物拡散層のままの領
域（サリサイド層非形成領域）を設け静電気サージに対
する破壊耐性を向上させたので、保護抵抗（信号線）２
５の抵抗値の増大を抑えつつ（特に、第１の参考例より
も保護抵抗（信号線）２５の抵抗値を小さくできる）、
インバータ２０、３０の各トランジスタのゲート（酸化
膜）の破壊が防止される。また、ＰＭＯＳ保護トランジ
スタ１０４とＮＭＯＳ保護トランジスタ１０５は、ゲー
トとコンタクトホールとの間に不純物拡散層のまま残す
領域をわざわざ設けないので、保護トランジスタ面積は
小さく、保護トランジスタ面積の増分はいっそう無視で
きる。
１０４とＮＭＯＳ保護トランジスタ１０５は、ゲートと
コンタクトホールとの間の全面にサリサイド層を形成し
て静電気サージに対する保護トランジスタの応答性を良
くし、一方、保護トランジスタ１０、２６〜２９は、ゲ
ートとコンタクトホールの間に不純物拡散層のままの領
域（サリサイド層非形成領域）を設け静電気サージに対
する破壊耐性を向上させたので、保護抵抗（信号線）２
５の抵抗値の増大を抑えつつ（特に、第１の参考例より
も保護抵抗（信号線）２５の抵抗値を小さくできる）、
インバータ２０、３０の各トランジスタのゲート（酸化
膜）の破壊が防止される。また、ＰＭＯＳ保護トランジ
スタ１０４とＮＭＯＳ保護トランジスタ１０５は、ゲー
トとコンタクトホールとの間に不純物拡散層のまま残す
領域をわざわざ設けないので、保護トランジスタ面積は
小さく、保護トランジスタ面積の増分はいっそう無視で
きる。
【００５３】尚、ＰＭＯＳ保護トランジスタ１０４とＮ
ＭＯＳ保護トランジスタ１０５の両トランジスタとも、
仮に破壊されたとしても、電気的な不良とはならず、影
響があるとすれば、片方の回路ブロックのスイッチング
ノイズにより、もう一方の回路ブロックで誤動作マージ
ンが減少するくらいであり、静電破壊によって電気的に
不良となることに比べれば、その影響は軽微である。
ＭＯＳ保護トランジスタ１０５の両トランジスタとも、
仮に破壊されたとしても、電気的な不良とはならず、影
響があるとすれば、片方の回路ブロックのスイッチング
ノイズにより、もう一方の回路ブロックで誤動作マージ
ンが減少するくらいであり、静電破壊によって電気的に
不良となることに比べれば、その影響は軽微である。
【００５４】（第２の参考例）
図１０は、第２の参考例に係る半導体装置の静電破壊防
止保護回路のデイバイスチップ上のレイアウトイメージ
図である。図１１は、第２の参考例に係る半導体装置の
静電破壊防止保護回路の回路図である。
止保護回路のデイバイスチップ上のレイアウトイメージ
図である。図１１は、第２の参考例に係る半導体装置の
静電破壊防止保護回路の回路図である。
【００５５】第２の参考例に係る半導体装置の静電破壊
防止保護回路では、第１の参考例と共通する部分は説明
を省略する。第２の参考例に係る半導体装置の静電破壊
防止保護回路は、図１０〜図１１に示すように、第１の
参考例におけるＰＭＯＳ保護トランジスタ１０４及びＮ
ＭＯＳ保護トランジスタ１０５を設けずに、インバータ
２０のＰＭＯＳトランジスタ２３のソース及び回路プロ
ックＡ用の電源線２１の接続箇所の近傍と、インバータ
３０のＰＮＯＳトランジスタ３３のソース及び回路ブロ
ックＢ１０２用の電源線３１の接続箇所の近傍とを、抵
抗体１０６を介して短絡し、インバータ２０のＮＭＯＳ
トランジスタ２４のソース及び回路ブロックＡ１０１用
の接地線２２との接続箇所の近傍と、インバータ３０の
ＮＮＯＳトランジスタ３４のソース及び回路ブロックＢ
１０２用の接地線３２との接続箇所の近傍とを、抵抗体
１０７を介して短絡している。
防止保護回路では、第１の参考例と共通する部分は説明
を省略する。第２の参考例に係る半導体装置の静電破壊
防止保護回路は、図１０〜図１１に示すように、第１の
参考例におけるＰＭＯＳ保護トランジスタ１０４及びＮ
ＭＯＳ保護トランジスタ１０５を設けずに、インバータ
２０のＰＭＯＳトランジスタ２３のソース及び回路プロ
ックＡ用の電源線２１の接続箇所の近傍と、インバータ
３０のＰＮＯＳトランジスタ３３のソース及び回路ブロ
ックＢ１０２用の電源線３１の接続箇所の近傍とを、抵
抗体１０６を介して短絡し、インバータ２０のＮＭＯＳ
トランジスタ２４のソース及び回路ブロックＡ１０１用
の接地線２２との接続箇所の近傍と、インバータ３０の
ＮＮＯＳトランジスタ３４のソース及び回路ブロックＢ
１０２用の接地線３２との接続箇所の近傍とを、抵抗体
１０７を介して短絡している。
【００５６】第２の参考例に係る保護回路では、第１の
参考例におけるＰＭＯＳ保護トランジスタ１０４及びＮ
ＭＯＳ保護トランジスタ１０５をそれぞれ抵抗体１０
６、１０７に置き換えることで、ＰＭＯＳ保護トランジ
スタ１０４及びＮＭＯＳ保護トランジスタ１０５がサー
ジ電流を流せる様になるまでの時間的な遅延が解消され
る。また、ＰＭＯＳ保護トランジスタ１０４及びＮＭＯ
Ｓ保護トランジスタ１０５がサージ電流を流す時には、
（１）ＰＭＯＳ（ＮＭＯＳ）保護トランジスタがパンチ
スルーを起こすか、（２）ゲート下が反転して、チャネ
ルが形成されるかのどちらかの状態となる必要がある。
どちらの場合もドレイン又はゲートからの電界によって
ゲート下（チャネル領域）が空乏化することが不可欠で
あり、この空乏化に僅かながらでも時間が掛かるので純
抵抗体でバイパスする方が、サージ電流に対する応答性
が改善される。このため、静電気サージが流れきるまで
にインバータ２０の各トランジスタのゲートにサージ電
圧が掛からないようにする信号線（配線抵抗）２５に掛
かるサージ電圧がより低下し、インバータ２０の各トラ
ンジスタのゲート破壊を一層効果的に防止できる。な
お、抵抗体１０６、１０７を、信号線（配線抵抗）２５
の近傍に設けることは、ＰＭＯＳ保護トランジスタ１０
４及びＮＭＯＳ保護トランジスタ１０５と同様に、第１
の参考例で説明し通りである。
参考例におけるＰＭＯＳ保護トランジスタ１０４及びＮ
ＭＯＳ保護トランジスタ１０５をそれぞれ抵抗体１０
６、１０７に置き換えることで、ＰＭＯＳ保護トランジ
スタ１０４及びＮＭＯＳ保護トランジスタ１０５がサー
ジ電流を流せる様になるまでの時間的な遅延が解消され
る。また、ＰＭＯＳ保護トランジスタ１０４及びＮＭＯ
Ｓ保護トランジスタ１０５がサージ電流を流す時には、
（１）ＰＭＯＳ（ＮＭＯＳ）保護トランジスタがパンチ
スルーを起こすか、（２）ゲート下が反転して、チャネ
ルが形成されるかのどちらかの状態となる必要がある。
どちらの場合もドレイン又はゲートからの電界によって
ゲート下（チャネル領域）が空乏化することが不可欠で
あり、この空乏化に僅かながらでも時間が掛かるので純
抵抗体でバイパスする方が、サージ電流に対する応答性
が改善される。このため、静電気サージが流れきるまで
にインバータ２０の各トランジスタのゲートにサージ電
圧が掛からないようにする信号線（配線抵抗）２５に掛
かるサージ電圧がより低下し、インバータ２０の各トラ
ンジスタのゲート破壊を一層効果的に防止できる。な
お、抵抗体１０６、１０７を、信号線（配線抵抗）２５
の近傍に設けることは、ＰＭＯＳ保護トランジスタ１０
４及びＮＭＯＳ保護トランジスタ１０５と同様に、第１
の参考例で説明し通りである。
【００５７】上述のように、第１の参考例におけるＰＭ
ＯＳ保護トランジスタ１０４を抵抗体１０６に、ＮＭＯ
Ｓ保護トランジスタ１０５を抵抗体１０７置き換えるこ
とで、信号線（保護抵抗）２５の抵抗値の増大を抑えつ
つ、インバータ２０の各トランジスタのゲートの破壊を
防止できる。内部ブロックＡ用の電源線２１と内部ブロ
ックＢ用の電源線３１、及び、内部ブロックＡ用の接地
線２２と内部ブロックＢ用の接地線３２とを、抵抗を介
して短縮するだけなので、パターン面積を大幅に縮小で
きる。
ＯＳ保護トランジスタ１０４を抵抗体１０６に、ＮＭＯ
Ｓ保護トランジスタ１０５を抵抗体１０７置き換えるこ
とで、信号線（保護抵抗）２５の抵抗値の増大を抑えつ
つ、インバータ２０の各トランジスタのゲートの破壊を
防止できる。内部ブロックＡ用の電源線２１と内部ブロ
ックＢ用の電源線３１、及び、内部ブロックＡ用の接地
線２２と内部ブロックＢ用の接地線３２とを、抵抗を介
して短縮するだけなので、パターン面積を大幅に縮小で
きる。
【００５８】尚、本参考例の形態でも、片方の回路ブロ
ックのスイッチングノイズにより、もう一方の回路ブロ
ックで誤動作マージンが減少することが考えられるが、
静電破壊によって電気的に不良となることに比べれば、
その影響は軽微である。また、静電破壊耐性を確保しつ
つ、スイッチングノイズによる影響を最小に抑えられる
ような最適な抵抗値を選ぶことも可能である。
ックのスイッチングノイズにより、もう一方の回路ブロ
ックで誤動作マージンが減少することが考えられるが、
静電破壊によって電気的に不良となることに比べれば、
その影響は軽微である。また、静電破壊耐性を確保しつ
つ、スイッチングノイズによる影響を最小に抑えられる
ような最適な抵抗値を選ぶことも可能である。
【００５９】第１及び第２の実施の形態及び第１及び第
２の参考例では、何れもＣＭＯＳインバータどうしのイ
ンターフェース回路を例に説明したが、ＰＭＯＳまたは
ＮＭＯＳの一方の出力トランジスタから出力された信号
を同種のトランジスタのゲート入力として受け取るよう
なインターフェース回路にも適用できる。また、ゲート
入力ではなくトランスファゲート（ドレイン入力）型の
人力として受ける場合にも適用可能である。更に、第１
及び第２の実施の形態及び第１及び第２の参考例を組合
せることもできる。また、第１及び第２の実施の形態及
び第１及び第２の参考例の何れも、電源線側だけ、或い
は接地線側だけに適用しても良い。
２の参考例では、何れもＣＭＯＳインバータどうしのイ
ンターフェース回路を例に説明したが、ＰＭＯＳまたは
ＮＭＯＳの一方の出力トランジスタから出力された信号
を同種のトランジスタのゲート入力として受け取るよう
なインターフェース回路にも適用できる。また、ゲート
入力ではなくトランスファゲート（ドレイン入力）型の
人力として受ける場合にも適用可能である。更に、第１
及び第２の実施の形態及び第１及び第２の参考例を組合
せることもできる。また、第１及び第２の実施の形態及
び第１及び第２の参考例の何れも、電源線側だけ、或い
は接地線側だけに適用しても良い。
【００６０】
【発明の効果】以上、本発明によれば、小型で高速動作
が可能な半導体装置の静電破壊防止保護回路を提供する
ことができる。
が可能な半導体装置の静電破壊防止保護回路を提供する
ことができる。
【図１】 第１の参考例に係る半導体装置の静電破壊防
止保護回路のデイバイスチップ上のレイアウトイメージ
図である。
止保護回路のデイバイスチップ上のレイアウトイメージ
図である。
【図２】 第１の参考例に係る半導体装置の静電破壊防
止保護回路の回路図である。
止保護回路の回路図である。
【図３】 第１の実施の形態に係る半導体装置の静電破
壊防止保護回路における保護トランジスタを示す平面図
である。
壊防止保護回路における保護トランジスタを示す平面図
である。
【図４】 第１の実施の形態に係る半導体装置の静電破
壊防止保護回路における他の保護トランジスタを示す平
面図である。
壊防止保護回路における他の保護トランジスタを示す平
面図である。
【図５】 抵抗体の抵抗値Ｒにおける抵抗幅Ｗと、抵抗
長さＬとの関係を説明する概要図である。
長さＬとの関係を説明する概要図である。
【図６】 図２に示す静電破壊防止保護回路おいて、Ｐ
ＭＯＳ保護トランジスタ１０７，１０２を抵抗ｒ107，
ｒ102に置き換え、静電気サージを電圧Ｖ0に充電された
容量Ｃからの放電とした等価回路を示す回路図である。
ＭＯＳ保護トランジスタ１０７，１０２を抵抗ｒ107，
ｒ102に置き換え、静電気サージを電圧Ｖ0に充電された
容量Ｃからの放電とした等価回路を示す回路図である。
【図７】 図６に示す等価回路を流れる電流ｉ1（ｔ）
及び電流ｉ2（ｔ）と時間との関係を示すグラフであ
る。
及び電流ｉ2（ｔ）と時間との関係を示すグラフであ
る。
【図８】 第２の実施の形態に係る半導体装置の静電破
壊防止保護回路における保護トランジスタを示す平面図
である。
壊防止保護回路における保護トランジスタを示す平面図
である。
【図９】 第２の実施の形態に係る半導体装置の静電破
壊防止保護回路における他の保護トランジスタを示す平
面図である。
壊防止保護回路における他の保護トランジスタを示す平
面図である。
【図１０】 第２の参考例に係る半導体装置の静電破壊
防止保護回路のデイバイスチップ上のレイアウトイメー
ジ図である。
防止保護回路のデイバイスチップ上のレイアウトイメー
ジ図である。
【図１１】 第２の参考例に係る半導体装置の静電破壊
防止保護回路の回路図である。
防止保護回路の回路図である。
【図１２】 従来の半導体装置の静電破壊防止保護回路
のデイバイスチップ上のレイアウトイメージ図である。
のデイバイスチップ上のレイアウトイメージ図である。
【図１３】 従来の半導体装置の静電破壊防止保護回路
の回路図である。
の回路図である。
【図１４】 従来の改良型半導体装置の静電破壊防止保
護回路のデイバイスチップ上のレイアウトイメージ図で
ある。
護回路のデイバイスチップ上のレイアウトイメージ図で
ある。
【図１５】 従来の改良型半導体装置の静電破壊防止保
護回路の回路図である。
護回路の回路図である。
１０、２６〜２９ 保護トランジスタ（第３または第４
の保護トランジスタ） １１ 入出力回路用の電源線（第３の電源線） １２ 入出力回路用の接地線（第３の接地線） ２０、３０ インバータ ２１ 回路ブロックＡ用の電源線（第１の電源線） ２２ 回路ブロックＡ用の接地線（第１の接地線） ２５ 信号線（第１の接続線） ３１ 回路ブロックＢ用の電源線（第２の電源線） ３２ 回路ブロックＢ用の接地線（第２の接地線） １０１ 回路ブロックＡ（第１の内部回路ブロック） １０２ 回路ブロックＢ（第２の内部回路ブロック） １０３ 入出力回路 １０４ ＰＭＯＳ保護トランジスタ（第１の保護トラン
ジスタ） １０５ ＮＭＯＳ保護トランジスタ（第２の保護トラン
ジスタ） １０６、１０７ 抵抗体（第１または第２の抵抗体）
の保護トランジスタ） １１ 入出力回路用の電源線（第３の電源線） １２ 入出力回路用の接地線（第３の接地線） ２０、３０ インバータ ２１ 回路ブロックＡ用の電源線（第１の電源線） ２２ 回路ブロックＡ用の接地線（第１の接地線） ２５ 信号線（第１の接続線） ３１ 回路ブロックＢ用の電源線（第２の電源線） ３２ 回路ブロックＢ用の接地線（第２の接地線） １０１ 回路ブロックＡ（第１の内部回路ブロック） １０２ 回路ブロックＢ（第２の内部回路ブロック） １０３ 入出力回路 １０４ ＰＭＯＳ保護トランジスタ（第１の保護トラン
ジスタ） １０５ ＮＭＯＳ保護トランジスタ（第２の保護トラン
ジスタ） １０６、１０７ 抵抗体（第１または第２の抵抗体）
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 27/092
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 21/8238
H01L 27/04
H01L 27/06 311
H01L 27/092
Claims (3)
- 【請求項１】 第１の内部回路ブロックにバイアスを供
給する第１の電源線及び第１の接地線と、第２の内部ブ
ロックにバイアスを供給する第２の電源線及び第２の接
地線と、入出力回路部にバイアスを供給する第３の電源
線及び第３の接地線と、を有し、 前記第１の電源線と前記第３の電源線、前記第１の接地
線と前記第３の接地線、前記第１の電源線と前記第３の
接地線、及び／または前記第１の接地線と前記第３の電
源線、の間に設置された第３の保護トランジスタを少な
くとも２つ以上含み、 更に、前記第２の電源線と前記第３の電源線、前記第２
の接地線と前記第３の接地線、前記第２の電源線と前記
第３の接地線、及び／または前記第２の接地線と前記第
３の電源線、の間に設置された第４の保護トランジスタ
を少なくとも２つ以上含み、 前記第１の内部回路ブロックの出力信号を、前記第２の
内部回路ブロックの入力信号として伝達する第１の接続
線を有する半導体装置において、 前記第１の電源線と前記第２の電源線との間に設置され
た第１の保護トランジスタ、及び／または、第１接地線
と第２接地線との間に設置された第２の保護トランジス
タを有し、且つ前記第１及び第２の保護トランジスタにおけるソー
ス及びドレインとしての不純物拡散層と金属配線とを接
続するコンタクトホールからゲートまでの距離が、前記
第３及び第４の保護トランジスタにおけるソース及びド
レインとしての不純物拡散層と金属配線とを接続するコ
ンタクトホールからゲートまでの距離よりも、短いこと
を特徴とする半導体装置の静電破壊防止保護回路 。 - 【請求項２】 第１の内部回路ブロックにバイアスを供
給する第１の電源線及び第１の接地線と、第２の内部ブ
ロックにバイアスを供給する第２の電源線及び第２の接
地線と、入出力回路部にバイアスを供給する第３の電源
線及び第３の接地線と、を有し、 前記第１の電源線と前記第３の電源線、前記第１の接地
線と前記第３の接地線、前記第１の電源線と前記第３の
接地線、及び／または前記第１の接地線と前記第３の電
源線、の間に設置された第３の保護トランジスタを少な
くとも２つ以上含み、 更に、前記第２の電源線と前記第３の電源線、前記第２
の接地線と前記第３の接地線、前記第２の電源線と前記
第３の接地線、及び／または前記第２の接地線と前記第
３の電源線、の間に設置された第４の保護トランジスタ
を少なくとも２つ以上含み、 前記第１の内部回路ブロックの出力信号を、前記第２の
内部回路ブロックの入力信号として伝達する第１の接続
線を有する半導体装置において、 前記第１の電源線と前記第２の電源線との間に設置され
た第１の保護トランジスタ、及び／または、第１接地線
と第２接地線との間に設置された第２の保護トランジス
タを有し、且つ前記第１及び第２の保護トランジスタは、ソース及
びドレインとしての不純物拡散層と金属配線とを接続す
るコンタクトホールからゲートまでの間の全面にシリコ
ンと金属との化合物層を形成され、前記第３及び第４の
保護トランジスタは、ソース及びドレインとしての不純
物拡散層と金属配線とを接続するコンタクトホールから
ゲートまでの間にシリコンと金属の化合物層非形成領域
を設けたことを特徴とする半導体装置の静電破壊防止保
護回路 。 - 【請求項３】 前記第１及び第２の保護トランジスタに
おけるソース及びドレインとしての不純物拡散層と金属
配線とを接続するコンタクトホールからゲートまでの距
離が、製造プロセス上の最小値である請求項１又は２に
記載の半導体装置の静電破壊防止保護回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002153504A JP3495031B2 (ja) | 2002-05-28 | 2002-05-28 | 半導体装置の静電破壊防止保護回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002153504A JP3495031B2 (ja) | 2002-05-28 | 2002-05-28 | 半導体装置の静電破壊防止保護回路 |
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ID=29561303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002153504A Expired - Fee Related JP3495031B2 (ja) | 2002-05-28 | 2002-05-28 | 半導体装置の静電破壊防止保護回路 |
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| US6992916B2 (en) * | 2003-06-13 | 2006-01-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | SRAM cell design with high resistor CMOS gate structure for soft error rate improvement |
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| JPH0228362A (ja) | 1988-06-10 | 1990-01-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
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| JPH04111350A (ja) | 1990-08-31 | 1992-04-13 | Toshiba Corp | 半導体装置 |
| JPH04182985A (ja) | 1990-11-16 | 1992-06-30 | Sanyo Electric Co Ltd | 半導体メモリ装置 |
| JP2910474B2 (ja) * | 1992-02-21 | 1999-06-23 | 日本電気株式会社 | 半導体集積回路装置 |
| JPH0785676A (ja) | 1993-09-17 | 1995-03-31 | Toshiba Corp | 半導体記憶装置 |
| JPH07114794A (ja) | 1993-10-19 | 1995-05-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH0927740A (ja) | 1995-07-13 | 1997-01-28 | Toshiba Corp | 半導体集積回路 |
| JP3229809B2 (ja) | 1995-08-31 | 2001-11-19 | 三洋電機株式会社 | 半導体装置 |
| JP2914292B2 (ja) * | 1996-04-25 | 1999-06-28 | 日本電気株式会社 | 半導体装置 |
| US6075686A (en) * | 1997-07-09 | 2000-06-13 | Industrial Technology Research Institute | ESD protection circuit for mixed mode integrated circuits with separated power pins |
| JP3720999B2 (ja) * | 1999-02-18 | 2005-11-30 | 沖電気工業株式会社 | 入力保護回路 |
| JP3650281B2 (ja) * | 1999-05-07 | 2005-05-18 | セイコーインスツル株式会社 | 半導体装置 |
| JP2001244418A (ja) * | 2000-03-01 | 2001-09-07 | Nec Corp | 半導体集積回路装置 |
| US6556409B1 (en) * | 2000-08-31 | 2003-04-29 | Agere Systems Inc. | Integrated circuit including ESD circuits for a multi-chip module and a method therefor |
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- 2002-05-28 JP JP2002153504A patent/JP3495031B2/ja not_active Expired - Fee Related
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-
2004
- 2004-01-06 US US10/751,403 patent/US20040136128A1/en not_active Abandoned
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