JP2549221B2 - Ｃｏｍｓオフチップ・ドライバ - Google Patents

Ｃｏｍｓオフチップ・ドライバ

Info

Publication number
JP2549221B2
JP2549221B2 JP3290475A JP29047591A JP2549221B2 JP 2549221 B2 JP2549221 B2 JP 2549221B2 JP 3290475 A JP3290475 A JP 3290475A JP 29047591 A JP29047591 A JP 29047591A JP 2549221 B2 JP2549221 B2 JP 2549221B2
Authority
JP
Japan
Prior art keywords
cmos
transistor
chip driver
well
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP3290475A
Other languages
English (en)
Other versions
JPH04284719A (ja
Inventor
ジョセフ・アレン・ホフマン
ダーウィン・リー・ジェリス
ヨギシュワー・ケイ・プリ
ランドル・ジョージ・リチャード
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH04284719A publication Critical patent/JPH04284719A/ja
Application granted granted Critical
Publication of JP2549221B2 publication Critical patent/JP2549221B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的には同一電子バス
上にスペアを持つフォールト・トレラント・システムに
関し、特に高速通信バスに接続されたVLSIロジック回路
にコールド・スペアリングを提供するCMOSドライバ回路
に関する。
【０００２】
【従来の技術】信頼性の高い宇宙船等のフォールト・ト
レラント・システムでは、VLSIロジック・デバイスが電
源の供給なく高速バスに接続されるコールド・スペアリ
ングが望ましい。コールド・スペアの入出力インタフェ
ースは高インピーダンスにしなければならない。でなけ
ればバスの負荷が過剰になり、接続されたバスが破壊さ
れる。CMOS回路は放射免疫性を与え、しきい値が幅広
く、消費電力が少ないので、ロジック・デバイスに適し
ている。この同じCMOS回路には固有の寄生デバイスがあ
る。これまでコールド・スペアリングはCMOSロジックを
フル・スイングさせた状態では不可能であった。これは
寄生ダイオードはシステムの他の部分に対してインピー
ダンスが低く、よってデータ・バスを破壊し、コールド
・スペア方式の意味がなくなるからである。
【０００３】
【発明が解決しようとする課題】本発明の目的は電源が
供給されないときにグランドに至る高インピーダンス路
を与えるフル・レール・ロジック・スイングのCMOSオフ
チップ・ドライバを用いたコールド・スペアリングを提
供することにある。
【０００４】本発明の他の目的は回路が付勢されていな
いときに、相互接続された電子バスに対して負荷となら
ないように、前の回路制御状態とは無関係に、グランド
に至る高インピーダンス路を持つCMOS回路を提供するに
ある。
【０００５】本発明の他の目的はCMOSオフチップ・ドラ
イバへの電源が断たれているときにグランドにつながる
残存パスを防ぐことにある。
【０００６】
【課題を解決するための手段】本発明の目的等はここで
説明するCMOSオフチップ・ドライバ回路によって達成さ
れる。回路に供給される電源がVDDに等しく、入出力(I/
O)パッドに5Vが印加されるときに存在し得る電流パスを
断つために、Nウェル・バイアス・トランジスタが用い
られる。VDD網へのリークはVDD網の出力をHIGHにするト
ランジスタによって防止される。電源がチップへ供給さ
れないときにリークを防ぐために、前置駆動回路を通る
リーク・パスがバイアスされる。入出力遷移の容量結合
によってゲートがグランド以上になるのを防ぐために、
最終ドライブ・トランジスタに電圧クランプが維持され
る。コールド・スペアリングに必要なFETはすべて、Nウ
ェル・バイアス・トランジスタによってバイアスされる
同一Nウェル内にある。これにより、5V入出力信号に曝
されるP+拡散領域はいずれもNウェルを介してVDDへ至る
電流パスを持たないようになる。回路に電源が供給され
ると、VDD及びNウェルにオーミック接点が与えられる。
【０００７】
【実施例】図1にCMOS VLSI 回路100を示す。この回路は
入出力(I/O)パッド104に接続されたオンチップ・レシー
バ(OCR) 102を含む。入出力パッド106にはオフチップ・
ドライバ108 (OCD)が接続される。オフチップ・ドライ
バは入出力パッド106に既知の電圧、電流を供給するの
で、出力モードでパッドが用いらるとき、オフチップ・
ドライバ108は電子バスや別のVLSI集積回路等の負荷に
対して既知の安定した駆動力を供給することができる。
【０００８】VLSIシステムにコールド・スペアを提供す
る通常の方法はコールド・スペアにすることが望まれる
カードまたはチップのVDD網にリレーを設けることであ
る。この方法では、オフチップ・ドライバに典型的なN
チャネル電界効果トランジスタ(FET)が用いられる。典
型的なオフチップ・ドライバの出力段を図2に示す。入
出力パス110には、プルアップ及びプルダウンのNチャネ
ル・トランジスタ112、114が接続される。両Nチャネル
・トランジスタの間には、NチャネルFET内にあるP基板
及び寄生N+拡散領域のダイオードより成る静電放電防止
網がある。このダイオードを116で示す。上側のNチャネ
ル・デバイス112のVtのために、CMOSロジックのフル・
スイングは得られず、TTL対応の出力しか生成されな
い。
【０００９】電源が供給されないとき、すなわちVDDが
グランドに等しいとき、カードは無電力のコールド・ス
ペア・モードにあるとみなされる。5V信号は高速VLSIシ
ステム・バスにつながると、入出力パッドに印加され
る。パッド及びグランドの間には電流パスは存在しな
い。これはダイオード116及び他の寄生ダイオードに逆
バイアスがかけられ、グランドに至る低インピーダンス
路を与えないからである。
【００１０】CMOSによるオフチップ・ドライバを図3に
示す。プルアップ・デバイス118は電界効果トランジス
タで、プルダウン・デバイス120はNチャネルFETであ
る。これは5V CMOSロジックをフル・スイングさせる。
ダイオード122、124はNチャネルFETの静電ダイオード
網、N+/P寄生ダイオード及びFETのP+/Nウェル・ダイオ
ードを表わす。
【００１１】このタイプのオフチップ・ドライバでコー
ルド・スペアリングが行われるとき、すなわちVDDがグ
ランドに等しく、システム・バスとの入出力接続点126
が5Vであるとき、寄生P+/Nウェル・ダイオード122は順
バイアスになる。これによる電流からVLSIチップへの電
源が供給され、VDD網のバルク減結合キャパシタンスが
増し、VDD網及び外部システム・バスに対するインピー
ダンスが低くなる。
【００１２】図4はCMOSオフチップ・ドライバ集積回路
のNウェルにあるトランジスタの断面図である。図3のト
ランジスタ118のソース128、ゲート130及び電圧VDDのド
レーン132を示した。Nウェルは134においてVDDとのN+接
続によってバイアスされる。デバイスが付勢されていな
いとき、図5に示すように、外部バスからの電流路が存
在し、ダイオードが順バイアスされ、バスからの電流が
Nウェル・コンデンサ及び減結合コンデンサ(0.1マイク
ロファラッドのオーダと考えられる)140に流れる。トラ
ンジスタ118が付勢されておらず、バスが出力ドライバ1
42によって駆動されるとき、入出力パス126からのパス
はダイオード122を介してコンデンサ138及び140に向か
う。これはドライバ142によって駆動されているバスに
負荷変動を生じる。
【００１３】図6に本発明のフォールト・トレラント・
コールド・スペアリングのためのCMOSオフチップ・ドラ
イバを示す。回路は信号パッド150及びI/Oパッド152の
間に置かれる。NANDゲート154及びNORゲート156の組み
合わせによってトライステート・イネーブルが達成され
る。これにより、入出力パッド152の活動状態を選択す
ることができる。回路は図6のように配置され、信号パ
ッドの信号は最初Pチャネル・トランジスタ158及びNチ
ャネル・トランジスタ160で形成されるCMOSインバータ
に送られる。インバータ162は後続のPMOSトランジスタ1
64を駆動するのに用いられる。最終出力トランジスタT1
は入出力パッド152を駆動する。
【００１４】回路は次のように動作する。P+/Nウェル・
ダイオード及びN+/PダイオードをそれぞれD1、D2で示
す。D1の順バイアスをなくすために、トランジスタT3に
より、Nウェルにバイアスがかけられ、VDDがグランドに
等しいときに生じ得る電流パスが断たれ、入出力パッド
152に5Vが印加される。入出力パッドの5Vはトランジス
タT3のゲートにも印加され、Nウェルを通してVDD網へ至
るダイオード・パスをオフにする。
【００１５】T4はT1を介してVDD網に流れるリークを防
ぐのに用いられる。VDDがグランドに等しいとき、すな
わち回路が付勢されていないとき、T4はオンで、T1のゲ
ート及びソースを電気的に接続する。これによりT1が高
インピーダンス・モードとなる。トランジスタT8、T9、
158、160及び164より成るオフ・チップ・ドライバ前置
駆動回路へのリークを防ぐために、T8がT3と同じ態様で
スイッチとして用いられる。電源が供給されると、T6が
T8のゲートをグランドに引き込み、よって通常の回路動
作が可能になる。VDDがグランドに等しいとき(コールド
・スペアが非活動)、T5によりI/O 5V信号がT8のゲート
に送られ、リークが防止される。
【００１６】T9はオフチップ・ドライバ前置駆動回路の
いずれの部分にもリーク・パスが存在しないように働
く。電源が供給されないときゲート電位がグランドに等
しいと、T9はオフになる。トランジスタ7は相補形最終
ドライブ・トランジスタT2のゲートをグランドにし、リ
ーク電流を防ぐ。VDDがグランドに等しいので、T7はT2
のゲートがI/O遷移の容量結合によってグランドより大
きくなるのを防ぐ。必要なゲート駆動はT10を介してI/O
パスから供給される。電源が供給されると、T11がT7を
遮断し、通常動作への干渉をなくす。
【００１７】この回路のコールド・スペアリングに必要
な電界効果トランジスタはすべてT3によってバイアスさ
れる同一Nウェル内になければならない。これにより、5
V入出力信号に曝されるいずれのP＋拡散領域もNウェル
を介してVDDへ至る電流パスを持たなくなる。
【００１８】T8のドレーンもNウェルに接続され、電源
が供給されたときにVDDへのオーミック接点を提供す
る。これにより、通常の回路動作の間5VのNウェル・バ
イアスが得られる。
【００１９】図7はPチャネル・バイアス・トランジスタ
T3の横に接続されたPチャネル・トランジスタの断面図
である。パッド152はトランジスタT3のゲート及び最終
ドライブ・トランジスタT1のソースに接続される。パッ
ドの電圧が上がるとT3がオフになる。これによりVDD網
及びコンデンサ166を介したキャパシタンスの間のリー
ク・パスが防止される。
【００２０】図6のCMOSオンチップ・ドライバの回路シ
ミュレーションを図8に示す。出力信号点P10はロジック
・スイングが5Vである。VDDがグランドに等しいコール
ド・スペアリングでオフチップ・ドライバへ流れる電流
は外部網のスイッチング時に電流スパイクが約±300μA
である。これは最終ドライブ・トランジスタの充電及び
放電のキャパシタンスによる容量性電流である。入力電
流のDC値はゼロである。Nウェルは入出力信号に応じて
上下する。最終段ドライブ・トランジスタT1のゲート電
圧及び相補形ドライブ・トランジスタT2のゲート電圧を
示した。
【図面の簡単な説明】
【図１】CMOS VLSI回路の図である。
【図２】Nチャネル・オフチップ・ドライバの回路図で
ある。
【図３】代表的なCMOSオフチップ・ドライバの回路図で
ある。
【図４】CMOSオフチップ・ドライバの一部を示す集積回
路の断面図である。
【図５】図4に示した代表的なCMOSオフチップ・ドライ
バのリーク・パスを示す。
【図６】本発明のフル・スイングCMOSオフチップ・ドラ
イバ回路図である。
【図７】図6のバイアス・トランジスタを示す回路の集
積回路の部分の断面図である。
【図８】本発明に従ったCMOSオフチップ・ドライバI−V
特性の回路シミュレーション図である。
フロントページの続き (72)発明者 ヨギシュワー・ケイ・プリ アメリカ合衆国ヴァージニア州、ヴィエ ナ、アボッツフォード・ドライブ 2216 番地 (72)発明者 ランドル・ジョージ・リチャード アメリカ合衆国ヴァージニア州、センタ ヴィル、ウェザーバーン・ドライブ 15162番地 (56)参考文献 特開 昭64−72618（ＪＰ，Ａ) 特開 昭63−127617（ＪＰ，Ａ) 特開 昭63−82019（ＪＰ，Ａ) 特開 平２−116157（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】信号パッドからの信号を入力として受け取
    るCMOS前置駆動トランジスタ及び前記前置駆動トランジ
    スタの出力を入力として受け取るCMOS最終段駆動トラン
    ジスタを有するCMOSオフチップ・ドライバにおいて、 ソースがNウェルに接続され、ドレーンが電源に接続さ
    れ、ゲートが前記オフチップ・ドライバのI/Oパッド及
    び前記CMOS最終段駆動トランジスタの出力の間に接続さ
    れたNウェル・バイアス用トランジスタと、 前記信号パッドからの信号を入力として受け取り該信号
    に応答して前記I/Oパッドの活動状態を選択するトライ
    ステート・イネーブル回路と、 前記トライステート・イネーブル回路及び前記CMOS最終
    段駆動トランジスタの間に接続されたリーク制御トラン
    ジスタと、 を含み、前記前置駆動トランジスタ及び前記最終段駆動
    トランジスタが前記Nウェル内に形成されており、前記N
    ウェル・バイアス用トランジスタは前記CMOSオフチップ
    ・ドライバが非給電状態のときはリーク電流が流れない
    ように前記Nウェルをバイアスし、前記リーク制御トラ
    ンジスタは前記I/Oパッドの前回の論理状態に起因する
    蓄積電荷を消散させることを特徴とするCMOSオフチップ
    ・ドライバ。
JP3290475A 1990-10-16 1991-10-11 Ｃｏｍｓオフチップ・ドライバ Expired - Lifetime JP2549221B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US598300 1990-10-16
US07/598,300 US5117129A (en) 1990-10-16 1990-10-16 Cmos off chip driver for fault tolerant cold sparing

Publications (2)

Publication Number Publication Date
JPH04284719A JPH04284719A (ja) 1992-10-09
JP2549221B2 true JP2549221B2 (ja) 1996-10-30

Family

ID=24395018

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3290475A Expired - Lifetime JP2549221B2 (ja) 1990-10-16 1991-10-11 Ｃｏｍｓオフチップ・ドライバ

Country Status (4)

Country Link
US (1) US5117129A (ja)
EP (1) EP0481329B1 (ja)
JP (1) JP2549221B2 (ja)
DE (1) DE69117420T2 (ja)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5387826A (en) * 1993-02-10 1995-02-07 National Semiconductor Corporation Overvoltage protection against charge leakage in an output driver
US5338978A (en) * 1993-02-10 1994-08-16 National Semiconductor Corporation Full swing power down buffer circuit with multiple power supply isolation
US5381061A (en) * 1993-03-02 1995-01-10 National Semiconductor Corporation Overvoltage tolerant output buffer circuit
US5406140A (en) * 1993-06-07 1995-04-11 National Semiconductor Corporation Voltage translation and overvoltage protection
EP0702860B1 (en) * 1993-06-07 1997-12-29 National Semiconductor Corporation Overvoltage protection
JP3433359B2 (ja) * 1993-06-18 2003-08-04 日本テキサス・インスツルメンツ株式会社 低電圧出力駆動回路
US5546021A (en) * 1994-02-14 1996-08-13 Motorola, Inc. 3-state bicmos output buffer having power down capability
US5444397A (en) * 1994-10-05 1995-08-22 Pericom Semiconductor Corp. All-CMOS high-impedance output buffer for a bus driven by multiple power-supply voltages
TW369712B (en) * 1994-10-14 1999-09-11 Ibm Structure and method for connecting to integrated circuitry
US5701090A (en) * 1994-11-15 1997-12-23 Mitsubishi Denki Kabushiki Kaisha Data output circuit with reduced output noise
US5629634A (en) * 1995-08-21 1997-05-13 International Business Machines Corporation Low-power, tristate, off-chip driver circuit
GB2305035A (en) * 1995-08-23 1997-03-26 Motorola Gmbh Open-drain SCSI driver with power-down protection
US5796260A (en) * 1996-03-12 1998-08-18 Honeywell Inc. Parametric test circuit
US5867039A (en) * 1996-05-17 1999-02-02 Honeywell Inc. CMOS output driver with p-channel substrate tracking for cold spare capability
US5852375A (en) * 1997-02-07 1998-12-22 Silicon Systems Research Limited 5v tolerant I/O circuit
US5894230A (en) * 1997-02-20 1999-04-13 International Business Machines Corporation Modified keeper half-latch receiver circuit
US6414360B1 (en) 1998-06-09 2002-07-02 Aeroflex Utmc Microelectronic Systems, Inc. Method of programmability and an architecture for cold sparing of CMOS arrays
GB0003499D0 (en) * 2000-02-15 2000-04-05 Sgs Thomson Microelectronics Circuit for providing a control signal
US6208178B1 (en) 2000-02-23 2001-03-27 Pericom Semiconductor Corp. CMOS over voltage-tolerant output buffer without transmission gate
US6329835B1 (en) 2000-02-23 2001-12-11 Pericom Semiconductor Corp. Quiet output buffers with neighbor sensing of wide bus and control signals
US6801416B2 (en) * 2001-08-23 2004-10-05 Institute Of Microelectronics ESD protection system for high frequency applications
US6909659B2 (en) * 2001-08-30 2005-06-21 Micron Technology, Inc. Zero power chip standby mode
US6762614B2 (en) * 2002-04-18 2004-07-13 Agilent Technologies, Inc. Systems and methods for facilitating driver strength testing of integrated circuits
US20030207056A1 (en) * 2002-05-03 2003-11-06 Will Wood Sealing element for vessel or container closures having improved barrier properties
US7881430B2 (en) * 2006-07-28 2011-02-01 General Electric Company Automatic bus management
US7859305B2 (en) * 2006-08-07 2010-12-28 Fujitsu Semiconductor Limited Input/output circuit
JP4882584B2 (ja) * 2006-08-07 2012-02-22 富士通セミコンダクター株式会社 入出力回路
US7411407B2 (en) * 2006-10-13 2008-08-12 Agilent Technologies, Inc. Testing target resistances in circuit assemblies
JP5516449B2 (ja) * 2011-02-14 2014-06-11 富士通セミコンダクター株式会社 出力回路、システム、及び出力回路の制御方法
US9214433B2 (en) * 2013-05-21 2015-12-15 Xilinx, Inc. Charge damage protection on an interposer for a stacked die assembly
US10135443B1 (en) 2017-08-03 2018-11-20 Bae Systems Information And Electronic Systems Integration Inc. Extended voltage range coldspare tolerant off chip driver
US10624246B2 (en) * 2017-08-03 2020-04-14 Bae Systems Information And Electronic Systems Integration Inc. Apparatuses for implementing cold-sparable SerDes
US10854586B1 (en) * 2019-05-24 2020-12-01 Bae Systems Information And Electronics Systems Integration Inc. Multi-chip module hybrid integrated circuit with multiple power zones that provide cold spare support
US10990471B2 (en) 2019-05-29 2021-04-27 Bae Systems Information And Electronic Systems Integration Inc. Apparatus and method for reducing radiation induced multiple-bit memory soft errors
US11726943B2 (en) 2020-03-06 2023-08-15 Apogee Semiconductor, Inc. Circuits and methods for enabling redundancy in an electronic system employing cold-sparing
US11342915B1 (en) 2021-02-11 2022-05-24 Bae Systems Information And Electronic Systems Integration Inc. Cold spare tolerant radiation hardened generic level shifter circuit

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4570244A (en) * 1980-07-28 1986-02-11 Inmos Corporation Bootstrap driver for a static RAM
JPS59158608A (ja) * 1983-02-28 1984-09-08 Pioneer Electronic Corp 出力回路
US4531068A (en) * 1983-09-19 1985-07-23 International Business Machines Corporation Bus line precharging tristate driver circuit
US4631426A (en) * 1984-06-27 1986-12-23 Honeywell Inc. Digital circuit using MESFETS
US4734752A (en) * 1985-09-27 1988-03-29 Advanced Micro Devices, Inc. Electrostatic discharge protection device for CMOS integrated circuit outputs
JPS6382019A (ja) * 1986-09-25 1988-04-12 Mitsubishi Electric Corp 相補形ｍｏｓ高インピ−ダンス回路
US4746817A (en) * 1987-03-16 1988-05-24 International Business Machines Corporation BIFET logic circuit
JPS63318815A (ja) * 1987-06-22 1988-12-27 Ricoh Denshi Co Ltd 他電源からの電流流入防止回路を備えたｃ−ｍｏｓ構造の集積回路
US4736271A (en) * 1987-06-23 1988-04-05 Signetics Corporation Protection device utilizing one or more subsurface diodes and associated method of manufacture
US4777389A (en) * 1987-08-13 1988-10-11 Advanced Micro Devices, Inc. Output buffer circuits for reducing ground bounce noise
US4782250A (en) * 1987-08-31 1988-11-01 International Business Machines Corporation CMOS off-chip driver circuits
US4820942A (en) * 1988-01-27 1989-04-11 Advanced Micro Devices, Inc. High-speed, high-drive output buffer circuits with reduced ground bounce
US4857770A (en) * 1988-02-29 1989-08-15 Advanced Micro Devices, Inc. Output buffer arrangement for reducing chip noise without speed penalty
US4914318A (en) * 1988-12-30 1990-04-03 Intel Corporation Latch circuit for a programmable logic device using dual n-type transistors
US5004936A (en) * 1989-03-31 1991-04-02 Texas Instruments Incorporated Non-loading output driver circuit

Also Published As

Publication number Publication date
DE69117420D1 (de) 1996-04-04
DE69117420T2 (de) 1996-09-19
EP0481329A3 (en) 1993-01-13
US5117129A (en) 1992-05-26
EP0481329B1 (en) 1996-02-28
EP0481329A2 (en) 1992-04-22
JPH04284719A (ja) 1992-10-09

Similar Documents

Publication Publication Date Title
JP2549221B2 (ja) Ｃｏｍｓオフチップ・ドライバ
US6124756A (en) Method and apparatus for galvanically isolating two integrated circuits from each other
US5555149A (en) Overvoltage protection
US5576635A (en) Output buffer with improved tolerance to overvoltage
US5387826A (en) Overvoltage protection against charge leakage in an output driver
US5568065A (en) Circuit for connecting a node to a voltage source selected from alternative voltage sources
JP3229809B2 (ja) 半導体装置
JP3916694B2 (ja) 耐高電圧ｃｍｏｓ入力／出力パッド回路
US5917348A (en) CMOS bidirectional buffer for mixed voltage applications
KR19990067849A (ko) 허용 전압 출력 버퍼
US7486127B2 (en) Transistor switch with integral body connection to prevent latchup
US6803789B1 (en) High voltage tolerant output buffer
US6300800B1 (en) Integrated circuit I/O buffer with series P-channel and floating well
US5907249A (en) Voltage tolerant input/output buffer
US6441651B2 (en) High voltage tolerable input buffer
US5804998A (en) Voltage upwardly compliant CMOS off-chip driver
US6265931B1 (en) Voltage reference source for an overvoltage-tolerant bus interface
US6326811B1 (en) Output buffer and method therefor
US6313661B1 (en) High voltage tolerant I/O buffer
US6294943B1 (en) Method of designing fail-safe CMOS I/O buffers whose external nodes accept voltages higher than the maximum gate oxide operating voltage
JP2009514436A (ja) 高電圧耐性ポートドライバ
US6570401B2 (en) Dual rail power supply sequence tolerant off-chip driver
JP2000029551A (ja) Ｃｍｏｓ基準電圧生成器を含む集積回路
GB2305793A (en) A tri-state driver and circuit
US6842320B1 (en) Hot-pluggable over-voltage tolerant input/output circuit