JPH04910A - 遅延回路 - Google Patents
遅延回路Info
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- JPH04910A JPH04910A JP2100341A JP10034190A JPH04910A JP H04910 A JPH04910 A JP H04910A JP 2100341 A JP2100341 A JP 2100341A JP 10034190 A JP10034190 A JP 10034190A JP H04910 A JPH04910 A JP H04910A
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Landscapes
- Pulse Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、遅延回路に関し、例えばＭＯＳＦＥＴ（絶
縁ゲート型電界効果トランジスタ）により構成される半
導体集積回路装置に搭載されるものに利用して有効な技
術に関するものである。
縁ゲート型電界効果トランジスタ）により構成される半
導体集積回路装置に搭載されるものに利用して有効な技
術に関するものである。
ＭＯ３型インバータ回路を用いた遅延パルス発生回路と
しては、ＣＱ出版■昭和５１年６月１日発行「実用電子
ハンドブック（１）１頁３６０がある。
しては、ＣＱ出版■昭和５１年６月１日発行「実用電子
ハンドブック（１）１頁３６０がある。
上記のようなＭＯ３型インバータ回路では、ＭＯＳＦＥ
Ｔやキャパシタの素子特性のプロセスバラツキが比較的
大きいことより高精度に遅延時間を設定することができ
ないという問題がある。
Ｔやキャパシタの素子特性のプロセスバラツキが比較的
大きいことより高精度に遅延時間を設定することができ
ないという問題がある。
この発明の目的は、プロセスバラツキの影響を受けない
で高精度の遅延時間の設定が可能な遅延回路を提供する
ことにある。
で高精度の遅延時間の設定が可能な遅延回路を提供する
ことにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、縦列形態に接続された複数のインバータ回路
を用い、初段のインバータ回路の入力に供給される周期
的なパルスと最終段のインバータ回路の出力信号と位相
比較して、電圧信号を形成して上記インバータ回路の動
作電流を制御し、これら複数のインバータ回路のうちの
任意のインバータ回路の出力から遅延信号を得る。
を用い、初段のインバータ回路の入力に供給される周期
的なパルスと最終段のインバータ回路の出力信号と位相
比較して、電圧信号を形成して上記インバータ回路の動
作電流を制御し、これら複数のインバータ回路のうちの
任意のインバータ回路の出力から遅延信号を得る。
〔作 用〕
上記した手段によれば、上記周期的なパルス信号の１周
期を基準にしてプロセスバラツキに影響されなで縦列形
態のインバータ回路により等分された高精度の遅延時間
を得ることができる。
期を基準にしてプロセスバラツキに影響されなで縦列形
態のインバータ回路により等分された高精度の遅延時間
を得ることができる。
第１図には、この発明に係る遅延回路の一実施例の回路
図が示されている。同図の各回路は、公知の半導体集積
回路の製造技術によって、特に制限されないが、単結晶
シリコンのような１個の半導体基板上において形成され
る。
図が示されている。同図の各回路は、公知の半導体集積
回路の製造技術によって、特に制限されないが、単結晶
シリコンのような１個の半導体基板上において形成され
る。
インバータ回路ＩＶＩなしいＩＶＮが縦列形態に接続さ
れ遅延回路として用いる。しかし、このままでは、従来
と同様にインバータ回路を構成する素子特性がプロセス
バラツキの影響を受けて比較的大きく変動し、それに伴
いその遅延時間も変動してしまう。
れ遅延回路として用いる。しかし、このままでは、従来
と同様にインバータ回路を構成する素子特性がプロセス
バラツキの影響を受けて比較的大きく変動し、それに伴
いその遅延時間も変動してしまう。
この実施例では、遅延回路を構成する初段インバータ回
１ｒＶ１の入力には、クロックパルスＣＬＫが供給され
る。このクロックパルスＣＬＫと最終段のインバータ回
路ＩＶＮの遅延出力信号ＤＬＮとは、位相比較回路に入
力される。この位相比較回路は、上記両信号ＣＬＫとＤ
ＬＮとの位相差に対応して形成されるアップ信号ｕｐと
ダウン信号ｄｗｎとを形成する。これらの位相比較出力
信号ｕｐとｄｗｎとは電圧制御回路に入力される。
１ｒＶ１の入力には、クロックパルスＣＬＫが供給され
る。このクロックパルスＣＬＫと最終段のインバータ回
路ＩＶＮの遅延出力信号ＤＬＮとは、位相比較回路に入
力される。この位相比較回路は、上記両信号ＣＬＫとＤ
ＬＮとの位相差に対応して形成されるアップ信号ｕｐと
ダウン信号ｄｗｎとを形成する。これらの位相比較出力
信号ｕｐとｄｗｎとは電圧制御回路に入力される。
電圧制御回路は、公知のＰＬＬ （フェーズ・ロックド
・ループ）におけるループフィルタに対応したものであ
り、上記位相比較出力ｕｐとｄｗｎに積分した制御電圧
ＶＣを発生させる。
・ループ）におけるループフィルタに対応したものであ
り、上記位相比較出力ｕｐとｄｗｎに積分した制御電圧
ＶＣを発生させる。
この制御電圧ＶＣは、上記のように遅延回路を構成する
インバータ回路ＩＶＩないしＩＶＮの電流側ｍ端子に帰
還され、これら縦列接続されたインバータ回路ＩＶＩな
いしＩＶＮの動作ｔ″＆を制御する。
インバータ回路ＩＶＩないしＩＶＮの電流側ｍ端子に帰
還され、これら縦列接続されたインバータ回路ＩＶＩな
いしＩＶＮの動作ｔ″＆を制御する。
第２図には、上記インバータ回路の一実施例の具体的回
路図が示されている。
路図が示されている。
同図には、１つのインバータ回路が代表として例示的に
示されている。特に制限されないが、ＰチャンネルＭＯ
３ＦＥＴＱ２とＮチャンネルＭＯ３Ｆ ＥＴＱ ３とは
ＣＭＯＳインバータ回路を構成する。すなわち、両ＭＯ
ＳＦＥＴＱ２とＱ３のゲートは共通接続されて入力端子
ＩＮを構成し、共通化されたドレインは出力端子ＯＵＴ
を構成する。
示されている。特に制限されないが、ＰチャンネルＭＯ
３ＦＥＴＱ２とＮチャンネルＭＯ３Ｆ ＥＴＱ ３とは
ＣＭＯＳインバータ回路を構成する。すなわち、両ＭＯ
ＳＦＥＴＱ２とＱ３のゲートは共通接続されて入力端子
ＩＮを構成し、共通化されたドレインは出力端子ＯＵＴ
を構成する。
この出力端子は、第１図のようの次段のＣＭＯＳインバ
ータ回路の入力に接続されるとともに必要に応じて遅延
信号端子とされる。
ータ回路の入力に接続されるとともに必要に応じて遅延
信号端子とされる。
特に制限されないが、上記ＰチャンネルＭＯ３ＦＥＴＱ
２には、同一導電型のＰチャンネルＭＯ３Ｆ ＥＴＱ
１が直列に接続され、動作電圧Ｖｃｃが供給される。こ
のＭＯ３ＦＥＴＱＩは電圧／′ｆ！Ｌ流変換素子として
作用し、そのゲートに上記制ａｔ圧■Ｃが供給される。
２には、同一導電型のＰチャンネルＭＯ３Ｆ ＥＴＱ
１が直列に接続され、動作電圧Ｖｃｃが供給される。こ
のＭＯ３ＦＥＴＱＩは電圧／′ｆ！Ｌ流変換素子として
作用し、そのゲートに上記制ａｔ圧■Ｃが供給される。
すなわち、ＭＯ３ＦＥＴＱ１は、そのゲートに供給され
る制ａｔ圧ＶＣが小さくなるに伴い動作電流が大きくさ
れる。入力端子ＩＮに供給されるクロックパルス受ける
ＰチャンネルＭＯ３ＦＥＴＱ２とＮチャンネルＭＯ３Ｆ
ＥＴＱ３は相補的にスイッチング動作を行う。上記Ｐチ
ャンネルＭＯ３ＦＥＴＱ２がオン状態のときには、その
出力端子の寄生容量や次段のＣＭＯＳインバータ回路の
入力容量を負荷として、上記ＭＯ３ＦＥＴＱＩの動作電
流に従ってチャージアップ動作を行う。このような、チ
ャージアンプ時間が上記ＭＯ３ＦＥＴＱＩの動作電流に
より制御されることから、制御電圧ＶＣによりインバー
タ回路の遅延時間を調整することが可能とされる。
る制ａｔ圧ＶＣが小さくなるに伴い動作電流が大きくさ
れる。入力端子ＩＮに供給されるクロックパルス受ける
ＰチャンネルＭＯ３ＦＥＴＱ２とＮチャンネルＭＯ３Ｆ
ＥＴＱ３は相補的にスイッチング動作を行う。上記Ｐチ
ャンネルＭＯ３ＦＥＴＱ２がオン状態のときには、その
出力端子の寄生容量や次段のＣＭＯＳインバータ回路の
入力容量を負荷として、上記ＭＯ３ＦＥＴＱＩの動作電
流に従ってチャージアップ動作を行う。このような、チ
ャージアンプ時間が上記ＭＯ３ＦＥＴＱＩの動作電流に
より制御されることから、制御電圧ＶＣによりインバー
タ回路の遅延時間を調整することが可能とされる。
なお、ＰチャンネルＭＯＳＦＥＴＱ２がオフ状態でＮチ
ャンネルＭＯ３ＦＥＴＱ３がオン状態になったときには
、ＮチャンネルＭＯＳＦＥＴＱ３のコンダクタンス特性
と上記負荷容量によりディスチャージ時間が決められる
ものである。
ャンネルＭＯ３ＦＥＴＱ３がオン状態になったときには
、ＮチャンネルＭＯＳＦＥＴＱ３のコンダクタンス特性
と上記負荷容量によりディスチャージ時間が決められる
ものである。
したがって、上記ＰチャンネルＭＯ５ＦＥＴＱ１に代え
、ＮチャンネルＭＯＳ Ｆ ＥＴをＭＯ３ＦＥＴＱ３と
直列に設けてそのゲートに上記のような制ｉｔ圧ＶＣを
供給するものであってもよい。
、ＮチャンネルＭＯＳ Ｆ ＥＴをＭＯ３ＦＥＴＱ３と
直列に設けてそのゲートに上記のような制ｉｔ圧ＶＣを
供給するものであってもよい。
ただし、制＃ｔＥＥＶＣが低くなるとそれに伴い負荷容
量のディスチャージ電流が小さくされるから遅延時間と
しては長くなるように変化することに注意する必要があ
る。
量のディスチャージ電流が小さくされるから遅延時間と
しては長くなるように変化することに注意する必要があ
る。
上記制？ｉｌｔ圧ＶＣを受けるＭＯＳ Ｆ ＥＴＱ １
は、ＣＭＯＳインバータ可Ｐを構成するＰチャンネルＭ
Ｏ５ＦＥＴＱ２と直列形態に接続されるものであればよ
い。それ故、Ｐチ＋ンネルＭＯ５ＦＥＴＱ２のソースに
電源電圧Ｖｃｃを供給し、そのドレインとＮチャンネル
ＭＯ３ＦＥＴＱ３のドレインとの間、言い換えるならば
、ＰチャンネルＭＯ３ＦＥＴＱ２のドレインと出力端子
ＯＵＴとの間に上記制御電圧ＶＣを受けるＰチャンネル
ＭＯＳＦＥＴＱ１を設ける構成としてもよい。このこと
は、ＮチャンネルＭＯ３ＦＥＴを用いて遅延時間を制御
する場合においても同様である。
は、ＣＭＯＳインバータ可Ｐを構成するＰチャンネルＭ
Ｏ５ＦＥＴＱ２と直列形態に接続されるものであればよ
い。それ故、Ｐチ＋ンネルＭＯ５ＦＥＴＱ２のソースに
電源電圧Ｖｃｃを供給し、そのドレインとＮチャンネル
ＭＯ３ＦＥＴＱ３のドレインとの間、言い換えるならば
、ＰチャンネルＭＯ３ＦＥＴＱ２のドレインと出力端子
ＯＵＴとの間に上記制御電圧ＶＣを受けるＰチャンネル
ＭＯＳＦＥＴＱ１を設ける構成としてもよい。このこと
は、ＮチャンネルＭＯ３ＦＥＴを用いて遅延時間を制御
する場合においても同様である。
第３図には、上記位相比較回路と電圧制御回路の一実施
例の具体的回路図が示されている。
例の具体的回路図が示されている。
位相比較回路は、次の回路より構成される。クロックパ
ルスＣＬＫと遅延信号ＤＬＮとは排他的論理和回路ＥＸ
に入力される。この排他的論理和回路ＥＸの出力信号は
、マスク信号ＭＳＫを制御信号とするアンド（ＡＮＤ）
ゲート回路Ｇ１を通して２つのアンドゲート回路Ｇ２と
Ｇ３の一方の入力に供給される。アンドゲート回路Ｇ２
の他方の入力には上記遅延信号ＤＬＮが供給される。ア
ンドゲート回路Ｇ３の他方の入力にはインバータ回路Ｉ
ＶＯにより反転された遅延信号ＤＬＮが供給される。上
記ゲート回路Ｇ２の出力からはアンプ信号が出力され、
ゲート回１ＩｉＧ３の出力からはダウン信号が出力され
る。
ルスＣＬＫと遅延信号ＤＬＮとは排他的論理和回路ＥＸ
に入力される。この排他的論理和回路ＥＸの出力信号は
、マスク信号ＭＳＫを制御信号とするアンド（ＡＮＤ）
ゲート回路Ｇ１を通して２つのアンドゲート回路Ｇ２と
Ｇ３の一方の入力に供給される。アンドゲート回路Ｇ２
の他方の入力には上記遅延信号ＤＬＮが供給される。ア
ンドゲート回路Ｇ３の他方の入力にはインバータ回路Ｉ
ＶＯにより反転された遅延信号ＤＬＮが供給される。上
記ゲート回路Ｇ２の出力からはアンプ信号が出力され、
ゲート回１ＩｉＧ３の出力からはダウン信号が出力され
る。
電圧制御回路は、次の回路より構成される。上記の位相
比較回路のアンドゲート回路Ｇ２により形成されたアン
プ信号はＮチャンネル型のスイッチＭＯ３ＦＥＴＱ４の
ゲートに供給される。このＭＯ５ＦＥＴＱ４のドレイン
側にはチャージアップ用の定を流源Ｃ３Ｉが設けられる
。上記の位相比較回路のアンドゲート回路Ｇ３により形
成されたダウン信号はＮチャンネル型のスイッチＭＯ３
ＦＥＴＱ５のゲートに供給される。このＭＯ５ＦＥＴＱ
５のソース側にはディスチャージ用の定電流源Ｃ３２が
設けられる。上記定電流源Ｃ３ＩとＣ３２は、特に制限
されないが、その電流値が等しくなるように設定される
。上記スイッチＭＯ３ＦＥＴＱ４とＧ５の接続点にはキ
ャパシタＣが設けられ、このキャパシタＣへの充放電動
作により制御電圧ＶＣを形成するものである。
比較回路のアンドゲート回路Ｇ２により形成されたアン
プ信号はＮチャンネル型のスイッチＭＯ３ＦＥＴＱ４の
ゲートに供給される。このＭＯ５ＦＥＴＱ４のドレイン
側にはチャージアップ用の定を流源Ｃ３Ｉが設けられる
。上記の位相比較回路のアンドゲート回路Ｇ３により形
成されたダウン信号はＮチャンネル型のスイッチＭＯ３
ＦＥＴＱ５のゲートに供給される。このＭＯ５ＦＥＴＱ
５のソース側にはディスチャージ用の定電流源Ｃ３２が
設けられる。上記定電流源Ｃ３ＩとＣ３２は、特に制限
されないが、その電流値が等しくなるように設定される
。上記スイッチＭＯ３ＦＥＴＱ４とＧ５の接続点にはキ
ャパシタＣが設けられ、このキャパシタＣへの充放電動
作により制御電圧ＶＣを形成するものである。
第１図において、位相比較回路はクロックパルスＣＬＫ
に対して遅延信号ＤＬＮの位相が進んでいるときには、
遅延信号ＤＬＮが先にハイレベル（論理“１°）になつ
いるから、アンドゲート回路Ｇ２がゲートを開いており
、排他的論理和回路ＥＸにより形成された位相差に対応
したパルス幅をもつペルスがアンプ信号として出力され
る。これにより、上記パルス幅に対応した時間でけキャ
パシタＣにチャージアップが行われて制御！を圧を高く
する。上記制ｉｔ圧Ｖ Ｃが高くなるとＰチャンネルＭ
ＯＳ Ｆ ＥＴＱ ｉ等に流れる電流が小さくなりその
遅延時間を大きくする。これにより、第４図のタイミン
グ図に示すように上記２つのＣＬＫとＤＬＮは正しく位
相が一致させられる。
に対して遅延信号ＤＬＮの位相が進んでいるときには、
遅延信号ＤＬＮが先にハイレベル（論理“１°）になつ
いるから、アンドゲート回路Ｇ２がゲートを開いており
、排他的論理和回路ＥＸにより形成された位相差に対応
したパルス幅をもつペルスがアンプ信号として出力され
る。これにより、上記パルス幅に対応した時間でけキャ
パシタＣにチャージアップが行われて制御！を圧を高く
する。上記制ｉｔ圧Ｖ Ｃが高くなるとＰチャンネルＭ
ＯＳ Ｆ ＥＴＱ ｉ等に流れる電流が小さくなりその
遅延時間を大きくする。これにより、第４図のタイミン
グ図に示すように上記２つのＣＬＫとＤＬＮは正しく位
相が一致させられる。
また、位相比較回路はクロックパルスＣＬＫに対して遅
延信号ＤＬＮの位相が遅れているときには、遅延信号Ｄ
ＬＮが遅れてハイレベル（論理＠０１）になるため、イ
ンバータ回路ＩＶＯの出力がハイレベルになついる。こ
れにより、アンドゲート回路Ｇ３がゲートを開いており
、排他的論理和回路ＥＸにより形成された位相差に対応
したパルス幅をもつパルスがダウン信号として出力され
る。これにより、上記パルス幅に対応した時間でけキャ
パシタＣのディスチャージが行われて制御電圧を低くす
る。上記制御ｉｔ圧ＶＣが低くなるとＰチャンネルＭＯ
３ＦＥＴＱ１等に流れる電流が大きくなりその遅延時間
を小さくする。これにより、第４図のタイミング図に示
すように上記２つのＣＬＫとＤＬＮとの位相が一致させ
られる。
延信号ＤＬＮの位相が遅れているときには、遅延信号Ｄ
ＬＮが遅れてハイレベル（論理＠０１）になるため、イ
ンバータ回路ＩＶＯの出力がハイレベルになついる。こ
れにより、アンドゲート回路Ｇ３がゲートを開いており
、排他的論理和回路ＥＸにより形成された位相差に対応
したパルス幅をもつパルスがダウン信号として出力され
る。これにより、上記パルス幅に対応した時間でけキャ
パシタＣのディスチャージが行われて制御電圧を低くす
る。上記制御ｉｔ圧ＶＣが低くなるとＰチャンネルＭＯ
３ＦＥＴＱ１等に流れる電流が大きくなりその遅延時間
を小さくする。これにより、第４図のタイミング図に示
すように上記２つのＣＬＫとＤＬＮとの位相が一致させ
られる。
このようにして、第４図に示したタイミング図のように
、クロックパルスＣＬＫと遅延信号ＤＬＮとは、クロッ
クパルスＣＬＫの１周期遅れて位相が一致される。ただ
し、上記インバータ回路列の数は偶数の場合であり、遅
延信号ＤＬＮとクロックパルスに対して同相とされる。
、クロックパルスＣＬＫと遅延信号ＤＬＮとは、クロッ
クパルスＣＬＫの１周期遅れて位相が一致される。ただ
し、上記インバータ回路列の数は偶数の場合であり、遅
延信号ＤＬＮとクロックパルスに対して同相とされる。
このときには、各インバータ回路ＩＶＩないしＩＶＮに
より、クロックパルスＣＬＫの１周期をＮ等分した遅延
時間を得ることができる。
より、クロックパルスＣＬＫの１周期をＮ等分した遅延
時間を得ることができる。
例えば、上記クロックパルスＣＬＫに同期して入力され
るデータが存在する場合、そのデータを取り込む内部ク
ロックパルスとして、クロックパルスの周期ＴをＮ等分
した時間を単位としてその整数倍にされた適当なタイミ
ングパルスを得ることができる。なお、上記インバータ
回路の数を奇数個にして位相比較回路に入力される遅延
信号ＤＬＮを形成するとにきには、クロックパルスＣＬ
Ｋの半周期をＮ等分した単位の遅延時間を各インバータ
回路から得ることができる。
るデータが存在する場合、そのデータを取り込む内部ク
ロックパルスとして、クロックパルスの周期ＴをＮ等分
した時間を単位としてその整数倍にされた適当なタイミ
ングパルスを得ることができる。なお、上記インバータ
回路の数を奇数個にして位相比較回路に入力される遅延
信号ＤＬＮを形成するとにきには、クロックパルスＣＬ
Ｋの半周期をＮ等分した単位の遅延時間を各インバータ
回路から得ることができる。
特に制限されないが、位相比較回路にはマスク機能が付
加される。この実施例では、クロックパルスから、その
立ち上がりを中点にして前と後に一定時間を持つマスク
信号ＭＳＫを形成し、この７ スフｔｔ、 号Ｍ Ｓ
Ｋがハイレベルのときに位相比較回路の動作を有効にす
る。すなわち、マスク信号ＭＳＫがロウレベルのときに
は、第３図に示したようなゲート回路Ｇ１を閉じて排他
的論理和回路により形成された不一致出力の伝達を禁止
するものである。これにより、ノイズ等の影響を受けな
くすることができる。
加される。この実施例では、クロックパルスから、その
立ち上がりを中点にして前と後に一定時間を持つマスク
信号ＭＳＫを形成し、この７ スフｔｔ、 号Ｍ Ｓ
Ｋがハイレベルのときに位相比較回路の動作を有効にす
る。すなわち、マスク信号ＭＳＫがロウレベルのときに
は、第３図に示したようなゲート回路Ｇ１を閉じて排他
的論理和回路により形成された不一致出力の伝達を禁止
するものである。これにより、ノイズ等の影響を受けな
くすることができる。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）縦列形態に接続された複数のインバータ回路を用
い、初段のインバータ回路の入力に供給される周期的な
パルスと最終段のインバータ回路の出力信号と位相比較
して、電圧信号を形成して上記インバータ回路の動作電
流を制御することにより、上記周期的なパルス信号の１
周期又は半周期を基準にしてプロセスバラツキに影響さ
れなで縦列形態のインバータ回路の数により等分された
高精度の遅延時間を得ることができるという効果が得ら
れる。
る。すなわち、 （１）縦列形態に接続された複数のインバータ回路を用
い、初段のインバータ回路の入力に供給される周期的な
パルスと最終段のインバータ回路の出力信号と位相比較
して、電圧信号を形成して上記インバータ回路の動作電
流を制御することにより、上記周期的なパルス信号の１
周期又は半周期を基準にしてプロセスバラツキに影響さ
れなで縦列形態のインバータ回路の数により等分された
高精度の遅延時間を得ることができるという効果が得ら
れる。
（２）ＭＯＳＦＥＴ用いて構成できるから、半導体集積
回路装置に適した遅延回路を得ることができるという効
果が得られる。
回路装置に適した遅延回路を得ることができるという効
果が得られる。
以上本発明者によりなされた発明を実施例に基づき具体
的に説明したが、本願発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、遅延回路は、そ
の遅延時間を大きくするためにキャパシタを設けるもの
、あるいは上記電流制御用のＭＯＳＦＥＴを省略したＣ
ＭＯＳインバータ回路等のように固定的な遅延時間を形
成する回路を挿入するものであってもよい。また、制御
電圧によりインバータ回路の遅延時間を変化させる手段
は、可変容量素子をその負荷として用いるものであって
もよい。
的に説明したが、本願発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、遅延回路は、そ
の遅延時間を大きくするためにキャパシタを設けるもの
、あるいは上記電流制御用のＭＯＳＦＥＴを省略したＣ
ＭＯＳインバータ回路等のように固定的な遅延時間を形
成する回路を挿入するものであってもよい。また、制御
電圧によりインバータ回路の遅延時間を変化させる手段
は、可変容量素子をその負荷として用いるものであって
もよい。
上記クロックパルスＣＬＫは、ノンオーバーランプを形
成するための基本パルスであり、上記遅延回路の任意の
出力端子からノンオーバーランプ時間が高精度に設定さ
れたクロックパルスを形成するものであってもよい。
成するための基本パルスであり、上記遅延回路の任意の
出力端子からノンオーバーランプ時間が高精度に設定さ
れたクロックパルスを形成するものであってもよい。
この発明は、半導体集積回路装置に搭載される遅延回路
として広く利用できる。
として広く利用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、縦列形態に接続された複数のインバータ回
路を用い、初段のインバータ回路の入力に供給される周
期的なパルスと最終段のインバータ回路の出力信号と位
相比較して、電圧信号を形成して上記インバータ回路の
動作電流を制御することにより、上記周期的なパルス信
号の１周期又は半周期を基準にしてプロセスバラツキに
影響されなで縦列形態のインバータ回路の数により等分
された高精度の遅延時間を得ることができる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、縦列形態に接続された複数のインバータ回
路を用い、初段のインバータ回路の入力に供給される周
期的なパルスと最終段のインバータ回路の出力信号と位
相比較して、電圧信号を形成して上記インバータ回路の
動作電流を制御することにより、上記周期的なパルス信
号の１周期又は半周期を基準にしてプロセスバラツキに
影響されなで縦列形態のインバータ回路の数により等分
された高精度の遅延時間を得ることができる。
第１図は、この発明に係る遅延回路の一実施例を示す回
路図、 第２図は、そのインバータ回路の一実施例を示す具体的
回路図、 第３図は、その位相比較回路と電圧制御回路の一実施例
を示す具体的回路図、 第４圀は、その動作の一例を説明するためのタイミング
図である。 ’、 ■１〜ＩＶＮ・・インバータ回路、Ｑ１〜Ｑ５・
・ＭＯＳＦＥＴ、ＥＸ・・排他的論理和回路、Ｇ１−Ｇ
３・・アンドゲート回路、Ｃ３Ｉ、Ｃ３２・・定を流源
、Ｃ・・キャパシタ。
路図、 第２図は、そのインバータ回路の一実施例を示す具体的
回路図、 第３図は、その位相比較回路と電圧制御回路の一実施例
を示す具体的回路図、 第４圀は、その動作の一例を説明するためのタイミング
図である。 ’、 ■１〜ＩＶＮ・・インバータ回路、Ｑ１〜Ｑ５・
・ＭＯＳＦＥＴ、ＥＸ・・排他的論理和回路、Ｇ１−Ｇ
３・・アンドゲート回路、Ｃ３Ｉ、Ｃ３２・・定を流源
、Ｃ・・キャパシタ。
Claims (1)
- 【特許請求の範囲】 １、縦列形態に接続された複数のインバータ回路と、初
段のインバータ回路の入力に供給される周期的なパルス
と最終段のインバータ回路の出力信号とを受ける位相比
較回路と、この位相比較回路の出力信号を受けて上記イ
ンバータ回路の遅延時間を制御する電圧信号を形成する
電圧制御回路とを含み、上記複数のインバータ回路のう
ちの任意のインバータ回路の出力から遅延信号を得るこ
とを特徴とする遅延回路。 ２、上記インバータ回路は、ＣＭＯＳインバータ回路と
、ＣＭＯＳインバータ回路を構成する一方のＭＯＳＦＥ
Ｔと同一導電型であって直列に設けられるＭＯＳＦＥＴ
からなり、この直列に設けられるＭＯＳＦＥＴのゲート
に上記電圧信号が供給されるものであることを特徴とす
る特許請求の範囲第１項記載の遅延回路。 ３、上記位相比較回路には、マスク機能が設けられ、入
力される周期的なパルスの変化タイミングに同期して比
較動作が有効にされるものであることを特徴とする特許
請求の範囲第１又は第２項記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2100341A JPH04910A (ja) | 1990-04-18 | 1990-04-18 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2100341A JPH04910A (ja) | 1990-04-18 | 1990-04-18 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04910A true JPH04910A (ja) | 1992-01-06 |
Family
ID=14271423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2100341A Pending JPH04910A (ja) | 1990-04-18 | 1990-04-18 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04910A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326574A (ja) * | 1993-05-18 | 1994-11-25 | Mega Chips:Kk | 制御信号発生回路，パルス幅変調回路，遅延制御回路およびクロック発生回路 |
| JPH11316620A (ja) * | 1997-11-21 | 1999-11-16 | Hyundai Electronics Ind Co Ltd | 半導体素子のクロック補償装置 |
| US6577202B1 (en) | 2001-12-14 | 2003-06-10 | International Business Machines Corporation | Multiple duty cycle tap points for a precise and programmable duty cycle generator |
| US6603339B2 (en) | 2001-12-14 | 2003-08-05 | International Business Machines Corporation | Precision aligned multiple concurrent duty cycles from a programmable duty cycle generator |
| US9669851B2 (en) | 2012-11-21 | 2017-06-06 | General Electric Company | Route examination system and method |
| WO2019131162A1 (ja) * | 2017-12-27 | 2019-07-04 | ソニーセミコンダクタソリューションズ株式会社 | 増幅器および信号処理回路 |
-
1990
- 1990-04-18 JP JP2100341A patent/JPH04910A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326574A (ja) * | 1993-05-18 | 1994-11-25 | Mega Chips:Kk | 制御信号発生回路，パルス幅変調回路，遅延制御回路およびクロック発生回路 |
| JPH11316620A (ja) * | 1997-11-21 | 1999-11-16 | Hyundai Electronics Ind Co Ltd | 半導体素子のクロック補償装置 |
| US6577202B1 (en) | 2001-12-14 | 2003-06-10 | International Business Machines Corporation | Multiple duty cycle tap points for a precise and programmable duty cycle generator |
| US6603339B2 (en) | 2001-12-14 | 2003-08-05 | International Business Machines Corporation | Precision aligned multiple concurrent duty cycles from a programmable duty cycle generator |
| US9669851B2 (en) | 2012-11-21 | 2017-06-06 | General Electric Company | Route examination system and method |
| WO2019131162A1 (ja) * | 2017-12-27 | 2019-07-04 | ソニーセミコンダクタソリューションズ株式会社 | 増幅器および信号処理回路 |
| JPWO2019131162A1 (ja) * | 2017-12-27 | 2020-12-17 | ソニーセミコンダクタソリューションズ株式会社 | 増幅器および信号処理回路 |
| US11342892B2 (en) | 2017-12-27 | 2022-05-24 | Sony Semiconductor Solutions Corporation | Amplifier and signal processing circuit |
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