KR0166031B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체기판 상부에 하부절연층과 제1절연막 및 제2절연막을 순차적으로 형성하고 콘택마스크를 이용하여 상기 제2절연막, 제1절연막 및 하부절연층을 순차적으로 식각하여 콘택홀을 형성한 다음, 전체표면상부에 제3절연막과 제1도전층을 순차적으로 일정두께 형성하고 상기 제1도전층 스페이서와 제3절연막 스페이서를 순차적으로 형성한 다음, 전체표면상부에 제2도전층을 일정두께 형성하고 저장전극마스크를 이용한 식각공정으로 상기 제2도전층을 식각함으로써 표면적이 증가된 저장전극을 형성하고, 후공정에서 충분한 정전용량을 확보할 수 있는 커패시터를 형성함으로써 반도체소자의 고집적화를 가능하게 하고 이에 따른 반도체소자의 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 캐패시터 제조방법

제1도는 종래기술의 실시예에 따라 형성된 반도체소자의 캐패시터 제조공정을 도시한 단면도.

제2a도 내지 제2h도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

11,41 : 반도체기판 13 : 비트라인

15,49 : 하부절연층 17 : 제1절연막

19 : 제2절연막 21 : 제1감광막

23 : 제3절연막 25,53 : 제1다결정실리콘막

27,57 : 제2다결정실리콘막 29 : 제2감광막

31,55 : 유전체막 33 : 제3다결정실리콘막

35,51 : 콘택홀 43 : 소자분리산화막

45 : 게이트전극 47 : 불순물 확산영역

본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 반도체소자가 고집적화됨에 따라 필요로 하는 충분한 정전용량을 확보하기 위하여 표면적이 증가된 저장전극을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 커패시터를 형성하는 기술에 관한 것이다.

반도체소자가 고집적화되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.

그래서, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 커패시터의 표면적을 증가시키는 등의 방법을 사용하였다.

그러나, 높은 유전상수를 갖는 유전물질, 예를들어 Ta₂O₅, TiO₂또는 SrTiO₃등은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않다. 그래서, 실제소자에 적용하기가 어렵다. 그리고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도를 저하시켜 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

제1도는 종래기술에 의하여 형성된 캐패시터를 도시한 단면도이다.

제1도를 참조하면, 반도체기판(41) 상부에 소자분리산화막(42), 게이트산화막(43), 게이트전극(44), 산화막 스페이서(45) 및 불순물 확산영역(46,46')을 순차적으로 형성한다. 그리고 전체구조상부를 평탄화시키는 하부절연층(47)을 형성한다. 그리고, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(41) 상부에 형성된 불순물 확산영역(46)을 노출시키는 콘택홀(57)을 형성한다. 그리고, 상기 콘택홀(57)을 통하여 상기 반도체기판(41)에 접속되도록 제1다결정실리콘막(51)을 형성한다. 그리고, 저장전극마스크를 이용하여 상기 제1다결정실리콘막(51)을 식각한다. 그리고, 전체표면상부에 유전체막(55)과 제2다결정실리콘막(56)을 형성한다. 이때, 상기 유전체막(55)은 NO 또는 ONO의 복합구조를 갖는다. 그리고, 상기 제2다결정실리콘막(56)은 플레이트전극으로 사용된다. 또한, 상기 플레이트전극은 폴리사이드로 형성할 수 있다.

따라서, 본 발명은 종래기술의 문제점을 해결하기 위하여, 단차피복비가 우수한 도전층 형성공정과 스페이서 형성공정을 이용하여 표면적이 증가된 저장전극을 형성하고 후공정에서 유전체막과 플레이트전극을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 커패시터를 형성하는 반도체소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위한 본 발명의 특징은, 반도체기판 상부에 하부절연층과 제1절연층을 순차적으로 형성하는 공정과, 상기 제1절연막 상부에 제2절연막을 형성하는 공정과, 콘택마스크를 이용하여 상기 제2절연막, 제1절연막 및 하부절연층을 순차적으로 식각하여 콘택홀을 형성하는 공정과, 전체표면상부에 일정두께의 제3절연막과 일정두께의 제1도전층을 형성하는 공정과, 제1도전층 스페이서를 형성하는 공정과, 제3절연막 스페이서를 형성하는 공정과, 전체표면상부에 일정두께의 제2도전층을 형성하는 공정과, 저장전극마스크를 이용하여 상기 제2도전층을 식각함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 반도체소자의 커패시터 제조방법에 있어서, 상기 하부절연층은 실리콘이 함유된 절연막으로 형성되는 것과, 상기 제1절연막은 실리콘질화막으로 형성되는 것과, 상기 제1도전층 스페이서 형성공정은 상기 제3절연막이 식각장벽으로 사용되는 것과, 상기 제3절연막 스페이서 형성공정은 상기 제1절연막이 식각장벽으로 사용되는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

제2a도 내지 제2h도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.

제2a도를 참조하면, 반도체기판(11) 상부에 하부절연층(15)을 형성한다. 이때, 상기 하부절연층(15)은 소자분리산화막(도시안됨), 게이트전극(도시안됨) 및 불순물 확산영역(도시안됨) 그리고 비트라인(13)이 형성된 것이다. 그리고, 상기 하부절연층(15)은 실리콘이 함유된 절연막으로 형성된 것이다. 그 다음에, 상기 하부절연층(15) 상부에 제1절연막(17)을 형성한다. 이때, 상기 제1절연막(17)은 실리콘질화막으로 형성된다. 그리고, 상기 제1절연막(17)은 후공정에서 식각장벽으로 사용되기 때문에 일정두께가 유지될 수 있도록 200 내지 2000Å의 두께로 형성한다.

그 후에, 상기 제1절연막(17) 상부에 제2절연막(19) 패턴을 형성한다. 이때, 상기 제2절연막(19) 패턴은 콘택홀(도시안됨)이 형성될 부분에 형성된다.

제2b도를 참조하면, 상기 구조상에 콘택마스크인 제1감광막(21)패턴을 형성한다. 그리고, 상기 제1감광막(21)패턴을 마스크로 하여 상기 제2절연막(19), 제1절연막(17) 및 하부절연층(15)을 순차적으로 식각하여 콘택홀(35)을 형성한다.

제2c도를 참조하면, 상기 제1감광막(21)패턴을 제거하고, 전체표면상부에 일정두께 제3절연막(23)과 제1다결정실리콘막(25)을 일정두께 형성하되, 상기 콘택홀(35)이 메워지지 않을 정도의 두께로 형성된다.

제2d도를 참조하면, 상기 제1다결정실리콘막(25)을 이방성식각하여 제1다결정실리콘막(25) 스페이서를 콘택홀(35)의 내측과 제2절연막(19)패턴의 측벽에 형성한다.

제2e도를 참조하면, 상기 콘택홀(35)의 내부에만 제3절연막(23) 스페이서가 형성되도록 제3절연막(23)을 이방성식각한다. 이때, 상기 제1절연막(17)이 식각장벽으로 사용된 것이다. 그리고, 상기 제2절연막(19)패턴이 식각되어 제거된다. 그리고, 상기 콘택홀(35)의 바깥쪽에 형성된 제1다결정실리콘막(25) 스페이서 하부에 형성된 상기 제3절연막(23)은 남는다.

여기서, 상기 제3절연막(23) 스페이서는 상기 콘택홀(35)의 바깥쪽에 형성된 비트라인을 절연시키고 상기 본 발명의 목적인 커패시터의 정전용량을 증가시키기 위하여 저장전극의 표면적을 증가시키기 위한 것이다.

제2f도를 참조하면, 상기 노출된 반도체기판(11)에 접속되도록 단차피복성이 우수한 제2다결정실리콘막(27)을 일정두께 형성한다.

제2g도를 참조하면, 상기 제2다결정실리콘막(27) 상부에 저장전극마스크인 제2감광막(29)패턴을 형성하고 이를 마스크로 노출되어 있는 제2다결정실리콘막(27)을 제거하여 저장전극을 형성한다.

제2h도를 참조하면, 상기 제2감광막(29)패턴을 제거함으로써 표면적이 증가된 저장전극을 형성한다. 그리고, 상기 저장전극 표면에 유전체막(31)과 제3다결정실리콘막(33)을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다. 이때, 상기 유전체막(31)은 유전특성이 우수한 물질로 형성한다. 여기서, 상기 유전체막(31)은 NO 또는 ONO 복합구조로 형성된 것이다. 그리고, 상기 제3다결정실리콘막(33)은 도전층으로서 플레이트전극으로 사용된 것이다. 여기서, 상기 플레이트전극은 폴리사이드 또는 이와 유사한 전도물질로 형성할 수 있다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 단차피복비가 우수한 도전층 형성공정과 스페이서 형성공정 그리고 이방성식각공정을 이용하여 표면적이 증가된 저장전극을 형성하고 후공정에서 반도체소자의 고집적화에 충분한 정전용량을 갖는 커패시터를 형성함으로써 반도체소자의 고집적화를 가능하게 하고 반도체소자의 신뢰성을 향상시키는 잇점이 있다.

Claims (6)

1. 반도체기판 상부에 하부절연층과 제1절연막을 순차적으로 형성하는 공정과, 상기 제1절연막 상부에 제2절연막을 패턴을 형성하는 공정과, 콘택마스크를 이용하여 상기 제2절연막, 제1절연막 및 하부절연층을 순차적으로 식각하여 콘택홀을 형성하는 공정과, 전체표면상부에 일정두께의 제3절연막과 제1도전층을 순차적으로 형성하되, 콘택홀을 메우지 않도록 형성하는 공정과, 상기 제1도전층을 전면 식각하여 콘택홀의 측벽과 제2절연막 패턴의 측벽에 제1도전층 스페이서를 형성하는 공정과, 상기 제3절연막과 상기 제2절연막 패턴을 전면 식각으로 제거하여 콘택홀의 측벽에 제3절연막 스페이서를 형성하고, 상기 제2절연막 패턴 측벽에 형성된 제1도전층 스페이서의 하부에도 패턴이 남도록 하는 공정과, 전체표면상부에 일정두께의 제2도전층을 형성하는 공정과, 저장전극마스크를 이용하여 상기 제2도전층을 패턴닝하여 상기 제1도전층 패턴과 연결되는 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 반도체소자의 커패시터 제조방법.
2. 제1항에 있어서, 상기 하부절연층은 실리콘이 함유된 절연막으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
3. 제1항에 있어서, 상기 제1절연막은 실리콘질화막으로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
4. 제3항에 있어서, 상기 제1절연막은 200 내지 2000Å의 두께로 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
5. 제1항에 있어서, 상기 제1도전층 스페이서 형성공정은 상기 제3절연막이 식각장벽으로 사용되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
6. 제1항에 있어서, 상기 제3절연막 스페이서 형성공정은 상기 제1절연막이 식각장벽으로 사용되는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.