JPH11135628A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11135628A JPH11135628A JP9316236A JP31623697A JPH11135628A JP H11135628 A JPH11135628 A JP H11135628A JP 9316236 A JP9316236 A JP 9316236A JP 31623697 A JP31623697 A JP 31623697A JP H11135628 A JPH11135628 A JP H11135628A
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- film
- insulating film
- forming
- insulating
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Abstract
(57)【要約】
【課題】 配線膜パターンを所望とおりの形状に加工で
き、また、コンタクト孔開孔の際に配線膜がエッチング
されないようにする。 【解決手段】 半導体基板１上に、ＣＶＤ酸化膜108 を
形成する工程と、前記ＣＶＤ酸化膜108 上に熱酸化膜10
9 を形成する工程と、多結晶シリコン膜110 ／タングス
テンシリサイド膜111 からなる導電膜を形成する工程
と、導電膜上にシリコン窒化膜112 を形成する工程と、
シリコン窒化膜112 上にＣＶＤ酸化膜113 を形成する工
程と、前記ＣＶＤ酸化膜113 およびシリコン窒化膜112
を所定形状にパターニングする工程と、前記ＣＶＤ酸化
膜113 およびシリコン窒化膜112 をマスクにして導電膜
を所定形状にパターニングする工程と、前記ＣＶＤ酸化
膜113を除去する工程と、窒化膜サイドウォール5 を形
成する工程と、前記半導体基板１まで達するコンタクト
孔を形成する工程とを備える。
き、また、コンタクト孔開孔の際に配線膜がエッチング
されないようにする。 【解決手段】 半導体基板１上に、ＣＶＤ酸化膜108 を
形成する工程と、前記ＣＶＤ酸化膜108 上に熱酸化膜10
9 を形成する工程と、多結晶シリコン膜110 ／タングス
テンシリサイド膜111 からなる導電膜を形成する工程
と、導電膜上にシリコン窒化膜112 を形成する工程と、
シリコン窒化膜112 上にＣＶＤ酸化膜113 を形成する工
程と、前記ＣＶＤ酸化膜113 およびシリコン窒化膜112
を所定形状にパターニングする工程と、前記ＣＶＤ酸化
膜113 およびシリコン窒化膜112 をマスクにして導電膜
を所定形状にパターニングする工程と、前記ＣＶＤ酸化
膜113を除去する工程と、窒化膜サイドウォール5 を形
成する工程と、前記半導体基板１まで達するコンタクト
孔を形成する工程とを備える。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、層間絶縁膜上に形成された配線膜を
パターニングし、層間絶縁膜をエッチングして、配線膜
間に半導体基板まで達するコンタクト孔を形成する工程
を含む半導体装置の製造方法に関する。
方法に関し、特に、層間絶縁膜上に形成された配線膜を
パターニングし、層間絶縁膜をエッチングして、配線膜
間に半導体基板まで達するコンタクト孔を形成する工程
を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセスメモ
リ（DRAM）やスタティック・ランダム・アクセス・メモ
リ（SRAM）等に代表される半導体装置では、高集積化、
高性能化、多機能化を目的として素子寸法が微細化され
つつある。
リ（DRAM）やスタティック・ランダム・アクセス・メモ
リ（SRAM）等に代表される半導体装置では、高集積化、
高性能化、多機能化を目的として素子寸法が微細化され
つつある。
【０００３】ところで、寸法が0.3 μｍ以下の微細パタ
ーン形成には、KrF エキシマレーザー光線リソグラフィ
ー技術を用い、レジストには、より透明度の高い化学増
幅型レジストを用いるため、露光時の下地膜からの反射
光の影響を受けやすく、ハレーション等による配線パタ
ーンの細りや欠けが生じやすい問題があった。
ーン形成には、KrF エキシマレーザー光線リソグラフィ
ー技術を用い、レジストには、より透明度の高い化学増
幅型レジストを用いるため、露光時の下地膜からの反射
光の影響を受けやすく、ハレーション等による配線パタ
ーンの細りや欠けが生じやすい問題があった。
【０００４】そのため、通常、パターニングすべき配線
層上に反射防止膜を塗布し、その上に化学増幅型レジス
トを塗布して露光、現像を行っている。通常、反射防止
膜は現像せずに、化学増幅型レジストをマスクにドライ
エッチングにてエッチングするようにしている。前記ド
ライエッチング時の化学増幅型レジストに対する選択比
は１〜1.5 程度と非常に小さい。このため、化学増幅型
レジストもエッチングされて膜厚が薄くなり、化学増幅
型レジストをマスクに配線材料をドライエッチングする
場合に、マスクのレジスト膜厚が不足し、配線層のパタ
ーニングが、所望とおりの形状にできないという問題が
起こる。
層上に反射防止膜を塗布し、その上に化学増幅型レジス
トを塗布して露光、現像を行っている。通常、反射防止
膜は現像せずに、化学増幅型レジストをマスクにドライ
エッチングにてエッチングするようにしている。前記ド
ライエッチング時の化学増幅型レジストに対する選択比
は１〜1.5 程度と非常に小さい。このため、化学増幅型
レジストもエッチングされて膜厚が薄くなり、化学増幅
型レジストをマスクに配線材料をドライエッチングする
場合に、マスクのレジスト膜厚が不足し、配線層のパタ
ーニングが、所望とおりの形状にできないという問題が
起こる。
【０００５】これを回避するため、従来は、配線膜上
に、配線膜とエッチング選択性がある絶縁膜を形成し、
前記レジストマスクにて前記絶縁膜をパターニングし、
このパターニングされた絶縁膜をハードマスクとして、
配線パターンをドライエッチングにより形成する方法が
用いられている。通常、ポリシリコン、タングステンポ
リサイド配線等のハードマスクには、減圧化学気相成長
法によるシリコン酸化膜が用いられる。
に、配線膜とエッチング選択性がある絶縁膜を形成し、
前記レジストマスクにて前記絶縁膜をパターニングし、
このパターニングされた絶縁膜をハードマスクとして、
配線パターンをドライエッチングにより形成する方法が
用いられている。通常、ポリシリコン、タングステンポ
リサイド配線等のハードマスクには、減圧化学気相成長
法によるシリコン酸化膜が用いられる。
【０００６】一方、配線膜付近にコンタクト孔を形成す
るために、合わせズレが起きても配線膜にエッチングが
及ばないようにするために、配線膜の上面／側面に、シ
リコン窒化膜によるストッパー膜を設けておく必要があ
る。ポリシリコン、タングステンポリサイド等のドライ
エッチングにおいて、ポリシリコン、タングステンポリ
サイドのエッチングレートは、シリコン酸化膜に対して
は、20以上の選択比が得られるが、シリコン窒化膜対し
ては10以下のエッチング選択比しか得られないので、シ
リコン窒化膜は、配線膜パターニングのときのマスクと
しては不十分である。
るために、合わせズレが起きても配線膜にエッチングが
及ばないようにするために、配線膜の上面／側面に、シ
リコン窒化膜によるストッパー膜を設けておく必要があ
る。ポリシリコン、タングステンポリサイド等のドライ
エッチングにおいて、ポリシリコン、タングステンポリ
サイドのエッチングレートは、シリコン酸化膜に対して
は、20以上の選択比が得られるが、シリコン窒化膜対し
ては10以下のエッチング選択比しか得られないので、シ
リコン窒化膜は、配線膜パターニングのときのマスクと
しては不十分である。
【０００７】したがって、従来のポリシリコン、タング
ステンポリサイド配線に対する自己整合コンタクト孔の
形成時には、ＣＶＤシリコン酸化膜による層間絶縁膜上
に、ポリシリコン／タングステンポリサイド層を形成
し、その上にシリコン窒化膜とＣＶＤシリコン酸化膜を
順次形成し、レジストマスクによりシリコン窒化膜とＣ
ＶＤシリコン酸化膜をパターニングする。
ステンポリサイド配線に対する自己整合コンタクト孔の
形成時には、ＣＶＤシリコン酸化膜による層間絶縁膜上
に、ポリシリコン／タングステンポリサイド層を形成
し、その上にシリコン窒化膜とＣＶＤシリコン酸化膜を
順次形成し、レジストマスクによりシリコン窒化膜とＣ
ＶＤシリコン酸化膜をパターニングする。
【０００８】次に、このパターニングされたシリコン窒
化膜とＣＶＤシリコン酸化膜をマスクにして配線膜をパ
ターニングし、次に、全面にシリコン窒化膜を形成し、
このシリコン窒化膜をエッチバックすることにより、配
線膜側面にサイドウォールを形成し、シリコン窒化膜を
ストッパー膜として、層間絶縁膜にコンタクト孔を開孔
していた。
化膜とＣＶＤシリコン酸化膜をマスクにして配線膜をパ
ターニングし、次に、全面にシリコン窒化膜を形成し、
このシリコン窒化膜をエッチバックすることにより、配
線膜側面にサイドウォールを形成し、シリコン窒化膜を
ストッパー膜として、層間絶縁膜にコンタクト孔を開孔
していた。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置の製造方法においては、シリコン窒化膜とＣ
ＶＤシリコン酸化膜の二層のハードマスクが必要となる
ため、配線層の高さが高くなってしまい、配線が密集す
るメモリセルと配線密度の低い周辺回路部におけるグロ
ーバル段差が大きくなり、後のリソグラフィ工程におい
てフォーカス不足等でパターン形成不良が生じてしまう
問題があった。
半導体装置の製造方法においては、シリコン窒化膜とＣ
ＶＤシリコン酸化膜の二層のハードマスクが必要となる
ため、配線層の高さが高くなってしまい、配線が密集す
るメモリセルと配線密度の低い周辺回路部におけるグロ
ーバル段差が大きくなり、後のリソグラフィ工程におい
てフォーカス不足等でパターン形成不良が生じてしまう
問題があった。
【００１０】そこで、本発明においては、マスク膜の膜
厚減りなく、配線膜パターンを所望とおりの形状に加工
でき、また、コンタクト孔を開孔する際に、マスク合わ
せずれに対しても、配線膜がエッチングされてしまうこ
とがないようにすることができ、さらに、配線層の低段
差化を実現できるようにすることを目的とする。
厚減りなく、配線膜パターンを所望とおりの形状に加工
でき、また、コンタクト孔を開孔する際に、マスク合わ
せずれに対しても、配線膜がエッチングされてしまうこ
とがないようにすることができ、さらに、配線層の低段
差化を実現できるようにすることを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に、第一の絶縁膜を形成する第
一の工程と、前記第一の絶縁膜上に、前記第一の絶縁膜
とは異なる第二の絶縁膜を形成する第二の工程と、前記
第二の絶縁膜上に、導電膜を形成する第三の工程と、前
記導電膜上に、前記第一および第二の絶縁膜とは異なる
第三の絶縁膜を形成する第四の工程と、前記第三の絶縁
膜上に、前記第二の絶縁膜および前記第三の絶縁膜とは
異なる第四の絶縁膜を形成する第五の工程と、前記第四
の絶縁膜上にレジスト膜を塗布し、前記レジスト膜をマ
スクにして前記第四および第三の絶縁膜をエッチングに
より所定形状にパターニングする第六の工程と、前記第
六の工程後、前記レジスト膜を除去する第七の工程と、
前記第七の工程後、前記第三および第四の絶縁膜をマス
クにして前記導電膜を所定形状にパターニングする第八
の工程と、前記第八の工程後、前記第四の絶縁膜を除去
する第九の工程と、前記第九の工程後、前記半導体基板
上に前記第一および第二の絶縁膜とは異なる第五の絶縁
膜を形成する第十の工程と、前記第五の絶縁膜をエッチ
ングして、前記導電膜の側面にサイドウォール膜を形成
する第十一の工程と、前記第十一の工程後、前記第一お
よび第二の絶縁膜に、前記半導体基板まで達するコンタ
クト孔を形成する第十二の工程とを備えることを特徴と
している。
造方法は、半導体基板上に、第一の絶縁膜を形成する第
一の工程と、前記第一の絶縁膜上に、前記第一の絶縁膜
とは異なる第二の絶縁膜を形成する第二の工程と、前記
第二の絶縁膜上に、導電膜を形成する第三の工程と、前
記導電膜上に、前記第一および第二の絶縁膜とは異なる
第三の絶縁膜を形成する第四の工程と、前記第三の絶縁
膜上に、前記第二の絶縁膜および前記第三の絶縁膜とは
異なる第四の絶縁膜を形成する第五の工程と、前記第四
の絶縁膜上にレジスト膜を塗布し、前記レジスト膜をマ
スクにして前記第四および第三の絶縁膜をエッチングに
より所定形状にパターニングする第六の工程と、前記第
六の工程後、前記レジスト膜を除去する第七の工程と、
前記第七の工程後、前記第三および第四の絶縁膜をマス
クにして前記導電膜を所定形状にパターニングする第八
の工程と、前記第八の工程後、前記第四の絶縁膜を除去
する第九の工程と、前記第九の工程後、前記半導体基板
上に前記第一および第二の絶縁膜とは異なる第五の絶縁
膜を形成する第十の工程と、前記第五の絶縁膜をエッチ
ングして、前記導電膜の側面にサイドウォール膜を形成
する第十一の工程と、前記第十一の工程後、前記第一お
よび第二の絶縁膜に、前記半導体基板まで達するコンタ
クト孔を形成する第十二の工程とを備えることを特徴と
している。
【００１２】また、本発明の他の特徴とするところは、
前記第十二の工程後、前記コンタクト孔を介して、前記
半導体基板に接続するストレージノード電極層を形成す
る第十三の工程と、前記ストレージノード電極層上に、
誘電体膜を形成する第十四の工程と、前記誘電体膜上
に、セルプレート電極層を形成する第十五の工程とを備
えることを特徴としている。
前記第十二の工程後、前記コンタクト孔を介して、前記
半導体基板に接続するストレージノード電極層を形成す
る第十三の工程と、前記ストレージノード電極層上に、
誘電体膜を形成する第十四の工程と、前記誘電体膜上
に、セルプレート電極層を形成する第十五の工程とを備
えることを特徴としている。
【００１３】また、本発明のその他の特徴とするところ
は、前記第一の絶縁膜はＣＶＤシリコン酸化膜であり、
前記第三の絶縁膜はシリコン窒化膜であり、前記第四の
絶縁膜はＣＶＤシリコン酸化膜であり、前記第二の絶縁
膜は、前記第二の工程で、前記第一の絶縁膜上に多結晶
シリコン膜を形成し、前記多結晶シリコン膜を熱酸化す
ることにより形成することを特徴としている。
は、前記第一の絶縁膜はＣＶＤシリコン酸化膜であり、
前記第三の絶縁膜はシリコン窒化膜であり、前記第四の
絶縁膜はＣＶＤシリコン酸化膜であり、前記第二の絶縁
膜は、前記第二の工程で、前記第一の絶縁膜上に多結晶
シリコン膜を形成し、前記多結晶シリコン膜を熱酸化す
ることにより形成することを特徴としている。
【００１４】
【発明の実施の形態】本発明の半導体装置の製造方法の
実施の形態を図面を参照して説明する。図１は本発明の
実施の形態を高集積半導体装置の製造方法を工程順に示
す断面図である。図１（ａ）、図１（ｂ）、図１（ｃ）
はワードラインに垂直方向の断面図、図２（ａ）、図２
（ｂ）、図３（ａ）、図３（ｂ）はビットラインに垂直
方向の断面図である。
実施の形態を図面を参照して説明する。図１は本発明の
実施の形態を高集積半導体装置の製造方法を工程順に示
す断面図である。図１（ａ）、図１（ｂ）、図１（ｃ）
はワードラインに垂直方向の断面図、図２（ａ）、図２
（ｂ）、図３（ａ）、図３（ｂ）はビットラインに垂直
方向の断面図である。
【００１５】図１（ａ）に示すように、ｐ型シリコン基
板１の主表面近傍には予め必要な領域に必要な不純物を
導入し、公知のLOCOS 法または、STI 法を用いて素子分
離領域にフィールド酸化膜101 を形成した後、素子形成
領域を熱酸化しゲート酸化膜102 を形成する。その後、
リンをドープしたポリシリコン膜103a、タングステンシ
リサイド膜103b、シリコン酸化膜103cの積層膜からなる
ゲート配線103dを形成する。
板１の主表面近傍には予め必要な領域に必要な不純物を
導入し、公知のLOCOS 法または、STI 法を用いて素子分
離領域にフィールド酸化膜101 を形成した後、素子形成
領域を熱酸化しゲート酸化膜102 を形成する。その後、
リンをドープしたポリシリコン膜103a、タングステンシ
リサイド膜103b、シリコン酸化膜103cの積層膜からなる
ゲート配線103dを形成する。
【００１６】次に、フィールド酸化膜101 、ゲート配線
103 をマスクにして、ヒ素イオンまたはリンイオンを注
入する。次に、減圧化学気相成長法でシリコン酸化膜を
成膜した後でエッチバックしてサイドウォール104 を形
成する。次に、フィールド酸化膜101 、ゲート配線103
、サイドウォール104 をマスクにヒ素イオンまたはリ
ンイオンを注入して自己整合的にN+型のソース・ドレイ
ン領域105 を形成する。
103 をマスクにして、ヒ素イオンまたはリンイオンを注
入する。次に、減圧化学気相成長法でシリコン酸化膜を
成膜した後でエッチバックしてサイドウォール104 を形
成する。次に、フィールド酸化膜101 、ゲート配線103
、サイドウォール104 をマスクにヒ素イオンまたはリ
ンイオンを注入して自己整合的にN+型のソース・ドレイ
ン領域105 を形成する。
【００１７】次に、図１（ｂ）に示すように、減圧化学
気相成長法でシリコン窒化膜からなる膜厚100nm の第１
層間絶縁膜106 を成長し、公知の縮小露光法にて図示し
ないフォトレジストにてビットコンタクトパターンとス
トレージノードコンタクトパターンを形成する。次に、
ドライエッチング法、例えば平行平板型エッチング装置
を用いてフォトレジストをマスクに第１層間絶縁膜106
をエッチングし、シリコン基板１に到達する第１ビット
コンタクト2aと第１ストレージノードコンタクト3aを形
成する。
気相成長法でシリコン窒化膜からなる膜厚100nm の第１
層間絶縁膜106 を成長し、公知の縮小露光法にて図示し
ないフォトレジストにてビットコンタクトパターンとス
トレージノードコンタクトパターンを形成する。次に、
ドライエッチング法、例えば平行平板型エッチング装置
を用いてフォトレジストをマスクに第１層間絶縁膜106
をエッチングし、シリコン基板１に到達する第１ビット
コンタクト2aと第１ストレージノードコンタクト3aを形
成する。
【００１８】次に、図１（ｃ）に示すように、減圧化学
気相成長法でシリコン酸化膜からなる膜厚100nm の第２
層間絶縁膜107 、常圧化学気相成長法によるBPSG膜から
なる膜厚400nm の第３層間絶縁膜108 を成長し、その
後、リフローを行い平坦化する。次に、減圧化学気相成
長法で膜厚50nmから100nm のポリシリコン膜を成長させ
800 ℃にてアニールすることによりシリコン酸化膜の第
４層間絶縁膜109 を形成する。
気相成長法でシリコン酸化膜からなる膜厚100nm の第２
層間絶縁膜107 、常圧化学気相成長法によるBPSG膜から
なる膜厚400nm の第３層間絶縁膜108 を成長し、その
後、リフローを行い平坦化する。次に、減圧化学気相成
長法で膜厚50nmから100nm のポリシリコン膜を成長させ
800 ℃にてアニールすることによりシリコン酸化膜の第
４層間絶縁膜109 を形成する。
【００１９】次に、第４層間絶縁膜109 上に縮小露光法
にて図示しないフォトレジストにて第１ビットコンタク
ト2aに合わせてビットコンタクトパターンを形成し、前
記フォトレジストのビットコンタクトパターンをマスク
に第２層間絶縁膜107 、第３層間絶縁膜108 、第４層間
絶縁膜109 をドライエッチング法、例えば平行平板型エ
ッチング装置を用いてエッチングし、シリコン基板１に
到達するビットコンタクト2bを形成する。
にて図示しないフォトレジストにて第１ビットコンタク
ト2aに合わせてビットコンタクトパターンを形成し、前
記フォトレジストのビットコンタクトパターンをマスク
に第２層間絶縁膜107 、第３層間絶縁膜108 、第４層間
絶縁膜109 をドライエッチング法、例えば平行平板型エ
ッチング装置を用いてエッチングし、シリコン基板１に
到達するビットコンタクト2bを形成する。
【００２０】次に、減圧化学気相成長法で膜厚60nmのリ
ンをドープしたポリシリコン膜110を成長し、連続して
スパッタ法またはＣＶＤ法により膜厚200nm のタングス
テンシリサイド膜111 を成長する。
ンをドープしたポリシリコン膜110を成長し、連続して
スパッタ法またはＣＶＤ法により膜厚200nm のタングス
テンシリサイド膜111 を成長する。
【００２１】次に、減圧化学気相成長法でシリコン窒化
膜からなる膜厚100nm の第５層間絶縁膜112 を成長し、
連続してシリコン酸化膜からなる膜厚150nm の第６層間
絶縁膜113 を成長する。
膜からなる膜厚100nm の第５層間絶縁膜112 を成長し、
連続してシリコン酸化膜からなる膜厚150nm の第６層間
絶縁膜113 を成長する。
【００２２】次に、図２（ａ）に示すように、前記第６
層間絶縁膜113 上に縮小露光法にて図示しないフォトレ
ジストにてビット配線パターンを形成する。ここで、微
細なビット配線パターンの形成には、図示しない反射防
止膜、化学増幅型レジストを塗布し、KrF エキシマレー
ザー光線リソグラフィー技術を用いた露光、現像を行
い、前記化学増幅型レジストをマスクにドライエッチン
グにて前記反射防止膜をエッチングする。
層間絶縁膜113 上に縮小露光法にて図示しないフォトレ
ジストにてビット配線パターンを形成する。ここで、微
細なビット配線パターンの形成には、図示しない反射防
止膜、化学増幅型レジストを塗布し、KrF エキシマレー
ザー光線リソグラフィー技術を用いた露光、現像を行
い、前記化学増幅型レジストをマスクにドライエッチン
グにて前記反射防止膜をエッチングする。
【００２３】反射防止膜は、露光時の下地タングステン
シリサイド膜111 からの反射光を防止し、ハレーション
等によるビット配線パターンの細りや欠けを防ぐことを
目的に用いられる。
シリサイド膜111 からの反射光を防止し、ハレーション
等によるビット配線パターンの細りや欠けを防ぐことを
目的に用いられる。
【００２４】次に、前記フォトレジストのビット配線パ
ターンをマスクにシリコン窒化膜からなる第５層間絶縁
膜112 、シリコン酸化膜からなる第６層間絶縁膜113 を
ドライエッチング法、例えば平行平板型エッチング装置
を用いてエッチングし、第５層間絶縁膜112 、第６層間
絶縁膜113 にビット配線パターンを形成した後、前記フ
ォトレジストのビット配線パターンを酸素プラズマにて
反射防止膜、化学増幅型レジストをアッシング除去す
る。
ターンをマスクにシリコン窒化膜からなる第５層間絶縁
膜112 、シリコン酸化膜からなる第６層間絶縁膜113 を
ドライエッチング法、例えば平行平板型エッチング装置
を用いてエッチングし、第５層間絶縁膜112 、第６層間
絶縁膜113 にビット配線パターンを形成した後、前記フ
ォトレジストのビット配線パターンを酸素プラズマにて
反射防止膜、化学増幅型レジストをアッシング除去す
る。
【００２５】次に、ビット配線パターンの第６層間絶縁
膜113 をマスクにタングステンシリサイド膜111 、リン
をドープしたポリシリコン膜110 をドライエッチング
法、例えば平行平板型エッチング装置を用いてタングス
テンシリサイド膜111 、リンをドープしたポリシリコン
膜110 を連続してエッチングしビット配線4 を形成す
る。
膜113 をマスクにタングステンシリサイド膜111 、リン
をドープしたポリシリコン膜110 をドライエッチング
法、例えば平行平板型エッチング装置を用いてタングス
テンシリサイド膜111 、リンをドープしたポリシリコン
膜110 を連続してエッチングしビット配線4 を形成す
る。
【００２６】図２（ｂ）は、HF気相法にて第６層間絶縁
膜113 をエッチング除去した状態を示している。この
時、ウエハ温度を12℃から15℃にて0.48％のHF濃度蒸気
にてエッチングを行うことにより、減圧化学気相成長法
で成膜したポリシリコン膜をアニールしたシリコン酸化
膜の第４層間絶縁膜109 に対して選択比100 以上のエッ
チング速度、例えば15nm/minにて減圧化学気相成長法に
て成膜したシリコン酸化膜の第６層間絶縁膜113 をエッ
チングすることができる。
膜113 をエッチング除去した状態を示している。この
時、ウエハ温度を12℃から15℃にて0.48％のHF濃度蒸気
にてエッチングを行うことにより、減圧化学気相成長法
で成膜したポリシリコン膜をアニールしたシリコン酸化
膜の第４層間絶縁膜109 に対して選択比100 以上のエッ
チング速度、例えば15nm/minにて減圧化学気相成長法に
て成膜したシリコン酸化膜の第６層間絶縁膜113 をエッ
チングすることができる。
【００２７】次に、減圧化学気相成長法で膜厚200nm の
シリコン窒化膜を成膜し、ドライエッチング法にてエッ
チバックして、ビット配線3 の側壁にシリコン窒化膜の
サイドウォール5 を形成する。
シリコン窒化膜を成膜し、ドライエッチング法にてエッ
チバックして、ビット配線3 の側壁にシリコン窒化膜の
サイドウォール5 を形成する。
【００２８】次に、図３（ａ）に示すように、第４層間
絶縁膜109 、第５層間絶縁膜112 、サイドウォール5 上
に縮小露光法にてフォトレジストにてストレージノード
コンタクトパターン114 を形成し、前記フォトレジスト
のストレージノードコンタクトパターン114 、及びシリ
コン窒化膜の第５層間絶縁膜112 、サイドウォール5、
ストレージノードコンタクトパターンを形成した第３層
間絶縁膜106 をマスクに第２層間絶縁膜107 、第３層間
絶縁膜108 、第４層間絶縁膜109 をドライエッチング法
にてエッチングし、シリコン基板１に到達する自己整合
されたストレージノードコンタクト3bを形成する。
絶縁膜109 、第５層間絶縁膜112 、サイドウォール5 上
に縮小露光法にてフォトレジストにてストレージノード
コンタクトパターン114 を形成し、前記フォトレジスト
のストレージノードコンタクトパターン114 、及びシリ
コン窒化膜の第５層間絶縁膜112 、サイドウォール5、
ストレージノードコンタクトパターンを形成した第３層
間絶縁膜106 をマスクに第２層間絶縁膜107 、第３層間
絶縁膜108 、第４層間絶縁膜109 をドライエッチング法
にてエッチングし、シリコン基板１に到達する自己整合
されたストレージノードコンタクト3bを形成する。
【００２９】BPSG膜等のシリコン酸化膜のドライエッチ
ングではCF系ガスが用いられるが、F はシリコン酸化膜
とシリコン窒化膜の両方に対してエッチング性があるの
で、シリコン酸化膜にのみF が供給されるようにしない
と選択比がでない。シリコン酸化膜とシリコン窒化膜の
選択比を出すためには、エッチングガスにCOガスを混合
することにより、エッチング中にシリコン窒化膜サイド
ウォール5 上にエッチング保護膜としてCF膜を堆積させ
ることで、シリコン酸化膜108 のシリコン窒化膜サイド
ウォール5 に対する選択比17程度を実現できた。
ングではCF系ガスが用いられるが、F はシリコン酸化膜
とシリコン窒化膜の両方に対してエッチング性があるの
で、シリコン酸化膜にのみF が供給されるようにしない
と選択比がでない。シリコン酸化膜とシリコン窒化膜の
選択比を出すためには、エッチングガスにCOガスを混合
することにより、エッチング中にシリコン窒化膜サイド
ウォール5 上にエッチング保護膜としてCF膜を堆積させ
ることで、シリコン酸化膜108 のシリコン窒化膜サイド
ウォール5 に対する選択比17程度を実現できた。
【００３０】この後、図３（ｂ）に示すように、リンを
ドープしたポリシリコン膜からなるストレージノード6
を形成し、次に、ONO 膜からなる容量絶縁膜7 を成膜
し、リンをドープしたポリシリコン膜からなるセルプレ
ート8 を形成しメモリセルを形成する。
ドープしたポリシリコン膜からなるストレージノード6
を形成し、次に、ONO 膜からなる容量絶縁膜7 を成膜
し、リンをドープしたポリシリコン膜からなるセルプレ
ート8 を形成しメモリセルを形成する。
【００３１】
【発明の効果】以上説明したように本発明によれば、配
線膜上にフォトリソグラフィー法によりＣＶＤ酸化膜を
パターニングして、前記パターニングされたＣＶＤ酸化
膜をマスクとして配線膜をパターニングすることによ
り、マスク膜の膜厚減りなく、配線膜パターンを所望と
おりの形状に加工できる。
線膜上にフォトリソグラフィー法によりＣＶＤ酸化膜を
パターニングして、前記パターニングされたＣＶＤ酸化
膜をマスクとして配線膜をパターニングすることによ
り、マスク膜の膜厚減りなく、配線膜パターンを所望と
おりの形状に加工できる。
【００３２】また、コンタクト孔開孔の際、マスク合わ
せずれに対しても、配線膜の側面／上面に、シリコン窒
化膜を形成することにより、このシリコン窒化膜がエッ
チングストッパー膜として機能するので、配線膜がエッ
チングされてしまうことがない。
せずれに対しても、配線膜の側面／上面に、シリコン窒
化膜を形成することにより、このシリコン窒化膜がエッ
チングストッパー膜として機能するので、配線膜がエッ
チングされてしまうことがない。
【００３３】またさらに、層間絶縁膜の上層に、熱酸化
膜を設けることにより、配線膜パターニング後、配線膜
のマスクとなっていたＣＶＤ酸化膜をウエットエッチン
グにより除去する際、この熱酸化膜がマスクとなってそ
の下の層間絶縁膜が保護されるので、歩留りよくＣＶＤ
酸化膜を除去することができ、配線層の低段差化を実現
することができる。
膜を設けることにより、配線膜パターニング後、配線膜
のマスクとなっていたＣＶＤ酸化膜をウエットエッチン
グにより除去する際、この熱酸化膜がマスクとなってそ
の下の層間絶縁膜が保護されるので、歩留りよくＣＶＤ
酸化膜を除去することができ、配線層の低段差化を実現
することができる。
【図１】本発明の実施の形態の半導体装置の製造方法を
示し、ワードラインに垂直方向の断面図である。
示し、ワードラインに垂直方向の断面図である。
【図２】本発明の実施の形態の半導体装置の製造方法を
示し、ビットラインに垂直方向の断面図である。
示し、ビットラインに垂直方向の断面図である。
【図３】本発明の実施の形態の半導体装置の製造方法を
示し、ビットラインに垂直方向の断面図である。
示し、ビットラインに垂直方向の断面図である。
１ シリコン基板 ２a 第１ビットコンタクト ２b ビットコンタクト ３a 第１ストレージノードコンタクト ３b ストレージノードコンタクト ４ ビット配線 ５ サイドウォール ６ ストレージノード ７ 容量絶縁膜 ８ セルプレート 101 フィールド酸化膜 102 ゲート酸化膜 103a リンをドープしたポリシリコン膜 103b タングステンシリサイド膜 103c シリコン酸化膜 103d ゲート配線 104 サイドウォール 105a、105b ソース・ドレイン領域、 106 第１層間絶縁膜、 107 第２層間絶縁膜 108 第３層間絶縁膜 109 第４層間絶縁膜 110 リンをドープしたポリシリコン膜 11１ タングステンシリサイド膜 112 第５層間絶縁膜 113 第６層間絶縁膜 114 ストレージノードコンタクトパターン
Claims (3)
- 【請求項１】 半導体基板上に、第一の絶縁膜を形成す
る第一の工程と、 前記第一の絶縁膜上に、前記第一の絶縁膜とは異なる第
二の絶縁膜を形成する第二の工程と、 前記第二の絶縁膜上に、導電膜を形成する第三の工程
と、 前記導電膜上に、前記第一および第二の絶縁膜とは異な
る第三の絶縁膜を形成する第四の工程と、 前記第三の絶縁膜上に、前記第二の絶縁膜および前記第
三の絶縁膜とは異なる第四の絶縁膜を形成する第五の工
程と、 前記第四の絶縁膜上にレジスト膜を塗布し、前記レジス
ト膜をマスクにして前記第四および第三の絶縁膜をエッ
チングにより所定形状にパターニングする第六の工程
と、 前記第六の工程後、前記レジスト膜を除去する第七の工
程と、 前記第七の工程後、前記第三および第四の絶縁膜をマス
クにして前記導電膜を所定形状にパターニングする第八
の工程と、 前記第八の工程後、前記第四の絶縁膜を除去する第九の
工程と、 前記第九の工程後、前記半導体基板上に前記第一および
第二の絶縁膜とは異なる第五の絶縁膜を形成する第十の
工程と、 前記第五の絶縁膜をエッチングして、前記導電膜の側面
にサイドウォール膜を形成する第十一の工程と、 前記第十一の工程後、前記第一および第二の絶縁膜に、
前記半導体基板まで達するコンタクト孔を形成する第十
二の工程とを備えることを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記第十二の工程後、前記コンタクト孔
を介して、前記半導体基板に接続するストレージノード
電極層を形成する第十三の工程と、 前記ストレージノード電極層上に、誘電体膜を形成する
第十四の工程と、 前記誘電体膜上に、セルプレート電極層を形成する第十
五の工程とを備えることを特徴とする請求項１に記載の
半導体装置の製造方法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
において、 前記第一の絶縁膜はＣＶＤシリコン酸化膜であり、前記
第三の絶縁膜はシリコン窒化膜であり、前記第四の絶縁
膜はＣＶＤシリコン酸化膜であり、 前記第二の絶縁膜は、前記第二の工程で、前記第一の絶
縁膜上に多結晶シリコン膜を形成し、前記多結晶シリコ
ン膜を熱酸化して形成することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9316236A JPH11135628A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9316236A JPH11135628A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135628A true JPH11135628A (ja) | 1999-05-21 |
Family
ID=18074842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9316236A Withdrawn JPH11135628A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11135628A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1124254A2 (en) * | 2000-02-09 | 2001-08-16 | Infineon Technologies North America Corp. | Easy to remove hard mask layer for semiconductor device fabrication |
| JP2011082560A (ja) * | 2007-06-08 | 2011-04-21 | Tokyo Electron Ltd | 微細パターンの形成方法 |
| JP2011101020A (ja) * | 2009-11-09 | 2011-05-19 | Taiwan Semiconductor Manufacturing Co Ltd | 集積回路および集積回路の製造方法 |
-
1997
- 1997-10-31 JP JP9316236A patent/JPH11135628A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1124254A2 (en) * | 2000-02-09 | 2001-08-16 | Infineon Technologies North America Corp. | Easy to remove hard mask layer for semiconductor device fabrication |
| EP1124254A3 (en) * | 2000-02-09 | 2004-09-22 | Infineon Technologies North America Corp. | Easy to remove hard mask layer for semiconductor device fabrication |
| JP2011082560A (ja) * | 2007-06-08 | 2011-04-21 | Tokyo Electron Ltd | 微細パターンの形成方法 |
| JP2011101020A (ja) * | 2009-11-09 | 2011-05-19 | Taiwan Semiconductor Manufacturing Co Ltd | 集積回路および集積回路の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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