JP3140750B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3140750B2 JP3140750B2 JP2000008313A JP2000008313A JP3140750B2 JP 3140750 B2 JP3140750 B2 JP 3140750B2 JP 2000008313 A JP2000008313 A JP 2000008313A JP 2000008313 A JP2000008313 A JP 2000008313A JP 3140750 B2 JP3140750 B2 JP 3140750B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、バッファ回路及び相補型ＭＩＳＦＥＴ
を有する内部回路を備えた半導体集積回路装置に適用し
て有効な技術に関するものである。
置に関し、特に、バッファ回路及び相補型ＭＩＳＦＥＴ
を有する内部回路を備えた半導体集積回路装置に適用し
て有効な技術に関するものである。
【０００２】
【従来の技術】ＡＳＩＣ（特定用途向けＩＣ：Ａpplica
tion Ｓpecific Ｉntegrated Ｃircuit）の開発が行
われている。ＡＳＩＣは一般的に半導体基板の回路搭載
面の中央領域に論理回路、記憶回路等の内部回路を配置
する。前記半導体基板の回路搭載面の周辺領域には外部
装置とのインターフェイス回路として使用されるバッフ
ァ回路が配置される。このバッファ回路のさらに周辺領
域には外部端子（ボンデイングパッド)が配置される。
tion Ｓpecific Ｉntegrated Ｃircuit）の開発が行
われている。ＡＳＩＣは一般的に半導体基板の回路搭載
面の中央領域に論理回路、記憶回路等の内部回路を配置
する。前記半導体基板の回路搭載面の周辺領域には外部
装置とのインターフェイス回路として使用されるバッフ
ァ回路が配置される。このバッファ回路のさらに周辺領
域には外部端子（ボンデイングパッド)が配置される。
【０００３】前記ＡＳＩＣの内部回路は、繰返しの最小
の機能ブロック単位となる基本セルが行列状に複数配置
され、この基本セル又はその組合せで構成される回路が
配置される。ＡＳＩＣの一般的な基本セルは高集積化及
び低消費電力化を目的として１つ又は複数個の相補型Ｍ
ＯＳＦＥＴ（ＣＭＯＳ）で構成される。基本セルの各々
の相補型ＭＯＳＦＥＴ間、基本セルで構成された回路間
の夫々の結線はアルミニウム配線を主体に行われる。こ
の結線自体はコンピュータを使用する自動配置配線シス
テム(Ｄesign Ａutomation)で自動的にレイアウトされ
る。
の機能ブロック単位となる基本セルが行列状に複数配置
され、この基本セル又はその組合せで構成される回路が
配置される。ＡＳＩＣの一般的な基本セルは高集積化及
び低消費電力化を目的として１つ又は複数個の相補型Ｍ
ＯＳＦＥＴ（ＣＭＯＳ）で構成される。基本セルの各々
の相補型ＭＯＳＦＥＴ間、基本セルで構成された回路間
の夫々の結線はアルミニウム配線を主体に行われる。こ
の結線自体はコンピュータを使用する自動配置配線シス
テム(Ｄesign Ａutomation)で自動的にレイアウトされ
る。
【０００４】前記バッファ回路は、複数個のＭＯＳＦＥ
Ｔを有するバッファ回路セルで構成され、基本セルと同
様に、バッファ回路セルの各々のＭＯＳＦＥＴを結線し
構成される。
Ｔを有するバッファ回路セルで構成され、基本セルと同
様に、バッファ回路セルの各々のＭＯＳＦＥＴを結線し
構成される。
【０００５】前記ＡＳＩＣは内部回路、バッファ回路の
うち入力バッファ回路の夫々を相補型ＭＯＳＦＥＴを主
体に構成する。一方、バッファ回路のうち出力バッファ
回路はプッシュプル回路で構成される。プッシュプル回
路は基準電源、動作電源の夫々の間に２個のｎチャネル
ＭＯＳＦＥＴを直列に接続し配置される。基準電源は、
例えばＡＳＩＣを組込むシステムが単一５［Ｖ］電源を
使用する場合、回路の接地電位となる０［Ｖ］に設定さ
れる。動作電源は回路の動作電位０［Ｖ］に設定され
る。
うち入力バッファ回路の夫々を相補型ＭＯＳＦＥＴを主
体に構成する。一方、バッファ回路のうち出力バッファ
回路はプッシュプル回路で構成される。プッシュプル回
路は基準電源、動作電源の夫々の間に２個のｎチャネル
ＭＯＳＦＥＴを直列に接続し配置される。基準電源は、
例えばＡＳＩＣを組込むシステムが単一５［Ｖ］電源を
使用する場合、回路の接地電位となる０［Ｖ］に設定さ
れる。動作電源は回路の動作電位０［Ｖ］に設定され
る。
【０００６】前記プッシュプル回路は、相補型ＭＯＳＦ
ＥＴと異なり、寄生サイリスタを構成しないので、ラッ
チアップ耐圧が高い特徴がある。また、プッシュプル回
路は、前述のラッチアップ耐圧が高いので、各々のＭＯ
ＳＦＥＴ間の離隔寸法を縮小でき、この離隔寸法の縮小
に相当する分、占有面積を縮小できる。つまり、プッシ
ュプル回路は、出力バッファ回路の占有面積を縮小し、
ＡＳＩＣの集積度を向上できる特徴がある。また、プッ
シュプル回路は、ｎチャネルＭＯＳＦＥＴのしきい値電
圧に相当する分の電圧降下があるので、負荷に充電する
際に電荷量が小さくなり、この負荷に充電された電荷を
放電した際のノイズ（電位の揺れ）が小さくなる特徴が
ある。
ＥＴと異なり、寄生サイリスタを構成しないので、ラッ
チアップ耐圧が高い特徴がある。また、プッシュプル回
路は、前述のラッチアップ耐圧が高いので、各々のＭＯ
ＳＦＥＴ間の離隔寸法を縮小でき、この離隔寸法の縮小
に相当する分、占有面積を縮小できる。つまり、プッシ
ュプル回路は、出力バッファ回路の占有面積を縮小し、
ＡＳＩＣの集積度を向上できる特徴がある。また、プッ
シュプル回路は、ｎチャネルＭＯＳＦＥＴのしきい値電
圧に相当する分の電圧降下があるので、負荷に充電する
際に電荷量が小さくなり、この負荷に充電された電荷を
放電した際のノイズ（電位の揺れ）が小さくなる特徴が
ある。
【０００７】一方、前記ＡＳＩＣは、高集積化及び多端
子化の進展に伴い、ＣＰＵの搭載、外部装置のＣＰＵを
補助する等、様々な用途で使用される。このような用途
で使用されるＡＳＩＣは、回路間で相互に情報を伝達す
る信号配線を多数本有するバス配線が配置される。この
結果、ＡＳＩＣにおいては、バス配線を通して例えば３
２[bit],６４[bit]，…等多数の情報が出力バッファ回
路から同時に出力される。また、多数の情報が外部装置
から入力バッファ回路を通して同時にＡＳＩＣに入力さ
れる。
子化の進展に伴い、ＣＰＵの搭載、外部装置のＣＰＵを
補助する等、様々な用途で使用される。このような用途
で使用されるＡＳＩＣは、回路間で相互に情報を伝達す
る信号配線を多数本有するバス配線が配置される。この
結果、ＡＳＩＣにおいては、バス配線を通して例えば３
２[bit],６４[bit]，…等多数の情報が出力バッファ回
路から同時に出力される。また、多数の情報が外部装置
から入力バッファ回路を通して同時にＡＳＩＣに入力さ
れる。
【０００８】前記ＡＳＩＣを例えばＰＧＡ構造のパッケ
ージに実装しシステムに組込む場合、多数の出力バッフ
ァ回路が同時に動作すると、各々の出力バッファ回路に
供給される電源にノイズが発生する。このノイズは、出
力バッファ回路に電源を供給する電源配線（アルミニウ
ム配線）、この電源配線からシステムの電源までの間の
夫々に存在するインダクタンス成分や抵抗成分に基づ
き、瞬時に出力バッファ回路に供給される電源が揺れる
現象である。つまり、ノイズは、システムの電源に揺れ
がない状態において、このシステムからＡＳＩＣに供給
された電源に揺れを生じる現象である。前記電源配線か
らシステムの電源までの間のインダクタンス成分や抵抗
成分としては、ワイヤ、メタライズ配線、外部ピン等の
インダクタンス成分や抵抗成分である。また、前記ノイ
ズは、ＡＳＩＣをＰＧＡ構造のパッケージに実装した際
に発生する特有のものではなく、他の構造のパッケージ
に実装した際にも発生する。前述の電源に発生したノイ
ズは、例えば内部回路のフリップフロップ回路に供給さ
れる電源が出力バッファ回路に供給される電源と共通の
場合、前記フリップフロップ回路の記憶データが破壊さ
れる等、内部回路に誤動作を生じる。
ージに実装しシステムに組込む場合、多数の出力バッフ
ァ回路が同時に動作すると、各々の出力バッファ回路に
供給される電源にノイズが発生する。このノイズは、出
力バッファ回路に電源を供給する電源配線（アルミニウ
ム配線）、この電源配線からシステムの電源までの間の
夫々に存在するインダクタンス成分や抵抗成分に基づ
き、瞬時に出力バッファ回路に供給される電源が揺れる
現象である。つまり、ノイズは、システムの電源に揺れ
がない状態において、このシステムからＡＳＩＣに供給
された電源に揺れを生じる現象である。前記電源配線か
らシステムの電源までの間のインダクタンス成分や抵抗
成分としては、ワイヤ、メタライズ配線、外部ピン等の
インダクタンス成分や抵抗成分である。また、前記ノイ
ズは、ＡＳＩＣをＰＧＡ構造のパッケージに実装した際
に発生する特有のものではなく、他の構造のパッケージ
に実装した際にも発生する。前述の電源に発生したノイ
ズは、例えば内部回路のフリップフロップ回路に供給さ
れる電源が出力バッファ回路に供給される電源と共通の
場合、前記フリップフロップ回路の記憶データが破壊さ
れる等、内部回路に誤動作を生じる。
【０００９】このノイズ対策としては、ＡＳＩＣの内部
回路に供給される電源（基準電源及び動作電源）、バッ
ファ回路に供給される電源の夫々を相互に分離し独立化
することが有効である。この相互に分離された電源はＡ
ＳＩＣの外部つまりＡＳＩＣを組込むシステムにおいて
は共通化された同一電源である。
回路に供給される電源（基準電源及び動作電源）、バッ
ファ回路に供給される電源の夫々を相互に分離し独立化
することが有効である。この相互に分離された電源はＡ
ＳＩＣの外部つまりＡＳＩＣを組込むシステムにおいて
は共通化された同一電源である。
【００１０】なお、特開昭６３−１７９５４４号公報に
バッファトランジスタの基板電位とそれ以外のトランジ
スタの基板電位とを分離する拡散層領域を設けたゲート
アレイ方式の半導体集積回路装置が開示されているが、
本発明とは構成が異なるものであり、また、この公報の
記載から本発明の構成を予測し得るものでもない。
バッファトランジスタの基板電位とそれ以外のトランジ
スタの基板電位とを分離する拡散層領域を設けたゲート
アレイ方式の半導体集積回路装置が開示されているが、
本発明とは構成が異なるものであり、また、この公報の
記載から本発明の構成を予測し得るものでもない。
【００１１】
【発明が解決しようとする課題】本発明者は、ＡＳＩＣ
の開発に先立ち、下記の問題点を見出した。
の開発に先立ち、下記の問題点を見出した。
【００１２】微細加工技術の進展に伴い、製造プロセス
でのＭＯＳＦＥＴのゲート長の最小加工寸法がサブミク
ロン具体的には０．３〜０．８［μｍ］に達すると、Ａ
ＳＩＣは３．３［Ｖ］動作電源が採用される。この降圧
動作電源の採用はＭＯＳＦＥＴの耐圧を確保する目的で
行われる。
でのＭＯＳＦＥＴのゲート長の最小加工寸法がサブミク
ロン具体的には０．３〜０．８［μｍ］に達すると、Ａ
ＳＩＣは３．３［Ｖ］動作電源が採用される。この降圧
動作電源の採用はＭＯＳＦＥＴの耐圧を確保する目的で
行われる。
【００１３】前記ＡＳＩＣの出力バッファ回路であるプ
ッシュプル回路は、負荷に充電する際にしきい値電圧に
相当する電圧降下を生じ、降圧動作電源を採用した場
合、出力信号のハイレベル側は３［Ｖ］以下になる。つ
まり、ＡＳＩＣは、出力バッファ回路にプッシュプル回
路を採用し、かつ降圧動作電源を採用した場合、汎用性
が高いＴＴＬ（Ｔransistor coupled Ｔransistor
Ｌogic)レベルでのインターフェイスが行えない。ＴＴ
Ｌレベルでのインターフェイスはハイレベル側が約３．
３［Ｖ］、ロウレベル側が約０［Ｖ］である。
ッシュプル回路は、負荷に充電する際にしきい値電圧に
相当する電圧降下を生じ、降圧動作電源を採用した場
合、出力信号のハイレベル側は３［Ｖ］以下になる。つ
まり、ＡＳＩＣは、出力バッファ回路にプッシュプル回
路を採用し、かつ降圧動作電源を採用した場合、汎用性
が高いＴＴＬ（Ｔransistor coupled Ｔransistor
Ｌogic)レベルでのインターフェイスが行えない。ＴＴ
Ｌレベルでのインターフェイスはハイレベル側が約３．
３［Ｖ］、ロウレベル側が約０［Ｖ］である。
【００１４】このため、ＴＴＬレベルでのインターフェ
イスはＡＳＩＣの出力バッファ回路に相補型ＭＯＳＦＥ
Ｔで形成されるインバータ回路を採用しないと実現でき
ない。相補型ＭＯＳＦＥＴのｐチャネルＭＯＳＦＥＴ
は、負荷に充電する際のしきい値電圧に相当する電圧降
下が生じないので、降圧動作電源の電源レベルに出力信
号のハイレベルが等しくなる。
イスはＡＳＩＣの出力バッファ回路に相補型ＭＯＳＦＥ
Ｔで形成されるインバータ回路を採用しないと実現でき
ない。相補型ＭＯＳＦＥＴのｐチャネルＭＯＳＦＥＴ
は、負荷に充電する際のしきい値電圧に相当する電圧降
下が生じないので、降圧動作電源の電源レベルに出力信
号のハイレベルが等しくなる。
【００１５】しかしながら、ＡＳＩＣの出力バッファ回
路を相補型ＭＯＳＦＥＴで構成した場合、出力バッファ
回路の動作で電源に発生するノイズが出力バッファ回路
の領域の半導体基板に伝播される。具体的には、ｐ型半
導体基板を採用する場合、ｐ型半導体基板の主面に構成
されたｎチャネルＭＯＳＦＥＴの動作でそのソース領域
に供給される基準電源にノイズが発生し、この基準電源
はｐ型半導体基板にも供給されるので、ｐ型半導体基板
にもノイズが発生する。また、ｐ型半導体基板及びｐ型
ウエル領域を採用する場合、同様にｐ型ウエル領域にノ
イズが発生し、ｐ型ウエル領域、ｐ型半導体基板の夫々
は同一導電型で電気的に接続されるので、ｐ型ウエル領
域に発生したノイズはｐ型半導体基板に伝播される。
路を相補型ＭＯＳＦＥＴで構成した場合、出力バッファ
回路の動作で電源に発生するノイズが出力バッファ回路
の領域の半導体基板に伝播される。具体的には、ｐ型半
導体基板を採用する場合、ｐ型半導体基板の主面に構成
されたｎチャネルＭＯＳＦＥＴの動作でそのソース領域
に供給される基準電源にノイズが発生し、この基準電源
はｐ型半導体基板にも供給されるので、ｐ型半導体基板
にもノイズが発生する。また、ｐ型半導体基板及びｐ型
ウエル領域を採用する場合、同様にｐ型ウエル領域にノ
イズが発生し、ｐ型ウエル領域、ｐ型半導体基板の夫々
は同一導電型で電気的に接続されるので、ｐ型ウエル領
域に発生したノイズはｐ型半導体基板に伝播される。
【００１６】また、ｎ型半導体基板を採用する場合も同
様である。この出力バッファ回路の領域のノイズが発生
した半導体基板は、出力バッファ回路の近傍に配置され
た内部回路の相補型ＭＯＳＦＥＴの領域のｐ型半導体基
板又はｐ型ウエル領域との間に電位差を生じる。この電
位差は、内部回路の相補型ＭＯＳＦＥＴ及びその領域の
ｐ型半導体基板又はｐ型ウエル領域、出力バッファ回路
及びその領域のｐ型半導体基板又はｐ型ウエル領域の夫
々に供給される基準電源が相互に分離され独立化されて
いるので発生する。このため、前記電位差で流れる電流
がトリガ電流となり、出力バッファ回路の相補型ＭＯＳ
ＦＥＴ、若しくはこの近傍の内部回路の相補型ＭＯＳＦ
ＥＴ等で構成される寄生サイリスタが動作し、ラッチア
ップの発生でＡＳＩＣが破壊される。
様である。この出力バッファ回路の領域のノイズが発生
した半導体基板は、出力バッファ回路の近傍に配置され
た内部回路の相補型ＭＯＳＦＥＴの領域のｐ型半導体基
板又はｐ型ウエル領域との間に電位差を生じる。この電
位差は、内部回路の相補型ＭＯＳＦＥＴ及びその領域の
ｐ型半導体基板又はｐ型ウエル領域、出力バッファ回路
及びその領域のｐ型半導体基板又はｐ型ウエル領域の夫
々に供給される基準電源が相互に分離され独立化されて
いるので発生する。このため、前記電位差で流れる電流
がトリガ電流となり、出力バッファ回路の相補型ＭＯＳ
ＦＥＴ、若しくはこの近傍の内部回路の相補型ＭＯＳＦ
ＥＴ等で構成される寄生サイリスタが動作し、ラッチア
ップの発生でＡＳＩＣが破壊される。
【００１７】本発明の目的は、下記の通りである。 （１）相補型ＭＩＳＦＥＴを有する内部回路、バッファ
回路の夫々に供給される電源が相互に独立な半導体集積
回路装置において、ラッチアップ耐圧を向上することが
可能な技術を提供することにある。 （２）前記目的（１）を達成すると共に、前記バッファ
回路の動作電圧の範囲を拡張することが可能な技術を提
供することにある。 （３）前記目的（２）を達成すると共に、前記出力バッ
ファ回路の占有面積を縮小し、半導体集積回路装置の集
積度を向上することが可能な技術を提供することにあ
る。 （４）前記目的（１）乃至（３）のいずれか１つを達成
すると共に、前記内部回路の占有面積を縮小し、半導体
集積回路装置の集積度を向上することが可能な技術を提
供することにある。 （５）前記目的（１）乃至（４）のいずれか１つを達成
すると共に、前記出力バッファ回路に供給される電源の
レベルを自由に設定することが可能な技術を提供するこ
とにある。
回路の夫々に供給される電源が相互に独立な半導体集積
回路装置において、ラッチアップ耐圧を向上することが
可能な技術を提供することにある。 （２）前記目的（１）を達成すると共に、前記バッファ
回路の動作電圧の範囲を拡張することが可能な技術を提
供することにある。 （３）前記目的（２）を達成すると共に、前記出力バッ
ファ回路の占有面積を縮小し、半導体集積回路装置の集
積度を向上することが可能な技術を提供することにあ
る。 （４）前記目的（１）乃至（３）のいずれか１つを達成
すると共に、前記内部回路の占有面積を縮小し、半導体
集積回路装置の集積度を向上することが可能な技術を提
供することにある。 （５）前記目的（１）乃至（４）のいずれか１つを達成
すると共に、前記出力バッファ回路に供給される電源の
レベルを自由に設定することが可能な技術を提供するこ
とにある。
【００１８】本発明の前記ならびにその他の目的と新親
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００２０】１．（ａ）第１導電型の半導体基板と、
（ｂ）前記半導体基板に形成された第１導電型の複数の
第１ウエル領域と、前記半導体基板に形成された前記第
１導電型とは反対導電型となる第２導電型の複数の第２
ウエル領域と、（ｃ）前記複数の第１ウエル領域の中の
一つに形成された第２導電型のチャネル領域を有する第
１ＭＩＳＦＥＴ及び前記複数の第２ウエル領域の中の一
つに形成された第１導電型のチャネル領域を有する第２
ＭＩＳＦＥＴが直列接続された出力バッファ回路と、
（ｄ）前記第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴのド
レインに接続されたボンディングパッドと、（ｅ）前記
複数の第１ウエル領域の中の他の一つに形成された第２
導電型のチャネル領域を有する第３ＭＩＳＦＥＴ及び前
記複数の第２ウエル領域の中の他の一つに形成された第
１導電型のチャネル領域を有する第４ＭＩＳＦＥＴが直
列接続された内部回路と、（ｆ）前記複数の第１ウエル
領域の中の一つのウエル領域を前記半導体基板から電気
的に分離するために、このウエル領域を囲むように前記
半導体基板に形成された第２導電型の第３ウエル領域と
を有し、前記複数の第１ウエル領域の中の一つのウエル
領域と前記第１ＭＩＳＦＥＴのソースとには、第１基準
電圧が供給される第１配線が接続され、前記複数の第２
ウエル領域の中の一つのウエル領域と前記第２ＭＩＳＦ
ＥＴのソースとには、第２基準電圧が供給される第２配
線が接続されており、前記複数の第１ウエル領域の中の
他の一つのウエル領域と前記第３ＭＩＳＦＥＴのソース
とには、第１基準電圧が供給される第３配線が接続さ
れ、前記複数の第２ウエル領域の中の他の一つのウエル
領域と前記第４ＭＩＳＦＥＴのソースとには、第２基準
電圧が供給される第４配線が接続されており、前記第１
配線と第３配線とは、前記半導体基板上では電気的に独
立であり、前記第２配線と第４配線とは、前記半導体基
板上では電気的に独立である。
（ｂ）前記半導体基板に形成された第１導電型の複数の
第１ウエル領域と、前記半導体基板に形成された前記第
１導電型とは反対導電型となる第２導電型の複数の第２
ウエル領域と、（ｃ）前記複数の第１ウエル領域の中の
一つに形成された第２導電型のチャネル領域を有する第
１ＭＩＳＦＥＴ及び前記複数の第２ウエル領域の中の一
つに形成された第１導電型のチャネル領域を有する第２
ＭＩＳＦＥＴが直列接続された出力バッファ回路と、
（ｄ）前記第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴのド
レインに接続されたボンディングパッドと、（ｅ）前記
複数の第１ウエル領域の中の他の一つに形成された第２
導電型のチャネル領域を有する第３ＭＩＳＦＥＴ及び前
記複数の第２ウエル領域の中の他の一つに形成された第
１導電型のチャネル領域を有する第４ＭＩＳＦＥＴが直
列接続された内部回路と、（ｆ）前記複数の第１ウエル
領域の中の一つのウエル領域を前記半導体基板から電気
的に分離するために、このウエル領域を囲むように前記
半導体基板に形成された第２導電型の第３ウエル領域と
を有し、前記複数の第１ウエル領域の中の一つのウエル
領域と前記第１ＭＩＳＦＥＴのソースとには、第１基準
電圧が供給される第１配線が接続され、前記複数の第２
ウエル領域の中の一つのウエル領域と前記第２ＭＩＳＦ
ＥＴのソースとには、第２基準電圧が供給される第２配
線が接続されており、前記複数の第１ウエル領域の中の
他の一つのウエル領域と前記第３ＭＩＳＦＥＴのソース
とには、第１基準電圧が供給される第３配線が接続さ
れ、前記複数の第２ウエル領域の中の他の一つのウエル
領域と前記第４ＭＩＳＦＥＴのソースとには、第２基準
電圧が供給される第４配線が接続されており、前記第１
配線と第３配線とは、前記半導体基板上では電気的に独
立であり、前記第２配線と第４配線とは、前記半導体基
板上では電気的に独立である。
【００２１】２．（ａ）第１導電型の半導体基板と、
（ｂ）前記半導体基板に形成された第１導電型の第１ウ
エル領域と、前記半導体基板に形成された前記第１導電
型とは反対導電型となる第２導電型の第２ウエル領域
と、（ｃ）前記第１ウエル領域に形成された第２導電型
のチャネル領域を有する第１ＭＩＳＦＥＴ及び前記第２
ウエル領域に形成された第１導電型のチャネル領域を有
する第２ＭＩＳＦＥＴが直列接続された出力バッファ回
路と、（ｄ）前記第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥ
Ｔのドレインに接続されたボンディングパッドと、
（ｅ）前記第１ウエル領域とは異なる部分の半導体基板
に形成された第１導電型の第３ウエル領域と、前記第２
ウエル領域とは異なる部分の半導体基板に形成された前
記第１導電型とは反対導電型となる第２導電型の第４ウ
エル領域と、（ｆ）前記第３ウエル領域に形成された第
２導電型のチャネル領域を有する第３ＭＩＳＦＥＴ及び
前記第４ウエル領域に形成された第１導電型のチャネル
領域を有する第４ＭＩＳＦＥＴが直列接続された内部回
路と、（ｇ）前記第１ウエル領域を前記半導体基板から
電気的に分離するために、このウエル領域を囲むように
前記半導体基板に形成された第２導電型の第５ウエル領
域とを有し、前記第１ウエル領域と前記第１ＭＩＳＦＥ
Ｔのソースとには、第１基準電圧が供給される第１配線
が接続され、前記第２ウエル領域と前記第２ＭＩＳＦＥ
Ｔのソースとには、第２基準電圧が供給される第２配線
が接続されており、前記第３ウエル領域と前記第３ＭＩ
ＳＦＥＴのソースとには、第１基準電圧が供給される第
３配線が接続され、前記第２ウエル領域と前記第４ＭＩ
ＳＦＥＴのソースとには、第２基準電圧が供給される第
４配線が接続されており、前記第１配線と第３配線と
は、前記半導体基板上では電気的に独立であり、前記第
２配線と第４配線とは、前記半導体基板上では電気的に
独立である。
（ｂ）前記半導体基板に形成された第１導電型の第１ウ
エル領域と、前記半導体基板に形成された前記第１導電
型とは反対導電型となる第２導電型の第２ウエル領域
と、（ｃ）前記第１ウエル領域に形成された第２導電型
のチャネル領域を有する第１ＭＩＳＦＥＴ及び前記第２
ウエル領域に形成された第１導電型のチャネル領域を有
する第２ＭＩＳＦＥＴが直列接続された出力バッファ回
路と、（ｄ）前記第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥ
Ｔのドレインに接続されたボンディングパッドと、
（ｅ）前記第１ウエル領域とは異なる部分の半導体基板
に形成された第１導電型の第３ウエル領域と、前記第２
ウエル領域とは異なる部分の半導体基板に形成された前
記第１導電型とは反対導電型となる第２導電型の第４ウ
エル領域と、（ｆ）前記第３ウエル領域に形成された第
２導電型のチャネル領域を有する第３ＭＩＳＦＥＴ及び
前記第４ウエル領域に形成された第１導電型のチャネル
領域を有する第４ＭＩＳＦＥＴが直列接続された内部回
路と、（ｇ）前記第１ウエル領域を前記半導体基板から
電気的に分離するために、このウエル領域を囲むように
前記半導体基板に形成された第２導電型の第５ウエル領
域とを有し、前記第１ウエル領域と前記第１ＭＩＳＦＥ
Ｔのソースとには、第１基準電圧が供給される第１配線
が接続され、前記第２ウエル領域と前記第２ＭＩＳＦＥ
Ｔのソースとには、第２基準電圧が供給される第２配線
が接続されており、前記第３ウエル領域と前記第３ＭＩ
ＳＦＥＴのソースとには、第１基準電圧が供給される第
３配線が接続され、前記第２ウエル領域と前記第４ＭＩ
ＳＦＥＴのソースとには、第２基準電圧が供給される第
４配線が接続されており、前記第１配線と第３配線と
は、前記半導体基板上では電気的に独立であり、前記第
２配線と第４配線とは、前記半導体基板上では電気的に
独立である。
【００２２】３．前記手段２に記載の前記第５ウエル領
域には、前記第２基準電圧が供給されている。
域には、前記第２基準電圧が供給されている。
【００２３】４．前記手段３に記載の前記第５ウエル領
域が、前記第２基準電圧を供給するために、前記第４配
線に接続されている。
域が、前記第２基準電圧を供給するために、前記第４配
線に接続されている。
【００２４】５．前記手段２に記載の前記第１基準電圧
が３．３ｖであり、前記第２基準電圧が０ｖである。
が３．３ｖであり、前記第２基準電圧が０ｖである。
【００２５】６．（ａ）第１導電型の半導体基板と、
（ｂ）前記半導体基板に形成された第１導電型の第１ウ
エル領域と、前記半導体基板に形成された前記第１導電
型とは反対導電型となる第２導電型の第２ウエル領域
と、（ｃ）前記第１ウエル領域に形成された第２導電型
のチャネル領域を有する第１ＭＩＳＦＥＴ及び前記第２
ウエル領域に形成された第１導電型のチャネル領域を有
する第２ＭＩＳＦＥＴと、（ｄ）前記第１ＭＩＳＦＥＴ
及び第２ＭＩＳＦＥＴのドレインに接続されたボンディ
ングパッドと、（ｅ）前記第１ウエル領域とは異なる部
分の半導体基板に形成された第１導電型の第３ウエル領
域と、前記第２ウエル領域とは異なる部分の半導体基板
に形成された前記第１導電型とは反対導電型となる第２
導電型の第４ウエル領域と、（ｆ）前記第３ウエル領域
に形成された第２導電型のチャネル領域を有する第３Ｍ
ＩＳＦＥＴ及び前記第４ウエル領域に形成された第１導
電型のチャネル領域を有する第４ＭＩＳＦＥＴと、
（ｇ）前記第１ウエル領域を周囲及び深さ方向に包含し
て半導体基板に形成され、前記第１ウエル領域とｐｎ接
合を形成する第２導電型の第５ウエル領域とを有し、前
記第３ＭＩＳＦＥＴ及び第４ＭＩＳＦＥＴのドレインは
前記第２ＭＩＳＦＥＴのゲートに接続されており、前記
第１ウエル領域と前記第１ＭＩＳＦＥＴのソースとに
は、第１基準電圧が供給される第１配線が接続され、前
記第２ウエル領域と前記第２ＭＩＳＦＥＴのソースとに
は、第２基準電圧が供給される第２配線が接続されてお
り、前記第３ウエル領域と前記第３ＭＩＳＦＥＴのソー
スとには、第１基準電圧が供給される第３配線が接続さ
れ、前記第４ウエル領域と前記第４ＭＩＳＦＥＴのソー
スとには、第２基準電圧が供給される第４配線が接続さ
れており、前記第１配線と第３配線とは、前記半導体基
板上では電気的に独立であり、前記第２配線と第４配線
とは、前記半導体基板上では電気的に独立である。
（ｂ）前記半導体基板に形成された第１導電型の第１ウ
エル領域と、前記半導体基板に形成された前記第１導電
型とは反対導電型となる第２導電型の第２ウエル領域
と、（ｃ）前記第１ウエル領域に形成された第２導電型
のチャネル領域を有する第１ＭＩＳＦＥＴ及び前記第２
ウエル領域に形成された第１導電型のチャネル領域を有
する第２ＭＩＳＦＥＴと、（ｄ）前記第１ＭＩＳＦＥＴ
及び第２ＭＩＳＦＥＴのドレインに接続されたボンディ
ングパッドと、（ｅ）前記第１ウエル領域とは異なる部
分の半導体基板に形成された第１導電型の第３ウエル領
域と、前記第２ウエル領域とは異なる部分の半導体基板
に形成された前記第１導電型とは反対導電型となる第２
導電型の第４ウエル領域と、（ｆ）前記第３ウエル領域
に形成された第２導電型のチャネル領域を有する第３Ｍ
ＩＳＦＥＴ及び前記第４ウエル領域に形成された第１導
電型のチャネル領域を有する第４ＭＩＳＦＥＴと、
（ｇ）前記第１ウエル領域を周囲及び深さ方向に包含し
て半導体基板に形成され、前記第１ウエル領域とｐｎ接
合を形成する第２導電型の第５ウエル領域とを有し、前
記第３ＭＩＳＦＥＴ及び第４ＭＩＳＦＥＴのドレインは
前記第２ＭＩＳＦＥＴのゲートに接続されており、前記
第１ウエル領域と前記第１ＭＩＳＦＥＴのソースとに
は、第１基準電圧が供給される第１配線が接続され、前
記第２ウエル領域と前記第２ＭＩＳＦＥＴのソースとに
は、第２基準電圧が供給される第２配線が接続されてお
り、前記第３ウエル領域と前記第３ＭＩＳＦＥＴのソー
スとには、第１基準電圧が供給される第３配線が接続さ
れ、前記第４ウエル領域と前記第４ＭＩＳＦＥＴのソー
スとには、第２基準電圧が供給される第４配線が接続さ
れており、前記第１配線と第３配線とは、前記半導体基
板上では電気的に独立であり、前記第２配線と第４配線
とは、前記半導体基板上では電気的に独立である。
【００２６】７．前記手段６に記載の前記第５ウエル領
域には、前記第２基準電圧が供給されている。
域には、前記第２基準電圧が供給されている。
【００２７】上述した手段によれば、前記バッファ回路
の動作で第１電源にノイズ（電位の揺れ）が発生した場
合、第１電源、第２電源の夫々の電位差に基づき、前記
第１導電型ウエル領域、前記半導体基板の夫々に流れる
トリガ電流を前記分離領域で遮蔽できるので、前記半導
体基板、内部回路の相補型ＭＩＳＦＥＴ等で構成される
寄生サイリスタの起動を抑え、半導体集積回路装置のラ
ッチアップ耐圧を向上できる。
の動作で第１電源にノイズ（電位の揺れ）が発生した場
合、第１電源、第２電源の夫々の電位差に基づき、前記
第１導電型ウエル領域、前記半導体基板の夫々に流れる
トリガ電流を前記分離領域で遮蔽できるので、前記半導
体基板、内部回路の相補型ＭＩＳＦＥＴ等で構成される
寄生サイリスタの起動を抑え、半導体集積回路装置のラ
ッチアップ耐圧を向上できる。
【００２８】上述した手段によれば、前記分離領域の第
２導電型半導体領域は、前記バッファ回路の動作でノイ
ズが多発する第１電源に比べて、ノイズの発生が少なく
安定性の高い第２電源を供給するので、前記トリガ電流
の遮蔽能力を高め、半導体集積回路装置のラッチアップ
耐圧をより向上できる。
２導電型半導体領域は、前記バッファ回路の動作でノイ
ズが多発する第１電源に比べて、ノイズの発生が少なく
安定性の高い第２電源を供給するので、前記トリガ電流
の遮蔽能力を高め、半導体集積回路装置のラッチアップ
耐圧をより向上できる。
【００２９】上述した手段によれば、前記バッファ回路
の相補型ＭＩＳＦＥＴの出力信号レベルのハイレベル側
に、しきい値電圧に相当する電圧降下がないので、特に
バッファ回路を出力バッファ回路とした場合、動作電圧
の範囲を拡張できる。この結果、比例縮小則に基づき、
出力バッファ回路に供給される第１電源のハイレベルが
３．３[Ｖ]に降圧された場合において、ＴＴＬレベルで
のインターフェイスが実現できる。
の相補型ＭＩＳＦＥＴの出力信号レベルのハイレベル側
に、しきい値電圧に相当する電圧降下がないので、特に
バッファ回路を出力バッファ回路とした場合、動作電圧
の範囲を拡張できる。この結果、比例縮小則に基づき、
出力バッファ回路に供給される第１電源のハイレベルが
３．３[Ｖ]に降圧された場合において、ＴＴＬレベルで
のインターフェイスが実現できる。
【００３０】上述した手段によれば、前記第２導電型ウ
エル領域は基本的に半導体基板に対して電気的に分離さ
れ、この結果、この領域の分離領域を省略できるので、
この省略した分離領域に相当する分、バッファ回路の占
有面積を縮小し、半導体集積回路装置の集積度を向上で
きる。
エル領域は基本的に半導体基板に対して電気的に分離さ
れ、この結果、この領域の分離領域を省略できるので、
この省略した分離領域に相当する分、バッファ回路の占
有面積を縮小し、半導体集積回路装置の集積度を向上で
きる。
【００３１】上述した手段によれば、トリガ電流の発生
源となるバッファ回路の第１導電型ウエル領域を前記半
導体基板から電気的に分離し、内部回路の領域でのラッ
チアップ耐圧を向上したので、この内部回路の領域での
前記分離領域を省略し、この省略した分離領域に相当す
る分、内部回路の占有面積を縮小し、半導体集積回路装
置の集積度を向上できる。
源となるバッファ回路の第１導電型ウエル領域を前記半
導体基板から電気的に分離し、内部回路の領域でのラッ
チアップ耐圧を向上したので、この内部回路の領域での
前記分離領域を省略し、この省略した分離領域に相当す
る分、内部回路の占有面積を縮小し、半導体集積回路装
置の集積度を向上できる。
【００３２】上述した手段によれば、前記複数個配置さ
れたバッファ回路の夫々の分離領域間の離隔領域を廃止
し、この離隔領域に相当する分、半導体基板の主面の第
１領域（バッファ回路の配置領域）の占有面積を縮小で
きるので、半導体集積回路装置の集積度を向上できる。
れたバッファ回路の夫々の分離領域間の離隔領域を廃止
し、この離隔領域に相当する分、半導体基板の主面の第
１領域（バッファ回路の配置領域）の占有面積を縮小で
きるので、半導体集積回路装置の集積度を向上できる。
【００３３】上述した手段によれば、前記複数個配置さ
れたバッファ回路が同時に動作した場合、前記第１電源
に発生するノイズを第１導電型ウエル領域、或は第１導
電型ウエル領域及び第２導電型ウエル領域が分離された
毎に分散し、この分散された夫々のノイズは小さくでき
るので、前記トリガ電流を小さくし、半導体集積回路装
置のラッチアップ耐圧をより向上できる。また、前記複
数個配置されたバッファ回路の夫々、又は前記複数個配
置されたバッファ回路のうちの所定数毎のバッファ回路
の夫々は、前記分離領域及び半導体基板を介在して電気
的に分離され独立化されるので、前記バッファ回路の夫
々に供給される第１電源の夫々のレベルを複数種類に設
定できる。つまり、半導体集積回路装置は複数種類の動
作電圧の範囲を具備できる。
れたバッファ回路が同時に動作した場合、前記第１電源
に発生するノイズを第１導電型ウエル領域、或は第１導
電型ウエル領域及び第２導電型ウエル領域が分離された
毎に分散し、この分散された夫々のノイズは小さくでき
るので、前記トリガ電流を小さくし、半導体集積回路装
置のラッチアップ耐圧をより向上できる。また、前記複
数個配置されたバッファ回路の夫々、又は前記複数個配
置されたバッファ回路のうちの所定数毎のバッファ回路
の夫々は、前記分離領域及び半導体基板を介在して電気
的に分離され独立化されるので、前記バッファ回路の夫
々に供給される第１電源の夫々のレベルを複数種類に設
定できる。つまり、半導体集積回路装置は複数種類の動
作電圧の範囲を具備できる。
【００３４】以下、本発明の構成について、ＡＳＩＣに
本発明を適用した実施の形態とともに説明する。
本発明を適用した実施の形態とともに説明する。
【００３５】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。
【００３６】
【発明の実施の形態】(実施の形態Ｉ)本発明の実施の形
態ＩであるＡＳＩＣ及びそれを実装したパッケージの概
略構成を図２(斜視図)で示す。
態ＩであるＡＳＩＣ及びそれを実装したパッケージの概
略構成を図２(斜視図)で示す。
【００３７】図２に示すように、ＡＳＩＣ(半導体集積
回路装置)３１はＰＧＡ構造を採用するパッケージ３２
に実装される。
回路装置)３１はＰＧＡ構造を採用するパッケージ３２
に実装される。
【００３８】前記パッケージ３２は主にベース基板３
３、メタライズ配線３４、スルーホール配線３５及び外部
ピン３７で構成される。なお、図２においては図示しな
いが、パッケージ３２に実装されるＡＳＩＣ３１は例え
ば封止用キャップ、樹脂等の封止部材で封止される。
３、メタライズ配線３４、スルーホール配線３５及び外部
ピン３７で構成される。なお、図２においては図示しな
いが、パッケージ３２に実装されるＡＳＩＣ３１は例え
ば封止用キャップ、樹脂等の封止部材で封止される。
【００３９】ベース基板３３は、平面方形状のセラミッ
ク基板(又は樹脂基板等)で構成され、実装面の中央部の
キヤビティ内にＡＳＩＣ３１を実装する。ベース基板３
３の実装面の周囲の領域には中央から周囲に向って引き
回された複数本のメタライズ配線３４が配置される。メ
タライズ配線３４は例えばＣｕ配線、Ａｌ配線等で構成
される。メタライズ配線３４のＡＳＩＣ３１側の一端は
ＡＳＩＣ３１の外部端子(ボンディングパッドＢＰ)１５
に電気的に接続される。このメタライズ配線３４の一端
側、ＡＳＩＣ３１の外部端子１５の夫々の接続はボンデ
ィングワイヤ３６で行われる。ボンディングワイヤ３６
は例えばＡｕワイヤを使用する。メタライズ配線３４の
他端側は外部ピン３７に電気的に接続される。外部ピン
３７はベース基板３３の実装面と対向する反対面に複数
本配列される。外部ピン３７は例えば数十〜数百本配列
される。この外部ピン３７、前記メタライズ配線３４の
他端側の夫々の接続はベース基板３３の図示しないスル
ーホールの内壁に形成されたスルーホール配線３５を介
して行われる。
ク基板(又は樹脂基板等)で構成され、実装面の中央部の
キヤビティ内にＡＳＩＣ３１を実装する。ベース基板３
３の実装面の周囲の領域には中央から周囲に向って引き
回された複数本のメタライズ配線３４が配置される。メ
タライズ配線３４は例えばＣｕ配線、Ａｌ配線等で構成
される。メタライズ配線３４のＡＳＩＣ３１側の一端は
ＡＳＩＣ３１の外部端子(ボンディングパッドＢＰ)１５
に電気的に接続される。このメタライズ配線３４の一端
側、ＡＳＩＣ３１の外部端子１５の夫々の接続はボンデ
ィングワイヤ３６で行われる。ボンディングワイヤ３６
は例えばＡｕワイヤを使用する。メタライズ配線３４の
他端側は外部ピン３７に電気的に接続される。外部ピン
３７はベース基板３３の実装面と対向する反対面に複数
本配列される。外部ピン３７は例えば数十〜数百本配列
される。この外部ピン３７、前記メタライズ配線３４の
他端側の夫々の接続はベース基板３３の図示しないスル
ーホールの内壁に形成されたスルーホール配線３５を介
して行われる。
【００４０】このＡＳＩＣ３１を実装するパッケージ３
２は、ＰＣＢ等の実装基板に搭載された回路システムに
実装され、この回路システムに組込まれる。
２は、ＰＣＢ等の実装基板に搭載された回路システムに
実装され、この回路システムに組込まれる。
【００４１】次に、前記ＰＧＡ構造を採用するパッケー
ジ３２に実装されるＡＳＩＣ３１の構成について、図３
(チップレイアウト図)を使用し、簡単に説明する。
ジ３２に実装されるＡＳＩＣ３１の構成について、図３
(チップレイアウト図)を使用し、簡単に説明する。
【００４２】図３に示すように、ＡＳＩＣ３１は、平面
形状が方形状で構成された、単結晶珪素からなるｐ-型
半導体基板１を主体として構成される。このＡＳＩＣ３
１の方形状の各辺に沿った周辺領域には複数偶の外部端
子（ＢＰ）１５が配置される。本実施の形態のＡＳＩＣ
３１は、この層数に限定されないが、２層配線構造を採
用する。２層配線構造の各層の配線は例えばアルミニウ
ム合金配線で構成される。アルミニウム合金配線はＣ
ｕ、又はＣｕ及びＳｉを添加したアルミニウム配線であ
る。Ｃｕは主にエレクトロマイグレーション耐圧を向上
する目的で添加される。Ｓｉは主にアロイスパイク耐圧
を向上する目的で添加される。前記外部端子１５は、２
層配線構造を採用する場合、最上層つまり製造プロセス
において第２層目の配線形成工程で構成される。
形状が方形状で構成された、単結晶珪素からなるｐ-型
半導体基板１を主体として構成される。このＡＳＩＣ３
１の方形状の各辺に沿った周辺領域には複数偶の外部端
子（ＢＰ）１５が配置される。本実施の形態のＡＳＩＣ
３１は、この層数に限定されないが、２層配線構造を採
用する。２層配線構造の各層の配線は例えばアルミニウ
ム合金配線で構成される。アルミニウム合金配線はＣ
ｕ、又はＣｕ及びＳｉを添加したアルミニウム配線であ
る。Ｃｕは主にエレクトロマイグレーション耐圧を向上
する目的で添加される。Ｓｉは主にアロイスパイク耐圧
を向上する目的で添加される。前記外部端子１５は、２
層配線構造を採用する場合、最上層つまり製造プロセス
において第２層目の配線形成工程で構成される。
【００４３】前記外部端子１５毎にこの外部端子１５の
配列に沿った領域において、ＡＳＩＣ３１の周辺領域の
前記外部端子１５よりも内側の領域には複数個のバッフ
ァ回路２０が配列される。このバッファ回路２０で周囲
を囲まれた領域内、つまりＡＳＩＣ３１の中央領域には
内部回路２２が配置される。内部回路２２は繰返しの最
小の機能ブロック単位となる基本セル２１が行列状に複
数個敷き詰めて配列される。内部回路２２は、この１個
の基本セル２１又は複数個の基本セル２１を組合せ、論
理回路システム、記憶回路システム、それらの混在シス
テム等を構成する領域である。この種のＡＳＩＣ３１は
所謂敷き詰め方式と呼ばれる。前記バッファ回路２０
は、ＡＳＩＣ３１の内部回路２２とＡＳＩＣ３１の外部
例えば前記回路システムに組込まれた他の外部装置との
インターフェイス回路として使用される。
配列に沿った領域において、ＡＳＩＣ３１の周辺領域の
前記外部端子１５よりも内側の領域には複数個のバッフ
ァ回路２０が配列される。このバッファ回路２０で周囲
を囲まれた領域内、つまりＡＳＩＣ３１の中央領域には
内部回路２２が配置される。内部回路２２は繰返しの最
小の機能ブロック単位となる基本セル２１が行列状に複
数個敷き詰めて配列される。内部回路２２は、この１個
の基本セル２１又は複数個の基本セル２１を組合せ、論
理回路システム、記憶回路システム、それらの混在シス
テム等を構成する領域である。この種のＡＳＩＣ３１は
所謂敷き詰め方式と呼ばれる。前記バッファ回路２０
は、ＡＳＩＣ３１の内部回路２２とＡＳＩＣ３１の外部
例えば前記回路システムに組込まれた他の外部装置との
インターフェイス回路として使用される。
【００４４】前記バッファ回路２０は、図４（要部平面
図）及び図１（要部断面図）に示すように、複数個の相
補型ＭＩＳＦＥＴを主体としたバッファ回路セルで構成
される。バッファ回路セルは出力バッファ回路セル２０
Ｂ及び入力バッファ回路セル２０Ｉで構成される。この
個数に限定されないが、出力バッファ回路セル２０Ｂは
５個のＮチャネルＭＩＳＦＥＴＱＮ１及び５個のＰチャ
ネルＭＩＳＦＥＴＱＰ１で構成される合計５個の相補型
ＭＩＳＦＥＴを主体に構成される。
図）及び図１（要部断面図）に示すように、複数個の相
補型ＭＩＳＦＥＴを主体としたバッファ回路セルで構成
される。バッファ回路セルは出力バッファ回路セル２０
Ｂ及び入力バッファ回路セル２０Ｉで構成される。この
個数に限定されないが、出力バッファ回路セル２０Ｂは
５個のＮチャネルＭＩＳＦＥＴＱＮ１及び５個のＰチャ
ネルＭＩＳＦＥＴＱＰ１で構成される合計５個の相補型
ＭＩＳＦＥＴを主体に構成される。
【００４５】この出力バッファ回路セル２０Ｂを構成す
るＮチャネルＭＩＳＦＥＴＱＮ１はＰ-型半導体基板１
の主面の周辺領域に形成されたＰ型ウエル領域４の主面
に構成される。ＮチャネルＭＩＳＦＥＴＱＮ１は素子分
離絶縁膜（フィールド絶縁膜）５で周囲を囲まれ規定さ
れた活性領域内において構成される。ＮチャネルＭＩＳ
ＦＥＴＱＮ１は、主に、Ｐ型ウエル領域４（チャネル形
成領域）、ゲート絶縁膜６、ゲート電極７、ソース領域
及びドレイン領域である一対のＮ+型半導体領域８で構
成される。ゲート絶縁膜６は例えば熱酸化法で形成した
酸化珪素膜で構成される。ゲート電極７は、例えば多結
晶珪素膜、高融点金属膜或は高融点金属珪化膜の単層、
又は多結晶珪素膜上に高融点金属膜或は高融点金属珪化
膜を積層した複合膜で構成されるまた、前記出力バッフ
ァ回路セル２０Ｂを構成する５個のＮチャネルＭＩＳＦ
ＥＴＱＮ１の夫々はゲート長方向に順次配列される。５
個のうちの１個のＮチャネルＭＩＳＦＥＴＱＮ１の一方
のＮ+型半導体領域（例えばドレイン領域）８は、隣接
する他の１個のＮチャネルＭＩＳＦＥＴＱＮ１の他方の
Ｎ+型半導体領域８（例えばソース領域）に一体に構成
される。つまり、５個のＮチャネルＭＩＳＦＥＴＱＮ１
の夫々は後述する配線１２で並列に接続される。この５
個のＮチャネルＭＩＳＦＥＴＱＮ１は１個の共通化され
たＰ型ウエル領域４の主面に構成される。
るＮチャネルＭＩＳＦＥＴＱＮ１はＰ-型半導体基板１
の主面の周辺領域に形成されたＰ型ウエル領域４の主面
に構成される。ＮチャネルＭＩＳＦＥＴＱＮ１は素子分
離絶縁膜（フィールド絶縁膜）５で周囲を囲まれ規定さ
れた活性領域内において構成される。ＮチャネルＭＩＳ
ＦＥＴＱＮ１は、主に、Ｐ型ウエル領域４（チャネル形
成領域）、ゲート絶縁膜６、ゲート電極７、ソース領域
及びドレイン領域である一対のＮ+型半導体領域８で構
成される。ゲート絶縁膜６は例えば熱酸化法で形成した
酸化珪素膜で構成される。ゲート電極７は、例えば多結
晶珪素膜、高融点金属膜或は高融点金属珪化膜の単層、
又は多結晶珪素膜上に高融点金属膜或は高融点金属珪化
膜を積層した複合膜で構成されるまた、前記出力バッフ
ァ回路セル２０Ｂを構成する５個のＮチャネルＭＩＳＦ
ＥＴＱＮ１の夫々はゲート長方向に順次配列される。５
個のうちの１個のＮチャネルＭＩＳＦＥＴＱＮ１の一方
のＮ+型半導体領域（例えばドレイン領域）８は、隣接
する他の１個のＮチャネルＭＩＳＦＥＴＱＮ１の他方の
Ｎ+型半導体領域８（例えばソース領域）に一体に構成
される。つまり、５個のＮチャネルＭＩＳＦＥＴＱＮ１
の夫々は後述する配線１２で並列に接続される。この５
個のＮチャネルＭＩＳＦＥＴＱＮ１は１個の共通化され
たＰ型ウエル領域４の主面に構成される。
【００４６】また、出力バッファ回路セル２０Ｂを構成
する５個のうちの１個のＮチャネルＭＩＳＦＥＴＱＮ１
の一方のＮ+型半導体領域８には抵抗素子Ｒとして使用
されるＮ+型半導体領域８が一体に構成され電気的に接
続される。この抵抗素子Ｒは、外部端子１５と入力バッ
ファ回路セル２０Ｉで構成される入力バッファ回路との
間に挿入される静電気破壊防止回路の保護抵抗素子とし
て使用される。
する５個のうちの１個のＮチャネルＭＩＳＦＥＴＱＮ１
の一方のＮ+型半導体領域８には抵抗素子Ｒとして使用
されるＮ+型半導体領域８が一体に構成され電気的に接
続される。この抵抗素子Ｒは、外部端子１５と入力バッ
ファ回路セル２０Ｉで構成される入力バッファ回路との
間に挿入される静電気破壊防止回路の保護抵抗素子とし
て使用される。
【００４７】前記出力バッファ回路セル２０Ｂを構成す
るＰチャネルＭＩＳＦＥＴＱＰ１はＰ-型半導体基板１
の主面の周辺領域に形成されたＮ型ウエル領域３の主面
に構成される。ＰチャネルＭＩＳＦＥＴＱＰ１は素子分
離絶縁膜５で周囲を囲まれ規定された活性領域内におい
て構成される。ＰチャネルＭＩＳＦＥＴＱＰ１は、主
に、Ｎ型ウエル領域３（チャネル形成領域）、ゲート絶
縁膜６、ゲート電極７、ソース領域及びドレイン領域で
ある一対のＰ+型半導体領域９で構成される。
るＰチャネルＭＩＳＦＥＴＱＰ１はＰ-型半導体基板１
の主面の周辺領域に形成されたＮ型ウエル領域３の主面
に構成される。ＰチャネルＭＩＳＦＥＴＱＰ１は素子分
離絶縁膜５で周囲を囲まれ規定された活性領域内におい
て構成される。ＰチャネルＭＩＳＦＥＴＱＰ１は、主
に、Ｎ型ウエル領域３（チャネル形成領域）、ゲート絶
縁膜６、ゲート電極７、ソース領域及びドレイン領域で
ある一対のＰ+型半導体領域９で構成される。
【００４８】また、出力バッファ回路セル２０Ｂを構成
する５個のＰチャネルＭＩＳＦＥＴＱＰ１の夫々は、Ｎ
チャネルＭＩＳＦＥＴＱＮ１と同様に、隣接するＰ+型
半導体領域９を一体に構成し、配線１２でゲート長方向
に並列に接続される。この５個のＰチャネルＭＩＳＦＥ
ＴＱＰ１は１個の共通化されたＮ型ウエル領域３の主面
に構成される。
する５個のＰチャネルＭＩＳＦＥＴＱＰ１の夫々は、Ｎ
チャネルＭＩＳＦＥＴＱＮ１と同様に、隣接するＰ+型
半導体領域９を一体に構成し、配線１２でゲート長方向
に並列に接続される。この５個のＰチャネルＭＩＳＦＥ
ＴＱＰ１は１個の共通化されたＮ型ウエル領域３の主面
に構成される。
【００４９】前記バッファ回路２０の入力バッファ回路
セル２０Ｉは複数個の相補型ＭＩＳＦＥＴで構成され
る。この複数個の相補型ＭＩＳＦＥＴは複数個のＮチャ
ネルＭＩＳＦＥＴＱＮ２及び複数個のＰチャネルＭＩＳ
ＦＥＴＱＰ２で構成される。この入力バッファ回路セル
２０Ｉの複数個の相補型ＭＩＳＦＥＴは基本的に入力バ
ッファ回路を構成する。つまり、バッファ回路２０の入
力バッファ回路セル２０Ｉ、出力バッファ回路セル２０
Ｂの夫々は、外部装置に直接々続されるインターフェイ
ス回路として構成される。また、前記バッファ回路２０
の入力バッファ回路セル２０Ｉの複数個の相補型ＭＩＳ
ＦＥＴは、出力バッファ回路セル２０Ｂで出力バッファ
回路を構成した場合に、その前段論理回路としても使用
される。この前段論理回路として使用される複数個の相
補型ＭＩＳＦＥＴ（ＱＮ２及びＱＰ２）は、バッファ回
路２０の入力バッファ回路セル２０Ｉとして配置されて
いるが、外部装置との直接々続を行わないので、実質的
には内部回路２２の一部の回路として使用される。この
入力バッファ回路セル２０Ｉの複数個の相補型ＭＩＳＦ
ＥＴは、内部回路２２に配列される基本セル２１の相補
型ＭＩＳＦＥＴと実質的に同様の構造で構成されるの
で、後の基本セル２１の説明の際に詳述する。
セル２０Ｉは複数個の相補型ＭＩＳＦＥＴで構成され
る。この複数個の相補型ＭＩＳＦＥＴは複数個のＮチャ
ネルＭＩＳＦＥＴＱＮ２及び複数個のＰチャネルＭＩＳ
ＦＥＴＱＰ２で構成される。この入力バッファ回路セル
２０Ｉの複数個の相補型ＭＩＳＦＥＴは基本的に入力バ
ッファ回路を構成する。つまり、バッファ回路２０の入
力バッファ回路セル２０Ｉ、出力バッファ回路セル２０
Ｂの夫々は、外部装置に直接々続されるインターフェイ
ス回路として構成される。また、前記バッファ回路２０
の入力バッファ回路セル２０Ｉの複数個の相補型ＭＩＳ
ＦＥＴは、出力バッファ回路セル２０Ｂで出力バッファ
回路を構成した場合に、その前段論理回路としても使用
される。この前段論理回路として使用される複数個の相
補型ＭＩＳＦＥＴ（ＱＮ２及びＱＰ２）は、バッファ回
路２０の入力バッファ回路セル２０Ｉとして配置されて
いるが、外部装置との直接々続を行わないので、実質的
には内部回路２２の一部の回路として使用される。この
入力バッファ回路セル２０Ｉの複数個の相補型ＭＩＳＦ
ＥＴは、内部回路２２に配列される基本セル２１の相補
型ＭＩＳＦＥＴと実質的に同様の構造で構成されるの
で、後の基本セル２１の説明の際に詳述する。
【００５０】前記バッファ回路２０の出力バッファ回路
セル２０Ｂを構成する複数個の相補型ＭＩＳＦＥＴ（Ｑ
Ｎ１及びＱＰ１）の夫々は、配線１２で結線され、出力
バッファ回路を構成する。配線１２は、２層配線構造の
うちの下層配線であり、製造プロセスにおいて第１層目
配線形成工程で形成される。配線１２は、相補型ＭＩＳ
ＦＥＴ等の半導体素子上に形成された層間絶縁膜１０上
に延在し、この層間絶縁膜１０に形成された接続孔１１
を通して各端子に相当するＮ+型半導体領域８、Ｐ+型半
導体領域９、ゲート電極７のいずれかに接続される。同
様に、入力バッファ回路セル２０Ｉを構成する複数個の
相補型ＭＩＳＦＥＴ（ＱＮ２及びＱＰ２）の夫々は、配
線１２で結線され、入力バッファ回路又は出力バッファ
回路の前段論理回路のいずれかを構成する。
セル２０Ｂを構成する複数個の相補型ＭＩＳＦＥＴ（Ｑ
Ｎ１及びＱＰ１）の夫々は、配線１２で結線され、出力
バッファ回路を構成する。配線１２は、２層配線構造の
うちの下層配線であり、製造プロセスにおいて第１層目
配線形成工程で形成される。配線１２は、相補型ＭＩＳ
ＦＥＴ等の半導体素子上に形成された層間絶縁膜１０上
に延在し、この層間絶縁膜１０に形成された接続孔１１
を通して各端子に相当するＮ+型半導体領域８、Ｐ+型半
導体領域９、ゲート電極７のいずれかに接続される。同
様に、入力バッファ回路セル２０Ｉを構成する複数個の
相補型ＭＩＳＦＥＴ（ＱＮ２及びＱＰ２）の夫々は、配
線１２で結線され、入力バッファ回路又は出力バッファ
回路の前段論理回路のいずれかを構成する。
【００５１】前記バッファ回路２０の出力バッファ回路
セル２０Ｂを構成する相補型ＭＩＳＦＥＴのＮチャネル
ＭＩＳＦＥＴＱＮ１のソース領域に相当するＮ+型半導
体領域８には基準電源ＶＳＳ１が印加される。基準電源
ＶＳＳ１は例えば回路の接地電位０［Ｖ］である。基準
電源ＶＳＳ１は、図１、図３及び図４に示すように、出
力バッファ回路セル２０Ｂを構成する相補型ＭＩＳＦＥ
Ｔ上に延在する基準電源配線（ＶＳＳ１）１５から供給
される。基準電源配線１５は、層間絶縁膜１３上に延在
し、この層間絶縁膜１３に形成された接続孔１４を通し
て一旦配線１２に接続し、この配線１２を介してＮ+型
半導体領域８に接続される。基準電源配線１５は前述の
外部端子１５と同一導電層つまり２層配線構造の最上層
の配線層に構成される。
セル２０Ｂを構成する相補型ＭＩＳＦＥＴのＮチャネル
ＭＩＳＦＥＴＱＮ１のソース領域に相当するＮ+型半導
体領域８には基準電源ＶＳＳ１が印加される。基準電源
ＶＳＳ１は例えば回路の接地電位０［Ｖ］である。基準
電源ＶＳＳ１は、図１、図３及び図４に示すように、出
力バッファ回路セル２０Ｂを構成する相補型ＭＩＳＦＥ
Ｔ上に延在する基準電源配線（ＶＳＳ１）１５から供給
される。基準電源配線１５は、層間絶縁膜１３上に延在
し、この層間絶縁膜１３に形成された接続孔１４を通し
て一旦配線１２に接続し、この配線１２を介してＮ+型
半導体領域８に接続される。基準電源配線１５は前述の
外部端子１５と同一導電層つまり２層配線構造の最上層
の配線層に構成される。
【００５２】本実施の形態のＡＳＩＣ３１では、図４に
示すように、バッファ回路２０の出力バッファ回路セル
２０Ｂ上に基準電源配線１５が延在する。この基準電源
配線１５はバッファ回路２０の配列方向に沿ってほぼ平
行に延在する。基準電源配線１５は出力バッファ回路セ
ル２０Ｂで構成される出力バッファ回路に基準電源ＶＳ
Ｓ１を供給する。
示すように、バッファ回路２０の出力バッファ回路セル
２０Ｂ上に基準電源配線１５が延在する。この基準電源
配線１５はバッファ回路２０の配列方向に沿ってほぼ平
行に延在する。基準電源配線１５は出力バッファ回路セ
ル２０Ｂで構成される出力バッファ回路に基準電源ＶＳ
Ｓ１を供給する。
【００５３】前記出力バッファ回路セル２０Ｂを構成す
る相補型ＭＩＳＦＥＴのＮチャネルＭＩＳＦＥＴＱＮ１
のソース領域であるＮ+型半導体領域８に印加される基
準電源ＶＳＳ１は、このＮチャネルＭＩＳＦＥＴＱＮ１
を構成するＰ型ウエル領域４にも印加される。Ｐ型ウエ
ル領域４への基準電源ＶＳＳ１の印加は、基準電源配線
１５から配線１２、Ｐ+型半導体領域９の夫々を通して
行われる。
る相補型ＭＩＳＦＥＴのＮチャネルＭＩＳＦＥＴＱＮ１
のソース領域であるＮ+型半導体領域８に印加される基
準電源ＶＳＳ１は、このＮチャネルＭＩＳＦＥＴＱＮ１
を構成するＰ型ウエル領域４にも印加される。Ｐ型ウエ
ル領域４への基準電源ＶＳＳ１の印加は、基準電源配線
１５から配線１２、Ｐ+型半導体領域９の夫々を通して
行われる。
【００５４】同様に、前記バッファ回路２０の出力バッ
ファ回路セル２０Ｂを構成する相補型ＭＩＳＦＥＴのＰ
チャネルＭＩＳＦＥＴＱＰ１のソース領域に相当するＰ
+型半導体領域９には動作電源ＶＣＣ１が印加される。
動作電源ＶＣＣ１は例えば回路の降圧動作電位３．３
［Ｖ］（又は５［Ｖ］）である。動作電源ＶＣＣ１は、
図１、図３及び図４に示すように、出力バッファ回路セ
ル２０Ｂを構成する相補型ＭＩＳＦＥＴ上に延在する動
作電源配線（ＶＣＣ１）１５から供給される。動作電源
配線１５は、基準電源配線１５と同様に、配線１２を介
してＰ+型半導体領域９に接続される。
ファ回路セル２０Ｂを構成する相補型ＭＩＳＦＥＴのＰ
チャネルＭＩＳＦＥＴＱＰ１のソース領域に相当するＰ
+型半導体領域９には動作電源ＶＣＣ１が印加される。
動作電源ＶＣＣ１は例えば回路の降圧動作電位３．３
［Ｖ］（又は５［Ｖ］）である。動作電源ＶＣＣ１は、
図１、図３及び図４に示すように、出力バッファ回路セ
ル２０Ｂを構成する相補型ＭＩＳＦＥＴ上に延在する動
作電源配線（ＶＣＣ１）１５から供給される。動作電源
配線１５は、基準電源配線１５と同様に、配線１２を介
してＰ+型半導体領域９に接続される。
【００５５】前記動作電源配線１５は、基準電源配線１
５と同様に、図４に示すように、バッファ回路２０の出
力バッファ回路セル２０Ｂ上に延在する。この動作電源
配線１５はバッファ回路２０の配列方向に沿ってほぼ平
行に延在する。動作電源配線１５は出力バッファ回路セ
ル２０Ｂで構成される出力バッファ回路に動作電源ＶＣ
Ｃ１を供給する。
５と同様に、図４に示すように、バッファ回路２０の出
力バッファ回路セル２０Ｂ上に延在する。この動作電源
配線１５はバッファ回路２０の配列方向に沿ってほぼ平
行に延在する。動作電源配線１５は出力バッファ回路セ
ル２０Ｂで構成される出力バッファ回路に動作電源ＶＣ
Ｃ１を供給する。
【００５６】前記出力バッファ回路セル２０Ｂを構成す
る相補型ＭＩＳＦＥＴのＰチャネルＭＩＳＦＥＴＱＰ１
のソース領域であるＰ+型半導体領域９に印加される動
作電源ＶＣＣ１は、このＰチャネルＭＩＳＦＥＴＱＰ１
を構成するＮ型ウエル領域３にも印加される。Ｎ型ウエ
ル領域３への動作電源ＶＣＣ１の印加は、動作電源配線
１５から配線１２、Ｎ+型半導体領域８の夫々を通して
行われる。
る相補型ＭＩＳＦＥＴのＰチャネルＭＩＳＦＥＴＱＰ１
のソース領域であるＰ+型半導体領域９に印加される動
作電源ＶＣＣ１は、このＰチャネルＭＩＳＦＥＴＱＰ１
を構成するＮ型ウエル領域３にも印加される。Ｎ型ウエ
ル領域３への動作電源ＶＣＣ１の印加は、動作電源配線
１５から配線１２、Ｎ+型半導体領域８の夫々を通して
行われる。
【００５７】前記バッファ回路２０の入力バッファ回路
セル２０Ｉを構成する相補型ＭＩＳＦＥＴのＮチャネル
ＭＩＳＦＥＴＱＮ２のソース領域（Ｎ+型半導体領域
８）には基準電源ＶＳＳ２が印加される。基準電源ＶＳ
Ｓ２は、例えば前述の基準電源ＶＳＳ１と同一の接地電
位０［Ｖ］であるが、ＡＳＩＣ３１内において前述の基
準電源ＶＳＳ１と分離され独立化される。つまり、基準
電源ＶＳＳ１、基準電源ＶＳＳ２の夫々は、前述のＰＣ
Ｂ等の実装基板に搭載される回路システムにおいて１つ
の基準電源を分離し独立化してＡＳＩＣ３１内に供給さ
れたものである。この独立化された一方の基準電源ＶＳ
Ｓ１は主にバッファ回路２０の出力バッファ回路セル２
０Ｂに供給され、他方の基準電源ＶＳＳ２は主にバッフ
ァ回路２０の入力バッファ回路セル２０Ｉ及び後述する
内部回路２２に供給される。つまり、バッファ回路２０
の出力バッファ回路セル２０Ｂで構成される出力バッフ
ァ回路の動作で基準電源ＶＳＳ１に発生するノイズは、
入力バッファ回路セル２０で構成される入力バッファ回
路或は出力バッファ回路の前段論理回路、又は内部回路
２２に供給される基準電源ＶＳＳ２に実質的に伝播され
ない。基準電源ＶＳＳ２は、図１、図３及び図４に示す
ように、バッファ回路２０の入力バッファ回路セル２０
Ｉを構成する相補型ＭＩＳＦＥＴ上に延在する基準電源
配線（ＶＳＳ２）１５から供給される。基準電源配線１
５は、一旦配線１２に接続され、この配線１２を介して
Ｎ+型半導体領域８に接続される。図４に示すように、
本実施の形態のＡＳＩＣ３１は、入力バッファ回路セル
２０Ｉ上に延在する基準電源配線１５が２本構成され
る。２本の基準電源配線１５はバッファ回路２０の配列
方向に沿ってほぼ平行に延在する。また、入力バッファ
回路セル２０Ｉを構成する相補型ＭＩＳＦＥＴのＮチャ
ネルＭＩＳＦＥＴＱＮ２のソース領域（Ｎ+型半導体領
域８）に印加される基準電源ＶＳＳ２は、このＮチャネ
ルＭＩＳＦＥＴＱＮ２を構成するＰ型ウエル領域４にも
印加される。
セル２０Ｉを構成する相補型ＭＩＳＦＥＴのＮチャネル
ＭＩＳＦＥＴＱＮ２のソース領域（Ｎ+型半導体領域
８）には基準電源ＶＳＳ２が印加される。基準電源ＶＳ
Ｓ２は、例えば前述の基準電源ＶＳＳ１と同一の接地電
位０［Ｖ］であるが、ＡＳＩＣ３１内において前述の基
準電源ＶＳＳ１と分離され独立化される。つまり、基準
電源ＶＳＳ１、基準電源ＶＳＳ２の夫々は、前述のＰＣ
Ｂ等の実装基板に搭載される回路システムにおいて１つ
の基準電源を分離し独立化してＡＳＩＣ３１内に供給さ
れたものである。この独立化された一方の基準電源ＶＳ
Ｓ１は主にバッファ回路２０の出力バッファ回路セル２
０Ｂに供給され、他方の基準電源ＶＳＳ２は主にバッフ
ァ回路２０の入力バッファ回路セル２０Ｉ及び後述する
内部回路２２に供給される。つまり、バッファ回路２０
の出力バッファ回路セル２０Ｂで構成される出力バッフ
ァ回路の動作で基準電源ＶＳＳ１に発生するノイズは、
入力バッファ回路セル２０で構成される入力バッファ回
路或は出力バッファ回路の前段論理回路、又は内部回路
２２に供給される基準電源ＶＳＳ２に実質的に伝播され
ない。基準電源ＶＳＳ２は、図１、図３及び図４に示す
ように、バッファ回路２０の入力バッファ回路セル２０
Ｉを構成する相補型ＭＩＳＦＥＴ上に延在する基準電源
配線（ＶＳＳ２）１５から供給される。基準電源配線１
５は、一旦配線１２に接続され、この配線１２を介して
Ｎ+型半導体領域８に接続される。図４に示すように、
本実施の形態のＡＳＩＣ３１は、入力バッファ回路セル
２０Ｉ上に延在する基準電源配線１５が２本構成され
る。２本の基準電源配線１５はバッファ回路２０の配列
方向に沿ってほぼ平行に延在する。また、入力バッファ
回路セル２０Ｉを構成する相補型ＭＩＳＦＥＴのＮチャ
ネルＭＩＳＦＥＴＱＮ２のソース領域（Ｎ+型半導体領
域８）に印加される基準電源ＶＳＳ２は、このＮチャネ
ルＭＩＳＦＥＴＱＮ２を構成するＰ型ウエル領域４にも
印加される。
【００５８】同様に、前記バッファ回路２０の入力バッ
ファ回路セル２０ＩのＰチャネルＭＩＳＦＥＴＱＰ２の
ソース領域（Ｐ+型半導体領域９）には動作電源ＶＣＣ
２が印加される。動作電源ＶＣＣ２は、例えば前述の動
作電源ＶＣＣ１と同一の降圧動作電位３．３［Ｖ］であ
るが、ＡＳＩＣ３１内において前述の動作電源ＶＣＣ１
と分離され独立化される。つまり、この独立化された一
方の動作電源ＶＣＣ１は主にバッファ回路２０の出力バ
ッファ回路セル２０Ｂに供給され、他方の動作電源ＶＣ
Ｃ２は主にバッファ回路２０の入力バッファ回路セル２
０Ｉ及び内部回路２２に供給される。動作電源ＶＣＣ２
は、図１、図３及び図４に示すように、入力バッファ回
路セル２０Ｉを構成する相補型ＭＩＳＦＥＴ上に延在す
る動作電源配線（ＶＣＣ２）１５から供給される。動作
電源配線１５は、一旦配線１２に接続され、この配線１
２を介してＰ+型半導体領域９に接続される。図４に示
すように、本実施の形態のＡＳＩＣ３１は、入力バッフ
ァ回路セル２０Ｉ上に延在する動作電源配線１５が２本
構成される。２本の基準電源配線１５はバッファ回路２
０の配列方向に沿ってほぼ平行に延在する。また、入力
バッファ回路セル２０Ｉを構成する相補型ＭＩＳＦＥＴ
のＰチャネルＭＩＳＦＥＴＱＰ２のソース領域（Ｐ+型
半導体領域９）に印加される動作電源ＶＣＣ２はこのＰ
チャネルＭＩＳＦＥＴＱＰ２を構成するＮ型ウエル領域
３にも印加される。
ファ回路セル２０ＩのＰチャネルＭＩＳＦＥＴＱＰ２の
ソース領域（Ｐ+型半導体領域９）には動作電源ＶＣＣ
２が印加される。動作電源ＶＣＣ２は、例えば前述の動
作電源ＶＣＣ１と同一の降圧動作電位３．３［Ｖ］であ
るが、ＡＳＩＣ３１内において前述の動作電源ＶＣＣ１
と分離され独立化される。つまり、この独立化された一
方の動作電源ＶＣＣ１は主にバッファ回路２０の出力バ
ッファ回路セル２０Ｂに供給され、他方の動作電源ＶＣ
Ｃ２は主にバッファ回路２０の入力バッファ回路セル２
０Ｉ及び内部回路２２に供給される。動作電源ＶＣＣ２
は、図１、図３及び図４に示すように、入力バッファ回
路セル２０Ｉを構成する相補型ＭＩＳＦＥＴ上に延在す
る動作電源配線（ＶＣＣ２）１５から供給される。動作
電源配線１５は、一旦配線１２に接続され、この配線１
２を介してＰ+型半導体領域９に接続される。図４に示
すように、本実施の形態のＡＳＩＣ３１は、入力バッフ
ァ回路セル２０Ｉ上に延在する動作電源配線１５が２本
構成される。２本の基準電源配線１５はバッファ回路２
０の配列方向に沿ってほぼ平行に延在する。また、入力
バッファ回路セル２０Ｉを構成する相補型ＭＩＳＦＥＴ
のＰチャネルＭＩＳＦＥＴＱＰ２のソース領域（Ｐ+型
半導体領域９）に印加される動作電源ＶＣＣ２はこのＰ
チャネルＭＩＳＦＥＴＱＰ２を構成するＮ型ウエル領域
３にも印加される。
【００５９】図３に示すように、前記バッファ回路２０
の出力バッファ回路セル２０Ｂ上を延在する基準電源配
線（ＶＳＳ１）１５、動作電源配線（ＶＣＣ１）１５の
夫々は基本的には延在方向に沿って複数本に分割され
る。本実施の形態のＡＳＩＣ３１において、基準電源配
線１５及び動作電源配線１５は、図３中、上辺及び右辺
に沿って延在するもの、左辺及び下辺に沿って延在する
ものに合計２分割される。出力バッファ回路セル２０Ｂ
で構成される出力バッファ回路はその動作で発生するノ
イズが大きいので、基準電源配線１５及び動作電源配線
１５の分割によりノイズを分散できる。
の出力バッファ回路セル２０Ｂ上を延在する基準電源配
線（ＶＳＳ１）１５、動作電源配線（ＶＣＣ１）１５の
夫々は基本的には延在方向に沿って複数本に分割され
る。本実施の形態のＡＳＩＣ３１において、基準電源配
線１５及び動作電源配線１５は、図３中、上辺及び右辺
に沿って延在するもの、左辺及び下辺に沿って延在する
ものに合計２分割される。出力バッファ回路セル２０Ｂ
で構成される出力バッファ回路はその動作で発生するノ
イズが大きいので、基準電源配線１５及び動作電源配線
１５の分割によりノイズを分散できる。
【００６０】また、バッファ回路２０の入力バッファ回
路セル２０Ｉ上を延在する基準電源配線（ＶＳＳ２）１
５、動作電源配線（ＶＣＣ２）１５の夫々は、出力バッ
ファ回路に比べて入力バッファ回路セル２０Ｉで構成さ
れる入力バッファ回路或は前段論理回路又は内部回路２
２で発生するノイズが小さいので、基本的に延在方向に
沿って分割しない。つまり、この基準電源配線１５、動
作電源配線１５の夫々は、ＡＳＩＣ３１の各辺に沿って
延在し、平面形状がリング形状で構成される。
路セル２０Ｉ上を延在する基準電源配線（ＶＳＳ２）１
５、動作電源配線（ＶＣＣ２）１５の夫々は、出力バッ
ファ回路に比べて入力バッファ回路セル２０Ｉで構成さ
れる入力バッファ回路或は前段論理回路又は内部回路２
２で発生するノイズが小さいので、基本的に延在方向に
沿って分割しない。つまり、この基準電源配線１５、動
作電源配線１５の夫々は、ＡＳＩＣ３１の各辺に沿って
延在し、平面形状がリング形状で構成される。
【００６１】このように構成されるバッファ回路２０
は、バッファ回路セルを使用し、例えば、図５（等価回
路図）に示す出力バッファ回路及びその前段論理回路を
構成できる。つまり、前述のように、出力バッファ回路
は、バッファ回路２０の出力バッファ回路セル２０Ｂの
相補型ＭＩＳＦＥＴで構成される。また、出力バッファ
回路の前段論理回路は、バッファ回路２０の入力バッフ
ァ回路セル２０Ｉで構成される。図５中、ＤＩＮは出力
信号の入力端子、（バー）ＥＮはイネーブル信号端子の
夫々である。
は、バッファ回路セルを使用し、例えば、図５（等価回
路図）に示す出力バッファ回路及びその前段論理回路を
構成できる。つまり、前述のように、出力バッファ回路
は、バッファ回路２０の出力バッファ回路セル２０Ｂの
相補型ＭＩＳＦＥＴで構成される。また、出力バッファ
回路の前段論理回路は、バッファ回路２０の入力バッフ
ァ回路セル２０Ｉで構成される。図５中、ＤＩＮは出力
信号の入力端子、（バー）ＥＮはイネーブル信号端子の
夫々である。
【００６２】前記バッファ回路２０の領域、つまりＡＳ
ＩＣ３１の周辺領域においては、図１及び図４に示すよ
うに、出力バッファ回路セル２０Ｂの相補型ＭＩＳＦＥ
ＴのＮチャネルＭＩＳＦＥＴＱＮ１が配置されたＰ型ウ
エル領域４、Ｐ-型半導体基板１の夫々の間に分離領域
２が構成される。分離領域２は、Ｎ型半導体領域（又は
Ｎ型ウエル領域）で構成され、前記Ｐ型ウエル領域４の
側面及び底面の実質的に全領域に沿ってこのＰ型ウエル
領域４を被覆し構成される。換言すれば、Ｐ型ウエル領
域４はその接合深さに比べて深い接合深さを有する分離
領域（Ｎ型半導体領域）２の主面部に構成される。この
分離領域２はＰ型ウエル領域４、Ｐ-型半導体基板１の
夫々に対して逆導電型のＮ型半導体領域で構成されるの
で、Ｐ型ウエル領域４、Ｐ-型半導体基板１の夫々はＰ
Ｎ接合で分離される。
ＩＣ３１の周辺領域においては、図１及び図４に示すよ
うに、出力バッファ回路セル２０Ｂの相補型ＭＩＳＦＥ
ＴのＮチャネルＭＩＳＦＥＴＱＮ１が配置されたＰ型ウ
エル領域４、Ｐ-型半導体基板１の夫々の間に分離領域
２が構成される。分離領域２は、Ｎ型半導体領域（又は
Ｎ型ウエル領域）で構成され、前記Ｐ型ウエル領域４の
側面及び底面の実質的に全領域に沿ってこのＰ型ウエル
領域４を被覆し構成される。換言すれば、Ｐ型ウエル領
域４はその接合深さに比べて深い接合深さを有する分離
領域（Ｎ型半導体領域）２の主面部に構成される。この
分離領域２はＰ型ウエル領域４、Ｐ-型半導体基板１の
夫々に対して逆導電型のＮ型半導体領域で構成されるの
で、Ｐ型ウエル領域４、Ｐ-型半導体基板１の夫々はＰ
Ｎ接合で分離される。
【００６３】前記分離領域２であるＮ型半導体領域は、
Ｐ型ウエル領域４、Ｐ-型半導体領域１の夫々に対して
逆バイアスとなる電位が供給される。本実施の形態のＡ
ＳＩＣ３１は、基準電源ＶＳＳ及び動作電源ＶＣＣの２
系統の電源が使用されるので、分離領域２には動作電源
ＶＣＣが供給される。分離領域２に供給される動作電源
ＶＣＣは、バッファ回路２０の出力バッファ回路セル２
０Ｂに供給される動作電源ＶＣＣ１を供給してもよい
が、それに比べてノイズの発生が少なく電位の安定性が
高い、入力バッファ回路セル２０Ｉ又は内部回路２２に
供給される動作電源ＶＣＣ２を供給する。分離領域２へ
の動作電源ＶＣＣ２の供給は、図１、図３及び図４に示
すように、外部端子１５から直接引き出された、又は前
記入力バッファ回路セル２０Ｉ上を延在する動作電源配
線（ＶＣＣ２）１５から引き出された動作電源配線（Ｖ
ＣＣ２）１５で行われる。この動作電源配線１５は配線
１２、Ｎ+型半導体領域８の夫々を通して分離領域２に
動作電源ＶＣＣ２を供給する。
Ｐ型ウエル領域４、Ｐ-型半導体領域１の夫々に対して
逆バイアスとなる電位が供給される。本実施の形態のＡ
ＳＩＣ３１は、基準電源ＶＳＳ及び動作電源ＶＣＣの２
系統の電源が使用されるので、分離領域２には動作電源
ＶＣＣが供給される。分離領域２に供給される動作電源
ＶＣＣは、バッファ回路２０の出力バッファ回路セル２
０Ｂに供給される動作電源ＶＣＣ１を供給してもよい
が、それに比べてノイズの発生が少なく電位の安定性が
高い、入力バッファ回路セル２０Ｉ又は内部回路２２に
供給される動作電源ＶＣＣ２を供給する。分離領域２へ
の動作電源ＶＣＣ２の供給は、図１、図３及び図４に示
すように、外部端子１５から直接引き出された、又は前
記入力バッファ回路セル２０Ｉ上を延在する動作電源配
線（ＶＣＣ２）１５から引き出された動作電源配線（Ｖ
ＣＣ２）１５で行われる。この動作電源配線１５は配線
１２、Ｎ+型半導体領域８の夫々を通して分離領域２に
動作電源ＶＣＣ２を供給する。
【００６４】前記分離領域２は、バッファ回路２０の配
列方向に沿って隣接する他の分離領域２と一体に構成さ
れ電気的に接続される。図３に２点鎖線で囲い符号２で
示すように、ＡＳＩＣ３１の方形状の一辺に沿って配列
される複数個のバッファ回路２０の夫々の分離領域２
は、相互に一体に構成され、共通化される。ＡＳＩＣ３
１の各辺毎に共通化された分離領域２の夫々は相互に分
離され離隔される。前記分離領域２の一体化は複数個の
バッファ回路２０の出力バッファ回路セル２０Ｂ内のＰ
型ウエル領域４の夫々の一体化を意味する。また、前記
分離領域２の相互の分離は、ＡＳＩＣ３１の各辺毎に共
通化された出力バッファ回路セル２０Ｂ内のＰ型ウエル
領域４間の分離を意味する。前記分離領域２は複数個の
バッファ回路２０毎に相互に分離し配置した場合、各々
の分離領域２はＰ-型半導体基板１からＰ型ウエル領域
４を電気的に分離し、このＰ型ウエル領域４やその主面
に構成されるＮチャネルＭＩＳＦＥＴＱＮ１に供給され
る電源或は信号レベルを自由に設定できる特徴がある。
列方向に沿って隣接する他の分離領域２と一体に構成さ
れ電気的に接続される。図３に２点鎖線で囲い符号２で
示すように、ＡＳＩＣ３１の方形状の一辺に沿って配列
される複数個のバッファ回路２０の夫々の分離領域２
は、相互に一体に構成され、共通化される。ＡＳＩＣ３
１の各辺毎に共通化された分離領域２の夫々は相互に分
離され離隔される。前記分離領域２の一体化は複数個の
バッファ回路２０の出力バッファ回路セル２０Ｂ内のＰ
型ウエル領域４の夫々の一体化を意味する。また、前記
分離領域２の相互の分離は、ＡＳＩＣ３１の各辺毎に共
通化された出力バッファ回路セル２０Ｂ内のＰ型ウエル
領域４間の分離を意味する。前記分離領域２は複数個の
バッファ回路２０毎に相互に分離し配置した場合、各々
の分離領域２はＰ-型半導体基板１からＰ型ウエル領域
４を電気的に分離し、このＰ型ウエル領域４やその主面
に構成されるＮチャネルＭＩＳＦＥＴＱＮ１に供給され
る電源或は信号レベルを自由に設定できる特徴がある。
【００６５】逆に、分離領域２は複数個のバッファ回路
２０の夫々において相互に一体に構成した場合、各々の
分離領域２を相互に分離し離隔する領域が廃止できるの
で、この離隔領域に相当する分、分離領域２の占有面積
を縮小できる特徴がある。ＡＳＩＣ３１はいずれの場
合、つまり複数個の分離領域２をバッファ回路２０毎に
相互に分離又は相互に一体化してもよいが、本実施の形
態のＡＳＩＣ３１は、所定数のバッファ回路２０の分離
領域２を一体に構成すると共に、この一体化された分離
領域２間を相互に分離し、前述の両者の特徴を得る構造
で構成される。
２０の夫々において相互に一体に構成した場合、各々の
分離領域２を相互に分離し離隔する領域が廃止できるの
で、この離隔領域に相当する分、分離領域２の占有面積
を縮小できる特徴がある。ＡＳＩＣ３１はいずれの場
合、つまり複数個の分離領域２をバッファ回路２０毎に
相互に分離又は相互に一体化してもよいが、本実施の形
態のＡＳＩＣ３１は、所定数のバッファ回路２０の分離
領域２を一体に構成すると共に、この一体化された分離
領域２間を相互に分離し、前述の両者の特徴を得る構造
で構成される。
【００６６】前記バッファ回路２０の出力バッファ回路
セル２０ＢのＰチャネルＭＩＳＦＥＴＱＰ１を配置した
Ｎ型ウエル領域３は基本的にＰ-型半導体基板１に対し
てＰＮ接合で電気的に分離される。したがって、バッフ
ァ回路２０Ｂの占有面積を縮小する目的で、分離領域２
は出力バッファ回路セル２０ＢのＮチャネルＭＩＳＦＥ
ＴＱＮ１を配置したＰ型ウエル領域４、Ｐ-型半導体基
板１の夫々の間にのみ構成される。また、分離領域２
は、同様に占有面積を縮小する目的で、基本的にバッフ
ァ回路２０の入力バッファ回路セル２０Ｉ及び内部回路
２２の領域には構成しない。基本的に、バッファ回路２
０の出力バッファ回路セル２０Ｂ内のＮ型ウエル領域３
は出力バッファ回路セル２０Ｂ内のＰ型ウエル領域４と
同様に一体化され或は分離される。また、基本的に、バ
ッファ回路２０の入力バッファ回路セル２０Ｉ内のＰ型
ウエル領域４、Ｎ型ウエル領域３の夫々は、出力バッフ
ァ回路セル２０Ｂ内のＰ型ウエル領域４、Ｎ型ウエル領
域３の夫々の一体化或は分離に対応し、一体化或は分離
される。
セル２０ＢのＰチャネルＭＩＳＦＥＴＱＰ１を配置した
Ｎ型ウエル領域３は基本的にＰ-型半導体基板１に対し
てＰＮ接合で電気的に分離される。したがって、バッフ
ァ回路２０Ｂの占有面積を縮小する目的で、分離領域２
は出力バッファ回路セル２０ＢのＮチャネルＭＩＳＦＥ
ＴＱＮ１を配置したＰ型ウエル領域４、Ｐ-型半導体基
板１の夫々の間にのみ構成される。また、分離領域２
は、同様に占有面積を縮小する目的で、基本的にバッフ
ァ回路２０の入力バッファ回路セル２０Ｉ及び内部回路
２２の領域には構成しない。基本的に、バッファ回路２
０の出力バッファ回路セル２０Ｂ内のＮ型ウエル領域３
は出力バッファ回路セル２０Ｂ内のＰ型ウエル領域４と
同様に一体化され或は分離される。また、基本的に、バ
ッファ回路２０の入力バッファ回路セル２０Ｉ内のＰ型
ウエル領域４、Ｎ型ウエル領域３の夫々は、出力バッフ
ァ回路セル２０Ｂ内のＰ型ウエル領域４、Ｎ型ウエル領
域３の夫々の一体化或は分離に対応し、一体化或は分離
される。
【００６７】前記分離領域２は、ＡＳＩＣ３１の製造プ
ロセスにおいて、Ｐ-型半導体基板１の主面のバッファ
回路形成領域（周辺領域）にＮ型不純物を導入し、この
Ｎ型不純物に引き伸し拡散を施し形成する。Ｎ型不純物
はイオン打込み法又は固相拡散法を使用し導入される。
Ｎ型ウエル領域３、Ｐ型ウエル領域４の夫々は分離領域
２を形成した後に形成される。つまり、分離領域２であ
るＮ型半導体領域は、Ｎ型ウエル領域３よりも前工程
で、かつＮ型ウエル領域３と異なる工程で形成される。
ロセスにおいて、Ｐ-型半導体基板１の主面のバッファ
回路形成領域（周辺領域）にＮ型不純物を導入し、この
Ｎ型不純物に引き伸し拡散を施し形成する。Ｎ型不純物
はイオン打込み法又は固相拡散法を使用し導入される。
Ｎ型ウエル領域３、Ｐ型ウエル領域４の夫々は分離領域
２を形成した後に形成される。つまり、分離領域２であ
るＮ型半導体領域は、Ｎ型ウエル領域３よりも前工程
で、かつＮ型ウエル領域３と異なる工程で形成される。
【００６８】また、前記分離領域２はＮ型ウエル領域３
と同一工程で形成してもよい。この場合、分離領域２と
なるＮ型ウエル領域３を形成後、その主面部にはＰ型ウ
エル領域４が形成される。
と同一工程で形成してもよい。この場合、分離領域２と
なるＮ型ウエル領域３を形成後、その主面部にはＰ型ウ
エル領域４が形成される。
【００６９】次に、前記ＡＳＩＣ３１の内部回路２２を
構成する基本セル２１の構造について、前記図１及び図
６（要部平面図）を使用し、簡単に説明する。
構成する基本セル２１の構造について、前記図１及び図
６（要部平面図）を使用し、簡単に説明する。
【００７０】図１及び図６に示すように、基本セル２１
は、４個のＮチャネルＭＩＳＦＥＴＱＮ２及び４個のＰ
チャネルＭＩＳＦＥＴＱＰ２、合計４個の相補型ＭＩＳ
ＦＥＴで構成される。
は、４個のＮチャネルＭＩＳＦＥＴＱＮ２及び４個のＰ
チャネルＭＩＳＦＥＴＱＰ２、合計４個の相補型ＭＩＳ
ＦＥＴで構成される。
【００７１】前記基本セル２１のＮチャネルＭＩＳＦＥ
ＴＱＮ２は、素子分離絶縁膜５で周囲を親定された活性
領域内において、Ｐ型ウエル領域４の主面に構成され
る。ＮチャネルＭＩＳＦＥＴＱＮ２は主にＰ型ウエル領
域４、ゲート絶縁膜６、ゲート電極７、ソース領域及び
ドレイン領域である一対のＮ+型半導体領域８で構成さ
れる。
ＴＱＮ２は、素子分離絶縁膜５で周囲を親定された活性
領域内において、Ｐ型ウエル領域４の主面に構成され
る。ＮチャネルＭＩＳＦＥＴＱＮ２は主にＰ型ウエル領
域４、ゲート絶縁膜６、ゲート電極７、ソース領域及び
ドレイン領域である一対のＮ+型半導体領域８で構成さ
れる。
【００７２】基本セル２１のＰチャネルＭＩＳＦＥＴＱ
Ｐ２は、同様に素子分離絶縁膜５で周囲を親定された活
性領域内において、Ｎ型ウエル領域３の主面に構成され
る。ＰチャネルＭＩＳＦＥＴＱＰ２は主にＮ型ウエル領
域３、ゲート絶縁膜６、ゲート電極７、ソース領域及び
ドレイン領域である一対のＮ+型半導体領域９で構成さ
れる。
Ｐ２は、同様に素子分離絶縁膜５で周囲を親定された活
性領域内において、Ｎ型ウエル領域３の主面に構成され
る。ＰチャネルＭＩＳＦＥＴＱＰ２は主にＮ型ウエル領
域３、ゲート絶縁膜６、ゲート電極７、ソース領域及び
ドレイン領域である一対のＮ+型半導体領域９で構成さ
れる。
【００７３】前記基本セル２１の４個のＮチャネルＭＩ
ＳＦＥＴＱＮ２は、前述のバッファ回路２０と同様に、
ゲート長方向に一体に構成される。同様に、４個のＰチ
ャネルＭＩＳＦＥＴＱＰ２はゲート長方向に一体に構成
される。この基本セル２１は４入力ＮＡＮＤゲート回路
を簡単に配置できるレイアウトで構成される。前記基本
セル２１の各々の相補型ＭＩＳＦＥＴは配線１２で結線
され、この基本セル２１又は複数個の組合せられた基本
セル２１は、図３に示すクロックバッファ回路Ｌ１、論
理回路Ｌ２、Ｌ３等を構成する。基本セル２１間の結線
（電源配線も含む）は、図３中、横方向に延在する結線
を配線１２で構成し、縦方向に延在する結線を配線１５
で構成する。基本セル２１の内部の結線、基本セル２１
間の結線等はコンピュータを使用する自動配置配線シス
テムで自動的にレイアウトされる。
ＳＦＥＴＱＮ２は、前述のバッファ回路２０と同様に、
ゲート長方向に一体に構成される。同様に、４個のＰチ
ャネルＭＩＳＦＥＴＱＰ２はゲート長方向に一体に構成
される。この基本セル２１は４入力ＮＡＮＤゲート回路
を簡単に配置できるレイアウトで構成される。前記基本
セル２１の各々の相補型ＭＩＳＦＥＴは配線１２で結線
され、この基本セル２１又は複数個の組合せられた基本
セル２１は、図３に示すクロックバッファ回路Ｌ１、論
理回路Ｌ２、Ｌ３等を構成する。基本セル２１間の結線
（電源配線も含む）は、図３中、横方向に延在する結線
を配線１２で構成し、縦方向に延在する結線を配線１５
で構成する。基本セル２１の内部の結線、基本セル２１
間の結線等はコンピュータを使用する自動配置配線シス
テムで自動的にレイアウトされる。
【００７４】基本セル２１のＮチャネルＭＩＳＦＥＴＱ
Ｎ２のソース領域に相当するＮ+型半導体領域８及びこ
のＮチャネルＭＩＳＦＥＴＱＮ２を配置するＰ型ウエル
領域４には基準電源ＶＳＳ２が供給される。基準電源Ｖ
ＳＳ２は、図３及び図６に示すように、バッファ回路２
０の入力バッファ回路セル２０Ｉ上を延在する基準電源
配線（ＶＳＳ２）１５から、基本セル２１上を延在する
基準電源配線（ＶＳＳ２）１２を介して、基本セル２１
に供給される。同様に、基本セル２１のＰチャネルＭＩ
ＳＦＥＴＱＰ２のソース領域に相当するＰ+型半導体領
域９及びこのＰチャネルＭＩＳＦＥＴＱＰ２を配置する
Ｎ型ウエル領域３には動作電源ＶＣＣ２が供給される。
Ｎ２のソース領域に相当するＮ+型半導体領域８及びこ
のＮチャネルＭＩＳＦＥＴＱＮ２を配置するＰ型ウエル
領域４には基準電源ＶＳＳ２が供給される。基準電源Ｖ
ＳＳ２は、図３及び図６に示すように、バッファ回路２
０の入力バッファ回路セル２０Ｉ上を延在する基準電源
配線（ＶＳＳ２）１５から、基本セル２１上を延在する
基準電源配線（ＶＳＳ２）１２を介して、基本セル２１
に供給される。同様に、基本セル２１のＰチャネルＭＩ
ＳＦＥＴＱＰ２のソース領域に相当するＰ+型半導体領
域９及びこのＰチャネルＭＩＳＦＥＴＱＰ２を配置する
Ｎ型ウエル領域３には動作電源ＶＣＣ２が供給される。
【００７５】動作電源ＶＣＣ２は、図３及び図６に示す
ように、バッファ回路２０の入力バッファ回路セル２０
Ｉ上を延在する動作電源能線（ＶＣＣ２）１５から、基
本セル２１上を延在する動作電源配線（ＶＣＣ２）１２
を介して、基本セル２１に供給される。なお、前記バッ
ファ回路２０の入力バッファ回路セル２０Ｉを構成する
相補型ＭＩＳＦＥＴは、基本セル２１を構成する相補型
ＭＩＳＦＥＴと実質的に同一構造で構成される。また、
基本セル２１内のＰ型ウエル領域４、Ｎ型ウエル領域３
の夫々は基本的に所定数の基本セル２１毎に一体に構成
され、この一体化されたＰ型ウエル領域４、Ｎ型ウエル
領域３の夫々は相互に分離され離隔される。
ように、バッファ回路２０の入力バッファ回路セル２０
Ｉ上を延在する動作電源能線（ＶＣＣ２）１５から、基
本セル２１上を延在する動作電源配線（ＶＣＣ２）１２
を介して、基本セル２１に供給される。なお、前記バッ
ファ回路２０の入力バッファ回路セル２０Ｉを構成する
相補型ＭＩＳＦＥＴは、基本セル２１を構成する相補型
ＭＩＳＦＥＴと実質的に同一構造で構成される。また、
基本セル２１内のＰ型ウエル領域４、Ｎ型ウエル領域３
の夫々は基本的に所定数の基本セル２１毎に一体に構成
され、この一体化されたＰ型ウエル領域４、Ｎ型ウエル
領域３の夫々は相互に分離され離隔される。
【００７６】このように溝成されるＡＳＩＣ３１は下記
の作用効果を奏することができる。
の作用効果を奏することができる。
【００７７】（１）Ｐ-型半導体基板１の主面の周辺領
域に配置される、ＮチャネルＭＩＳＦＥＴＱＮ１を有す
るバッファ回路２０の出力バッファ回路セル２０Ｂに基
準電源ＶＳＳ１が供給され、前記Ｐ-型半導体基板１の
主面の中央領域に配置される、相補型ＭＩＳＦＥＴを有
する内部回路２２（バッファ回路２０の入力バッファ回
路セル２０Ｉも含む）に、前記基準電源ＶＳＳ１に対し
て独立の基準電源ＶＳＳ２が供給されるＡＳＩＣ３１に
おいて、前記バッファ回路２０の出力バッファ回路セル
２０ＢのＮチャネルＭＩＳＦＥＴＱＮ１を、前記Ｐ-型
半導体基板１の主面部に形成したＰ型ウエル領域４の主
面に構成し、このＰ型ウエル領域４、前記Ｐ-型半導体
基板１の夫々の間に、両者間を電気的に分離する分離領
域２を構成する。この構成により、前記バッファ回路２
０の出力バッファ回路セル２０Ｂで構成された出力バッ
ファ回路の動作で基準電源ＶＳＳ１にノイズ（電位の揺
れ）が発生した場合、基準電源ＶＳＳ１、基準電源ＶＳ
Ｓ２の夫々の電位差に基づき、前記Ｐ型ウエル領域４、
前記Ｐ-型半導体基板１の夫々に流れるトリガ電流（図
１に符号Ｉを付けて示す）を前記分離領域２で遮蔽でき
るので、前記Ｐ-型半導体基板１、内部回路２２の相補
型ＭＩＳＦＥＴ等で構成される寄生サイリスタの起動を
抑え、ＡＳＩＣ３１のラッチアップ耐圧を向上できる。
域に配置される、ＮチャネルＭＩＳＦＥＴＱＮ１を有す
るバッファ回路２０の出力バッファ回路セル２０Ｂに基
準電源ＶＳＳ１が供給され、前記Ｐ-型半導体基板１の
主面の中央領域に配置される、相補型ＭＩＳＦＥＴを有
する内部回路２２（バッファ回路２０の入力バッファ回
路セル２０Ｉも含む）に、前記基準電源ＶＳＳ１に対し
て独立の基準電源ＶＳＳ２が供給されるＡＳＩＣ３１に
おいて、前記バッファ回路２０の出力バッファ回路セル
２０ＢのＮチャネルＭＩＳＦＥＴＱＮ１を、前記Ｐ-型
半導体基板１の主面部に形成したＰ型ウエル領域４の主
面に構成し、このＰ型ウエル領域４、前記Ｐ-型半導体
基板１の夫々の間に、両者間を電気的に分離する分離領
域２を構成する。この構成により、前記バッファ回路２
０の出力バッファ回路セル２０Ｂで構成された出力バッ
ファ回路の動作で基準電源ＶＳＳ１にノイズ（電位の揺
れ）が発生した場合、基準電源ＶＳＳ１、基準電源ＶＳ
Ｓ２の夫々の電位差に基づき、前記Ｐ型ウエル領域４、
前記Ｐ-型半導体基板１の夫々に流れるトリガ電流（図
１に符号Ｉを付けて示す）を前記分離領域２で遮蔽でき
るので、前記Ｐ-型半導体基板１、内部回路２２の相補
型ＭＩＳＦＥＴ等で構成される寄生サイリスタの起動を
抑え、ＡＳＩＣ３１のラッチアップ耐圧を向上できる。
【００７８】（２）前記構成（１）の分離領域２は前記
Ｐ型ウエル領域４の周囲を覆うＮ型半導体領域で構成さ
れ、このＮ型半導体領域は前記内部回路２２に供給され
る電源の前記Ｐ型ウエル領域４、前記Ｐ-型半導体基板
１の夫々に対して逆バイアスとなる動作電源ＶＣＣ２が
印加される。この構成により、前記分離領域２のＮ型半
導体領域は、前記バッファ回路２０の出力バッファ回路
セル２０Ｂで構成される出力バッファ回路の動作でノイ
ズが多発する動作電源ＶＣＣ１に比べて、ノイズの発生
が少なく安定性の高い動作電源ＶＣＣ２を供給するの
で、前記トリガ電流の遮蔽能力を高め、ＡＳＩＣ３１の
ラッチアップ耐圧をより向上できる。
Ｐ型ウエル領域４の周囲を覆うＮ型半導体領域で構成さ
れ、このＮ型半導体領域は前記内部回路２２に供給され
る電源の前記Ｐ型ウエル領域４、前記Ｐ-型半導体基板
１の夫々に対して逆バイアスとなる動作電源ＶＣＣ２が
印加される。この構成により、前記分離領域２のＮ型半
導体領域は、前記バッファ回路２０の出力バッファ回路
セル２０Ｂで構成される出力バッファ回路の動作でノイ
ズが多発する動作電源ＶＣＣ１に比べて、ノイズの発生
が少なく安定性の高い動作電源ＶＣＣ２を供給するの
で、前記トリガ電流の遮蔽能力を高め、ＡＳＩＣ３１の
ラッチアップ耐圧をより向上できる。
【００７９】（３）前記構成（１）又は（２）のバッフ
ァ回路２０の出力バッファ回路セル２０ＢはＮチャネル
ＭＩＳＦＥＴＱＮ１及びＰチャネルＭＩＳＦＥＴＱＰ１
を有する相補型ＭＩＳＦＥＴで構成される。この構成に
より、前記バッファ回路２０の出力バッファ回路セル２
０Ｂの相補型ＭＩＳＦＥＴの出力信号レベルのハイレベ
ル側に、しきい値電圧に相当する電圧降下がないので、
特にバッファ回路２０の出力バッファ回路セル２０Ｂで
出力バッファ回路を構成した場合、動作電圧の範囲を拡
張できる。この結果、比例縮小則に基づき、出力バッフ
ァ回路に供給される動作電源ＶＣＣ１のレベルが５
［Ｖ］から３．３［Ｖ］に降圧された場合において、Ｔ
ＴＬレベルでのインターフェイスが実現できる。
ァ回路２０の出力バッファ回路セル２０ＢはＮチャネル
ＭＩＳＦＥＴＱＮ１及びＰチャネルＭＩＳＦＥＴＱＰ１
を有する相補型ＭＩＳＦＥＴで構成される。この構成に
より、前記バッファ回路２０の出力バッファ回路セル２
０Ｂの相補型ＭＩＳＦＥＴの出力信号レベルのハイレベ
ル側に、しきい値電圧に相当する電圧降下がないので、
特にバッファ回路２０の出力バッファ回路セル２０Ｂで
出力バッファ回路を構成した場合、動作電圧の範囲を拡
張できる。この結果、比例縮小則に基づき、出力バッフ
ァ回路に供給される動作電源ＶＣＣ１のレベルが５
［Ｖ］から３．３［Ｖ］に降圧された場合において、Ｔ
ＴＬレベルでのインターフェイスが実現できる。
【００８０】（４）前記構成（３）のバッファ回路２０
の出力バッファ回路セル２０Ｂの相補型ＭＩＳＦＥＴの
ＮチャネルＭＩＳＦＥＴＱＮ１は前記Ｐ型ウエル領域４
の主面に構成され、ＰチャネルＭＩＳＦＥＴＱＰ１はＮ
型ウエル領域３の主面に構成され、前記分離領域２は前
記Ｐ型ウエル領域４、前記Ｐ-型半導体基板１の夫々の
間にのみ構成される。この構成により、前記Ｎ型ウエル
領域３は基本的にＰ-型半導体基板１に対して電気的に
分離され、この結果、この領域の分離領域２を省略でき
るので、この省略した分離領域２に相当する分、バッフ
ァ回路２０の占有面積を縮小し、ＡＳＩＣ３１の集積度
を向上できる。
の出力バッファ回路セル２０Ｂの相補型ＭＩＳＦＥＴの
ＮチャネルＭＩＳＦＥＴＱＮ１は前記Ｐ型ウエル領域４
の主面に構成され、ＰチャネルＭＩＳＦＥＴＱＰ１はＮ
型ウエル領域３の主面に構成され、前記分離領域２は前
記Ｐ型ウエル領域４、前記Ｐ-型半導体基板１の夫々の
間にのみ構成される。この構成により、前記Ｎ型ウエル
領域３は基本的にＰ-型半導体基板１に対して電気的に
分離され、この結果、この領域の分離領域２を省略でき
るので、この省略した分離領域２に相当する分、バッフ
ァ回路２０の占有面積を縮小し、ＡＳＩＣ３１の集積度
を向上できる。
【００８１】（５）前記構成（１）乃至（４）のいずれ
かのバッファ回路２０の出力バッファ回路セル２０Ｂの
ＮチャネルＭＩＳＦＥＴＱＮ１が形成されたＰ型ウエル
領域４、前記Ｐ-型半導体基板１の夫々の間にのみ前記
分離領域２が構成され、前記内部回路２２の相補型ＭＩ
ＳＦＥＴのＮチャネルＭＩＳＦＥＴＱＮ２（又はＰ型ウ
エル領域４）、前記Ｐ-型半導体基板１の夫々の間には
前記分離領域２が構成されない。この構成により、トリ
ガ電流の発生源となるバッファ回路２０の出力バッファ
回路セル２０ＢのＰ型ウエル領域４を前記Ｐ-型半導体
基板１から電気的に分離し、内部回路２２の領域でのラ
ッチアップ耐圧を向上したので、この内部回路２２の領
域での前記分離領域２を省略し、この省略した分離領域
２に相当する分、内部回路２２の占有面積を縮小し、Ａ
ＳＩＣ３１の集積度を向上できる。
かのバッファ回路２０の出力バッファ回路セル２０Ｂの
ＮチャネルＭＩＳＦＥＴＱＮ１が形成されたＰ型ウエル
領域４、前記Ｐ-型半導体基板１の夫々の間にのみ前記
分離領域２が構成され、前記内部回路２２の相補型ＭＩ
ＳＦＥＴのＮチャネルＭＩＳＦＥＴＱＮ２（又はＰ型ウ
エル領域４）、前記Ｐ-型半導体基板１の夫々の間には
前記分離領域２が構成されない。この構成により、トリ
ガ電流の発生源となるバッファ回路２０の出力バッファ
回路セル２０ＢのＰ型ウエル領域４を前記Ｐ-型半導体
基板１から電気的に分離し、内部回路２２の領域でのラ
ッチアップ耐圧を向上したので、この内部回路２２の領
域での前記分離領域２を省略し、この省略した分離領域
２に相当する分、内部回路２２の占有面積を縮小し、Ａ
ＳＩＣ３１の集積度を向上できる。
【００８２】（６）前記構成（１）乃至（５）のいずれ
かのバッファ回路２０は前記Ｐ-型半導体基板１の主面
の周辺領域に複数個配置され、この複数個配置されたバ
ッファ回路２０のうち隣接するバッファ回路２０の夫々
の分離領域２は一体に構成される。この構成により、前
記複数個配置されたバッファ回路２０の夫々の分離領域
２間の離隔領域を廃止し、この離隔領域に相当する分、
Ｐ-型半導体基板１の主面の周辺領域（バッファ回路２
０の配置領域）の占有面積を縮小できるので、ＡＳＩＣ
３１の集積度を向上できる。
かのバッファ回路２０は前記Ｐ-型半導体基板１の主面
の周辺領域に複数個配置され、この複数個配置されたバ
ッファ回路２０のうち隣接するバッファ回路２０の夫々
の分離領域２は一体に構成される。この構成により、前
記複数個配置されたバッファ回路２０の夫々の分離領域
２間の離隔領域を廃止し、この離隔領域に相当する分、
Ｐ-型半導体基板１の主面の周辺領域（バッファ回路２
０の配置領域）の占有面積を縮小できるので、ＡＳＩＣ
３１の集積度を向上できる。
【００８３】（７）前記構成（１）乃至（５）のいずれ
かのバッファ回路２０はＰ-型半導体基板１の主面の周
辺領域に複数個配置され、この複数個配置されたバッフ
ァ回路２０の夫々のＰ型ウエル領域４（又はＰ型ウエル
領域４及びＮ型ウエル領域３）は互いに分離され、又は
この複数個配置されたバッファ回路２０のうち所定数毎
のバッファ回路２０のＰ型ウエル領域４（又はＰ型ウエ
ル領域４及びＮ型ウエル領域３）は一体に構成されると
共に一体に構成されたＰ型ウエル領域４（又はＰ型ウエ
ル領域４及びＮ型ウエル領域３）間は互いに分離され、
この互いに分離された毎に前記基準電源ＶＳＳ１（又は
基準電源ＶＳＳ１及び動作電源ＶＣＣ１）が独立にバッ
ファ回路２０に供給される。この構成により、前記複数
個配置されたバッファ回路２０の出力バッファ回路セル
２０Ｂで構成された出力バッファ回路が同時に動作した
場合、前記基準電源ＶＳＳ１（又は動作電源ＶＣＣ１）
に発生するノイズを分離領域２が分離された毎に分散
し、この分散された夫々のノイズは小さくできるので、
前記トリガ電流を小さくし、ＡＳＩＣ３１のラッチアッ
プ耐圧をより向上できる。また、前記複数個配置された
バッファ回路２０の夫々、又は前記複数個配置されたバ
ッファ回路２０のうちの所定数毎のバッファ回路２０の
夫々は、前記分離領域２及びＰ-型半導体基板１を介在
して電気的に分離され独立化されるので、前記バッファ
回路２０の夫々に供給される基準電源ＶＳＳ１（又は動
作電源ＶＣＣ１）の夫々のレベルを複数種類に設定でき
る。例えば、基準電源ＶＳＳ１は０［Ｖ］及び１［Ｖ］
の２系統を設定できる。つまり、ＡＳＩＣ３１は複数種
類の動作電圧の範囲（入出力信号レベル）を具備でき
る。
かのバッファ回路２０はＰ-型半導体基板１の主面の周
辺領域に複数個配置され、この複数個配置されたバッフ
ァ回路２０の夫々のＰ型ウエル領域４（又はＰ型ウエル
領域４及びＮ型ウエル領域３）は互いに分離され、又は
この複数個配置されたバッファ回路２０のうち所定数毎
のバッファ回路２０のＰ型ウエル領域４（又はＰ型ウエ
ル領域４及びＮ型ウエル領域３）は一体に構成されると
共に一体に構成されたＰ型ウエル領域４（又はＰ型ウエ
ル領域４及びＮ型ウエル領域３）間は互いに分離され、
この互いに分離された毎に前記基準電源ＶＳＳ１（又は
基準電源ＶＳＳ１及び動作電源ＶＣＣ１）が独立にバッ
ファ回路２０に供給される。この構成により、前記複数
個配置されたバッファ回路２０の出力バッファ回路セル
２０Ｂで構成された出力バッファ回路が同時に動作した
場合、前記基準電源ＶＳＳ１（又は動作電源ＶＣＣ１）
に発生するノイズを分離領域２が分離された毎に分散
し、この分散された夫々のノイズは小さくできるので、
前記トリガ電流を小さくし、ＡＳＩＣ３１のラッチアッ
プ耐圧をより向上できる。また、前記複数個配置された
バッファ回路２０の夫々、又は前記複数個配置されたバ
ッファ回路２０のうちの所定数毎のバッファ回路２０の
夫々は、前記分離領域２及びＰ-型半導体基板１を介在
して電気的に分離され独立化されるので、前記バッファ
回路２０の夫々に供給される基準電源ＶＳＳ１（又は動
作電源ＶＣＣ１）の夫々のレベルを複数種類に設定でき
る。例えば、基準電源ＶＳＳ１は０［Ｖ］及び１［Ｖ］
の２系統を設定できる。つまり、ＡＳＩＣ３１は複数種
類の動作電圧の範囲（入出力信号レベル）を具備でき
る。
【００８４】また、前述の分離領域２は、前記図３に示
すように、内部回路２２のクロックバッファ回路Ｌ１の
領域に構成してもよい。クロックバッファ回路Ｌ１は、
前記バッファ回路２０に供給される基準電源ＶＳＳ１及
び動作電源ＶＣＣ１、クロックバッファ回路Ｌ１を除く
内部回路２２の夫々に供給される基準電源ＶＳＳ２及び
動作電源ＶＣＣ２の夫々と分離され独立化された電源が
供給される。また、このクロックバッファ回路Ｌ１は駆
動能力が大きいのでノイズの発生源となる。
すように、内部回路２２のクロックバッファ回路Ｌ１の
領域に構成してもよい。クロックバッファ回路Ｌ１は、
前記バッファ回路２０に供給される基準電源ＶＳＳ１及
び動作電源ＶＣＣ１、クロックバッファ回路Ｌ１を除く
内部回路２２の夫々に供給される基準電源ＶＳＳ２及び
動作電源ＶＣＣ２の夫々と分離され独立化された電源が
供給される。また、このクロックバッファ回路Ｌ１は駆
動能力が大きいのでノイズの発生源となる。
【００８５】なお、前記実施何のＡＳＩＣ３１はＮ型ウ
エル領域３及びＰ型ウエル領域４を有するツインウエル
構造を採用するが、本発明は、これに限定されず、ＡＳ
ＩＣ３１にＮ型ウエル領域４のみをもつシングルウエル
構造を採用してもよい。
エル領域３及びＰ型ウエル領域４を有するツインウエル
構造を採用するが、本発明は、これに限定されず、ＡＳ
ＩＣ３１にＮ型ウエル領域４のみをもつシングルウエル
構造を採用してもよい。
【００８６】また、前記実施の形態のＡＳＩＣ３１は内
部回路２２の基本セル２１を構成する相補型ＭＩＳＦＥ
Ｔにシングルドレイン構造を採用したが、本発明は、Ａ
ＳＩＣ３１の相補型ＭＩＳＦＥＴにＬＤＤ（ＬＩＧＨＴ
ＬＹ ＤＯＰＥＤ ＤＲＡＩＮ）構造を採用してもよ
い。
部回路２２の基本セル２１を構成する相補型ＭＩＳＦＥ
Ｔにシングルドレイン構造を採用したが、本発明は、Ａ
ＳＩＣ３１の相補型ＭＩＳＦＥＴにＬＤＤ（ＬＩＧＨＴ
ＬＹ ＤＯＰＥＤ ＤＲＡＩＮ）構造を採用してもよ
い。
【００８７】また、前記実施の形態のＡＳＩＣ３１は２
層配線構造を採用したが、本発明はＡＳＩＣ３１に３層
又はそれ以上の配線層数の多層配線構造を採用してもよ
い。
層配線構造を採用したが、本発明はＡＳＩＣ３１に３層
又はそれ以上の配線層数の多層配線構造を採用してもよ
い。
【００８８】（実施の形態II）本実施の形態IIは、前記
ＡＳＩＣ３１をＮ型半導体基板で構成した、本発明の第
２実施の形態である。
ＡＳＩＣ３１をＮ型半導体基板で構成した、本発明の第
２実施の形態である。
【００８９】本発明の実施の形態IIであるＡＳＩＣの構
造を図７（要部断面図）で示す。
造を図７（要部断面図）で示す。
【００９０】図７に示すように、本実施の形態IIのＡＳ
ＩＣ３１はＮ-型半導体基板１を主体に構成される。分
離領域２はＡＳＩＣ３１のバッファ回路２０の出力バッ
ファ回路セル２０ＢのＰチャネルＭＩＳＦＥＴＱＰ１が
配置されるＮ型ウエル領域３、Ｎ-型半導体基板１の夫
々の間に配置される。この分離領域２は、Ｐ型半導体領
域で構成され、基準電源ＶＳＳ２が供給される。バッフ
ァ回路２０の出力バッファ回路セル２０ＢのＮチャネル
ＭＩＳＦＥＴＱＮ１が配置されるＰ型ウエル領域４は、
Ｎ-型半導体基板１と分離されるので、分離領域２を構
成しない。
ＩＣ３１はＮ-型半導体基板１を主体に構成される。分
離領域２はＡＳＩＣ３１のバッファ回路２０の出力バッ
ファ回路セル２０ＢのＰチャネルＭＩＳＦＥＴＱＰ１が
配置されるＮ型ウエル領域３、Ｎ-型半導体基板１の夫
々の間に配置される。この分離領域２は、Ｐ型半導体領
域で構成され、基準電源ＶＳＳ２が供給される。バッフ
ァ回路２０の出力バッファ回路セル２０ＢのＮチャネル
ＭＩＳＦＥＴＱＮ１が配置されるＰ型ウエル領域４は、
Ｎ-型半導体基板１と分離されるので、分離領域２を構
成しない。
【００９１】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【００９２】例えば、本発明は、基本セルを複数個配置
した基本セル列間に配線チヤネル領域を配置する固定チ
ャネル方式を採用するＡＳＩＣに適用できる。
した基本セル列間に配線チヤネル領域を配置する固定チ
ャネル方式を採用するＡＳＩＣに適用できる。
【００９３】また、本発明は、ゲートアレイ方式、スタ
ンダードセル方式、マスタスライス方式等の手法で構成
される半導体集積回路装置に適用できる。
ンダードセル方式、マスタスライス方式等の手法で構成
される半導体集積回路装置に適用できる。
【００９４】また、本発明は、ＡＳＩＣに限定されず、
論理ＬＳＩ、メモリＬＳＩ等、バッファ回路と内部回路
とで電源が分割され、内部回路に相補型ＭＩＳＦＥＴを
有する半導体集積回路装置に広く適用できる。
論理ＬＳＩ、メモリＬＳＩ等、バッファ回路と内部回路
とで電源が分割され、内部回路に相補型ＭＩＳＦＥＴを
有する半導体集積回路装置に広く適用できる。
【００９５】また、本発明は、相補型ＭＩＳＦＥＴ及び
バイポーラトランジスタを搭載したＡＳＩＣに適用でき
る。
バイポーラトランジスタを搭載したＡＳＩＣに適用でき
る。
【００９６】また、本発明は、出力バッファ回路がプッ
シュプル回路で構成されるＡＳＩＣに適用できる。
シュプル回路で構成されるＡＳＩＣに適用できる。
【００９７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００９８】（１）相補型ＭＩＳＦＥＴを有する内部回
路、バッファ回路の夫々に供給される電源が相互に独立
な半導体集積回路装置において、ラッチアップ耐圧を向
上できる。
路、バッファ回路の夫々に供給される電源が相互に独立
な半導体集積回路装置において、ラッチアップ耐圧を向
上できる。
【００９９】（２）前記効果（１）の他に、前記バッフ
ァ回路の動作電圧の範囲を拡張できる。
ァ回路の動作電圧の範囲を拡張できる。
【０１００】（３）前記効果（２）の他に、前記出力バ
ッファ回路の占有面積を縮小し、半導体集積回路装置の
集積度を向上できる。
ッファ回路の占有面積を縮小し、半導体集積回路装置の
集積度を向上できる。
【０１０１】（４）前記効果（１）乃至（３）のいずれ
か１つの他に、前記内部回路の占有面積を縮小し、半導
体集積回路装置の集積度を向上できる。
か１つの他に、前記内部回路の占有面積を縮小し、半導
体集積回路装置の集積度を向上できる。
【０１０２】（５）前記効果（１）乃至（４）のいずれ
か１つの他に、前記出力バッファ回路に供給される電源
のレベルを自由に設定できる。
か１つの他に、前記出力バッファ回路に供給される電源
のレベルを自由に設定できる。
【図１】本発明の実施の形態ＩであるＡＳＩＣの要部断
面図である。
面図である。
【図２】前記ＡＳＩＣ及びそれを実装するパッケージの
斜視図である。
斜視図である。
【図３】前記ＡＳＩＣのチップレイアウト図である。
【図４】前記ＡＳＩＣのバッファ回路の要部平面図であ
る。
る。
【図５】前記バッファ回路の一例の回路図である。
【図６】前記ＡＳＩＣの内部回路に配置された基本セル
の要部平面図である。
の要部平面図である。
【図７】本発明の実施の形態ＩＩであるＡＳＩＣの要部
断面図である。
断面図である。
１…半導体基板、２…分離領域、３，４…ウエル領域、
６…ゲート絶縁膜、７…ゲート電極、８，９…半導体領
域、１２…配線又は電源配線、１５…配線、電源配線又
は外部端子、２０…バッファ回路、２０Ｂ…出力バッフ
ァ回路セル、２０Ｉ…入力バッファ回路セル、２１…基
本セル、２２…内部回路、３１…ＡＳＩＣ、３２…パッ
ケージ、ＱＮ，ＱＰ…ＭＩＳＦＥＴ、ＶＳＳ…基準電
源、ＶＣＣ…動作電源。
６…ゲート絶縁膜、７…ゲート電極、８，９…半導体領
域、１２…配線又は電源配線、１５…配線、電源配線又
は外部端子、２０…バッファ回路、２０Ｂ…出力バッフ
ァ回路セル、２０Ｉ…入力バッファ回路セル、２１…基
本セル、２２…内部回路、３１…ＡＳＩＣ、３２…パッ
ケージ、ＱＮ，ＱＰ…ＭＩＳＦＥＴ、ＶＳＳ…基準電
源、ＶＣＣ…動作電源。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−208240（ＪＰ，Ａ) 特開 平２−77153（ＪＰ，Ａ) 特開 平１−187970（ＪＰ，Ａ) 特開 昭63−166257（ＪＰ，Ａ) 特開 昭63−304660（ＪＰ，Ａ) 特開 平１−276663（ＪＰ，Ａ) 特開 昭60−124964（ＪＰ，Ａ) 特開 昭64−42165（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8238 H01L 27/088 H01L 27/092 H01L 27/118
Claims (8)
- 【請求項１】 （ａ）半導体基板と、 （ｂ）前記半導体基板に形成された第１導電型の複数の
第１ウエル領域と、前記半導体基板に形成された前記第
１導電型とは反対導電型となる第２導電型の複数の第２
ウエル領域と、 （ｃ）前記複数の第１ウエル領域の中の一つに形成され
た、一対の半導体領域を有する第２導電型チャネルの第
１ＭＩＳＦＥＴ及び前記複数の第２ウエル領域の中の一
つに形成された、一対の半導体領域を有する第１導電型
チャネルの第２ＭＩＳＦＥＴが直列接続された出力バッ
ファ回路と、 （ｄ）前記第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴの一
方の半導体領域に接続されたボンディングパッドと、 （ｅ）前記複数の第１ウエル領域の中の他の一つに形成
された、一対の半導体領域を有する第２導電型チャネル
の第３ＭＩＳＦＥＴ及び前記複数の第２ウエル領域の中
の他の一つに形成された、一対の半導体領域を有する第
１導電型チャネルの第４ＭＩＳＦＥＴが直列接続された
内部回路と、 （ｆ）前記複数の第１ウエル領域の中の一つのウエル領
域を前記半導体基板から電気的に分離するために、この
ウエル領域を囲むように前記半導体基板に形成された第
２導電型の第３ウエル領域とを有し、 前記複数の第１ウエル領域の中の一つのウエル領域と前
記第１ＭＩＳＦＥＴの他方の半導体領域とには、第１基
準電圧が供給される第１配線が接続され、前記複数の第
２ウエル領域の中の一つのウエル領域と前記第２ＭＩＳ
ＦＥＴの他方の半導体領域とには、第２基準電圧が供給
される第２配線が接続されており、 前記複数の第１ウエル領域の中の他の一つのウエル領域
と前記第３ＭＩＳＦＥＴの一方の半導体領域とには、第
１基準電圧が供給される第３配線が接続され、前記複数
の第２ウエル領域の中の他の一つのウエル領域と前記第
４ＭＩＳＦＥＴの一方の半導体領域とには、第２基準電
圧が供給される第４配線が接続されており、 前記第１配線と第３配線とは、前記半導体基板上では電
気的に独立であり、前記第２配線と第４配線とは、前記
半導体基板上では電気的に独立であることを特徴とする
半導体集積回路装置。 - 【請求項２】 （ａ）半導体基板と、 （ｂ）前記半導体基板に形成された第１導電型の第１ウ
エル領域と、前記半導体基板に形成された前記第１導電
型とは反対導電型となる第２導電型の第２ウエル領域
と、 （ｃ）前記第１ウエル領域に形成された、一対の半導体
領域を有する第２導電型チャネルの第１ＭＩＳＦＥＴ及
び前記第２ウエル領域に形成された、一対の半導体領域
を有する第１導電型チャネルの第２ＭＩＳＦＥＴが直列
接続された出力バッファ回路と、 （ｄ）前記第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴの一
方の半導体領域に接続されたボンディングパッドと、 （ｅ）前記第１ウエル領域とは異なる部分の半導体基板
に形成された第１導電型の第３ウエル領域と、前記第２
ウエル領域とは異なる部分の半導体基板に形成された前
記第１導電型とは反対導電型となる第２導電型の第４ウ
エル領域と、 （ｆ）前記第３ウエル領域に形成された、一対の半導体
領域を有する第２導電型チャネルの第３ＭＩＳＦＥＴ及
び前記第４ウエル領域に形成された、一対の半導体領域
を有する第１導電型チャネルの第４ＭＩＳＦＥＴが直列
接続された内部回路と、 （ｇ）前記第１ウエル領域を前記半導体基板から電気的
に分離するために、このウエル領域を囲むように前記半
導体基板に形成された第２導電型の第５ウエル領域とを
有し、 前記第１ウエル領域と前記第１ＭＩＳＦＥＴの他方の半
導体領域とには、第１基準電圧が供給される第１配線が
接続され、前記第２ウエル領域と前記第２ＭＩＳＦＥＴ
の他方の半導体領域とには、第２基準電圧が供給される
第２配線が接続されており、 前記第３ウエル領域と前記第３ＭＩＳＦＥＴの一方の半
導体領域とには、第１基準電圧が供給される第３配線が
接続され、前記第２ウエル領域と前記第４ＭＩＳＦＥＴ
の一方の半導体領域とには、第２基準電圧が供給される
第４配線が接続されており、 前記第１配線と第３配線とは、前記半導体基板上では電
気的に独立であり、前記第２配線と第４配線とは、前記
半導体基板上では電気的に独立であることを特徴とする
半導体集積回路装置。 - 【請求項３】 前記第５ウエル領域には、前記第２基準
電圧が供給されていることを特徴とする請求項２に記載
の半導体集積回路装置。 - 【請求項４】 前記第５ウエル領域が、前記第２基準電
圧を供給するために、前記第４配線に接続されているこ
とを特徴とする請求項３に記載の半導体集積回路装置。 - 【請求項５】 前記第１基準電圧が３．３ｖであり、前
記第２基準電圧が０ｖであることを特徴とする請求項２
に記載の半導体集積回路装置。 - 【請求項６】 （ａ）半導体基板と、 （ｂ）前記半導体基板に形成された第１導電型の第１ウ
エル領域と、前記半導体基板に形成された前記第１導電
型とは反対導電型となる第２導電型の第２ウエル領域
と、 （ｃ）前記第１ウエル領域に形成された、一対の半導体
領域を有する第２導電型チャネルの第１ＭＩＳＦＥＴ及
び前記第２ウエル領域に形成された、一対の半導体領域
を有する第１導電型チャネルの第２ＭＩＳＦＥＴと、 （ｄ）前記第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴの一
方の半導体領域に接続されたボンディングパッドと、 （ｅ）前記第１ウエル領域とは異なる部分の半導体基板
に形成された第１導電型の第３ウエル領域と、前記第２
ウエル領域とは異なる部分の半導体基板に形成された前
記第１導電型とは反対導電型となる第２導電型の第４ウ
エル領域と、 （ｆ）前記第３ウエル領域に形成された第２導電型のチ
ャネル領域を有する第３ＭＩＳＦＥＴ及び前記第４ウエ
ル領域に形成された第１導電型のチャネル領域を有する
第４ＭＩＳＦＥＴと、 （ｇ）前記第１ウエル領域を周囲及び深さ方向に包含し
て半導体基板に形成され、前記第１ウエル領域とｐｎ接
合を形成する第２導電型の第５ウエル領域とを有し、 前記第３ＭＩＳＦＥＴ及び第４ＭＩＳＦＥＴの一方の半
導体領域は前記第２ＭＩＳＦＥＴのゲートに接続されて
おり、 前記第１ウエル領域と前記第１ＭＩＳＦＥＴの他方の半
導体領域とには、第１基準電圧が供給される第１配線が
接続され、前記第２ウエル領域と前記第２ＭＩＳＦＥＴ
の他方の半導体領域とには、第２基準電圧が供給される
第２配線が接続されており、 前記第３ウエル領域と前記第３ＭＩＳＦＥＴの他方の半
導体領域とには、第１基準電圧が供給される第３配線が
接続され、前記第４ウエル領域と前記第４ＭＩＳＦＥＴ
の他方の半導体領域とには、第２基準電圧が供給される
第４配線が接続されており、 前記第１配線と第３配線とは、前記半導体基板上では電
気的に独立であり、前記第２配線と第４配線とは、前記
半導体基板上では電気的に独立であることを特徴とする
半導体集積回路装置。 - 【請求項７】 前記第５ウエル領域には、前記第２基準
電圧が供給されていることを特徴とする請求項６に記載
の半導体集積回路装置。 - 【請求項８】 （ａ）半導体基板と、 （ｂ）前記半導体基板主面に形成された第１導電型の複
数の第１ウエル領域と、前記半導体基板に形成された前
記第１導電型とは反対導電型となる第２導電型の複数の
第２ウエル領域と、 （ｃ）前記複数の第１ウエル領域の中の一つに形成され
た、一対の半導体領域を有する第２導電型チャネルの第
１ＭＩＳＦＥＴ及び前記複数の第２ウエル領域の中の一
つに形成された、一対の半導体領域を有する第１導電型
チャネルの第２ＭＩＳＦＥＴが直列接続された出力バッ
ファ回路と、 （ｄ）前記第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴの一
方の半導体領域に接続されたボンディングパッドと、 （ｅ）前記複数の第１ウエル領域の中の他の一つに形成
された、一対の半導体領域を有する第２導電型チャネル
の第３ＭＩＳＦＥＴ及び前記複数の第２ウエル領域の中
の他の一つに形成された、一対の半導体領域を有する第
１導電型チャネルの第４ＭＩＳＦＥＴが直列接続された
内部回路と、 （ｆ）前記複数の第１ウエル領域の中の一つのウエル領
域を前記半導体基板から 電気的に分離するために、この
ウエル領域を囲むように前記半導体基板に形成された第
２導電型の第３ウエル領域とを有し、 前記複数の第１ウエル領域の中の一つのウエル領域と前
記第１ＭＩＳＦＥＴの他方の半導体領域とには、第１基
準電圧が供給される第１配線が接続され、前記複数の第
２ウエル領域の中の一つのウエル領域と前記第２ＭＩＳ
ＦＥＴの他方の半導体領域とには、第２基準電圧が供給
される第２配線が接続されており、 前記複数の第１ウエル領域の中の他の一つのウエル領域
と前記第３ＭＩＳＦＥＴの一方の半導体領域とには、第
１基準電圧が供給される第３配線が接続され、前記複数
の第２ウエル領域の中の他の一つのウエル領域と前記第
４ＭＩＳＦＥＴの一方の半導体領域とには、第２基準電
圧が供給される第４配線が接続されており、 前記第１配線と第３配線とは、前記半導体基板上では電
気的に独立であり、前記第２配線と第４配線とは、前記
半導体基板上では電気的に独立であり、前記出力バッフ
ァ回路が前記半導体基板の辺に沿って複数配置され、前
記複数の出力バッファ回路に対するボンディングパッド
が前記辺に沿って配置されていることを特徴とする半導
体集積回路装置。
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|---|---|---|---|
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|---|---|---|---|
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|---|---|
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| JP2000008313A Expired - Lifetime JP3140750B2 (ja) | 2000-01-17 | 2000-01-17 | 半導体集積回路装置 |
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| JP (1) | JP3140750B2 (ja) |
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|---|---|---|---|---|
| JP2014033109A (ja) * | 2012-08-03 | 2014-02-20 | Renesas Electronics Corp | 半導体チップ |
-
2000
- 2000-01-17 JP JP2000008313A patent/JP3140750B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JP2000174140A (ja) | 2000-06-23 |
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| JPH0566737B2 (ja) | ||
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