JP4017060B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体装置に関し、特に半導体装置の静電破壊防止技術に適用して有効な技術に関するものである。
【0002】
【従来の技術】
半導体集積回路装置では、外部端子に接続されるボンディングパッドに対して静電破壊防止回路として保護ダイオードが設けられる。入出力回路に対応された信号端子には、出力回路を構成するMOSFET等の入出力端子に接続されたドレインとそれが形成される基板又はウェル等との間の寄生ダイオードが保護ダイオードとして利用される。
【0003】
【発明が解決しようとする課題】
半導体技術の進展により素子の微細化が図られ、それに伴って出力回路を構成するMOSFETの素子サイズも小さく形成されるものである。このような素子サイズの小型化により、上記保護素子として利用する寄生ダイオード、つまりはドレイン拡散層も小さくなってしまうので静電耐圧低下の大きな原因になるものである。
【0004】
この発明の目的は、高集積度を維持しつつ、静電耐圧の強化を実現した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0005】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。外部端子に接続されるボンディグパッドの下層を含む半導体基板に、静電破壊防止に使用される保護ダイオードを形成する。
【0006】
【発明の実施の形態】
図1には、この発明に係る半導体装置のボンディングパッド部の一実施例の概略断面構造図が示されている。同図(A)には、信号ピンに対応したボンディングパッドPAD部が示され、同図(B)には、電源端子VCCに対応したボンディングパッドPAD部が示され、同図(C)には、回路の接地電位VSSに対応したボンディングパッドPAD部が示されている。特に制限されないが、上記(A)ないし(C)のウェル領域PWELLとNWELLはそれぞれ共通化されたものである。
【0007】
図1(A)において、ボンディングパッドPADの下層の半導体表面部は、2つに分割されてP型ウェル領域PWELLとN型ウェル領域NWELLとが設けられる。上記P型ウェル領域PWELLにはN型拡散層が設けられ、上記N型ウェル領域PWELLにはP型拡散層が設けられる。上記ボンディングパッドPADは、コンタクトにより上記N型拡散層とP型拡散層にそれぞれ接続される。なお、上記P型ウェル領域PWELLとN型ウェル領域NWELLには、次に説明する図1(B)と図1(C)の電源パッドから回路の接地電位GNDと電源電圧VCCがそれぞれ供給される。
【0008】
図1(B)において、電源電圧VCCが供給されるボンディングパッドPADの下層の半導体表面部において、前記のように2つに分割されてP型ウェル領域PWELLとN型ウェル領域NWELLが共通に設けられており、そのうち上記N型ウェル領域NWELLと、そこに形成されたP型拡散層と上記ボンディングパッドPADとがコンタクトにより共通に接続される。これにより、N型ウェル領域NWELLには電源電圧VCCが与えられるとともに保護ダイオードが形成される。なお、上記図1(A)のN型ウェル領域NWELLは上記のように図1(B)のボンディングパッドPADから電源電圧VCCが供給されているので、P型拡散層とN型ウェル領域NWELLとによって信号ピンに対応したボンディングパッドPADと電源電圧VCCとの間に保護ダイオードが形成される。
【0009】
図1(C)において、回路の接地電位GNDが供給されるボンディングパッドPADの下層の半導体表面部において、前記のように2つに分割されてP型ウェル領域PWELLとN型ウェル領域NWELLが共通に設けられており、そのうち上記P型ウェル領域PWELLと、そこに形成されたN型拡散層と上記ボンディングパッドPADとがコンタクトにより共通に接続される。これにより、P型ウェル領域PWELLには回路の接地電位GNDが与えられるとともに保護ダイオードが形成される。なお、上記図1(A)のP型ウェル領域PWELLは上記のように図1(C)のボンディングパッドPADから回路の接地電位GNDが供給されているので、N型拡散層とP型ウェル領域PWELLとによって信号ピンに対応したボンディングパッドPADと回路の接地電位GNDとの間に保護ダイオードが形成される。
【0010】
図2には、この発明に係る半導体装置のボンディングパッド部の一実施例の概略レイアウト図が示されている。この実施例では、ボンディングパッドは、チップ端に沿って一列に並べて構成される。同図には、複数のボンディングパッドPADのうち、代表として信号ピンに対応したものが2個と、電源電圧VCCに対応したものが1個と、回路の接地電位GNDに対応した1個と合計4個PAD1〜PAD4が例示的に示されている。
【0011】
N型ウェル領域NWELLとP型ウェル領域PWELLとは、上記ボンディングパッドPAD1〜PAD4の配列方向に沿って、各ボンディングパッドPADの下層を半分ずつ占めるように細長く形成される。そして、各ボンディングパッドPAD1〜PAD4の下層において、各ボンディンクパッドPAD1、PAD2、PAD3及びPAD4に対応した前記P型拡散層とN型拡散層とがボンディングパッド相互の中間部で互いに分離するよう一対として設けられる。
【0012】
信号ピンに対応したボンディングパッドPAD1とPAD4においては、コンタクトにより上記一対のP型拡散層とN型拡散層とに接続される。VCC(電源)ピンに対応したボンディングパッドPAD2は、コンタクトによりN型ウェル領域NWELLとP型拡散層とに接続される。そして、GND(回路の地電位)ピンGNDに対応したボンディングパッドPAD3は、コンタクトによりP型ウェル領域PWELLとN型拡散層とに接続される。
【0013】
図3には、この発明に係る半導体装置のボンディングパッド部の他の一実施例の概略レイアウト図が示されている。この実施例では、ボンディングパッドは、チップ端に沿ってチップ外側とチップ内側の二列に並べられ、しかも千鳥方式でジグザクに配置される。同図には、前記同様に複数のボンディングパッドPADのうち、代表として信号ピンに対応したものが2個と、電源電圧VCCに対応したものが1個と、回路の接地電位GNDに対応した1個と合計4個PAD1〜PAD4が例示的に示されている。
【0014】
N型ウェル領域NWELLとP型ウェル領域PWELLとは、上記ボンディングパッドPAD1〜PAD4の配列方向に沿って、各ボンディングパッドPADの下層を半分ずつ占めるように細長く2組に分かれて形成される。そして、上記チップ外側に設けられた各ボンディングパッドPAD1とPAD3の下層において、各ボンディンクパッドPAD1、PAD3に対応した前記P型拡散層とN型拡散層とがボンディングパッド相互の中間部で互いに分離するよう一対として設けられる。上記チップ内側に設けられた各ボンディングパッドPAD2とPAD4の下層において、各ボンディンクパッドPAD2、PAD4に対応した前記P型拡散層とN型拡散層とがボンディングパッド相互の中間部で互いに分離するよう一対として設けられる。
【0015】
この構成により、各ボンディングパッドPAD1〜PAD4において、それぞれに設けられるP型拡散層及びN型拡散層の長さ、つまりはボンディングパッドの配列方向の長さが、前記図2の実施例のようにボンディングパッドPAD1〜PAD4を一列に配置した場合の2倍にすることができる。これにより、保護ダイオードとしての静電耐圧保護機能をより高めるようにすることができる。
【0016】
この実施例では、信号ピンに対応したボンディングパッドPAD1とPAD4においては、コンタクトにより上記チップ外側とチップ内側の各一対のP型拡散層とN型拡散層とにそれぞれ接続される。VCC(電源)ピンに対応したボンディングパッドPAD2は、コンタクトによりチップ内側のN型ウェル領域NWELLとP型拡散層とに接続される。そして、GND(回路の地電位)ピンGNDに対応したボンディングパッドPAD3は、コンタクトによりチップ外側のP型ウェル領域PWELLとN型拡散層とに接続される。
【0017】
上記チップ内側のP型ウェル領域PWLLに対する回路の接地電位の供給は、図示しない他のGNDピンに対応したボンデングパッドにより接続するか、あるいは上記GNDピンに対等したボンディングパッドPAD3との接続配線により接続すればよい。上記チップ外側のN型ウェル領域NWLLに対する電源VCCの供給は、図示しない他のVCCピンに対応したボンデングパッドにより接続するか、あるいは上記VCCピンに対等したボンディングパッドPAD1との接続配線により接続すればよい。
【0018】
図4には、この発明に係る半導体装置の出力回路部の一実施例の等価回路図が示されている。出力バッファには、出力MOSFETの出力ノード(ドレイン)での寄生ダイオードを利用した保護ダイオードが設けられる。素子の微細化により、上記出力MOSFETの素子サイズが小さくなり、それに伴って上記寄生ダイオードを利用した保護ダイオードでは十分な静電破壊防止ができなくなるので、この実施例のようにボンデンィングパッドPADの下層の半導体基板表面を利用した保護ダイオードを並列が設けられる。このようなボンディングパッドPADの下層に設けられた保護ダイオードにより、出力MOSFETの素子サイズが小さくされた分を十分に補うことが可能となり、格別な保護ダイオード形成領域を設けることなく、高い信頼性の静電破壊防止動作を高い集積度のもとに実現することができる。
【0019】
図5には、出力バッファの一実施例の構成図が示されている。図5(A)には、素子レイアウトが示され、図5(B)にはその断面構造が示され、図5(C)には等価回路が示されている。
【0020】
出力バッファを構成するPチャンネル型MOSFETは、N型ウェル領域NWELLに形成されたP型拡散層とゲート電極GATEから構成される。同様に、Nチャンネル型MOSFETは、P型ウェル領域PWELLに形成されたN型拡散層とゲート電極GATEから構成される。上記のように各拡散層をゲート電極が3個並べて形成した構成では、等価的に3個のMOSFETが並列形態に接続される。
【0021】
例えば、同図の下から順にソース、ドレイン、ソース、ドレインのように各拡散層が割り当てられ、ソース同士及びドレイン同士が図示しない配線手段により接続される。この場合、ゲートに挟まれた拡散層は2つのMOSFETに対して共通のドレイン又はソースとして作用する。このうち、出力ノードに対応したドレイン領域が、図示しない配線手段によってボンディングパッドと接続され、それに対応した拡散層とウェル領域とのNP接合(寄生ダイオード)が保護ダイオードとして用いられる。それ故、出力MOSFETの素子の微細化が、保護タイオードの微細化に直結するものであり、この実施例のようなボンディングパッドの下層の半導体領域を利用した保護ダイオードを接続させることにより、かかる耐圧破壊防止機能の強化を効果的に実現できるものとなる。
【0022】
図6には、この発明に係る半導体装置の一実施例の全体ブロック図が示されている。この実施例は、ゲートアレイに向けられており、同図の各回路ブロックは、実際の半導体基板上における幾何学的な配置にあわせて描かれている。同図の各回路ブロックは、公知のCMOS集積回路の製造技術により、単結晶シリコンのような半導体基板上において形成される。
【0023】
同図において、9は半導体チップであり、10は内部回路であり、12及び13からなるオンチップRAMと、それ以外の論理回路部とにより構成される。特に制限されないが、上記オンチップRAM12〜13は、RAMマクロにより構成される。上記内部回路10が形成される領域のうちRAMブロック以外は敷き詰めゲート領域となっており、その結線の設計によりそれぞれの機能が実現される。この領域の拡大パターン16のようにMOSFETが敷き詰められている。上記半導体チップ9の周辺部にはボンディングパッド15が設けられ、かかるボンディングパッド15と内部回路10との間には入出力回路部14が設けられる。論理回路部は、それぞれの用途に応じた機能を実現するための回路が形成される。
【0024】
上記各ボンディングパッド15の下層の半導体基板には、前記のようなウェル領域と拡散層が形成されており、信号ピンあるいはVCCピン,GNDピンに合わせて前記のようなコンタクトにより接続が行われる。このような保護ダイオードの接続によって、素子の微細化による耐圧低下を防止することができる。
【0025】
上記の実施例から得られる作用効果は、下記の通りである。
(1) 外部端子に接続されるボンディグパッドの下層を含む半導体基板に、静電破壊防止に使用される保護ダイオードを形成することにより、格別な保護素子形成領域を設けることなく、静電破壊防止の強化を行うようにすることができるという効果が得られる。
【0026】
(2) 上記に加えて、出力回路の出力端子に対応したボンディングパッドの下層に、かかるボンディングパッドと電源電圧との挿入される第1ダイオードと、回路の接地電位との間に挿入される第2ダイオードとを設けることにより、出力素子の微細化を図りつつ、格別な保護素子形成領域を設けることなく所望の静電破壊防止を行うことができるという効果が得られる。
【0027】
(3) 上記に加えて、上記第1ダイオードと第2ダイオードを上記出力回路を構成するMOSFETの上記ボンディングパッドと接続される出力ノードの寄生ダイオードとともに静電破壊防止動作を行わせることにより、格別な保護素子形成領域を設けることなく所望の静電破壊防止を行うことができるという効果が得られる。
【0028】
(4) 上記に加えて、上記ボンディングパッドを半導体チップ上を平行する2つの直線に沿って2列に千鳥方式に並べ、上記第1ダイオードと第2ダイオードを構成する拡散層を、それぞれの直線に沿って隣接して設けられるボンディングパッド間の中間部まで延長させることにより、保護ダイオードのサイズを大きく形成できるから格別な保護素子形成領域を設けることなく静電破壊防止の強化をを行うことができるという効果が得られる。
【0029】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図5の実施例のように基板SUBがP型であるときにはP型ウェル領域PWELLを省略することができるし、上記基板SUBがN型であるときには上記N型ウェル領域NWELLを省略することができる。また、N型ウェル領域NWELL(又はP型ウェル領域PWELL)を、反対導電型であるP型(又はN型)の深いウェルDWELLに形成するという、いわゆる3重ウェル構造のものであってもよい。また、入力回路に対応した入力端子に設けられる保護ダイオードとしてあるいはその一部として上記ボンディングパッドの下層に設けられた保護ダイオードを利用するものであってもよい。
【0030】
この発明は、前記のようなMOSFETにより構成される半導体装置の他、バイポーラ型トランジスタにより構成される半導体装置、あるいはバイポーラ型トランジスタとMOSFETとにより構成される半導体装置に対しても、その静電防止回路に同様に利用することができる。
【0031】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。外部端子に接続されるボンディグパッドの下層を含む半導体基板に、静電破壊防止に使用される保護ダイオードを形成することにより、格別な保護素子形成領域を設けることなく、静電破壊防止の強化を行うようにすることができる。
【図面の簡単な説明】
【図1】この発明に係る半導体装置のボンディングパッド部の一実施例を示す概略断面構造図である。
【図2】この発明に係る半導体装置のボンディングパッド部の一実施例を示す概略レイアウト図である。
【図3】この発明に係る半導体装置のボンディングパッド部の他の一実施例を示す概略レイアウト図である。
【図4】この発明に係る半導体装置の出力回路部の一実施例を示す等価回路図である。
【図5】この発明に係る半導体装置の出力バッファの一実施例を示す構成図である。
【図6】この発明に係る半導体装置の一実施例を示す全体ブロック図である。
【符号の説明】
9…半導体チップ、10…内部回路、12,13…オンチップRAM、14…入出力回路、15…ボンディングパッド、16…拡大パターン。
Claims (4)
- 第1電源端子、第2電源端子及び信号端子を含む複数の外部端子に接続される複数のボンディグパッドの下層を含む半導体基板に設けられ、上記複数のボンディングパッドに対して共通に設けられた第1導電型の第1半導体領域及び上記第1導電型と異なる第2導電型の第2半導体領域と、
前記複数のボンディングパッドのそれぞれに対応し、前記共通化された第1半導体領域内にそれぞれ設けられた第2導電型の第3半導体領域と、
前記複数のボンディングパッドのそれぞれに対応し、前記共通化された第2半導体領域内にそれぞれ設けられた第1導電型の第4半導体領域とを有し、
前記第1電源端子に対応した前記ボンディングパッドは、前記第1半導体領域と前記第3半導体領域の2つとの間に設けられたコンタクトホールを有し、
前記第2電源端子に対応した前記ボンディングパッドは、前記第2半導体領域と前記第4半導体領域の2つとの間に設けられたコンタクトホールを有し、
前記信号端子に対応したボンディングパッドは、上記第3半導体領域と第4半導体領域の2つのとの間にコンタクトホールを有し、
上記信号端子に対応したボンディングパッドと上記第1電源端子との間に、上記第3半導体領域と第1半導体領域により形成される第1保護ダイオードを有し、上記ボンディングパッドと上記第2電源端子との間に、上記第4半導体領域と第2半導体領域により形成される第2保護ダイオードを有してなることを特徴とする半導体装置。 - 請求項1において、
上記第1電源端子は、電源電圧端子であり、
上記第2電源端子は、回路の接地電位端子であり、
上記信号端子は、出力回路の出力端子に接続されるものであることを特徴とする半導体装置。 - 請求項2において、
上記第1保護ダイオードと第2保護ダイオードは、上記出力回路を構成するMOSFETの上記ボンディングパッドと接続される出力ノードの寄生ダイオードとともに静電破壊防止動作を行うものであることを特徴とする半導体装置。 - 請求項1又は2において、
上記ボンディングパッドは、半導体チップ上を平行する2つの直線に沿って2列に千鳥方式に並べられるものであり、
上記千鳥方式の2列のボンディングパッドのそれぞれに対応して上記第1、第2半導体領域及び第3、第4半導体領域が形成され、
上記第3及び第4半導体領域は、それぞれの直線に沿って隣接して設けられるボンディングパッド間の中間部まで延長して形成されるものであることを特徴とする半導体装置。
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