JP3074003B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP3074003B2 JP3074003B2 JP02220337A JP22033790A JP3074003B2 JP 3074003 B2 JP3074003 B2 JP 3074003B2 JP 02220337 A JP02220337 A JP 02220337A JP 22033790 A JP22033790 A JP 22033790A JP 3074003 B2 JP3074003 B2 JP 3074003B2
- Authority
- JP
- Japan
- Prior art keywords
- well region
- misfet
- wiring
- region
- buffer circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 155
- 239000000758 substrate Substances 0.000 claims description 93
- 230000002093 peripheral effect Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 12
- 108091006146 Channels Proteins 0.000 claims 6
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims 5
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims 4
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims 4
- 230000000295 complement effect Effects 0.000 description 57
- 238000002955 isolation Methods 0.000 description 48
- 238000000926 separation method Methods 0.000 description 25
- 239000010410 layer Substances 0.000 description 17
- 230000010354 integration Effects 0.000 description 15
- 230000000694 effects Effects 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、バッフ
ァ回路及び相補型MISFETを有する内部回路を備えた半導
体集積回路装置に適用して有効な技術に関するものであ
る。
ァ回路及び相補型MISFETを有する内部回路を備えた半導
体集積回路装置に適用して有効な技術に関するものであ
る。
ASIC（特定用途向けIC:Application Specific Integr
ated Circuit）の開発が行われている。ASICは一般的に
半導体基板の回路搭載面の中央領域に論理回路、記憶回
路等の内部回路を配置する。前記半導体基板の回路搭載
面の周辺領域には外部装置とのインターフェイス回路と
して使用されるバッファ回路が配置される。このバッフ
ァ回路のさらに周辺領域には外部端子（ボンディングパ
ッド）が配置される。
ated Circuit）の開発が行われている。ASICは一般的に
半導体基板の回路搭載面の中央領域に論理回路、記憶回
路等の内部回路を配置する。前記半導体基板の回路搭載
面の周辺領域には外部装置とのインターフェイス回路と
して使用されるバッファ回路が配置される。このバッフ
ァ回路のさらに周辺領域には外部端子（ボンディングパ
ッド）が配置される。
前記ASICの内部回路は、繰返しの最小の機能ブロック
単位となる基本セルが行列状に複数配置され、この基本
セル又はその組合せで構成される回路が配置される。AS
ICの一般的な基本セルは高集積化及び低消費電力化を目
的として１つ又は複数個の相補型MOSFET（CMOS）で構成
される。基本セルの各々の相補型MOSFET間、基本セルで
構成された回路間の夫々の結線はアルミニウム配線を主
体に行われる。この結線自体はコンピュータを使用する
自動配置配線システム（Design Automation）で自動的
にレイアウトされる。
単位となる基本セルが行列状に複数配置され、この基本
セル又はその組合せで構成される回路が配置される。AS
ICの一般的な基本セルは高集積化及び低消費電力化を目
的として１つ又は複数個の相補型MOSFET（CMOS）で構成
される。基本セルの各々の相補型MOSFET間、基本セルで
構成された回路間の夫々の結線はアルミニウム配線を主
体に行われる。この結線自体はコンピュータを使用する
自動配置配線システム（Design Automation）で自動的
にレイアウトされる。
前記バッファ回路は、複数個のMOSFETを有するバッフ
ァ回路セルで構成され、基本セルと同様に、バッファ回
路セルの各々のMOSFETを結線し構成される。
ァ回路セルで構成され、基本セルと同様に、バッファ回
路セルの各々のMOSFETを結線し構成される。
前記ASICは内部回路、バッファ回路のうち入力バッフ
ァ回路の夫々を相補型MOSFETを主体に構成する。一方、
バッファ回路のうち出力バッファ回路はプッシュプル回
路で構成される。プッシュプル回路は基準電源、動作電
源の夫々の間に２個のｎチャネルMOSFETを直列に接続し
配置される。基準電源は、例えばASICを組込むシステム
が単一５［Ｖ］電源を使用する場合、回路の接地電位と
なる０［Ｖ］に設定される。動作電源は回路の動作電位
０［Ｖ］に設定される。
ァ回路の夫々を相補型MOSFETを主体に構成する。一方、
バッファ回路のうち出力バッファ回路はプッシュプル回
路で構成される。プッシュプル回路は基準電源、動作電
源の夫々の間に２個のｎチャネルMOSFETを直列に接続し
配置される。基準電源は、例えばASICを組込むシステム
が単一５［Ｖ］電源を使用する場合、回路の接地電位と
なる０［Ｖ］に設定される。動作電源は回路の動作電位
０［Ｖ］に設定される。
前記プッシュプル回路は、相補型MOSFETと異なり、寄
生サイリスタを構成しないので、ラッチアップ耐圧が高
い特徴がある。また、プッシュプル回路は、前述のラッ
チアップ耐圧が高いので、各々のMOSFET間の離隔寸法を
縮小でき、この離隔寸法の縮小に相当する分、占有面積
を縮小できる。つまり、プッシュプル回路は、出力バッ
ファ回路の占有面積を縮小し、ASICの集積度を向上でき
る特徴がある。また、プッシュプル回路は、ｎチャネル
MOSFETのしきい値電圧に相当する分の電圧降下があるの
で、負荷に充電する際に電荷量が小さくなり、この負荷
に充電された電荷を放電した際のノイズ（電位の揺れ）
が小さくなる特徴がある。
生サイリスタを構成しないので、ラッチアップ耐圧が高
い特徴がある。また、プッシュプル回路は、前述のラッ
チアップ耐圧が高いので、各々のMOSFET間の離隔寸法を
縮小でき、この離隔寸法の縮小に相当する分、占有面積
を縮小できる。つまり、プッシュプル回路は、出力バッ
ファ回路の占有面積を縮小し、ASICの集積度を向上でき
る特徴がある。また、プッシュプル回路は、ｎチャネル
MOSFETのしきい値電圧に相当する分の電圧降下があるの
で、負荷に充電する際に電荷量が小さくなり、この負荷
に充電された電荷を放電した際のノイズ（電位の揺れ）
が小さくなる特徴がある。
一方、前記ASICは、高集積化及び多端子化の進展に伴
い、CPUの搭載、外部装置のCPUを補助する等、様々な用
途で使用される。このような用途で使用されるASICは、
回路間で相互に情報を伝達する信号配線を多数本有する
バス配線が配置される。この結果、ASICにおいては、バ
ス配線を通して例えば32［bit］,64［bit］，…等多数
の情報が出力バッファ回路から同時に出力される。ま
た、多数の情報が外部装置から入力バッファ回路を通し
て同時にASICに入力される。
い、CPUの搭載、外部装置のCPUを補助する等、様々な用
途で使用される。このような用途で使用されるASICは、
回路間で相互に情報を伝達する信号配線を多数本有する
バス配線が配置される。この結果、ASICにおいては、バ
ス配線を通して例えば32［bit］,64［bit］，…等多数
の情報が出力バッファ回路から同時に出力される。ま
た、多数の情報が外部装置から入力バッファ回路を通し
て同時にASICに入力される。
前記ASICを例えばPGA構造のパッケージに実装しシス
テムに組込む場合、多数の出力バッファ回路が同時に動
作すると、各々の出力バッファ回路に供給される電源に
ノイズが発生する。このノイズは、出力バッファ回路に
電源を供給する電源配線（アルミニウム配線）、この電
源配線からシステムの電源までの間の夫々に存在するイ
ンダクタンス成分や抵抗成分に基づき、瞬時に出力バッ
ファ回路に供給される電源が揺れる現象である。つま
り、ノイズは、システムの電源に揺れがない状態におい
て、このシステムからASICに供給された電源に揺れを生
じる現象である。前記電源配線からシステムの電源まで
の間のインダクタンス成分や抵抗成分としては、ワイ
ヤ、メタライズ配線、外部ピン等のインダクタンス成分
や抵抗成分である。また、前記ノイズは、ASICをPGA構
造のパッケージに実装した際に発生する特有のものでは
なく、他の構造のパッケージに実装した際にも発生す
る。前述の電源に発生したノイズは、例えば内部回路の
フリップフロップ回路に供給される電源が出力バッファ
回路に供給される電源と共通の場合、前記フリップフロ
ップ回路の記憶データが破壊される等、内部回路に誤動
作を生じる。
テムに組込む場合、多数の出力バッファ回路が同時に動
作すると、各々の出力バッファ回路に供給される電源に
ノイズが発生する。このノイズは、出力バッファ回路に
電源を供給する電源配線（アルミニウム配線）、この電
源配線からシステムの電源までの間の夫々に存在するイ
ンダクタンス成分や抵抗成分に基づき、瞬時に出力バッ
ファ回路に供給される電源が揺れる現象である。つま
り、ノイズは、システムの電源に揺れがない状態におい
て、このシステムからASICに供給された電源に揺れを生
じる現象である。前記電源配線からシステムの電源まで
の間のインダクタンス成分や抵抗成分としては、ワイ
ヤ、メタライズ配線、外部ピン等のインダクタンス成分
や抵抗成分である。また、前記ノイズは、ASICをPGA構
造のパッケージに実装した際に発生する特有のものでは
なく、他の構造のパッケージに実装した際にも発生す
る。前述の電源に発生したノイズは、例えば内部回路の
フリップフロップ回路に供給される電源が出力バッファ
回路に供給される電源と共通の場合、前記フリップフロ
ップ回路の記憶データが破壊される等、内部回路に誤動
作を生じる。
このノイズ対策としては、ASICの内部回路に供給され
る電源（基準電源及び動作電源）、バッファ回路に供給
される電源の夫々を相互に分離し独立化することが有効
である。この相互に分離された電源はASICの外部つまり
ASICを組込むシステムにおいては共通化された同一電源
である。なお、特開昭63−179544号公報にバッファトラ
ンジスタの基板電位とそれ以外のトランジスタの基板電
位とを分離する拡散層領域を設けたゲートアレイ方式の
半導体集積回路装置が開示されているが、本発明とは構
成が異なるものであり、また、この公報の記載から本発
明の構成を予測し得るものでもない。
る電源（基準電源及び動作電源）、バッファ回路に供給
される電源の夫々を相互に分離し独立化することが有効
である。この相互に分離された電源はASICの外部つまり
ASICを組込むシステムにおいては共通化された同一電源
である。なお、特開昭63−179544号公報にバッファトラ
ンジスタの基板電位とそれ以外のトランジスタの基板電
位とを分離する拡散層領域を設けたゲートアレイ方式の
半導体集積回路装置が開示されているが、本発明とは構
成が異なるものであり、また、この公報の記載から本発
明の構成を予測し得るものでもない。
本発明者は、ASICの開発に先立ち、下記の問題点を見
出した。
出した。
微細加工技術の進展に伴い、製造プロセスでのMOSFET
のゲート長の最小加工寸法がサブミクロン具体的には0.
3〜0.8［μｍ］に達すると、ASICは3.3［Ｖ］動作電源
が採用される。この降圧動作電源の採用はMOSFETの耐圧
を確保する目的で行われる。
のゲート長の最小加工寸法がサブミクロン具体的には0.
3〜0.8［μｍ］に達すると、ASICは3.3［Ｖ］動作電源
が採用される。この降圧動作電源の採用はMOSFETの耐圧
を確保する目的で行われる。
前記ASICの出力バッファ回路であるプッシュプル回路
は、負荷に充電する際にしきい値電圧に相当する電圧降
下を生じ、降圧動作電源を採用した場合、出力信号のハ
イレベル側は３［Ｖ］以下になる。つまり、ASICは、出
力バッファ回路にプッシュプル回路を採用し、かつ降圧
動作電源を採用した場合、汎用性が高いTTL（Transisto
r coupled Transistor Logic）レベルでのインターフェ
イスが行えない。TTLレベルでのインターフェイスはハ
イレベル側が約3.3［Ｖ］、ロウレベル側が約０［Ｖ］
である。
は、負荷に充電する際にしきい値電圧に相当する電圧降
下を生じ、降圧動作電源を採用した場合、出力信号のハ
イレベル側は３［Ｖ］以下になる。つまり、ASICは、出
力バッファ回路にプッシュプル回路を採用し、かつ降圧
動作電源を採用した場合、汎用性が高いTTL（Transisto
r coupled Transistor Logic）レベルでのインターフェ
イスが行えない。TTLレベルでのインターフェイスはハ
イレベル側が約3.3［Ｖ］、ロウレベル側が約０［Ｖ］
である。
このため、TTLレベルでのインターフェイスのASICの
出力バッファ回路に相補型MOSFETで形成されるインバー
タ回路を採用しないと実現できない。相補型MOSFETのｐ
チャネルMOSFETは、負荷に充電する際のしきい値電圧に
相当する電圧降下が生じないので、降圧動作電源の電源
レベルに出力信号のハイレベルが等しくなる。
出力バッファ回路に相補型MOSFETで形成されるインバー
タ回路を採用しないと実現できない。相補型MOSFETのｐ
チャネルMOSFETは、負荷に充電する際のしきい値電圧に
相当する電圧降下が生じないので、降圧動作電源の電源
レベルに出力信号のハイレベルが等しくなる。
しかしながら、ASICの出力バッファ回路を相補型MOSF
ETで構成した場合、出力バッファ回路の動作で電源に発
生するノイズが出力バッファ回路の領域の半導体基板に
伝播される。具体的には、ｐ型半導体基板を採用する場
合、ｐ型半導体基板の主面に構成されたｎチャネルMOSF
ETの動作でそのソース領域に供給される基準電源にノイ
ズが発生し、この基準電源はｐ型半導体基板にも供給さ
れるので、ｐ型半導体基板にもノイズが発生する。ま
た、ｐ型半導体基板及びｐ型ウエル領域を採用する場
合、同様にｐ型ウエル領域にノイズが発生し、ｐ型ウエ
ル領域、ｐ型半導体基板の夫々は同一導電型で電気的に
接続されるので、ｐ型ウエル領域に発生したノイズはｐ
型半導体基板に伝播される。また、ｎ型半導体基板を採
用する場合も同様である。この出力バッファ回路の領域
のノイズが発生した半導体基板は、出力バッファ回路の
近傍に配置された内部回路の相補型MOSFETの領域のｐ型
半導体基板又はｐ型ウエル領域との間に電位差を生じ
る。この電位差は、内部回路の相補型MOSFET及びその領
域のｐ型半導体基板又はｐ型ウエル領域、出力バッファ
回路及びその領域のｐ型半導体基板又はｐ型ウエル領域
の夫々に供給される基準電源が相互に分離され独立化さ
れているので発生する。このため、前記電位差で流れる
電流がトリガ電流となり、出力バッファ回路の相補型MO
SFET、若しくはこの近傍の内部回路の相補型MOSFET等で
構成される寄生サイリスタが動作し、ラッチアップの発
生でASICが破壊される。
ETで構成した場合、出力バッファ回路の動作で電源に発
生するノイズが出力バッファ回路の領域の半導体基板に
伝播される。具体的には、ｐ型半導体基板を採用する場
合、ｐ型半導体基板の主面に構成されたｎチャネルMOSF
ETの動作でそのソース領域に供給される基準電源にノイ
ズが発生し、この基準電源はｐ型半導体基板にも供給さ
れるので、ｐ型半導体基板にもノイズが発生する。ま
た、ｐ型半導体基板及びｐ型ウエル領域を採用する場
合、同様にｐ型ウエル領域にノイズが発生し、ｐ型ウエ
ル領域、ｐ型半導体基板の夫々は同一導電型で電気的に
接続されるので、ｐ型ウエル領域に発生したノイズはｐ
型半導体基板に伝播される。また、ｎ型半導体基板を採
用する場合も同様である。この出力バッファ回路の領域
のノイズが発生した半導体基板は、出力バッファ回路の
近傍に配置された内部回路の相補型MOSFETの領域のｐ型
半導体基板又はｐ型ウエル領域との間に電位差を生じ
る。この電位差は、内部回路の相補型MOSFET及びその領
域のｐ型半導体基板又はｐ型ウエル領域、出力バッファ
回路及びその領域のｐ型半導体基板又はｐ型ウエル領域
の夫々に供給される基準電源が相互に分離され独立化さ
れているので発生する。このため、前記電位差で流れる
電流がトリガ電流となり、出力バッファ回路の相補型MO
SFET、若しくはこの近傍の内部回路の相補型MOSFET等で
構成される寄生サイリスタが動作し、ラッチアップの発
生でASICが破壊される。
本発明の目的は、下記のとおりである。
（１）相補型MISFETを有する内部回路、バッファ回路の
夫々に供給される電源が相互に独立な半導体集積回路装
置において、ラッチアップ耐圧を向上することが可能な
技術を提供することにある。
夫々に供給される電源が相互に独立な半導体集積回路装
置において、ラッチアップ耐圧を向上することが可能な
技術を提供することにある。
（２）前記目的（１）を達成すると共に、前記バッファ
回路の動作電圧の範囲を拡張することが可能な技術を提
供することにある。
回路の動作電圧の範囲を拡張することが可能な技術を提
供することにある。
（３）前記目的（２）を達成すると共に、前記出力バッ
ファ回路の占有面積を縮小し、半導体集積回路装置の集
積度を向上することが可能な技術を提供することにあ
る。
ファ回路の占有面積を縮小し、半導体集積回路装置の集
積度を向上することが可能な技術を提供することにあ
る。
（４）前記目的（１）乃至（３）のいずれか１つを達成
すると共に、前記内部回路の占有面積を縮小し、半導体
集積回路装置の集積度を向上することが可能な技術を提
供することにある。
すると共に、前記内部回路の占有面積を縮小し、半導体
集積回路装置の集積度を向上することが可能な技術を提
供することにある。
（５）前記目的（１）乃至（４）のいずれか１つを達成
すると共に、前記出力バッファ回路に供給される電源の
レベルを自由に設定することが可能な技術を提供するこ
とにある。
すると共に、前記出力バッファ回路に供給される電源の
レベルを自由に設定することが可能な技術を提供するこ
とにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
（１）第１導電型の半導体基板の主面の第１領域に配置
される、第２導電型チャネルのMISFETを有するバッファ
回路に第１電源が供給され、前記半導体基板の主面の第
１領域と異なる第２領域に配置される、相補型MISFETを
有する内部回路に、前記第１電源に対して独立の第２電
源が供給される半導体集積回路装置において、前記バッ
ファ回路のMISFETを、前記半導体基板の主面部に形成し
た第１導電型ウエル領域の主面に構成し、この第１導電
型ウエル領域、前記半導体基板の夫々の間に、両者間を
電気的に分離する分離領域を構成する。
される、第２導電型チャネルのMISFETを有するバッファ
回路に第１電源が供給され、前記半導体基板の主面の第
１領域と異なる第２領域に配置される、相補型MISFETを
有する内部回路に、前記第１電源に対して独立の第２電
源が供給される半導体集積回路装置において、前記バッ
ファ回路のMISFETを、前記半導体基板の主面部に形成し
た第１導電型ウエル領域の主面に構成し、この第１導電
型ウエル領域、前記半導体基板の夫々の間に、両者間を
電気的に分離する分離領域を構成する。
（２）前記手段（１）の分離領域は前記第１導電型ウエ
ル領域の周囲を覆う第２導電型半導体領域で構成され、
この第２導電型半導体領域は前記内部回路に供給される
第２電源の前記第１導電型ウエル領域、前記半導体基板
の夫々に対して逆バイアスとなる電源が印加される。
ル領域の周囲を覆う第２導電型半導体領域で構成され、
この第２導電型半導体領域は前記内部回路に供給される
第２電源の前記第１導電型ウエル領域、前記半導体基板
の夫々に対して逆バイアスとなる電源が印加される。
（３）前記手段（１）又は（２）のバッファ回路は、前
記第２導電型チャネルのMISFET及び第１導電型チャネル
のMISFETを有する相補型MISFETで構成される。
記第２導電型チャネルのMISFET及び第１導電型チャネル
のMISFETを有する相補型MISFETで構成される。
（４）前記手段（３）のバッファ回路の相補型MISFETの
第２導電型チャネルのMISFETは前記第１導電型ウエル領
域の主面に構成され、第１導電型チャネルのMISFETは第
２導電型ウエル領域の主面に構成され、前記分離領域は
前記第１導電型ウエル領域、前記半導体基板の夫々の間
にのみ構成される。
第２導電型チャネルのMISFETは前記第１導電型ウエル領
域の主面に構成され、第１導電型チャネルのMISFETは第
２導電型ウエル領域の主面に構成され、前記分離領域は
前記第１導電型ウエル領域、前記半導体基板の夫々の間
にのみ構成される。
（５）前記手段（１）乃至（４）のいずれかのバッファ
回路の第２導電型チャネルのMISFETが形成された第１導
電型ウエル領域、前記半導体基板の夫々の間にのみ前記
分離領域が構成され、前記内部回路の相補型MISFETの第
２導電型チャネルのMISFET、前記半導体基板の夫々の間
には前記分離領域が構成されない。
回路の第２導電型チャネルのMISFETが形成された第１導
電型ウエル領域、前記半導体基板の夫々の間にのみ前記
分離領域が構成され、前記内部回路の相補型MISFETの第
２導電型チャネルのMISFET、前記半導体基板の夫々の間
には前記分離領域が構成されない。
（６）前記手段（１）乃至（５）のいずれかのバッファ
回路は半導体基板の主面の第１領域に複数個配置され、
この複数個配置されたバッファ回路のうち隣接するバッ
ファ回路の夫々の分離領域は一体に構成される。
回路は半導体基板の主面の第１領域に複数個配置され、
この複数個配置されたバッファ回路のうち隣接するバッ
ファ回路の夫々の分離領域は一体に構成される。
（７）前記手段（１）乃至（５）のいずれかのバッファ
回路は半導体基板の主面の第１領域に複数個配置され、
この複数個配置されたバッファ回路の夫々の第１導電型
ウエル領域、或は第１導電型ウエル領域及び第２導電型
ウエル領域は互いに分離され、又はこの複数個配置され
たバッファ回路のうち所定数毎のバッファ回路の第１導
電型ウエル領域、或は第１導電型ウエル領域及び第２導
電型ウエル領域は一体に構成されると共に一体に構成さ
れた第１導電型ウエル領域、或は第１導電型ウエル領域
及び第２導電型ウエル領域間は互いに分離され、この互
いに分離された第１導電型ウエル領域、或は第１導電型
ウエル領域及び第２導電型ウエル領域には前記第１電源
が独立に供給される。
回路は半導体基板の主面の第１領域に複数個配置され、
この複数個配置されたバッファ回路の夫々の第１導電型
ウエル領域、或は第１導電型ウエル領域及び第２導電型
ウエル領域は互いに分離され、又はこの複数個配置され
たバッファ回路のうち所定数毎のバッファ回路の第１導
電型ウエル領域、或は第１導電型ウエル領域及び第２導
電型ウエル領域は一体に構成されると共に一体に構成さ
れた第１導電型ウエル領域、或は第１導電型ウエル領域
及び第２導電型ウエル領域間は互いに分離され、この互
いに分離された第１導電型ウエル領域、或は第１導電型
ウエル領域及び第２導電型ウエル領域には前記第１電源
が独立に供給される。
上述した手段（１）によれば、前記バッファ回路の動
作で第１電源にノイズ（電位の揺れ）が発生した場合、
第１電源、第２電源の夫々の電位差に基づき、前記第１
導電型ウエル領域、前記半導体基板の夫々に流れるトリ
ガ電流を前記分離領域で遮蔽できるので、前記半導体基
板、内部回路の相補型MISFET等で構成される寄生サイリ
スタの起動を抑え、半導体集積回路装置のラッチアップ
耐圧を向上できる。
作で第１電源にノイズ（電位の揺れ）が発生した場合、
第１電源、第２電源の夫々の電位差に基づき、前記第１
導電型ウエル領域、前記半導体基板の夫々に流れるトリ
ガ電流を前記分離領域で遮蔽できるので、前記半導体基
板、内部回路の相補型MISFET等で構成される寄生サイリ
スタの起動を抑え、半導体集積回路装置のラッチアップ
耐圧を向上できる。
上述した手段（２）によれば、前記分離領域の第２導
電型半導体領域は、前記バッファ回路の動作でノイズが
多発する第１電源に比べて、ノイズの発生が少なく安定
性の高い第２電源を供給するので、前記トリガ電流の遮
蔽能力を高め、半導体集積回路装置のラッチアップ耐圧
をより向上できる。
電型半導体領域は、前記バッファ回路の動作でノイズが
多発する第１電源に比べて、ノイズの発生が少なく安定
性の高い第２電源を供給するので、前記トリガ電流の遮
蔽能力を高め、半導体集積回路装置のラッチアップ耐圧
をより向上できる。
上述した手段（３）によれば、前記バッファ回路の相
補型MISFETの出力信号レベルのハイレベル側に、しきい
値電圧に相当する電圧降下がないので、特にバッファ回
路を出力バッファ回路とした場合、動作電圧の範囲を拡
張できる。この結果、比例縮小則に基づき、出力バッフ
ァ回路に供給される第１電源のハイレベルが3.3［Ｖ］
に降圧された場合において、TTLレベルでのインターフ
ェイスが実現できる。
補型MISFETの出力信号レベルのハイレベル側に、しきい
値電圧に相当する電圧降下がないので、特にバッファ回
路を出力バッファ回路とした場合、動作電圧の範囲を拡
張できる。この結果、比例縮小則に基づき、出力バッフ
ァ回路に供給される第１電源のハイレベルが3.3［Ｖ］
に降圧された場合において、TTLレベルでのインターフ
ェイスが実現できる。
上述した手段（４）によれば、前記第２導電型ウエル
領域は基本的に半導体基板に対して電気的に分離され、
この結果、この領域の分離領域を省略できるので、この
省略した分離領域に相当する分、バッファ回路の占有面
積を縮小し、半導体集積回路装置の集積度を向上でき
る。
領域は基本的に半導体基板に対して電気的に分離され、
この結果、この領域の分離領域を省略できるので、この
省略した分離領域に相当する分、バッファ回路の占有面
積を縮小し、半導体集積回路装置の集積度を向上でき
る。
上述した手段（５）によれば、トリガ電流の発生源と
なるバッファ回路の第１導電型ウエル領域を前記半導体
基板から電気的に分離し、内部回路の領域でのラッチア
ップ耐圧を向上したので、この内部回路の領域での前記
分離領域を省略し、この省略した分離領域に相当する
分、内部回路の占有面積を縮小し、半導体集積回路装置
の集積度を向上できる。
なるバッファ回路の第１導電型ウエル領域を前記半導体
基板から電気的に分離し、内部回路の領域でのラッチア
ップ耐圧を向上したので、この内部回路の領域での前記
分離領域を省略し、この省略した分離領域に相当する
分、内部回路の占有面積を縮小し、半導体集積回路装置
の集積度を向上できる。
上述した手段（６）によれば、前記複数個配置された
バッファ回路の夫々の分離領域間の離隔領域を廃止し、
この離隔領域に相当する分、半導体基板の主面の第１領
域（バッファ回路の配置領域）の占有面積を縮小できる
ので、半導体集積回路装置の集積度を向上できる。
バッファ回路の夫々の分離領域間の離隔領域を廃止し、
この離隔領域に相当する分、半導体基板の主面の第１領
域（バッファ回路の配置領域）の占有面積を縮小できる
ので、半導体集積回路装置の集積度を向上できる。
上述した手段（７）によれば、前記複数個配置された
バッファ回路が同時に動作した場合、前記第１電源に発
生するノイズを第１導電型ウエル領域、或は第１導電型
ウエル領域及び第２導電型ウエル領域が分離された毎に
分散し、この分散された夫々のノイズは小さくできるの
で、前記トリガ電流を小さくし、半導体集積回路装置の
ラッチアップ耐圧により向上できる。また、前記複数個
配置されたバッファ回路の夫々、又は前記複数個配置さ
れたバッファ回路のうちの所定数毎のバッファ回路の夫
々は、前記分離領域及び半導体基板を介在して電気的に
分離され独立化されるので、前記バッファ回路の夫々に
供給される第１電源の夫々のレベルを複数種類に設定で
きる。つまり、半導体集積回路装置は複数種類の動作電
圧の範囲を具備できる。
バッファ回路が同時に動作した場合、前記第１電源に発
生するノイズを第１導電型ウエル領域、或は第１導電型
ウエル領域及び第２導電型ウエル領域が分離された毎に
分散し、この分散された夫々のノイズは小さくできるの
で、前記トリガ電流を小さくし、半導体集積回路装置の
ラッチアップ耐圧により向上できる。また、前記複数個
配置されたバッファ回路の夫々、又は前記複数個配置さ
れたバッファ回路のうちの所定数毎のバッファ回路の夫
々は、前記分離領域及び半導体基板を介在して電気的に
分離され独立化されるので、前記バッファ回路の夫々に
供給される第１電源の夫々のレベルを複数種類に設定で
きる。つまり、半導体集積回路装置は複数種類の動作電
圧の範囲を具備できる。
以下、本発明の構成について、ASICに本発明を適用し
た実施例とともに説明する。
た実施例とともに説明する。
なお、実施例を説明するための全図において、第一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
（実施例Ｉ） 本発明の実施例ＩであるASIC及びそれを実装したパッ
ケージの概略構成を第２図（斜視図）で示す。
ケージの概略構成を第２図（斜視図）で示す。
第２図に示すように、ASIC（半導体集積回路装置）31
はPGA構造を採用するパッケージ32に実装される。
はPGA構造を採用するパッケージ32に実装される。
前記パッケージ32は主にベース基板33、メタライズ配
線34、スルーホール配線35及び外部ピン37で構成され
る。なお、第２図においては図示しないが、パッケージ
32に実装されるASIC31は例えば封止用キャップ、樹脂等
の封止部材で封止される。
線34、スルーホール配線35及び外部ピン37で構成され
る。なお、第２図においては図示しないが、パッケージ
32に実装されるASIC31は例えば封止用キャップ、樹脂等
の封止部材で封止される。
ベース基板33は、平面方形状のセラミック基板（又は
樹脂基板等）で構成され、実装面の中央部のキャビティ
内にASIC31を実装する。ベース基板33の実装面の周囲の
領域には中央から周囲に向って引き回された複数本のメ
タライズ配線34が配置される。メタライズ配線34は例え
ばCu配線、Al配線等で構成される。メタライズ配線34の
ASIC31側の一端はASIC31の外部端子（ボンディングパッ
ドBP）15に電気的に接続される。このメタライズ配線34
の一端側、ASIC31の外部端子15の夫々の接続はボンディ
ングワイヤ36で行われる。ボンディングワイヤ36は例え
ばAuワイヤを使用する。メタライズ配線34の他端側は外
部ピン37に電気的に接続される。外部ピン37はベース基
板33の実装面と対向する反対面に複数本配列される。外
部ピン37は例えば数十〜数百本配列される。この外部ピ
ン37、前記メタライズ配線34の他端側の夫々の接続はベ
ース基板33の図示しないスルーホールの内壁に形成され
たスルーホール配線35を介して行われる。
樹脂基板等）で構成され、実装面の中央部のキャビティ
内にASIC31を実装する。ベース基板33の実装面の周囲の
領域には中央から周囲に向って引き回された複数本のメ
タライズ配線34が配置される。メタライズ配線34は例え
ばCu配線、Al配線等で構成される。メタライズ配線34の
ASIC31側の一端はASIC31の外部端子（ボンディングパッ
ドBP）15に電気的に接続される。このメタライズ配線34
の一端側、ASIC31の外部端子15の夫々の接続はボンディ
ングワイヤ36で行われる。ボンディングワイヤ36は例え
ばAuワイヤを使用する。メタライズ配線34の他端側は外
部ピン37に電気的に接続される。外部ピン37はベース基
板33の実装面と対向する反対面に複数本配列される。外
部ピン37は例えば数十〜数百本配列される。この外部ピ
ン37、前記メタライズ配線34の他端側の夫々の接続はベ
ース基板33の図示しないスルーホールの内壁に形成され
たスルーホール配線35を介して行われる。
このASIC31を実装するパッケージ32は、PCB等の実装
基板に搭載された回路システムに実装され、この回路シ
ステムに組込まれる。
基板に搭載された回路システムに実装され、この回路シ
ステムに組込まれる。
次に、前記PGA構造を採用するパッケージ32に実装さ
れるASIC31の構成について、第３図（チップレイアウト
図）を使用し、簡単に説明する。
れるASIC31の構成について、第３図（チップレイアウト
図）を使用し、簡単に説明する。
第３図に示すように、ASIC31は、平面形状が方形状で
構成された、単結晶珪素からなるp-型半導体基板１を主
体として構成される。このASIC31の方形状の各辺に沿っ
た周辺領域には複数個の外部端子（BP）15が配置され
る。本実施例のASIC31は、この層数に限定されないが、
２層配線構造を採用する。２層配線構造の各層の配線は
例えばアルミニウム合金配線で構成される。アルミニウ
ム合金配線はCu、又はCu及びSiを添加したアルミニウム
配線である。Cuは主にエレクトロマイグレーション耐圧
を向上する目的で添加される。Siは主にアロイスパイク
耐圧を向上する目的で添加される。前記外部端子15は、
２層配線構造を採用する場合、最上層つまり製造プロセ
スにおいて第２層目の配線形成工程で構成される。
構成された、単結晶珪素からなるp-型半導体基板１を主
体として構成される。このASIC31の方形状の各辺に沿っ
た周辺領域には複数個の外部端子（BP）15が配置され
る。本実施例のASIC31は、この層数に限定されないが、
２層配線構造を採用する。２層配線構造の各層の配線は
例えばアルミニウム合金配線で構成される。アルミニウ
ム合金配線はCu、又はCu及びSiを添加したアルミニウム
配線である。Cuは主にエレクトロマイグレーション耐圧
を向上する目的で添加される。Siは主にアロイスパイク
耐圧を向上する目的で添加される。前記外部端子15は、
２層配線構造を採用する場合、最上層つまり製造プロセ
スにおいて第２層目の配線形成工程で構成される。
前記外部端子15毎にこの外部端子15の配列に沿った領
域において、ASIC31の周辺領域の前記外部端子15よりも
内側の領域には複数個のバッファ回路20が配列される。
このバッファ回路20で周囲を囲まれた領域内、つまりAS
IC31の中央領域には内部回路22が配置される。内部回路
22は繰返しの最小の機能ブロック単位となる基本セル21
が行列状に複数個敷き詰めて配列される。内部回路22
は、この１個の基本セル21又は複数個の基本セル21を組
合せ、論理回路システム、記憶回路システム、それらの
混在システム等を構成する領域である。この種のASIC31
は所謂敷き詰め方式と呼ばれる。前記バッファ回路20
は、ASIC31の内部回路22とASIC31の外部例えば前記回路
システムに組込まれた他の外部装置とのインターフェイ
ス回路として使用される。
域において、ASIC31の周辺領域の前記外部端子15よりも
内側の領域には複数個のバッファ回路20が配列される。
このバッファ回路20で周囲を囲まれた領域内、つまりAS
IC31の中央領域には内部回路22が配置される。内部回路
22は繰返しの最小の機能ブロック単位となる基本セル21
が行列状に複数個敷き詰めて配列される。内部回路22
は、この１個の基本セル21又は複数個の基本セル21を組
合せ、論理回路システム、記憶回路システム、それらの
混在システム等を構成する領域である。この種のASIC31
は所謂敷き詰め方式と呼ばれる。前記バッファ回路20
は、ASIC31の内部回路22とASIC31の外部例えば前記回路
システムに組込まれた他の外部装置とのインターフェイ
ス回路として使用される。
前記バッファ回路20は、第４図（要部平面図）及び第
１図（要部断面図）に示すように、複数個の相補型MISF
ETを主体としたバッファ回路セルで構成される。バッフ
ァ回路セルは出力バッファ回路セル20B及び入力バッフ
ァ回路セル20Iで構成される。この個数に限定されない
が、出力バッファ回路セル20Bは５個のｎチャネルMISFE
T Qn1及び５個のｐチャネルMISFET Qp1で構成される合
計５個の相補型MISFETを主体に構成される。
１図（要部断面図）に示すように、複数個の相補型MISF
ETを主体としたバッファ回路セルで構成される。バッフ
ァ回路セルは出力バッファ回路セル20B及び入力バッフ
ァ回路セル20Iで構成される。この個数に限定されない
が、出力バッファ回路セル20Bは５個のｎチャネルMISFE
T Qn1及び５個のｐチャネルMISFET Qp1で構成される合
計５個の相補型MISFETを主体に構成される。
この出力バッファ回路セル20Bを構成するｎチャネルM
ISFET Qn1はp-型半導体基板１の主面の周辺領域に形成
されたｐ型ウエル領域４の主面に構成される。ｎチャネ
ルMISFET Qn1は素子分離絶縁膜（フィールド絶縁膜）５
で周囲を囲まれ規定された活性領域内において構成され
る。ｎチャネルMISFET Qn1は、主に、ｐ型ウエル領域４
（チャネル形成領域）、ゲート絶縁膜６、ゲート電極
７、ソース領域及びドレイン領域である一対のn+型半導
体領域８で構成される。ゲート絶縁膜６は例えば熱酸化
法で形成した酸化珪素膜で構成される。ゲート電極７
は、例えば多結晶珪素膜、高融点金属膜或は高融点金属
珪化膜の単層、又は多結晶珪素膜上に高融点金属膜或は
高融点金属珪化膜を積層した複合膜で構成される。
ISFET Qn1はp-型半導体基板１の主面の周辺領域に形成
されたｐ型ウエル領域４の主面に構成される。ｎチャネ
ルMISFET Qn1は素子分離絶縁膜（フィールド絶縁膜）５
で周囲を囲まれ規定された活性領域内において構成され
る。ｎチャネルMISFET Qn1は、主に、ｐ型ウエル領域４
（チャネル形成領域）、ゲート絶縁膜６、ゲート電極
７、ソース領域及びドレイン領域である一対のn+型半導
体領域８で構成される。ゲート絶縁膜６は例えば熱酸化
法で形成した酸化珪素膜で構成される。ゲート電極７
は、例えば多結晶珪素膜、高融点金属膜或は高融点金属
珪化膜の単層、又は多結晶珪素膜上に高融点金属膜或は
高融点金属珪化膜を積層した複合膜で構成される。
また、前記出力バッファ回路セル20Bを構成する５個
のｎチャネルMISFET Qn1の夫々はゲート長方向に順次配
列される。５個のうちの１個のｎチャネルMISFET Qn1の
一方のn+型半導体領域（例えばドレイン領域）８は、隣
接する他の１個のｎチャネルMISFET Qn1の他方のn+型半
導体領域８（例えばソース領域）に一体に構成される。
つまり、５個のｎチャネルMISFET Qn1の夫々は後述する
配線12で並列に接続される。この５個のｎチャネルMISF
ET Qn1は１個の共通化されたｐ型ウエル領域４の主面に
構成される。
のｎチャネルMISFET Qn1の夫々はゲート長方向に順次配
列される。５個のうちの１個のｎチャネルMISFET Qn1の
一方のn+型半導体領域（例えばドレイン領域）８は、隣
接する他の１個のｎチャネルMISFET Qn1の他方のn+型半
導体領域８（例えばソース領域）に一体に構成される。
つまり、５個のｎチャネルMISFET Qn1の夫々は後述する
配線12で並列に接続される。この５個のｎチャネルMISF
ET Qn1は１個の共通化されたｐ型ウエル領域４の主面に
構成される。
また、出力バッファ回路セル20Bを構成する５個のう
ちの１個のｎチャネルMISFET Qn1の一方のn+型半導体領
域８には抵抗素子Ｒとして使用されるn+型半導体領域８
が一体に構成され電気的に接続される。この抵抗素子Ｒ
は、外部端子15と入力バッファ回路セル20Iで構成され
る入力バッファ回路との間に挿入される静電気破壊防止
回路の保護抵抗素子として使用される。
ちの１個のｎチャネルMISFET Qn1の一方のn+型半導体領
域８には抵抗素子Ｒとして使用されるn+型半導体領域８
が一体に構成され電気的に接続される。この抵抗素子Ｒ
は、外部端子15と入力バッファ回路セル20Iで構成され
る入力バッファ回路との間に挿入される静電気破壊防止
回路の保護抵抗素子として使用される。
前記出力バッファ回路セル20Bを構成するｐチャネルM
ISFET Qp1はp-型半導体基板１の主面の周辺領域に形成
されたｎ型ウエル領域３の主面に構成される。ｐチャネ
ルMISFET Qp1は素子分離絶縁膜５で周囲を囲まれ規定さ
れた活性領域内において構成される。ｐチャネルMISFET
Qp1は、主に、ｎ型ウエル領域３（チャネル形成領
域）、ゲート絶縁膜６、ゲート電極７、ソース領域及び
ドレイン領域である一対のp+型半導体領域９で構成され
る。
ISFET Qp1はp-型半導体基板１の主面の周辺領域に形成
されたｎ型ウエル領域３の主面に構成される。ｐチャネ
ルMISFET Qp1は素子分離絶縁膜５で周囲を囲まれ規定さ
れた活性領域内において構成される。ｐチャネルMISFET
Qp1は、主に、ｎ型ウエル領域３（チャネル形成領
域）、ゲート絶縁膜６、ゲート電極７、ソース領域及び
ドレイン領域である一対のp+型半導体領域９で構成され
る。
また、出力バッファ回路セル20Bを構成する５個のｐ
チャネルMISFET Qp1の夫々は、ｎチャネルMISFET Qn1と
同様に、隣接するp+型半導体領域９を一体に構成し、配
線12でゲート長方向に並列に接続される。この５個のｐ
チャネルMISFET Qp1は１個の共通化されたｎ型ウエル領
域３の主面に構成される。
チャネルMISFET Qp1の夫々は、ｎチャネルMISFET Qn1と
同様に、隣接するp+型半導体領域９を一体に構成し、配
線12でゲート長方向に並列に接続される。この５個のｐ
チャネルMISFET Qp1は１個の共通化されたｎ型ウエル領
域３の主面に構成される。
前記バッファ回路20の入力バッファ回路セル20Iは複
数個の相補型MISFETで構成される。この複数個の相補型
MISFETは複数個のｎチャネルMISFET Qn2及び複数個のｐ
チャネルMISFET Qp2で構成される。この入力バッファ回
路セル20Iの複数個の相補型MISFETは基本的に入力バッ
ファ回路を構成する。つまり、バッファ回路20の入力バ
ッファ回路セル20I、出力バッファ回路セル20Bの夫々
は、外部装置に直接々続されるインターフェイス回路と
して構成される。また、前記バッファ回路20の入力バッ
ファ回路セル20Iの複数個の相補型MISFETは、出力バッ
ファ回路セル20Bで出力バッファ回路を構成した場合
に、その前段論理回路としても使用される。この前段論
理回路として使用される複数個の相補型MISFET（Qn2及
びQp2）は、バッファ回路20の入力バッファ回路セル20I
として配置されているが、外部装置との直接々続を行わ
ないので、実質的には内部回路22の一部の回路として使
用される。この入力バッファ回路セル20Iの複数個の相
補型MISFETは、内部回路22に配列される基本セル21の相
補型MISFETと実質的に同様の構造で構成されるので、後
の基本セル21の説明の際に詳述する。
数個の相補型MISFETで構成される。この複数個の相補型
MISFETは複数個のｎチャネルMISFET Qn2及び複数個のｐ
チャネルMISFET Qp2で構成される。この入力バッファ回
路セル20Iの複数個の相補型MISFETは基本的に入力バッ
ファ回路を構成する。つまり、バッファ回路20の入力バ
ッファ回路セル20I、出力バッファ回路セル20Bの夫々
は、外部装置に直接々続されるインターフェイス回路と
して構成される。また、前記バッファ回路20の入力バッ
ファ回路セル20Iの複数個の相補型MISFETは、出力バッ
ファ回路セル20Bで出力バッファ回路を構成した場合
に、その前段論理回路としても使用される。この前段論
理回路として使用される複数個の相補型MISFET（Qn2及
びQp2）は、バッファ回路20の入力バッファ回路セル20I
として配置されているが、外部装置との直接々続を行わ
ないので、実質的には内部回路22の一部の回路として使
用される。この入力バッファ回路セル20Iの複数個の相
補型MISFETは、内部回路22に配列される基本セル21の相
補型MISFETと実質的に同様の構造で構成されるので、後
の基本セル21の説明の際に詳述する。
前記バッファ回路20の出力バッファ回路セル20Bを構
成する複数個の相補型MISFET（Qn1及びQp1）の夫々は、
配線12で結線され、出力バッファ回路を構成する。配線
12は、２層配線構造のうちの下層配線であり、製造プロ
セスにおいて第１層目配線形成工程で形成される。配線
12は、相補型MISFET等の半導体素子上に形成された層間
絶縁膜10上に延在し、この層間絶縁膜10に形成された接
続孔11を通して各端子に相当するn+型半導体領域８、p+
型半導体領域９、ゲート電極７のいずれかに接続され
る。同様に、入力バッファ回路セル20Iを構成する複数
個の相補型MISFET（Qn2及びQp2）の夫々は、配線12で結
線され、入力バッファ回路又は出力バッファ回路の前段
論理回路のいずれかを構成する。
成する複数個の相補型MISFET（Qn1及びQp1）の夫々は、
配線12で結線され、出力バッファ回路を構成する。配線
12は、２層配線構造のうちの下層配線であり、製造プロ
セスにおいて第１層目配線形成工程で形成される。配線
12は、相補型MISFET等の半導体素子上に形成された層間
絶縁膜10上に延在し、この層間絶縁膜10に形成された接
続孔11を通して各端子に相当するn+型半導体領域８、p+
型半導体領域９、ゲート電極７のいずれかに接続され
る。同様に、入力バッファ回路セル20Iを構成する複数
個の相補型MISFET（Qn2及びQp2）の夫々は、配線12で結
線され、入力バッファ回路又は出力バッファ回路の前段
論理回路のいずれかを構成する。
前記バッファ回路20の出力バッファ回路セル20Bを構
成する相補型MISFETのｎチャネルMISFET Qn1のソース領
域に相当するn+型半導体領域８には基準電源Vss1が印加
される。基準電源Vss1は例えば回路の接地電位０［Ｖ］
である。基準電源Vss1は、第１図、第３図及び第４図に
示すように、出力バッファ回路セル20Bを構成する相補
型MISFET上に延在する基準電源配線（Vss1）15から供給
される。基準電源配線15は、層間絶縁膜13上に延在し、
この層間絶縁膜13に形成された接続孔14を通して一旦配
線12に接続し、この配線12を介してn+型半導体領域８に
接続される。基準電源配線15は前述の外部端子15と同一
導電層つまり２層配線構造の最上層の配線層に構成され
る。
成する相補型MISFETのｎチャネルMISFET Qn1のソース領
域に相当するn+型半導体領域８には基準電源Vss1が印加
される。基準電源Vss1は例えば回路の接地電位０［Ｖ］
である。基準電源Vss1は、第１図、第３図及び第４図に
示すように、出力バッファ回路セル20Bを構成する相補
型MISFET上に延在する基準電源配線（Vss1）15から供給
される。基準電源配線15は、層間絶縁膜13上に延在し、
この層間絶縁膜13に形成された接続孔14を通して一旦配
線12に接続し、この配線12を介してn+型半導体領域８に
接続される。基準電源配線15は前述の外部端子15と同一
導電層つまり２層配線構造の最上層の配線層に構成され
る。
本実施例のASIC31では、第４図に示すように、バッフ
ァ回路20の出力バッファ回路セル20B上に基準電源配線1
5が延在する。この基準電源配線15はバッファ回路20の
配列方向に沿ってほぼ平行に延在する。基準電源配線15
は出力バッファ回路セル20Bで構成される出力バッファ
回路に基準電源Vss1を供給する。
ァ回路20の出力バッファ回路セル20B上に基準電源配線1
5が延在する。この基準電源配線15はバッファ回路20の
配列方向に沿ってほぼ平行に延在する。基準電源配線15
は出力バッファ回路セル20Bで構成される出力バッファ
回路に基準電源Vss1を供給する。
前記出力バッファ回路セル20Bを構成する相補型MISFE
TのｎチャネルMISFET Qn1のソース領域であるn+型半導
体領域８に印加される基準電源Vss1は、このｎチャネル
MISFET Qn1を構成するｐ型ウエル領域４にも印加され
る。ｐ型ウエル領域４への基準電源Vss1の印加は、基準
電源配線15から配線12、p+型半導体領域９の夫々を通し
て行われる。
TのｎチャネルMISFET Qn1のソース領域であるn+型半導
体領域８に印加される基準電源Vss1は、このｎチャネル
MISFET Qn1を構成するｐ型ウエル領域４にも印加され
る。ｐ型ウエル領域４への基準電源Vss1の印加は、基準
電源配線15から配線12、p+型半導体領域９の夫々を通し
て行われる。
同様に、前記バッファ回路20の出力バッファ回路セル
20Bを構成する相補型MISFETのｐチャネルMISFET Qp1の
ソース領域に相当するp+型半導体領域９には動作電源Vc
c1が印加される。動作電源Vcc1は例えば回路の降圧動作
電位3.3［Ｖ］（又は５［Ｖ］）である。動作電源Vcc1
は、第１図、第３図及び第４図に示すように、出力バッ
ファ回路セル20Bを構成する相補型MISFET上に延在する
動作電源配線（Vcc1）15から供給される。動作電源配線
15は、基準電源配線15と同様に、配線12を介してp+型半
導体領域９に接続される。
20Bを構成する相補型MISFETのｐチャネルMISFET Qp1の
ソース領域に相当するp+型半導体領域９には動作電源Vc
c1が印加される。動作電源Vcc1は例えば回路の降圧動作
電位3.3［Ｖ］（又は５［Ｖ］）である。動作電源Vcc1
は、第１図、第３図及び第４図に示すように、出力バッ
ファ回路セル20Bを構成する相補型MISFET上に延在する
動作電源配線（Vcc1）15から供給される。動作電源配線
15は、基準電源配線15と同様に、配線12を介してp+型半
導体領域９に接続される。
前記動作電源配線15は、基準電源配線15と同様に、第
４図に示すように、バッファ回路20の出力バッファ回路
セル20B上に延在する。この動作電源配線15はバッファ
回路20の配列方向に沿ってほぼ平行に延在する。動作電
源配線15は出力バッファ回路セル20Bで構成される出力
バッファ回路に動作電源Vcc1を供給する。
４図に示すように、バッファ回路20の出力バッファ回路
セル20B上に延在する。この動作電源配線15はバッファ
回路20の配列方向に沿ってほぼ平行に延在する。動作電
源配線15は出力バッファ回路セル20Bで構成される出力
バッファ回路に動作電源Vcc1を供給する。
前記出力バッファ回路セル20Bを構成する相補型MISFE
TのｐチャネルMISFET Qp1のソース領域であるp+型半導
体領域９に印加される動作電源Vcc1は、このｐチャネル
MISFET Qp1を構成するｎ型ウエル領域３にも印加され
る。ｎ型ウエル領域３への動作電源Vcc1の印加は、動作
電源配線15から配線12、n+型半導体領域８の夫々を通し
て行われる。
TのｐチャネルMISFET Qp1のソース領域であるp+型半導
体領域９に印加される動作電源Vcc1は、このｐチャネル
MISFET Qp1を構成するｎ型ウエル領域３にも印加され
る。ｎ型ウエル領域３への動作電源Vcc1の印加は、動作
電源配線15から配線12、n+型半導体領域８の夫々を通し
て行われる。
前記バッファ回路20の入力バッファ回路セル20Iを構
成する相補型MISFETのｎチャネルMISFET Qn2のソース領
域（n+型半導体領域８）には基準電源Vss2が印加され
る。基準電源Vss2は、例えば前述の基準電源Vss1と同一
の接地電位０［Ｖ］であるが、ASIC31内において前述の
基準電源Vss1と分離され独立化される。つまり、基準電
源Vss1、基準電源Vss2の夫々は、前述のPCB等の実装基
板に搭載される回路システムにおいて１つの基準電源を
分離し独立化してASIC31内に供給されたものである。こ
の独立化された一方の基準電源Vss1は主にバッファ回路
20の出力バッファ回路セル20Bに供給され、他方の基準
電源Vss2は主にバッファ回路20の入力バッファ回路セル
20I及び後述する内部回路22に供給される。つまり、バ
ッファ回路20の出力バッファ回路セル20Bで構成される
出力バッファ回路の動作で基準電源Vss1に発生するノイ
ズは、入力バッファ回路セル20で構成される入力バッフ
ァ回路或は出力バッファ回路の前段論理回路、又は内部
回路22に供給される基準電源Vss2に実質的に伝播されな
い。基準電源Vss2は、第１図、第３図及び第４図に示す
ように、バッファ回路20の入力バッファ回路セル20Iを
構成する相補型MISFET上に延在する基準電源配線（Vss
2）15から供給される。基準電源配線15は、一旦配線12
に接続され、この配線12を介してn+型半導体領域８に接
続される。第４図に示すように、本実施例のASIC31は、
入力バッファ回路セル20I上に延在する基準電源配線15
が２本構成される。２本の基準電源配線15はバッファ回
路20の配列方向に沿ってほぼ平行に延在する。また、入
力バッファ回路セル20Iを構成する相補型MISFETのｎチ
ャネルMISFET Qn2のソース領域（n+型半導体領域８）に
印加される基準電源Vss2は、このｎチャネルMISFET Qn2
を構成するｐ型ウエル領域４にも印加される。
成する相補型MISFETのｎチャネルMISFET Qn2のソース領
域（n+型半導体領域８）には基準電源Vss2が印加され
る。基準電源Vss2は、例えば前述の基準電源Vss1と同一
の接地電位０［Ｖ］であるが、ASIC31内において前述の
基準電源Vss1と分離され独立化される。つまり、基準電
源Vss1、基準電源Vss2の夫々は、前述のPCB等の実装基
板に搭載される回路システムにおいて１つの基準電源を
分離し独立化してASIC31内に供給されたものである。こ
の独立化された一方の基準電源Vss1は主にバッファ回路
20の出力バッファ回路セル20Bに供給され、他方の基準
電源Vss2は主にバッファ回路20の入力バッファ回路セル
20I及び後述する内部回路22に供給される。つまり、バ
ッファ回路20の出力バッファ回路セル20Bで構成される
出力バッファ回路の動作で基準電源Vss1に発生するノイ
ズは、入力バッファ回路セル20で構成される入力バッフ
ァ回路或は出力バッファ回路の前段論理回路、又は内部
回路22に供給される基準電源Vss2に実質的に伝播されな
い。基準電源Vss2は、第１図、第３図及び第４図に示す
ように、バッファ回路20の入力バッファ回路セル20Iを
構成する相補型MISFET上に延在する基準電源配線（Vss
2）15から供給される。基準電源配線15は、一旦配線12
に接続され、この配線12を介してn+型半導体領域８に接
続される。第４図に示すように、本実施例のASIC31は、
入力バッファ回路セル20I上に延在する基準電源配線15
が２本構成される。２本の基準電源配線15はバッファ回
路20の配列方向に沿ってほぼ平行に延在する。また、入
力バッファ回路セル20Iを構成する相補型MISFETのｎチ
ャネルMISFET Qn2のソース領域（n+型半導体領域８）に
印加される基準電源Vss2は、このｎチャネルMISFET Qn2
を構成するｐ型ウエル領域４にも印加される。
同様に、前記バッファ回路20の入力バッファ回路セル
20IのｐチャネルMISFET Qp2のソース領域（p+型半導体
領域９）には動作電源Vcc2が印加される。動作電源Vcc2
は、例えば前述の動作電源Vcc1と同一の降圧動作電位3.
3［Ｖ］であるが、ASIC31内において前述の動作電源Vcc
1と分離され独立化される。つまり、この独立化された
一方の動作電源Vcc1は主にバッファ回路20の出力バッフ
ァ回路セル20Bに供給され、他方の動作電源Vcc2は主に
バッファ回路20の入力バッファ回路セル20I及び内部回
路22に供給される。動作電源Vcc2は、第１図、第３図及
び第４図に示すように、入力バッファ回路セル20Iを構
成する相補型MISFET上に延在する動作電源配線（Vcc2）
15から供給される。動作電源配線15は、一旦配線12に接
続され、この配線12を介してp+型半導体領域９に接続さ
れる。第４図に示すように、本実施例のASIC31は、入力
バッファ回路セル20I上に延在する動作電源配線15が２
本構成される。２本の基準電源配線15はバッファ回路20
の配列方向に沿ってほぼ平行に延在する。また、入力バ
ッファ回路セル20Iを構成する相補型MISFETのｐチャネ
ルMISFET Qp2のソース領域（p+型半導体領域９）に印加
される動作電源Vcc2はこのｐチャネルMISFET Qp2を構成
するｎ型ウエル領域３にも印加される。
20IのｐチャネルMISFET Qp2のソース領域（p+型半導体
領域９）には動作電源Vcc2が印加される。動作電源Vcc2
は、例えば前述の動作電源Vcc1と同一の降圧動作電位3.
3［Ｖ］であるが、ASIC31内において前述の動作電源Vcc
1と分離され独立化される。つまり、この独立化された
一方の動作電源Vcc1は主にバッファ回路20の出力バッフ
ァ回路セル20Bに供給され、他方の動作電源Vcc2は主に
バッファ回路20の入力バッファ回路セル20I及び内部回
路22に供給される。動作電源Vcc2は、第１図、第３図及
び第４図に示すように、入力バッファ回路セル20Iを構
成する相補型MISFET上に延在する動作電源配線（Vcc2）
15から供給される。動作電源配線15は、一旦配線12に接
続され、この配線12を介してp+型半導体領域９に接続さ
れる。第４図に示すように、本実施例のASIC31は、入力
バッファ回路セル20I上に延在する動作電源配線15が２
本構成される。２本の基準電源配線15はバッファ回路20
の配列方向に沿ってほぼ平行に延在する。また、入力バ
ッファ回路セル20Iを構成する相補型MISFETのｐチャネ
ルMISFET Qp2のソース領域（p+型半導体領域９）に印加
される動作電源Vcc2はこのｐチャネルMISFET Qp2を構成
するｎ型ウエル領域３にも印加される。
第３図に示すように、前記バッファ回路20の出力バッ
ファ回路セル20B上を延在する基準電源配線（Vss1）1
5、動作電源配線（Vcc1）15の夫々は基本的には延在方
向に沿って複数本に分割される。本実施例のASIC31にお
いて、基準電源配線15及び動作電源配線15は、第３図中
上辺及び右辺に沿って延在するもの、左辺及び下辺に沿
って延在するものに合計２分割される。出力バッファ回
路セル20Bで構成される出力バッファ回路はその動作で
発生するノイズが大きいので、基準電源配線15及び動作
電源配線15の分割によりノイズを分散できる。
ファ回路セル20B上を延在する基準電源配線（Vss1）1
5、動作電源配線（Vcc1）15の夫々は基本的には延在方
向に沿って複数本に分割される。本実施例のASIC31にお
いて、基準電源配線15及び動作電源配線15は、第３図中
上辺及び右辺に沿って延在するもの、左辺及び下辺に沿
って延在するものに合計２分割される。出力バッファ回
路セル20Bで構成される出力バッファ回路はその動作で
発生するノイズが大きいので、基準電源配線15及び動作
電源配線15の分割によりノイズを分散できる。
また、バッファ回路20の入力バッファ回路セル20I上
を延在する基準電源配線（Vss2）15、動作電源配線（Vc
c2）15の夫々、出力バッファ回路に比べて入力バッファ
回路セル20Iで構成される入力バッファ回路或は前段論
理回路又は内部回路22で発生するノイズが小さいので、
基本的に延在方向に沿って分割しない。つまり、この基
準電源配線15、動作電源配線15の夫々は、ASIC31の各辺
に沿って延在し、平面形状がリング形状で構成される。
を延在する基準電源配線（Vss2）15、動作電源配線（Vc
c2）15の夫々、出力バッファ回路に比べて入力バッファ
回路セル20Iで構成される入力バッファ回路或は前段論
理回路又は内部回路22で発生するノイズが小さいので、
基本的に延在方向に沿って分割しない。つまり、この基
準電源配線15、動作電源配線15の夫々は、ASIC31の各辺
に沿って延在し、平面形状がリング形状で構成される。
このように構成されるバッファ回路20は、バッファ回
路セルを使用し、例えば、第５図（等価回路図）に示す
出力バッファ回路及びその前段論理回路を構成できる。
つまり、前述のように、出力バッファ回路は、バッファ
回路20の出力バッファ回路セル20Bの相補型MISFETで構
成される。また、出力バッファ回路の前段論理回路は、
バッファ回路20の入力バッファ回路セル20Iで構成され
る。第５図中、Dinは出力信号の入力端子、▲▼は
イネーブル信号端子の夫々である。
路セルを使用し、例えば、第５図（等価回路図）に示す
出力バッファ回路及びその前段論理回路を構成できる。
つまり、前述のように、出力バッファ回路は、バッファ
回路20の出力バッファ回路セル20Bの相補型MISFETで構
成される。また、出力バッファ回路の前段論理回路は、
バッファ回路20の入力バッファ回路セル20Iで構成され
る。第５図中、Dinは出力信号の入力端子、▲▼は
イネーブル信号端子の夫々である。
前記バッファ回路20の領域、つまりASIC31の周辺領域
においては、第１図及び第４図に示すように、出力バッ
ファ回路セル20Bの相補型MISFETのｎチャネルMISFET Qn
1が配置されたｐ型ウエル領域４、p-型半導体基板１の
夫々の間に分離領域２が構成される。分離領域２は、ｎ
型半導体領域（又はｎ型ウエル領域）で構成され、前記
ｐ型ウエル領域４の側面及び底面の実質的に全領域に沿
ってこのｐ型ウエル領域４を被覆し構成される。換言す
れば、ｐ型ウエル領域４はその接合深さに比べて深い接
合深さを有する分離領域（ｎ型半導体領域）２の主面部
に構成される。この分離領域２はｐ型ウエル領域４、p-
型半導体基板１の夫々に対して逆導電型のｎ型半導体領
域で構成されるので、ｐ型ウエル領域４、p-型半導体基
板１の夫々はpn接合で分離される。
においては、第１図及び第４図に示すように、出力バッ
ファ回路セル20Bの相補型MISFETのｎチャネルMISFET Qn
1が配置されたｐ型ウエル領域４、p-型半導体基板１の
夫々の間に分離領域２が構成される。分離領域２は、ｎ
型半導体領域（又はｎ型ウエル領域）で構成され、前記
ｐ型ウエル領域４の側面及び底面の実質的に全領域に沿
ってこのｐ型ウエル領域４を被覆し構成される。換言す
れば、ｐ型ウエル領域４はその接合深さに比べて深い接
合深さを有する分離領域（ｎ型半導体領域）２の主面部
に構成される。この分離領域２はｐ型ウエル領域４、p-
型半導体基板１の夫々に対して逆導電型のｎ型半導体領
域で構成されるので、ｐ型ウエル領域４、p-型半導体基
板１の夫々はpn接合で分離される。
前記分離領域２であるｎ型半導体領域は、ｐ型ウエル
領域４、p-型半導体領域１の夫々に対して逆バイアスと
なる電位が供給される。本実施例のASIC31は、基準電源
Vss及び動作電源Vccの２系統の電源が使用されるので、
分離領域２には動作電源Vccが供給される。分離領域２
に供給される動作電源Vccは、バッファ回路20の出力バ
ッファ回路セル20Bに供給される動作電源Vcc1を供給し
てもよいが、それに比べてノイズの発生が少なく電位の
安定性が高い、入力バッファ回路セル20I又は内部回路2
2に供給される動作電源Vcc2を供給する。分離領域２へ
の動作電源Vcc2の供給は、第１図、第３図及び第４図に
示すように、外部端子15から直接引き出された、又は前
記入力バッファ回路セル20I上を延在する動作電源配線
（Vcc2）15から引き出された動作電源配線（Vcc2）15で
行われる。この動作電源配線15は配線12、n+型半導体領
域８の夫々を通して分離領域２に動作電源Vcc2を供給す
る。
領域４、p-型半導体領域１の夫々に対して逆バイアスと
なる電位が供給される。本実施例のASIC31は、基準電源
Vss及び動作電源Vccの２系統の電源が使用されるので、
分離領域２には動作電源Vccが供給される。分離領域２
に供給される動作電源Vccは、バッファ回路20の出力バ
ッファ回路セル20Bに供給される動作電源Vcc1を供給し
てもよいが、それに比べてノイズの発生が少なく電位の
安定性が高い、入力バッファ回路セル20I又は内部回路2
2に供給される動作電源Vcc2を供給する。分離領域２へ
の動作電源Vcc2の供給は、第１図、第３図及び第４図に
示すように、外部端子15から直接引き出された、又は前
記入力バッファ回路セル20I上を延在する動作電源配線
（Vcc2）15から引き出された動作電源配線（Vcc2）15で
行われる。この動作電源配線15は配線12、n+型半導体領
域８の夫々を通して分離領域２に動作電源Vcc2を供給す
る。
前記分離領域２は、バッファ回路20の配列方向に沿っ
て隣接する他の分離領域２と一体に構成され電気的に接
続される。第３図に２点鎖線で囲い符号２で示すよう
に、ASIC31の方形状の一辺に沿って配列される複数個の
バッファ回路20の夫々の分離領域２は、相互に一体に構
成され、共通化される。ASIC31の各辺毎に共通化された
分離領域２の夫々は相互に分離され離隔される。前記分
離領域２の一体化は複数個のバッファ回路20の出力バッ
ファ回路セル20B内のｐ型ウエル領域４の夫々の一体化
を意味する。また、前記分離領域２の相互の分離は、AS
IC31の各辺毎に共通化された出力バッファ回路セル20B
内のｐ型ウエル領域４間の分離を意味する。前記分離領
域２は複数個のバッファ回路20毎に相互に分離し配置し
た場合、各々の分離領域２はp-型半導体基板１からｐ型
ウエル領域４を電気的に分離し、このｐ型ウエル領域４
やその主面に構成されるｎチャネルMISFET Qn1に供給さ
れる電源或は信号レベルを自由に設定できる特徴があ
る。逆に、分離領域２は複数個のバッファ回路20の夫々
において相互に一体に構成した場合、各々の分離領域２
を相互に分離し離隔する領域が廃止できるので、この離
隔領域に相当する分、分離領域２の占有面積を縮小でき
る特徴がある。ASIC31はいずれの場合、つまり複数個の
分離領域２をバッファ回路20毎に相互に分離又は相互に
一体化してもよいが、本実施例のASIC31は、所定数のバ
ッファ回路20の分離領域２を一体に構成すると共に、こ
の一体化された分離領域２間を相互に分離し、前述の両
者の特徴を得る構造で構成される。
て隣接する他の分離領域２と一体に構成され電気的に接
続される。第３図に２点鎖線で囲い符号２で示すよう
に、ASIC31の方形状の一辺に沿って配列される複数個の
バッファ回路20の夫々の分離領域２は、相互に一体に構
成され、共通化される。ASIC31の各辺毎に共通化された
分離領域２の夫々は相互に分離され離隔される。前記分
離領域２の一体化は複数個のバッファ回路20の出力バッ
ファ回路セル20B内のｐ型ウエル領域４の夫々の一体化
を意味する。また、前記分離領域２の相互の分離は、AS
IC31の各辺毎に共通化された出力バッファ回路セル20B
内のｐ型ウエル領域４間の分離を意味する。前記分離領
域２は複数個のバッファ回路20毎に相互に分離し配置し
た場合、各々の分離領域２はp-型半導体基板１からｐ型
ウエル領域４を電気的に分離し、このｐ型ウエル領域４
やその主面に構成されるｎチャネルMISFET Qn1に供給さ
れる電源或は信号レベルを自由に設定できる特徴があ
る。逆に、分離領域２は複数個のバッファ回路20の夫々
において相互に一体に構成した場合、各々の分離領域２
を相互に分離し離隔する領域が廃止できるので、この離
隔領域に相当する分、分離領域２の占有面積を縮小でき
る特徴がある。ASIC31はいずれの場合、つまり複数個の
分離領域２をバッファ回路20毎に相互に分離又は相互に
一体化してもよいが、本実施例のASIC31は、所定数のバ
ッファ回路20の分離領域２を一体に構成すると共に、こ
の一体化された分離領域２間を相互に分離し、前述の両
者の特徴を得る構造で構成される。
前記バッファ回路20の出力バッファ回路セル20Bのｐ
チャネルMISFET Qp1を配置したｎ型ウエル領域３は基本
的にp-型半導体基板１に対してpn接合で電気的に分離さ
れる。したがって、バッファ回路20Bの占有面積を縮小
する目的で、分離領域２は出力バッファ回路セル20Bの
ｎチャネルMISFET Qn1を配置したｐ型ウエル領域４、p-
型半導体基板１の夫々の間にのみ構成される。また、分
離領域２は、同様に占有面積を縮小する目的で、基本的
にバッファ回路20の入力バッファ回路セル20I及び内部
回路22の領域には構成しない。基本的に、バッファ回路
20の出力バッファ回路セル20B内のｎ型ウエル領域３は
出力バッファ回路セル20B内のｐ型ウエル領域４と同様
に一体化され或は分離される。また、基本的に、バッフ
ァ回路20の入力バッファ回路セル20I内のｐ型ウエル領
域４、ｎ型ウエル領域３の夫々は、出力バッファ回路セ
ル20B内のｐ型ウエル領域４、ｎ型ウエル領域３の夫々
の一体化或は分離に対応し、一体化或は分離される。
チャネルMISFET Qp1を配置したｎ型ウエル領域３は基本
的にp-型半導体基板１に対してpn接合で電気的に分離さ
れる。したがって、バッファ回路20Bの占有面積を縮小
する目的で、分離領域２は出力バッファ回路セル20Bの
ｎチャネルMISFET Qn1を配置したｐ型ウエル領域４、p-
型半導体基板１の夫々の間にのみ構成される。また、分
離領域２は、同様に占有面積を縮小する目的で、基本的
にバッファ回路20の入力バッファ回路セル20I及び内部
回路22の領域には構成しない。基本的に、バッファ回路
20の出力バッファ回路セル20B内のｎ型ウエル領域３は
出力バッファ回路セル20B内のｐ型ウエル領域４と同様
に一体化され或は分離される。また、基本的に、バッフ
ァ回路20の入力バッファ回路セル20I内のｐ型ウエル領
域４、ｎ型ウエル領域３の夫々は、出力バッファ回路セ
ル20B内のｐ型ウエル領域４、ｎ型ウエル領域３の夫々
の一体化或は分離に対応し、一体化或は分離される。
前記分離領域２は、ASIC31の製造プロセスにおいて、
p-型半導体基板１の主面のバッファ回路形成領域（周辺
領域）にｎ型不純物を導入し、このｎ型不純物に引き伸
し拡散を施し形成する。ｎ型不純物はイオン打込み法又
は固相拡散法を使用し導入される。ｎ型ウエル領域３、
ｐ型ウエル領域４の夫々は分離領域２を形成した後に形
成される。つまり、分離領域２であるｎ型半導体領域
は、ｎ型ウエル領域３よりも前工程で、かつｎ型ウエル
領域３と異なる工程で形成される。
p-型半導体基板１の主面のバッファ回路形成領域（周辺
領域）にｎ型不純物を導入し、このｎ型不純物に引き伸
し拡散を施し形成する。ｎ型不純物はイオン打込み法又
は固相拡散法を使用し導入される。ｎ型ウエル領域３、
ｐ型ウエル領域４の夫々は分離領域２を形成した後に形
成される。つまり、分離領域２であるｎ型半導体領域
は、ｎ型ウエル領域３よりも前工程で、かつｎ型ウエル
領域３と異なる工程で形成される。
また、前記分離領域２はｎ型ウエル領域３と同一工程
で形成してもよい。この場合、分離領域２となるｎ型ウ
エル領域３を形成後、その主面部にはｐ型ウエル領域４
が形成される。
で形成してもよい。この場合、分離領域２となるｎ型ウ
エル領域３を形成後、その主面部にはｐ型ウエル領域４
が形成される。
次に、前記ASIC31の内部回路22を構成する基本セル21
の構造について、前記第１図及び第６図（要部平面図）
を使用し、簡単に説明する。
の構造について、前記第１図及び第６図（要部平面図）
を使用し、簡単に説明する。
第１図及び第６図に示すように、基本セル21は、４個
のｎチャネルMISFET Qn2及び４個のｐチャネルMISFET Q
p2、合計４個の相補型MISFETで構成される。
のｎチャネルMISFET Qn2及び４個のｐチャネルMISFET Q
p2、合計４個の相補型MISFETで構成される。
前記基本セル21のｎチャネルMISFET Qn2は、素子分離
絶縁膜５で周囲を規定された活性領域内において、ｐ型
ウエル領域４の主面に構成される。ｎチャネルMISFET Q
n2は主にｐ型ウエル領域４、ゲート絶縁膜６、ゲート電
極７、ソース領域及びドレイン領域である一対のn+型半
導体領域８で構成される。
絶縁膜５で周囲を規定された活性領域内において、ｐ型
ウエル領域４の主面に構成される。ｎチャネルMISFET Q
n2は主にｐ型ウエル領域４、ゲート絶縁膜６、ゲート電
極７、ソース領域及びドレイン領域である一対のn+型半
導体領域８で構成される。
基本セル21のｐチャネルMISFET Qp2は、同様に素子分
離絶縁膜５で周囲を規定された活性領域内において、ｎ
型ウエル領域３の主面に構成される。ｐチャネルMISFET
Qp2は主にｎ型ウエル領域３、ゲート絶縁膜６、ゲート
電極７、ソース領域及びドレイン領域である一対のn+型
半導体領域９で構成される。
離絶縁膜５で周囲を規定された活性領域内において、ｎ
型ウエル領域３の主面に構成される。ｐチャネルMISFET
Qp2は主にｎ型ウエル領域３、ゲート絶縁膜６、ゲート
電極７、ソース領域及びドレイン領域である一対のn+型
半導体領域９で構成される。
前記基本セル21の４個のｎチャネルMISFET Qn2は、前
述のバッファ回路20と同様に、ゲート長方向に一体に構
成される。同様に、４個のｐチャネルMISFET Qp2はゲー
ト長方向に一体に構成される。この基本セル21は４入力
NANDゲート回路を簡単に配置できるレイアウトで構成さ
れる。前記基本セル21の各々の相補型MISFETは配線12で
結線され、この基本セル21又は複数個の組合せられた基
本セル21は、第３図に示すクロックバッファ回路L1、論
理回路L2、L3等を構成する。基本セル21間の結線（電源
配線も含む）は、第３図中、横方向に延在する結線を配
線12で構成し、縦方向に延在する結線を配線15で構成す
る。基本セル21の内部の結線、基本セル21間の結線等は
コンピュータを使用する自動配置配線システムで自動的
にレイアウトされる。
述のバッファ回路20と同様に、ゲート長方向に一体に構
成される。同様に、４個のｐチャネルMISFET Qp2はゲー
ト長方向に一体に構成される。この基本セル21は４入力
NANDゲート回路を簡単に配置できるレイアウトで構成さ
れる。前記基本セル21の各々の相補型MISFETは配線12で
結線され、この基本セル21又は複数個の組合せられた基
本セル21は、第３図に示すクロックバッファ回路L1、論
理回路L2、L3等を構成する。基本セル21間の結線（電源
配線も含む）は、第３図中、横方向に延在する結線を配
線12で構成し、縦方向に延在する結線を配線15で構成す
る。基本セル21の内部の結線、基本セル21間の結線等は
コンピュータを使用する自動配置配線システムで自動的
にレイアウトされる。
基本セル21のｎチャネルMISFET Qn2のソース領域に相
当するn+型半導体領域８及びこのｎチャネルMISFET Qn2
を配置するｐ型ウエル領域４には基準電源Vss2が供給さ
れる。基準電源Vss2は、第３図及び第６図に示すよう
に、バッファ回路20の入力バッファ回路セル20I上を延
在する基準電源配線（Vss2）15から、基本セル21上を延
在する基準電源配線（Vss2）12を介して、基本セル21に
供給される。同様に、基本セル21のｐチャネルMISFET Q
p2のソース領域に相当するp+型半導体領域９及びこのｐ
チャネルMISFET Qp2を配置するｎ型ウエル領域３には動
作電源Vcc2が供給される。動作電源Vcc2は、第３図及び
第６図に示すように、バッファ回路20の入力バッファ回
路セル20I上を延在する動作電源配線（Vcc2）15から、
基本セル21上を延在する動作電源配線（Vcc2）12を介し
て、基本セル21に供給される。なお、前記バッファ回路
20の入力バッファ回路セル20Iを構成する相補型MISFET
は、基本セル21を構成する相補型MISFETと実質的に同一
構造で構成される。また、基本セル21内のｐ型ウエル領
域４、ｎ型ウエル領域３の夫々は基本的に所定数の基本
セル21毎に一体に構成され、この一体化されたｐ型ウエ
ル領域４、ｎ型ウエル領域３の夫々は相互に分離され離
隔される。
当するn+型半導体領域８及びこのｎチャネルMISFET Qn2
を配置するｐ型ウエル領域４には基準電源Vss2が供給さ
れる。基準電源Vss2は、第３図及び第６図に示すよう
に、バッファ回路20の入力バッファ回路セル20I上を延
在する基準電源配線（Vss2）15から、基本セル21上を延
在する基準電源配線（Vss2）12を介して、基本セル21に
供給される。同様に、基本セル21のｐチャネルMISFET Q
p2のソース領域に相当するp+型半導体領域９及びこのｐ
チャネルMISFET Qp2を配置するｎ型ウエル領域３には動
作電源Vcc2が供給される。動作電源Vcc2は、第３図及び
第６図に示すように、バッファ回路20の入力バッファ回
路セル20I上を延在する動作電源配線（Vcc2）15から、
基本セル21上を延在する動作電源配線（Vcc2）12を介し
て、基本セル21に供給される。なお、前記バッファ回路
20の入力バッファ回路セル20Iを構成する相補型MISFET
は、基本セル21を構成する相補型MISFETと実質的に同一
構造で構成される。また、基本セル21内のｐ型ウエル領
域４、ｎ型ウエル領域３の夫々は基本的に所定数の基本
セル21毎に一体に構成され、この一体化されたｐ型ウエ
ル領域４、ｎ型ウエル領域３の夫々は相互に分離され離
隔される。
このように構成されるASIC31は下記の作用効果を奏す
ることができる。
ることができる。
（１）p-型半導体基板１の主面の周辺領域に配置され
る、ｎチャネルMISFET Qn1を有するバッファ回路20の出
力バッファ回路セル20Bに基準電源Vss1が供給され、前
記p-型半導体基板１の主面の中央領域に配置される、相
補型MISFETを有する内部回路22（バッファ回路20の入力
バッファ回路セル20Iも含む）に、前記基準電源Vss1に
対して独立の基準電源Vss2が供給されるASIC31におい
て、前記バッファ回路20の出力バッファ回路セル20Bの
ｎチャネルMISFET Qn1を、前記p-型半導体基板１の主面
部に形成したｐ型ウエル領域４の主面に構成し、このｐ
型ウエル領域４、前記p-型半導体基板１の夫々の間に、
両者間を電気的に分離する分離領域２を構成する。この
構成により、前記バッファ回路20の出力バッファ回路セ
ル20Bで構成された出力バッファ回路の動作で基準電源V
ss1にノイズ（電位の揺れ）が発生した場合、基準電源V
ss1、基準電源Vss2の夫々の電位差に基づき、前記ｐ型
ウエル領域４、前記p-型半導体基板１の夫々に流れるト
リガ電流（第１図に符号Ｉを付けて示す）を前記分離領
域２で遮蔽できるので、前記p-型半導体基板１、内部回
路22の相補型MISFET等で構成される寄生サイリスタの起
動を抑え、ASIC31のラッチアップ耐圧を向上できる。
る、ｎチャネルMISFET Qn1を有するバッファ回路20の出
力バッファ回路セル20Bに基準電源Vss1が供給され、前
記p-型半導体基板１の主面の中央領域に配置される、相
補型MISFETを有する内部回路22（バッファ回路20の入力
バッファ回路セル20Iも含む）に、前記基準電源Vss1に
対して独立の基準電源Vss2が供給されるASIC31におい
て、前記バッファ回路20の出力バッファ回路セル20Bの
ｎチャネルMISFET Qn1を、前記p-型半導体基板１の主面
部に形成したｐ型ウエル領域４の主面に構成し、このｐ
型ウエル領域４、前記p-型半導体基板１の夫々の間に、
両者間を電気的に分離する分離領域２を構成する。この
構成により、前記バッファ回路20の出力バッファ回路セ
ル20Bで構成された出力バッファ回路の動作で基準電源V
ss1にノイズ（電位の揺れ）が発生した場合、基準電源V
ss1、基準電源Vss2の夫々の電位差に基づき、前記ｐ型
ウエル領域４、前記p-型半導体基板１の夫々に流れるト
リガ電流（第１図に符号Ｉを付けて示す）を前記分離領
域２で遮蔽できるので、前記p-型半導体基板１、内部回
路22の相補型MISFET等で構成される寄生サイリスタの起
動を抑え、ASIC31のラッチアップ耐圧を向上できる。
（２）前記構成（１）の分離領域２は前記ｐ型ウエル領
域４の周囲を覆うｎ型半導体領域で構成され、このｎ型
半導体領域は前記内部回路22に供給される電源の前記ｐ
型ウエル領域４、前記p-型半導体基板１の夫々に対して
逆バイアスとなる動作電源Vcc2が印加される。この構成
により、前記分離領域２のｎ型半導体領域は、前記バッ
ファ回路20の出力バッファ回路セル20Bで構成される出
力バッファ回路の動作でノイズが多発する動作電源Vcc1
に比べて、ノイズの発生が少なく安定性の高い動作電源
Vcc2を供給するので、前記トリガ電流の遮蔽能力を高
め、ASIC31のラッチアップ耐圧をより向上できる。
域４の周囲を覆うｎ型半導体領域で構成され、このｎ型
半導体領域は前記内部回路22に供給される電源の前記ｐ
型ウエル領域４、前記p-型半導体基板１の夫々に対して
逆バイアスとなる動作電源Vcc2が印加される。この構成
により、前記分離領域２のｎ型半導体領域は、前記バッ
ファ回路20の出力バッファ回路セル20Bで構成される出
力バッファ回路の動作でノイズが多発する動作電源Vcc1
に比べて、ノイズの発生が少なく安定性の高い動作電源
Vcc2を供給するので、前記トリガ電流の遮蔽能力を高
め、ASIC31のラッチアップ耐圧をより向上できる。
（３）前記構成（１）又は（２）のバッファ回路20の出
力バッファ回路セル20BはｎチャネルMISFET Qn1及びｐ
チャネルMISFET Qp1を有する相補型MISFETで構成され
る。この構成により、前記バッファ回路20の出力バッフ
ァ回路セル20Bの相補型MISFETの出力信号レベルのハイ
レベル側に、しきい値電圧に相当する電圧降下がないの
で、特にバッファ回路20の出力バッファ回路セル20Bで
出力バッファ回路を構成した場合、動作電圧の範囲を拡
張できる。この結果、比例縮小則に基づき、出力バッフ
ァ回路に供給される動作電源Vcc1のレベルが５［Ｖ］か
ら3.3［Ｖ］に降圧された場合において、TTLレベルでの
インターフェイスが実現できる。
力バッファ回路セル20BはｎチャネルMISFET Qn1及びｐ
チャネルMISFET Qp1を有する相補型MISFETで構成され
る。この構成により、前記バッファ回路20の出力バッフ
ァ回路セル20Bの相補型MISFETの出力信号レベルのハイ
レベル側に、しきい値電圧に相当する電圧降下がないの
で、特にバッファ回路20の出力バッファ回路セル20Bで
出力バッファ回路を構成した場合、動作電圧の範囲を拡
張できる。この結果、比例縮小則に基づき、出力バッフ
ァ回路に供給される動作電源Vcc1のレベルが５［Ｖ］か
ら3.3［Ｖ］に降圧された場合において、TTLレベルでの
インターフェイスが実現できる。
（４）前記構成（３）のバッファ回路20の出力バッファ
回路セル20Bの相補型MISFETのｎチャネルMISFET Qn1は
前記ｐ型ウエル領域４の主面に構成され、ｐチャネルMI
SFET Qp1はｎ型ウエル領域３の主面に構成され、前記分
離領域２は前記ｐ型ウエル領域４、前記p-型半導体基板
１の夫々の間にのみ構成される。この構成により、前記
ｎ型ウエル領域３は基本的にp-型半導体基板１に対して
電気的に分離され、この結果、この領域の分離領域２を
省略できるので、この省略した分離領域２に相当する
分、バッファ回路20の占有面積を縮小し、ASIC31の集積
度を向上できる。
回路セル20Bの相補型MISFETのｎチャネルMISFET Qn1は
前記ｐ型ウエル領域４の主面に構成され、ｐチャネルMI
SFET Qp1はｎ型ウエル領域３の主面に構成され、前記分
離領域２は前記ｐ型ウエル領域４、前記p-型半導体基板
１の夫々の間にのみ構成される。この構成により、前記
ｎ型ウエル領域３は基本的にp-型半導体基板１に対して
電気的に分離され、この結果、この領域の分離領域２を
省略できるので、この省略した分離領域２に相当する
分、バッファ回路20の占有面積を縮小し、ASIC31の集積
度を向上できる。
（５）前記構成（１）乃至（４）のいずれかのバッファ
回路20の出力バッファ回路セル20BのｎチャネルMISFET
Qn1が形成されたｐ型ウエル領域４、前記p-型半導体基
板１の夫々の間にのみ前記分離領域２が構成され、前記
内部回路22の相補型MISFETのｎチャネルMISFET Qn2（又
はｐ型ウエル領域４）、前記p-型半導体基板１の夫々の
間には前記分離領域２が構成されない。この構成によ
り、トリガ電流の発生源となるバッファ回路20の出力バ
ッファ回路セル20Bのｐ型ウエル領域４を前記p-型半導
体基板１から電気的に分離し、内部回路22の領域でのラ
ッチアップ耐圧を向上したので、この内部回路22の領域
での前記分離領域２を省略し、この省略した分離領域２
に相当する分、内部回路22の占有面積を縮小し、ASIC31
の集積度を向上できる。
回路20の出力バッファ回路セル20BのｎチャネルMISFET
Qn1が形成されたｐ型ウエル領域４、前記p-型半導体基
板１の夫々の間にのみ前記分離領域２が構成され、前記
内部回路22の相補型MISFETのｎチャネルMISFET Qn2（又
はｐ型ウエル領域４）、前記p-型半導体基板１の夫々の
間には前記分離領域２が構成されない。この構成によ
り、トリガ電流の発生源となるバッファ回路20の出力バ
ッファ回路セル20Bのｐ型ウエル領域４を前記p-型半導
体基板１から電気的に分離し、内部回路22の領域でのラ
ッチアップ耐圧を向上したので、この内部回路22の領域
での前記分離領域２を省略し、この省略した分離領域２
に相当する分、内部回路22の占有面積を縮小し、ASIC31
の集積度を向上できる。
（６）前記構成（１）乃至（５）のいずれかのバッファ
回路20は前記p-型半導体基板１の主面の周辺領域に複数
個配置され、この複数個配置されたバッファ回路20のう
ち隣接するバッファ回路20の夫々の分離領域２は一体に
構成される。この構成により、前記複数個配置されたバ
ッファ回路20の夫々の分離領域２間の離隔領域を廃止
し、この離隔領域に相当する分、p-型半導体基板１の主
面の周辺領域（バッファ回路20の配置領域）の占有面積
を縮小できるので、ASIC31の集積度を向上できる。
回路20は前記p-型半導体基板１の主面の周辺領域に複数
個配置され、この複数個配置されたバッファ回路20のう
ち隣接するバッファ回路20の夫々の分離領域２は一体に
構成される。この構成により、前記複数個配置されたバ
ッファ回路20の夫々の分離領域２間の離隔領域を廃止
し、この離隔領域に相当する分、p-型半導体基板１の主
面の周辺領域（バッファ回路20の配置領域）の占有面積
を縮小できるので、ASIC31の集積度を向上できる。
（７）前記構成（１）乃至（５）のいずれかのバッファ
回路20はp-型半導体基板１の主面の周辺領域に複数個配
置され、この複数個配置されたバッファ回路20の夫々の
ｐ型ウエル領域４（又はｐ型ウエル領域４及びｎ型ウエ
ル領域３）は互いに分離され、又はこの複数個配置され
たバッファ回路20のうち所定数毎のバッファ回路20のｐ
型ウエル領域４（又はｐ型ウエル領域４及びｎ型ウエル
領域３）は一体に構成されると共に一体に構成されたｐ
型ウエル領域４（又はｐ型ウエル領域４及びｎ型ウエル
領域３）間は互いに分離され、この互いに分離された毎
に前記基準電源Vss1（又は基準電源Vss1及び動作電源Vc
c1）が独立にバッファ回路20に供給される。この構成に
より、前記複数個配置されたバッファ回路20の出力バッ
ファ回路セル20Bで構成された出力バッファ回路が同時
に動作した場合、前記基準電源Vss1（又は動作電源Vcc
1）に発生するノイズを分離領域２が分離された毎に分
散し、この分散された夫々のノイズは小さくできるの
で、前記トリガ電流を小さくし、ASIC31のラッチアップ
耐圧をより向上できる。また、前記複数個配置されたバ
ッファ回路20の夫々、又は前記複数個配置されたバッフ
ァ回路20のうちの所定数毎のバッファ回路20の夫々は、
前記分離領域２及びp-型半導体基板１を介在して電気的
に分離され独立化されるので、前記バッファ回路20の夫
々に供給される基準電源Vss1（又は動作電源Vcc1）の夫
々のレベルを複数種類に設定できる。例えば、基準電源
Vss1は０［Ｖ］及び１［Ｖ］の２系統を設定できる。つ
まり、ASIC31は複数種類の動作電圧の範囲（入出力信号
レベル）を具備できる。
回路20はp-型半導体基板１の主面の周辺領域に複数個配
置され、この複数個配置されたバッファ回路20の夫々の
ｐ型ウエル領域４（又はｐ型ウエル領域４及びｎ型ウエ
ル領域３）は互いに分離され、又はこの複数個配置され
たバッファ回路20のうち所定数毎のバッファ回路20のｐ
型ウエル領域４（又はｐ型ウエル領域４及びｎ型ウエル
領域３）は一体に構成されると共に一体に構成されたｐ
型ウエル領域４（又はｐ型ウエル領域４及びｎ型ウエル
領域３）間は互いに分離され、この互いに分離された毎
に前記基準電源Vss1（又は基準電源Vss1及び動作電源Vc
c1）が独立にバッファ回路20に供給される。この構成に
より、前記複数個配置されたバッファ回路20の出力バッ
ファ回路セル20Bで構成された出力バッファ回路が同時
に動作した場合、前記基準電源Vss1（又は動作電源Vcc
1）に発生するノイズを分離領域２が分離された毎に分
散し、この分散された夫々のノイズは小さくできるの
で、前記トリガ電流を小さくし、ASIC31のラッチアップ
耐圧をより向上できる。また、前記複数個配置されたバ
ッファ回路20の夫々、又は前記複数個配置されたバッフ
ァ回路20のうちの所定数毎のバッファ回路20の夫々は、
前記分離領域２及びp-型半導体基板１を介在して電気的
に分離され独立化されるので、前記バッファ回路20の夫
々に供給される基準電源Vss1（又は動作電源Vcc1）の夫
々のレベルを複数種類に設定できる。例えば、基準電源
Vss1は０［Ｖ］及び１［Ｖ］の２系統を設定できる。つ
まり、ASIC31は複数種類の動作電圧の範囲（入出力信号
レベル）を具備できる。
また、前述の分離領域２は、前記第３図に示すよう
に、内部回路22のクロックバッファ回路L1の領域に構成
してもよい。クロックバッファ回路L1は、前記バッファ
回路20に供給される基準電源Vss1及び動作電源Vcc1、ク
ロックバッファ回路L1を除く内部回路22の夫々に供給さ
れる基準電源Vss2及び動作電源Vcc2の夫々と分離され独
立化された電源が供給される。また、このクロックバッ
ファ回路L1は駆動能力が大きいのでノイズの発生源とな
る。
に、内部回路22のクロックバッファ回路L1の領域に構成
してもよい。クロックバッファ回路L1は、前記バッファ
回路20に供給される基準電源Vss1及び動作電源Vcc1、ク
ロックバッファ回路L1を除く内部回路22の夫々に供給さ
れる基準電源Vss2及び動作電源Vcc2の夫々と分離され独
立化された電源が供給される。また、このクロックバッ
ファ回路L1は駆動能力が大きいのでノイズの発生源とな
る。
なお、前記実施例のASIC31はｎ型ウエル領域３及びｐ
型ウエル領域４を有するツインウエル構造を採用する
が、本発明は、これに限定されず、ASIC31にｎ型ウエル
領域４のみをもつシングルウエル構造を採用してもよ
い。
型ウエル領域４を有するツインウエル構造を採用する
が、本発明は、これに限定されず、ASIC31にｎ型ウエル
領域４のみをもつシングルウエル構造を採用してもよ
い。
また、前記実施例のASIC31は内部回路22の基本セル21
を構成する相補型MISFETにシングルドレイン構造を採用
したが、本発明は、ASIC31の相補型MISFETにLDD（Light
ly Doped Drain）構造を採用してもよい。
を構成する相補型MISFETにシングルドレイン構造を採用
したが、本発明は、ASIC31の相補型MISFETにLDD（Light
ly Doped Drain）構造を採用してもよい。
また、前記実施例のASIC31は２層配線構造を採用した
が、本発明はASIC31に３層又はそれ以上の配線層数の多
層配線構造を採用してもよい。（実施例II） 本実施例IIは、前記ASIC31をｎ型半導体基板で構成し
た、本発明の第２実施例である。
が、本発明はASIC31に３層又はそれ以上の配線層数の多
層配線構造を採用してもよい。（実施例II） 本実施例IIは、前記ASIC31をｎ型半導体基板で構成し
た、本発明の第２実施例である。
本発明の実施例IIであるASICの構造を第７図（要部断
面図）で示す。
面図）で示す。
第７図に示すように、本実施例IIのASIC31はn-型半導
体基板１を主体に構成される。分離領域２はASIC31のバ
ッファ回路20の出力バッファ回路セル20BのｐチャネルM
ISFET Qp1が配置されるｎ型ウエル領域３、n-型半導体
基板１の夫々の間に配置される。この分離領域２は、ｐ
型半導体領域で構成され、基準電源Vss2が供給される。
バッファ回路20の出力バッファ回路セル20Bのｎチャネ
ルMISFET Qn1が配置されるｐ型ウエル領域４は、n-型半
導体基板１と分離されるので、分離領域２を構成しな
い。
体基板１を主体に構成される。分離領域２はASIC31のバ
ッファ回路20の出力バッファ回路セル20BのｐチャネルM
ISFET Qp1が配置されるｎ型ウエル領域３、n-型半導体
基板１の夫々の間に配置される。この分離領域２は、ｐ
型半導体領域で構成され、基準電源Vss2が供給される。
バッファ回路20の出力バッファ回路セル20Bのｎチャネ
ルMISFET Qn1が配置されるｐ型ウエル領域４は、n-型半
導体基板１と分離されるので、分離領域２を構成しな
い。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
例えば、本発明は、基本セルを複数個配置した基本セ
ル列間に配線チャネル領域を配置する固定チャネル方式
を採用するASICに適用できる。
ル列間に配線チャネル領域を配置する固定チャネル方式
を採用するASICに適用できる。
また、本発明は、ゲートアレイ方式、スタンダードセ
ル方式、マスタスライス方式等の手法で構成される半導
体集積回路装置に適用できる。
ル方式、マスタスライス方式等の手法で構成される半導
体集積回路装置に適用できる。
また、本発明は、ASICに限定されず、論理LSI、メモ
リLSI等、バッファ回路と内部回路とで電源が分割さ
れ、内部回路に相補型MISFETを有する半導体集積回路装
置に広く適用できる。
リLSI等、バッファ回路と内部回路とで電源が分割さ
れ、内部回路に相補型MISFETを有する半導体集積回路装
置に広く適用できる。
また、本発明は、相補型MISFET及びバイポーラトラン
ジスタを搭載したASICに適用できる。
ジスタを搭載したASICに適用できる。
また、本発明は、出力バッファ回路がプッシュプル回
路で構成されるASICに適用できる。
路で構成されるASICに適用できる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
（１）相補型MISFETを有する内部回路、バッファ回路の
夫々に供給される電源が相互に独立な半導体集積回路装
置において、ラッチアップ耐圧を向上できる。
夫々に供給される電源が相互に独立な半導体集積回路装
置において、ラッチアップ耐圧を向上できる。
（２）前記効果（１）の他に、前記バッファ回路の動作
電圧の範囲を拡張できる。
電圧の範囲を拡張できる。
（３）前記効果（２）の他に、前記出力バッファ回路の
占有面積を縮小し、半導体集積回路装置の集積度を向上
できる。
占有面積を縮小し、半導体集積回路装置の集積度を向上
できる。
（４）前記効果（１）乃至（３）のいずれか１つの他
に、前記内部回路の占有面積を縮小し、半導体集積回路
装置の集積度を向上できる。
に、前記内部回路の占有面積を縮小し、半導体集積回路
装置の集積度を向上できる。
（５）前記効果（１）乃至（４）のいずれか１つの他
に、前記出力バッファ回路に供給される電源のレベルを
自由に設定できる。
に、前記出力バッファ回路に供給される電源のレベルを
自由に設定できる。
第１図は、本発明の実施例ＩであるASICの要部断面図、 第２図は、前記ASIC及びそれを実装するパッケージの斜
視図、 第３図は、前記ASICのチップレイアウト図、 第４図は、前記ASICのバッファ回路の要部平面図、 第５図は、前記バッファ回路の一例の回路図、 第６図は、前記ASICの内部回路に配置された基本セルの
要部平面図、 第７図は、本発明の実施例IIであるASICの要部断面図で
ある。 図中、１……半導体基板、２……分離領域、3,4……ウ
エル領域、６……ゲート絶縁膜、７……ゲート電極、8,
9……半導体領域、12……配線又は電源配線、15……配
線、電源配線又は外部端子、20……バッファ回路、20B
……出力バッファ回路セル、20I……入力バッファ回路
セル20I、21……基本セル、22……内部回路、31……ASI
C、32……パッケージ、Qn,Qp……MISFET、Vss……基準
電源、Vcc……動作電源である。
視図、 第３図は、前記ASICのチップレイアウト図、 第４図は、前記ASICのバッファ回路の要部平面図、 第５図は、前記バッファ回路の一例の回路図、 第６図は、前記ASICの内部回路に配置された基本セルの
要部平面図、 第７図は、本発明の実施例IIであるASICの要部断面図で
ある。 図中、１……半導体基板、２……分離領域、3,4……ウ
エル領域、６……ゲート絶縁膜、７……ゲート電極、8,
9……半導体領域、12……配線又は電源配線、15……配
線、電源配線又は外部端子、20……バッファ回路、20B
……出力バッファ回路セル、20I……入力バッファ回路
セル20I、21……基本セル、22……内部回路、31……ASI
C、32……パッケージ、Qn,Qp……MISFET、Vss……基準
電源、Vcc……動作電源である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/118 H01L 21/06 H01L 21/76 H01L 21/822
Claims (7)
- 【請求項１】（ａ）第１導電型の半導体基板と、 （ｂ）前記半導体基板に形成された第１導電型の第１ウ
エル領域と、前記半導体基板に形成された前記第１導電
型とは反対導電型となる第２導電型の第２ウエル領域
と、 （ｃ）前記第１ウエル領域に形成された第２導電型のチ
ャネル領域を有する第1MISFET及び前記第２ウエル領域
に形成された第１導電型のチャネル領域を有する第2MIS
FETと、 （ｄ）前記第1MISFET及び第2MISFETのドレインに電気的
に接続されたボンディングパッドと、 （ｅ）前記第１ウエル領域とは異なる部分の半導体基板
に形成された第１導電型の第３ウエル領域と、前記第２
ウエル領域とは異なる部分の半導体基板に形成された前
記第１導電型とは反対導電型となる第２導電型の第４ウ
エル領域と、 （ｆ）前記第３ウエル領域に形成された第２導電型のチ
ャネル領域を有する第3MISFET及び前記第４ウエル領域
に形成された第１導電型のチャネル領域を有する第4MIS
FETと、 （ｇ）前記第１ウエル領域を周囲及び深さ方向に包含し
て半導体基板に形成され、前記第１ウエル領域とpn接合
を形成する第２導電型の第５ウエル領域とを有し、 前記第3MISFET及び第4MISFETのドレインは前記第2MISFE
Tのゲートに電気的に接続されており、 前記第１ウエル領域と前記第1MISFETのソースとには、
第１基準電圧が供給される第１配線が接続され、前記第
２ウエル領域と前記第2MISFETのソースとには、第２基
準電圧が供給される第２配線が電気的に接続されてお
り、 前記第３ウエル領域と前記第3MISFETのソースとには、
第１基準電圧が供給される第３配線が電気的に接続さ
れ、前記第４ウエル領域と前記第4MISFETのソースとに
は、第２基準電圧が供給される第４配線が電気的に接続
されており、 前記第５ウエル領域には、前記第２基準電圧を供給する
ために、前記第４配線が電気的に接続されており、 前記第１配線と第３配線とは、前記半導体基板上では電
気的に独立であり、前記第２配線と第４配線とは、前記
半導体基板上では電気的に独立であることを特徴とする
半導体集積回路装置。 - 【請求項２】前記第１基準電圧が3.3vであり、前記第２
基準電圧が0vであることを特徴とする請求項１に記載の
半導体集積回路装置。 - 【請求項３】前記第1MISFET及び第2MISFETは出力バッフ
ァを構成することを特徴とする請求項１に記載の半導体
集積回路装置。 - 【請求項４】前記第１配線及び第２配線の内側に、前記
第３配線及び第４配線が環状に配置されていることを特
徴とする請求項３に記載の半導体集積回路装置。 - 【請求項５】前記第３配線及び第４配線が前記第１配線
及び第２配線とは別のボンディンパッドに接続されてい
ることを特徴とする請求項４に記載の半導体集積回路装
置。 - 【請求項６】（ａ）ｐ型の半導体基板と、 （ｂ）前記半導体基板に形成されたｐ型の第１ウエル領
域と、前記半導体基板に形成されたｎ型の第２ウエル領
域と、 （ｃ）前記第１ウエル領域に形成されたｎ型のチャネル
領域を有する第1MISFET及び前記第２ウエル領域に形成
されたｐ型のチャネル領域を有する第2MISFETと、 （ｄ）前記第1MISFET及び第2MISFETのドレインに接続さ
れたボンディングパッドと、 （ｅ）前記第１ウエル領域とは異なる部分の半導体基板
に形成されたｐ型の第３ウエル領域と、前記第２ウエル
領域とは異なる部分の半導体基板に形成された前記ｐ型
とは反対導電型となるｎ型の第４ウエル領域と、 （ｆ）前記第３ウエル領域に形成されたｎ型のチャネル
領域を有する第3MISFET及び前記第４ウエル領域に形成
されたｐ型のチャネル領域を有する第4MISFETと、 （ｇ）前記第１ウエル領域を周囲及び深さ方向に包含し
て半導体基板に形成され、前記第１ウエル領域とpn接合
を形成するｎ型の第５ウエル領域とを有し、 前記第3MISFET及び第4MISFETのドレインは前記第2MISFE
Tのゲートに電気的に接続されており、 前記第１ウエル領域と前記第1MISFETのソースとには、
第１基準電圧が供給される第１配線が電気的に接続さ
れ、前記第２ウエル領域と前記第2MISFETのソースとに
は、第２基準電圧が供給される第２配線が電気的に接続
されており、 前記第３ウエル領域と前記第3MISFETのソースとには、
第１基準電圧が供給される第３配線が電気的に接続さ
れ、前記第４ウエル領域と前記第4MISFETのソースとに
は、第２基準電圧が供給される第４配線が電気的に接続
されており、 前記第１配線と第３配線とは、前記半導体基板上では電
気的に独立であり、前記第２配線と第４配線とは、前記
半導体基板上では電気的に独立であることを特徴とする
半導体集積回路装置。 - 【請求項７】（ａ）ｎ型の半導体基板と、 （ｂ）前記半導体基板に形成されたｎ型の第１ウエル領
域と、前記半導体基板に形成されたｐ型の第２ウエル領
域と、 （ｃ）前記第１ウエル領域に形成されたｐ型のチャネル
領域を有する第1MISFET及び前記第２ウエル領域に形成
されたｎ型のチャネル領域を有する第2MISFETと、 （ｄ）前記第1MISFET及び第2MISFETのドレインに電気的
に接続されたボンディングパッドと、 （ｅ）前記第１ウエル領域とは異なる部分の半導体基板
に形成されたｎ型の第３ウエル領域と、前記第２ウエル
領域とは異なる部分の半導体基板に形成された前記ｎ型
とは反対導電型となるｐ型の第４ウエル領域と、 （ｆ）前記第３ウエル領域に形成されたｐ型のチャネル
領域を有する第3MISFET及び前記第４ウエル領域に形成
されたｎ型のチャネル領域を有する第4MISFETと、 （ｇ）前記第１ウエル領域を周囲及び深さ方向に包含し
て半導体基板に形成され、前記第１ウエル領域とpn接合
を形成するｐ型の第５ウエル領域とを有し、 前記第3MISFET及び第4MISFETのドレインは前記第2MISFE
Tのゲートに電気的に接続されており、 前記第１ウエル領域と前記第1MISFETのソースとには、
第１基準電圧が供給される第１配線が電気的に接続さ
れ、前記第２ウエル領域と前記第2MISFETのソースとに
は、第２基準電圧が供給される第２配線が電気的に接続
されており、 前記第３ウエル領域と前記第3MISFETのソースとには、
第１基準電圧が供給される第３配線が電気的に接続さ
れ、前記第４ウエル領域と前記第4MISFETのソースとに
は、第２基準電圧が供給される第４配線が電気的に接続
されており、 前記第１配線と第３配線とは、前記半導体基板上では電
気的に独立であり、前記第２配線と第４配線とは、前記
半導体基板上では電気的に独立であることを特徴とする
半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02220337A JP3074003B2 (ja) | 1990-08-21 | 1990-08-21 | 半導体集積回路装置 |
| US07/738,133 US5311048A (en) | 1990-08-21 | 1991-07-31 | Semiconductor integrated circuit device |
| KR1019910013547A KR100223352B1 (ko) | 1990-08-21 | 1991-08-06 | 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02220337A JP3074003B2 (ja) | 1990-08-21 | 1990-08-21 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000008313A Division JP3140750B2 (ja) | 2000-01-17 | 2000-01-17 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04102370A JPH04102370A (ja) | 1992-04-03 |
| JP3074003B2 true JP3074003B2 (ja) | 2000-08-07 |
Family
ID=16749569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02220337A Expired - Lifetime JP3074003B2 (ja) | 1990-08-21 | 1990-08-21 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5311048A (ja) |
| JP (1) | JP3074003B2 (ja) |
| KR (1) | KR100223352B1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2766920B2 (ja) * | 1992-01-07 | 1998-06-18 | 三菱電機株式会社 | Ｉｃパッケージ及びその実装方法 |
| JP3254865B2 (ja) * | 1993-12-17 | 2002-02-12 | ソニー株式会社 | カメラ装置 |
| US5796148A (en) * | 1996-05-31 | 1998-08-18 | Analog Devices, Inc. | Integrated circuits |
| JPH1041475A (ja) * | 1996-07-23 | 1998-02-13 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
| JPH10189749A (ja) * | 1996-12-27 | 1998-07-21 | Toshiba Corp | 半導体集積回路装置、半導体集積回路装置の多電源供給方法、半導体集積回路装置の多電源供給プログラムを記録した機械読み取り可能な記録媒体 |
| US6683336B1 (en) | 1996-12-27 | 2004-01-27 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit, supply method for supplying multiple supply voltages in semiconductor integrated circuit, and record medium for storing program of supply method for supplying multiple supply voltages in semiconductor integrated circuit |
| US6838320B2 (en) * | 2000-08-02 | 2005-01-04 | Renesas Technology Corp. | Method for manufacturing a semiconductor integrated circuit device |
| US6025616A (en) * | 1997-06-25 | 2000-02-15 | Honeywell Inc. | Power distribution system for semiconductor die |
| JP4014708B2 (ja) * | 1997-08-21 | 2007-11-28 | 株式会社ルネサステクノロジ | 半導体集積回路装置の設計方法 |
| US20020149112A1 (en) * | 1999-07-08 | 2002-10-17 | Houston Theodore W. | Selectively increased interlevel capacitance |
| EP1071130A3 (en) * | 1999-07-14 | 2005-09-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device interconnection structure comprising additional capacitors |
| WO2001028062A1 (en) * | 1999-10-08 | 2001-04-19 | Packard Bioscience Company | Electrical device shock hazard protection system |
| US7170115B2 (en) * | 2000-10-17 | 2007-01-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method of producing the same |
| DE10300687A1 (de) * | 2003-01-10 | 2004-07-22 | Infineon Technologies Ag | Integrierte Halbleiterschaltung insbesondere Halbleiterspeicherschaltung und Herstellungsverfahren dafür |
| JP4318511B2 (ja) * | 2003-08-26 | 2009-08-26 | 三洋電機株式会社 | 昇圧回路 |
| EP2165363B1 (de) * | 2007-06-18 | 2020-07-29 | AZURSPACE Solar Power GmbH | Elektrische schaltung mit vertikaler kontaktierung |
| GB2466313A (en) | 2008-12-22 | 2010-06-23 | Cambridge Silicon Radio Ltd | Radio Frequency CMOS Transistor |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3971001A (en) * | 1974-06-10 | 1976-07-20 | Sperry Rand Corporation | Reprogrammable read only variable threshold transistor memory with isolated addressing buffer |
| JPS6298762A (ja) * | 1985-10-25 | 1987-05-08 | Nec Corp | 集積回路 |
| JPS63179544A (ja) * | 1987-01-20 | 1988-07-23 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPS6418239A (en) * | 1987-07-13 | 1989-01-23 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPS6442165A (en) * | 1987-08-07 | 1989-02-14 | Fujitsu Ltd | Coms semiconductor ic device |
| JPH022155A (ja) * | 1988-06-13 | 1990-01-08 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0286166A (ja) * | 1988-09-22 | 1990-03-27 | Seiko Epson Corp | 多敷居値ゲートアレイ装置 |
-
1990
- 1990-08-21 JP JP02220337A patent/JP3074003B2/ja not_active Expired - Lifetime
-
1991
- 1991-07-31 US US07/738,133 patent/US5311048A/en not_active Expired - Lifetime
- 1991-08-06 KR KR1019910013547A patent/KR100223352B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04102370A (ja) | 1992-04-03 |
| KR920005297A (ko) | 1992-03-28 |
| KR100223352B1 (ko) | 1999-10-15 |
| US5311048A (en) | 1994-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10692856B2 (en) | Semiconductor integrated circuit device | |
| JP3074003B2 (ja) | 半導体集積回路装置 | |
| US7989846B2 (en) | Semiconductor device with three-dimensional field effect transistor structure | |
| US7280329B2 (en) | Integrated circuit device having input/output electrostatic discharge protection cell equipped with electrostatic discharge protection element and power clamp | |
| US4766475A (en) | Semiconductor integrated circuit device having an improved buffer arrangement | |
| US7154720B2 (en) | Semiconductor integrated circuit device with enhanced resistance to electrostatic breakdown | |
| JPH05335502A (ja) | 半導体集積回路装置 | |
| JPH0369141A (ja) | セミカスタム半導体集積回路 | |
| US4771327A (en) | Master-slice integrated circuit having an improved arrangement of transistor elements for simplified wirings | |
| JP3140750B2 (ja) | 半導体集積回路装置 | |
| JP3932896B2 (ja) | 半導体装置 | |
| US7154133B1 (en) | Semiconductor device and method of manufacture | |
| JP2002083933A (ja) | 半導体装置 | |
| JP2000223575A (ja) | 半導体装置の設計方法、半導体装置および半導体装置の製造方法 | |
| JP3535744B2 (ja) | 半導体集積回路 | |
| WO2022215485A1 (ja) | 半導体集積回路装置 | |
| JPH0566737B2 (ja) | ||
| JPH053252A (ja) | 半導体集積回路装置 | |
| JPH05335485A (ja) | 半導体集積回路装置 | |
| JPH04306863A (ja) | 半導体集積回路装置 | |
| JPH05291503A (ja) | 半導体装置 | |
| JP2003258109A (ja) | 半導体集積回路装置 | |
| JP2005051037A (ja) | 半導体集積回路 | |
| JP2003133425A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080602 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080602 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090602 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100602 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110602 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110602 Year of fee payment: 11 |