JP2000252363A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2000252363A JP2000252363A JP5206799A JP5206799A JP2000252363A JP 2000252363 A JP2000252363 A JP 2000252363A JP 5206799 A JP5206799 A JP 5206799A JP 5206799 A JP5206799 A JP 5206799A JP 2000252363 A JP2000252363 A JP 2000252363A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- integrated circuit
- semiconductor integrated
- signal
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 チップサイズの増加や集積度の低下を抑えな
がら、外部に対し信号を出力する出力バッファ回路など
で生じる電源ノイズを低減すると共に、特に複数の該出
力バッファ回路の出力が同時ないしはほぼ同時にトグル
する際の電源ノイズを低減する。 【解決手段】 電源パッドＶＤＤ１及びグランドパッド
ＧＮＤ１の少なくとも１つと、外部に対する信号を入出
力する信号のパッドＳ１とを、ＩＯバッファ領域に最接
近するチップ外周部分のスクライブライン１に垂直な方
向で、該ＩＯバッファ領域内に一列に配置する。スクラ
イブライン１やチップ外周に平行方向にスペースが拡大
せずに、電源やグランドのボンディングワイヤの本数を
増加できる。
がら、外部に対し信号を出力する出力バッファ回路など
で生じる電源ノイズを低減すると共に、特に複数の該出
力バッファ回路の出力が同時ないしはほぼ同時にトグル
する際の電源ノイズを低減する。 【解決手段】 電源パッドＶＤＤ１及びグランドパッド
ＧＮＤ１の少なくとも１つと、外部に対する信号を入出
力する信号のパッドＳ１とを、ＩＯバッファ領域に最接
近するチップ外周部分のスクライブライン１に垂直な方
向で、該ＩＯバッファ領域内に一列に配置する。スクラ
イブライン１やチップ外周に平行方向にスペースが拡大
せずに、電源やグランドのボンディングワイヤの本数を
増加できる。
Description
【０００１】
【発明の属する技術分野】本発明は、所望の回路を作り
込んだコア領域の周囲に、外部に対する信号を入出力し
たり、外部から電源を取り入れる際に用いる複数のＩＯ
バッファ領域を設けたレイアウトの半導体集積回路に係
り、特に、チップサイズの増加や集積度の低下を抑えな
がら、外部に対し信号を出力する出力バッファ回路など
で生じる電源ノイズを低減でき、特に複数の該出力バッ
ファ回路の出力が同時ないしはほぼ同時にトグルする際
の電源ノイズを低減することができる半導体集積回路に
関する。
込んだコア領域の周囲に、外部に対する信号を入出力し
たり、外部から電源を取り入れる際に用いる複数のＩＯ
バッファ領域を設けたレイアウトの半導体集積回路に係
り、特に、チップサイズの増加や集積度の低下を抑えな
がら、外部に対し信号を出力する出力バッファ回路など
で生じる電源ノイズを低減でき、特に複数の該出力バッ
ファ回路の出力が同時ないしはほぼ同時にトグルする際
の電源ノイズを低減することができる半導体集積回路に
関する。
【０００２】
【従来の技術】図１は、従来の半導体集積回路の一部等
価回路を含む回路図である。
価回路を含む回路図である。
【０００３】この図では、所望の回路を作り込んだコア
領域の周囲にある、外部に対して信号を出力する出力バ
ッファ、あるいは外部から電源を取り入れる配線が示さ
れている。該半導体集積回路は、所望の回路を作り込ん
だコア領域の周囲に、外部に対する信号を入出力した
り、外部から電源を取り入れる際に用いる複数のＩＯバ
ッファ領域を設けている。
領域の周囲にある、外部に対して信号を出力する出力バ
ッファ、あるいは外部から電源を取り入れる配線が示さ
れている。該半導体集積回路は、所望の回路を作り込ん
だコア領域の周囲に、外部に対する信号を入出力した
り、外部から電源を取り入れる際に用いる複数のＩＯバ
ッファ領域を設けている。
【０００４】従来は、電源供給の状態が、電源ＶＤＤの
１本のボンディングワイヤや、グランドＧＮＤの１本の
ボンディングワイヤによって、複数の出力バッファ回路
や、場合によっては入力バッファ回路を受け持つという
ような状態である。図１においては、符号Ｌは、ボンデ
ィングワイヤが持つインダクタンス成分を表わしてい
る。なお、ボンディングワイヤは、パッケージ・リード
ワイヤ、あるいはリードワイヤなどとも呼ばれている。
１本のボンディングワイヤや、グランドＧＮＤの１本の
ボンディングワイヤによって、複数の出力バッファ回路
や、場合によっては入力バッファ回路を受け持つという
ような状態である。図１においては、符号Ｌは、ボンデ
ィングワイヤが持つインダクタンス成分を表わしてい
る。なお、ボンディングワイヤは、パッケージ・リード
ワイヤ、あるいはリードワイヤなどとも呼ばれている。
【０００５】電源電流をｉとすると、該電源電流ｉによ
る電源ノイズの電圧Ｅnoiseは、下記の式のように表わ
される。
る電源ノイズの電圧Ｅnoiseは、下記の式のように表わ
される。
【０００６】 Ｅnoise＝−Ｌ（ｄｉ／ｄｔ） ……（１）
【０００７】図２は、電源ノイズを示すグラフである。
【０００８】図２において、まず実線にて、出力バッフ
ァ回路から出力される信号が示される。次に、一点鎖線
にて、電源ＶＤＤの電圧が示される。又、二点鎖線に
て、グランドＧＮＤの電圧が示される。
ァ回路から出力される信号が示される。次に、一点鎖線
にて、電源ＶＤＤの電圧が示される。又、二点鎖線に
て、グランドＧＮＤの電圧が示される。
【０００９】まず、一点鎖線の電源ＶＤＤの電圧におい
て、符号Ｐ１の部分に電源ノイズがある。又、二点鎖線
のグランドＧＮＤの電圧において、符号Ｐ２の部分に電
源ノイズがある。
て、符号Ｐ１の部分に電源ノイズがある。又、二点鎖線
のグランドＧＮＤの電圧において、符号Ｐ２の部分に電
源ノイズがある。
【００１０】
【発明が解決しようとする課題】従来は、例えば図１に
おいて、複数の出力バッファ回路Ｂ１〜Ｂ３の電源電流
ｉ１〜ｉ３は、１つのインダクタンスＬに流れている。
又、電源電流ｉ４〜ｉ６は、１つのインダクタンスＬに
流れている。このため、出力バッファ回路Ｂ１〜Ｂ３に
おいて、出力が同時にトグルするものがある場合、１つ
のインダクタンス成分Ｌにおける電源電流の変化が該同
時トグルによって激しくなり、電源ノイズが大きくな
る。
おいて、複数の出力バッファ回路Ｂ１〜Ｂ３の電源電流
ｉ１〜ｉ３は、１つのインダクタンスＬに流れている。
又、電源電流ｉ４〜ｉ６は、１つのインダクタンスＬに
流れている。このため、出力バッファ回路Ｂ１〜Ｂ３に
おいて、出力が同時にトグルするものがある場合、１つ
のインダクタンス成分Ｌにおける電源電流の変化が該同
時トグルによって激しくなり、電源ノイズが大きくな
る。
【００１１】この電源ノイズにより、静止している他の
出力バッファ回路の出力信号の電圧が変化し、該出力信
号を取り込んでいる論理回路を誤動作させてしまう虞が
ある。
出力バッファ回路の出力信号の電圧が変化し、該出力信
号を取り込んでいる論理回路を誤動作させてしまう虞が
ある。
【００１２】なお、電源ＶＤＤのボンディングワイヤ
や、グランドＧＮＤのボンディングワイヤの本数を増加
すると、このような電源ノイズの問題を低減することが
できる。しかしながら、ボンディングワイヤの数を増加
すると、これらのボンディングワイヤを融着させるため
の、半導体集積回路チップ上のパッドの数を増加する必
要がある。すると、半導体集積回路チップの面積が増加
するなど、集積度の問題が生じる。
や、グランドＧＮＤのボンディングワイヤの本数を増加
すると、このような電源ノイズの問題を低減することが
できる。しかしながら、ボンディングワイヤの数を増加
すると、これらのボンディングワイヤを融着させるため
の、半導体集積回路チップ上のパッドの数を増加する必
要がある。すると、半導体集積回路チップの面積が増加
するなど、集積度の問題が生じる。
【００１３】本発明は、前記従来の問題点を解決するべ
くなされたもので、チップサイズの増加や集積度の低下
を抑えながら、外部に対し信号を出力する出力バッファ
回路などで生じる電源ノイズを低減すると共に、特に複
数の該出力バッファ回路の出力が同時ないしはほぼ同時
にトグルする際の電源ノイズを低減することができる半
導体集積回路を提供することを目的とする。
くなされたもので、チップサイズの増加や集積度の低下
を抑えながら、外部に対し信号を出力する出力バッファ
回路などで生じる電源ノイズを低減すると共に、特に複
数の該出力バッファ回路の出力が同時ないしはほぼ同時
にトグルする際の電源ノイズを低減することができる半
導体集積回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明は、所望の回路を
作り込んだコア領域の周囲に、外部に対する信号を入出
力したり、外部から電源を取り入れる際に用いる複数の
ＩＯバッファ領域を設けたレイアウトの半導体集積回路
において、、電源パッド及びグランドパッドの少なくと
も１つと、外部に対する信号を入出力する信号パッドと
を、ＩＯバッファ領域に最接近するチップ外周部分のス
クライブラインに垂直な方向で、該ＩＯバッファ領域内
に一列に配置するようにしたことにより、前記課題を解
決したものである。
作り込んだコア領域の周囲に、外部に対する信号を入出
力したり、外部から電源を取り入れる際に用いる複数の
ＩＯバッファ領域を設けたレイアウトの半導体集積回路
において、、電源パッド及びグランドパッドの少なくと
も１つと、外部に対する信号を入出力する信号パッドと
を、ＩＯバッファ領域に最接近するチップ外周部分のス
クライブラインに垂直な方向で、該ＩＯバッファ領域内
に一列に配置するようにしたことにより、前記課題を解
決したものである。
【００１５】以下、本発明の作用について、簡単に説明
する。
する。
【００１６】本発明においては、所望の回路を作り込ん
だコア領域の周囲に、外部に対する信号を入出力した
り、外部から電源を取り入れる際に用いる複数のＩＯバ
ッファ領域を設けたレイアウトの半導体集積回路におい
て、、ＩＯバッファ領域、及びその周辺において工夫が
なされている。
だコア領域の周囲に、外部に対する信号を入出力した
り、外部から電源を取り入れる際に用いる複数のＩＯバ
ッファ領域を設けたレイアウトの半導体集積回路におい
て、、ＩＯバッファ領域、及びその周辺において工夫が
なされている。
【００１７】本発明においては、ＩＯバッファを用いて
外部に入出力する信号毎に、電源パッド及びグランドパ
ッドの少なくとも１つとを設け、必要に応じて該信号毎
にボンディングワイヤによる電源又はグランドの配線
の、半導体集積回路チップ外部に対する接続をするよう
にしている。このように、従来に比べて多くのボンディ
ングワイヤで接続するので、外部に対し信号を出力する
出力バッファ回路などで生じる電源ノイズを低減でき、
特に複数の該出力バッファ回路の出力が同時ないしはほ
ぼ同時にトグルする際の電源ノイズを低減することがで
きる。
外部に入出力する信号毎に、電源パッド及びグランドパ
ッドの少なくとも１つとを設け、必要に応じて該信号毎
にボンディングワイヤによる電源又はグランドの配線
の、半導体集積回路チップ外部に対する接続をするよう
にしている。このように、従来に比べて多くのボンディ
ングワイヤで接続するので、外部に対し信号を出力する
出力バッファ回路などで生じる電源ノイズを低減でき、
特に複数の該出力バッファ回路の出力が同時ないしはほ
ぼ同時にトグルする際の電源ノイズを低減することがで
きる。
【００１８】更に、本発明では、上述のように従来に比
べて増加する、電源パッド及びグランドパッドの少なく
とも１つと、ＩＯバッファ領域から外部に入出力する信
号のパッドとを、該ＩＯバッファ領域に最接近するチッ
プ外周部分のスクライブラインに垂直な方向で、該ＩＯ
バッファ領域内に一列に配置する。このため、該スクラ
イブラインに平行な方向、即ち、半導体集積回路チップ
外周に平行な方向に並ぶパッドの数は増加しない。従っ
て、半導体集積回路チップの外形を拡大するなどの必要
がなく、チップサイズの増加や集積度の低下を抑えるこ
とができる。
べて増加する、電源パッド及びグランドパッドの少なく
とも１つと、ＩＯバッファ領域から外部に入出力する信
号のパッドとを、該ＩＯバッファ領域に最接近するチッ
プ外周部分のスクライブラインに垂直な方向で、該ＩＯ
バッファ領域内に一列に配置する。このため、該スクラ
イブラインに平行な方向、即ち、半導体集積回路チップ
外周に平行な方向に並ぶパッドの数は増加しない。従っ
て、半導体集積回路チップの外形を拡大するなどの必要
がなく、チップサイズの増加や集積度の低下を抑えるこ
とができる。
【００１９】なお、本発明においては、このように一列
配置されるパッドの詳細な配置位置を限定するものでは
ない。該配置位置は、ＩＯバッファ領域内のスクライブ
ライン側であるのが好ましい。
配置されるパッドの詳細な配置位置を限定するものでは
ない。該配置位置は、ＩＯバッファ領域内のスクライブ
ライン側であるのが好ましい。
【００２０】又、一列配置されるパッドが、ＩＯバッフ
ァ領域から外部に入出力する信号のパッドと、電源パッ
ドとであってもよい。あるいは、該信号パッドと、グラ
ンドパッドとであってもよい。あるいは、これら信号パ
ッドと、電源パッドと、グランドパッドとであってもよ
い。更に、このような一列配置の際、一列配置のパッド
の順序を限定するものではない。
ァ領域から外部に入出力する信号のパッドと、電源パッ
ドとであってもよい。あるいは、該信号パッドと、グラ
ンドパッドとであってもよい。あるいは、これら信号パ
ッドと、電源パッドと、グランドパッドとであってもよ
い。更に、このような一列配置の際、一列配置のパッド
の順序を限定するものではない。
【００２１】
【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。
形態を詳細に説明する。
【００２２】図３は、本発明が適用された第１実施形態
の半導体集積回路チップにおける本発明適用部分のＩＯ
バッファ領域を中心とする集積回路レイアウト図であ
る。又、図４は、該ＩＯバッファ領域周辺の回路図であ
る。図５は、半導体集積回路における該ＩＯバッファ領
域周辺の断面図である。
の半導体集積回路チップにおける本発明適用部分のＩＯ
バッファ領域を中心とする集積回路レイアウト図であ
る。又、図４は、該ＩＯバッファ領域周辺の回路図であ
る。図５は、半導体集積回路における該ＩＯバッファ領
域周辺の断面図である。
【００２３】まず、図３において、符号１の破線が本実
施形態の半導体集積回路チップのスクライブラインであ
る。該スクライブライン１より右側が、半導体集積回路
チップの内部であり、更に一点鎖線３で囲まれた領域が
ＩＯバッファ領域であり、斜線Ａの部分に入出力回路を
形成するためのトランジスタなどの素子領域を設けてい
る。本実施形態では素子領域Ａとパッド配置部分とが分
かれているが、パッド配置部分は素子領域と重なっても
よい。つまり、素子領域Ａ上にパッドを配置してもよ
い。該ＩＯバッファ領域の右側には、所望の回路を作り
込んだコア領域が存在する。本実施形態の半導体集積回
路は、所望の回路を作り込んだコア領域の周囲に、外部
に対する信号を入出力したり、外部から電源を取り入れ
る際に用いる複数のＩＯバッファ領域が設けられたレイ
アウトである。
施形態の半導体集積回路チップのスクライブラインであ
る。該スクライブライン１より右側が、半導体集積回路
チップの内部であり、更に一点鎖線３で囲まれた領域が
ＩＯバッファ領域であり、斜線Ａの部分に入出力回路を
形成するためのトランジスタなどの素子領域を設けてい
る。本実施形態では素子領域Ａとパッド配置部分とが分
かれているが、パッド配置部分は素子領域と重なっても
よい。つまり、素子領域Ａ上にパッドを配置してもよ
い。該ＩＯバッファ領域の右側には、所望の回路を作り
込んだコア領域が存在する。本実施形態の半導体集積回
路は、所望の回路を作り込んだコア領域の周囲に、外部
に対する信号を入出力したり、外部から電源を取り入れ
る際に用いる複数のＩＯバッファ領域が設けられたレイ
アウトである。
【００２４】又、スクライブライン１より左側が、半導
体集積回路チップの外側であり、該半導体集積回路チッ
プを封止するパッケージのリードＧＮＤ２、Ｓ２、及び
ＶＤＤ２が配置されている。これらリードを経由して、
当該パッケージの外部のピンに電気的に接続される。
体集積回路チップの外側であり、該半導体集積回路チッ
プを封止するパッケージのリードＧＮＤ２、Ｓ２、及び
ＶＤＤ２が配置されている。これらリードを経由して、
当該パッケージの外部のピンに電気的に接続される。
【００２５】又、図４及び図５において、ＰチャネルＭ
ＯＳトランジスタＴ１、及びＮチャネルＭＯＳトランジ
スタＴ２により、ＩＯバッファ領域の出力バッファが構
成されている。
ＯＳトランジスタＴ１、及びＮチャネルＭＯＳトランジ
スタＴ２により、ＩＯバッファ領域の出力バッファが構
成されている。
【００２６】出力バッファの出力信号Ｓは、図３〜図５
において、信号配線Ｗ２、半導体集積回路チップ内のパ
ッドＳ１、該パッドＳ１と前述のリードＳ２とを接続す
るボンディングワイヤ、該リードＳ２を経由し、半導体
集積回路チップのパッケージ外部に出力される。又、該
出力バッファに対する電源供給において、まず電源ＶＤ
Ｄについては、パッケージ外部から、前述のリードＶＤ
Ｄ２、該リードＶＤＤ２と半導体集積回路チップ内のパ
ッドＶＤＤ１とを接続するボンディングワイヤ、該パッ
ドＶＤＤ１、電源配線Ｗ１を経由してＰチャネルＭＯＳ
トランジスタＴ１のソースに接続される。電源ＧＮＤに
ついては、パッケージ外部から、前述のリードＧＮＤ
２、該リードＧＮＤ２と半導体集積回路チップ内のパッ
ドＧＮＤ１とを接続するボンディングワイヤ、該パッド
ＧＮＤ１、電源配線Ｗ３を経由して接続される。
において、信号配線Ｗ２、半導体集積回路チップ内のパ
ッドＳ１、該パッドＳ１と前述のリードＳ２とを接続す
るボンディングワイヤ、該リードＳ２を経由し、半導体
集積回路チップのパッケージ外部に出力される。又、該
出力バッファに対する電源供給において、まず電源ＶＤ
Ｄについては、パッケージ外部から、前述のリードＶＤ
Ｄ２、該リードＶＤＤ２と半導体集積回路チップ内のパ
ッドＶＤＤ１とを接続するボンディングワイヤ、該パッ
ドＶＤＤ１、電源配線Ｗ１を経由してＰチャネルＭＯＳ
トランジスタＴ１のソースに接続される。電源ＧＮＤに
ついては、パッケージ外部から、前述のリードＧＮＤ
２、該リードＧＮＤ２と半導体集積回路チップ内のパッ
ドＧＮＤ１とを接続するボンディングワイヤ、該パッド
ＧＮＤ１、電源配線Ｗ３を経由して接続される。
【００２７】本実施形態においては、ＩＯバッファを用
いて外部に出力する信号毎に、電源パッド及びグランド
パッドを設け、該信号毎にボンディングワイヤによる電
源及びグランドの配線の、チップ外部に対する接続をす
るようにしている。このように、従来に比べて多くのボ
ンディングワイヤで接続するので、外部に対し信号を出
力する出力バッファ回路などで生じる電源ノイズを低減
でき、特に複数の該出力バッファ回路の出力が同時ない
しはほぼ同時にトグルする際の電源ノイズを低減するこ
とができる。
いて外部に出力する信号毎に、電源パッド及びグランド
パッドを設け、該信号毎にボンディングワイヤによる電
源及びグランドの配線の、チップ外部に対する接続をす
るようにしている。このように、従来に比べて多くのボ
ンディングワイヤで接続するので、外部に対し信号を出
力する出力バッファ回路などで生じる電源ノイズを低減
でき、特に複数の該出力バッファ回路の出力が同時ない
しはほぼ同時にトグルする際の電源ノイズを低減するこ
とができる。
【００２８】又、電源パッドＶＤＤ１と、グランドパッ
ドＧＮＤ１と、ＩＯバッファ領域から外部に出力する信
号のパッドＳ１とが、図３において左右方向で一列に配
置されている。該方向は、該ＩＯバッファ領域に最接近
するチップ外周部分のスクライブライン１に垂直な方向
である。このため、該スクライブライン１に平行な方
向、即ち、半導体集積回路チップ外周に平行な方向に並
ぶパッドの数は増加しない。従って、半導体集積回路チ
ップの外形を拡大するなどの必要がなく、チップサイズ
の増加や集積度の低下を抑えることができる。
ドＧＮＤ１と、ＩＯバッファ領域から外部に出力する信
号のパッドＳ１とが、図３において左右方向で一列に配
置されている。該方向は、該ＩＯバッファ領域に最接近
するチップ外周部分のスクライブライン１に垂直な方向
である。このため、該スクライブライン１に平行な方
向、即ち、半導体集積回路チップ外周に平行な方向に並
ぶパッドの数は増加しない。従って、半導体集積回路チ
ップの外形を拡大するなどの必要がなく、チップサイズ
の増加や集積度の低下を抑えることができる。
【００２９】次に、図５において、図３と同様に破線１
はスクライブラインである。又、一点鎖線３で囲まれた
領域がＩＯバッファ領域である。ＩＯバッファ領域内部
に、電源パッドＶＤＤ１と、グランドパッドＧＮＤ１
と、ＩＯバッファ領域から外部に出力する信号のパッド
Ｓ１とが設けられている。
はスクライブラインである。又、一点鎖線３で囲まれた
領域がＩＯバッファ領域である。ＩＯバッファ領域内部
に、電源パッドＶＤＤ１と、グランドパッドＧＮＤ１
と、ＩＯバッファ領域から外部に出力する信号のパッド
Ｓ１とが設けられている。
【００３０】更に、図５において、Ｍ１〜Ｍ５は、それ
ぞれ、第１金属配線層〜第５金属配線層を示す。このよ
うに本実施形態は、金属配線層が５層構成のものであ
る。しかしながら、本発明は、このようなものに限定さ
れるものではなく、後述するようなパッドＳ１、ＶＤＤ
１、ＧＮＤ１、又これらパッドに対する配線が可能であ
れば、幾つの層構成であってもよい。又、性能その他の
要素の条件が満たされれば、金属配線層以外の配線層を
利用してもよい。
ぞれ、第１金属配線層〜第５金属配線層を示す。このよ
うに本実施形態は、金属配線層が５層構成のものであ
る。しかしながら、本発明は、このようなものに限定さ
れるものではなく、後述するようなパッドＳ１、ＶＤＤ
１、ＧＮＤ１、又これらパッドに対する配線が可能であ
れば、幾つの層構成であってもよい。又、性能その他の
要素の条件が満たされれば、金属配線層以外の配線層を
利用してもよい。
【００３１】図６は、本発明が適用された第２実施形態
の半導体集積回路のチップ及びその周辺のレイアウト図
である。
の半導体集積回路のチップ及びその周辺のレイアウト図
である。
【００３２】該図６においては、破線で示すスクライブ
ライン１により、本実施形態の半導体集積回路のチップ
外周が示されると共に、該半導体集積回路チップを封止
するパッケージの一部のレイアウトが示される。該半導
体集積回路チップ自体については、本実施形態のもの
は、前述した第１実施形態のものと同一である。本実施
形態は、第１実施形態とは、半導体集積回路チップを封
止するパッケージが異なる。
ライン１により、本実施形態の半導体集積回路のチップ
外周が示されると共に、該半導体集積回路チップを封止
するパッケージの一部のレイアウトが示される。該半導
体集積回路チップ自体については、本実施形態のもの
は、前述した第１実施形態のものと同一である。本実施
形態は、第１実施形態とは、半導体集積回路チップを封
止するパッケージが異なる。
【００３３】即ち、本第２実施形態では、半導体集積回
路のパッケージにおいて、搭載する半導体集積回路チッ
プの周囲に、電源ＶＤＤ用リードとして利用される、リ
ング状配線ＶＤＤ３を設けている。同様に、搭載する半
導体集積回路チップの周囲に、グランドＧＮＤ用リード
として利用される、リング状配線ＧＮＤ３を設けてい
る。なお、該リング状配線ＧＮＤ３は、リング状配線Ｖ
ＤＤ３の外側にあるが、内側に設けてもよい。
路のパッケージにおいて、搭載する半導体集積回路チッ
プの周囲に、電源ＶＤＤ用リードとして利用される、リ
ング状配線ＶＤＤ３を設けている。同様に、搭載する半
導体集積回路チップの周囲に、グランドＧＮＤ用リード
として利用される、リング状配線ＧＮＤ３を設けてい
る。なお、該リング状配線ＧＮＤ３は、リング状配線Ｖ
ＤＤ３の外側にあるが、内側に設けてもよい。
【００３４】更に、これらリング状配線ＶＤＤ３及びリ
ング状配線ＧＮＤ３の外側に、ＩＯバッファ領域により
信号を入出力するための多数のリードＳ３が設けられて
いる。該リードＳ３の一部は、半導体集積回路チップの
パッケージ外部へ、ＩＯバッファ領域の出力バッファか
ら信号を出力するために用いられている。又、該リード
Ｓ３は、図６において、ほぼ放射状方向に敷設されてい
る。
ング状配線ＧＮＤ３の外側に、ＩＯバッファ領域により
信号を入出力するための多数のリードＳ３が設けられて
いる。該リードＳ３の一部は、半導体集積回路チップの
パッケージ外部へ、ＩＯバッファ領域の出力バッファか
ら信号を出力するために用いられている。又、該リード
Ｓ３は、図６において、ほぼ放射状方向に敷設されてい
る。
【００３５】なお、スクライブライン１により外形が示
される半導体集積回路チップにおいて、符号７の斜線の
領域に、多数の前述したＩＯバッファ領域が隣接して作
り込まれている。又、砂目の網掛け部分の符号５は、所
望の回路を作り込んだコア領域である。
される半導体集積回路チップにおいて、符号７の斜線の
領域に、多数の前述したＩＯバッファ領域が隣接して作
り込まれている。又、砂目の網掛け部分の符号５は、所
望の回路を作り込んだコア領域である。
【００３６】図７は、本実施形態の半導体集積回路にお
ける本発明適用部分のＩＯバッファ領域を中心とする集
積回路レイアウト図である。
ける本発明適用部分のＩＯバッファ領域を中心とする集
積回路レイアウト図である。
【００３７】該図７は、前述の第１実施形態の図３に相
当し、比較することで相違を明確に把握できる。なお、
図７において、一点鎖線のスクライブライン１より下側
が半導体集積回路チップ内部であり、スクライブライン
１、一点鎖線３、パッドＳ１、ＶＤＤ１、ＧＮＤ１など
は、第１実施形態と同様である。
当し、比較することで相違を明確に把握できる。なお、
図７において、一点鎖線のスクライブライン１より下側
が半導体集積回路チップ内部であり、スクライブライン
１、一点鎖線３、パッドＳ１、ＶＤＤ１、ＧＮＤ１など
は、第１実施形態と同様である。
【００３８】本実施形態では、該図７、又図４及び図５
において、出力バッファの出力信号Ｓは、信号配線Ｗ
２、半導体集積回路チップ内のパッドＳ１、該パッドＳ
１と前述のリードＳ３とを接続するボンディングワイ
ヤ、該リードＳ３を経由し、半導体集積回路のパッケー
ジ外部に出力される。又、該出力バッファに対する電源
供給において、まず電源ＶＤＤについては、パッケージ
外部から、前述のリードＶＤＤ３、該リードＶＤＤ３と
半導体集積回路チップ内のパッドＶＤＤ１とを接続する
ボンディングワイヤ、該パッドＶＤＤ１、電源配線Ｗ１
を経由して接続される。電源ＧＮＤについては、パッケ
ージ外部から、前述のリードＧＮＤ３、該リードＧＮＤ
３と半導体集積回路チップ内のパッドＧＮＤ１とを接続
するボンディングワイヤ、該パッドＧＮＤ１、電源配線
Ｗ３を経由して接続される。
において、出力バッファの出力信号Ｓは、信号配線Ｗ
２、半導体集積回路チップ内のパッドＳ１、該パッドＳ
１と前述のリードＳ３とを接続するボンディングワイ
ヤ、該リードＳ３を経由し、半導体集積回路のパッケー
ジ外部に出力される。又、該出力バッファに対する電源
供給において、まず電源ＶＤＤについては、パッケージ
外部から、前述のリードＶＤＤ３、該リードＶＤＤ３と
半導体集積回路チップ内のパッドＶＤＤ１とを接続する
ボンディングワイヤ、該パッドＶＤＤ１、電源配線Ｗ１
を経由して接続される。電源ＧＮＤについては、パッケ
ージ外部から、前述のリードＧＮＤ３、該リードＧＮＤ
３と半導体集積回路チップ内のパッドＧＮＤ１とを接続
するボンディングワイヤ、該パッドＧＮＤ１、電源配線
Ｗ３を経由して接続される。
【００３９】本実施形態においては、半導体集積回路の
パッケージにおいて、リードとして用いる配線ＶＤＤ３
及び配線ＧＮＤ３がリング状であるため、信号リードＳ
２毎に設けている第１実施形態に比較して形成しやす
い。又、パッケージ外部に対するピンにおいて、複数の
信号Ｓ３に対して、電源ＶＤＤやグランドＧＮＤのピン
を１つ共通で設けるようにすることが、第１実施形態に
比較して容易であり、パッケージピンの有効利用が容易
である。
パッケージにおいて、リードとして用いる配線ＶＤＤ３
及び配線ＧＮＤ３がリング状であるため、信号リードＳ
２毎に設けている第１実施形態に比較して形成しやす
い。又、パッケージ外部に対するピンにおいて、複数の
信号Ｓ３に対して、電源ＶＤＤやグランドＧＮＤのピン
を１つ共通で設けるようにすることが、第１実施形態に
比較して容易であり、パッケージピンの有効利用が容易
である。
【００４０】図８は、以上に説明した第１実施形態及び
第２実施形態の半導体集積回路の一部等価回路を含む回
路図である。
第２実施形態の半導体集積回路の一部等価回路を含む回
路図である。
【００４１】この図は、従来例の前述した図１に対比さ
れており、所望の回路を作り込んだコア領域の周囲にあ
る、外部に対して信号を出力する出力バッファ、あるい
は外部から電源を取り入れる配線が示されている。図８
においては、符号Ｌは、パッケージリード及びボンディ
ングワイヤが持つインダクタンス成分を表わしている。
れており、所望の回路を作り込んだコア領域の周囲にあ
る、外部に対して信号を出力する出力バッファ、あるい
は外部から電源を取り入れる配線が示されている。図８
においては、符号Ｌは、パッケージリード及びボンディ
ングワイヤが持つインダクタンス成分を表わしている。
【００４２】前述の従来例の図１では、電源ＶＤＤの１
本のボンディングワイヤや、グランドＧＮＤの１本のボ
ンディングワイヤによって、複数の出力バッファ回路
や、場合によっては入力バッファ回路を受け持つという
ような状態である。従って、複数の出力バッファ回路Ｂ
１〜Ｂ３の電源電流ｉ１〜ｉ３は、１つのインダクタン
スＬに流れている。又、電源電流ｉ４〜ｉ６は、１つの
インダクタンスＬに流れている。
本のボンディングワイヤや、グランドＧＮＤの１本のボ
ンディングワイヤによって、複数の出力バッファ回路
や、場合によっては入力バッファ回路を受け持つという
ような状態である。従って、複数の出力バッファ回路Ｂ
１〜Ｂ３の電源電流ｉ１〜ｉ３は、１つのインダクタン
スＬに流れている。又、電源電流ｉ４〜ｉ６は、１つの
インダクタンスＬに流れている。
【００４３】これに対して、図８に示されるように、こ
れら実施形態では、複数の出力バッファ回路それぞれ
や、場合によっては複数の入力バッファ回路それぞれ
に、電源ＶＤＤのボンディングワイヤや、グランドＧＮ
Ｄのボンディングワイヤが設けられている。従って、出
力バッファ回路Ｂ１〜Ｂ３の電源電流ｉ１〜ｉ３は、別
のインダクタンスＬに流れている。又、電源電流ｉ４〜
ｉ６は、別のインダクタンスＬに流れている。
れら実施形態では、複数の出力バッファ回路それぞれ
や、場合によっては複数の入力バッファ回路それぞれ
に、電源ＶＤＤのボンディングワイヤや、グランドＧＮ
Ｄのボンディングワイヤが設けられている。従って、出
力バッファ回路Ｂ１〜Ｂ３の電源電流ｉ１〜ｉ３は、別
のインダクタンスＬに流れている。又、電源電流ｉ４〜
ｉ６は、別のインダクタンスＬに流れている。
【００４４】このためこれら実施形態では、出力バッフ
ァ回路Ｂ１〜Ｂ３において、出力が同時にトグルするも
のがある場合にも、前述した（１）式で示される電源ノ
イズＥnoiseが小さくなる。
ァ回路Ｂ１〜Ｂ３において、出力が同時にトグルするも
のがある場合にも、前述した（１）式で示される電源ノ
イズＥnoiseが小さくなる。
【００４５】以上のように第１実施形態及び第２実施形
態においては、本発明を効果的に適用することができ
る。従って、チップサイズの増加や集積度の低下を抑え
ながら、外部に対し信号を出力する出力バッファ回路な
どで生じる電源ノイズを低減すると共に、特に複数の該
出力バッファ回路の出力が同時ないしはほぼ同時にトグ
ルする際の電源ノイズを低減することができる。
態においては、本発明を効果的に適用することができ
る。従って、チップサイズの増加や集積度の低下を抑え
ながら、外部に対し信号を出力する出力バッファ回路な
どで生じる電源ノイズを低減すると共に、特に複数の該
出力バッファ回路の出力が同時ないしはほぼ同時にトグ
ルする際の電源ノイズを低減することができる。
【００４６】
【発明の効果】本発明によれば、チップサイズの増加や
集積度の低下を抑えながら、外部に対し信号を出力する
出力バッファ回路などで生じる電源ノイズを低減すると
共に、特に複数の該出力バッファ回路の出力が同時ない
しはほぼ同時にトグルする際の電源ノイズを低減するこ
とができる。
集積度の低下を抑えながら、外部に対し信号を出力する
出力バッファ回路などで生じる電源ノイズを低減すると
共に、特に複数の該出力バッファ回路の出力が同時ない
しはほぼ同時にトグルする際の電源ノイズを低減するこ
とができる。
【図面の簡単な説明】
【図１】従来の半導体集積回路の一部等価回路を含む回
路図
路図
【図２】電源ノイズを示すグラフ
【図３】本発明が適用された第１実施形態の半導体集積
回路における本発明適用部分のＩＯバッファ領域を中心
とする集積回路レイアウト図
回路における本発明適用部分のＩＯバッファ領域を中心
とする集積回路レイアウト図
【図４】上記ＩＯバッファ領域周辺の回路図
【図５】前記実施形態の半導体集積回路における該ＩＯ
バッファ領域周辺の断面図
バッファ領域周辺の断面図
【図６】本発明が適用された第２実施形態の半導体集積
回路のチップ及びその周辺のレイアウト図
回路のチップ及びその周辺のレイアウト図
【図７】上記実施形態の半導体集積回路における本発明
適用部分のＩＯバッファ領域を中心とする集積回路レイ
アウト図
適用部分のＩＯバッファ領域を中心とする集積回路レイ
アウト図
【図８】前記第１実施形態及び前記第２実施形態の半導
体集積回路の一部等価回路を含む回路図
体集積回路の一部等価回路を含む回路図
１…スクライブライン ＶＤＤ…電源 ＧＮＤ…グランド Ｗ１〜Ｗ３…配線 ＶＤＤ１、ＧＮＤ１、Ｓ１…パッド ＶＤＤ２、ＶＤＤ３、ＧＮＤ２、ＧＮＤ３、Ｓ２、Ｓ３
…リード Ｂ１〜Ｂ３…出力バッファ回路 Ｌ…インダクタンス
…リード Ｂ１〜Ｂ３…出力バッファ回路 Ｌ…インダクタンス
Claims (1)
- 【請求項１】所望の回路を作り込んだコア領域の周囲
に、外部に対する信号を入出力したり、外部から電源を
取り入れる際に用いる複数のＩＯバッファ領域を設けた
レイアウトの半導体集積回路において、 電源パッド及びグランドパッドの少なくとも１つと、外
部に対する信号を入出力する信号パッドとを、ＩＯバッ
ファ領域に最接近するチップ外周部分のスクライブライ
ンに垂直な方向で、該ＩＯバッファ領域内に一列に配置
するようにしたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5206799A JP2000252363A (ja) | 1999-03-01 | 1999-03-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5206799A JP2000252363A (ja) | 1999-03-01 | 1999-03-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000252363A true JP2000252363A (ja) | 2000-09-14 |
Family
ID=12904480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5206799A Pending JP2000252363A (ja) | 1999-03-01 | 1999-03-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000252363A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707164B2 (en) * | 2001-10-19 | 2004-03-16 | Acer Laboratories Inc. | Package of semiconductor chip with array-type bonding pads |
| JP2006229186A (ja) * | 2005-01-18 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその製造方法 |
| JP2006523036A (ja) * | 2003-04-09 | 2006-10-05 | フリースケール セミコンダクター インコーポレイテッド | 集積回路チップのｉ／ｏセル |
| JP2011066459A (ja) * | 2010-12-28 | 2011-03-31 | Panasonic Corp | 半導体装置 |
| US8018035B2 (en) | 2008-06-27 | 2011-09-13 | Sony Corporation | Semiconductor device and semiconductor integrated circuit |
| US8810039B2 (en) | 2005-09-02 | 2014-08-19 | Panasonic Corporation | Semiconductor device having a pad and plurality of interconnects |
| US10115706B2 (en) | 2015-10-02 | 2018-10-30 | Samsung Electronics Co., Ltd. | Semiconductor chip including a plurality of pads |
| WO2021232624A1 (zh) * | 2020-05-21 | 2021-11-25 | 青岛海信宽带多媒体技术有限公司 | 一种光模块 |
-
1999
- 1999-03-01 JP JP5206799A patent/JP2000252363A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707164B2 (en) * | 2001-10-19 | 2004-03-16 | Acer Laboratories Inc. | Package of semiconductor chip with array-type bonding pads |
| JP2006523036A (ja) * | 2003-04-09 | 2006-10-05 | フリースケール セミコンダクター インコーポレイテッド | 集積回路チップのｉ／ｏセル |
| JP4647594B2 (ja) * | 2003-04-09 | 2011-03-09 | フリースケール セミコンダクター インコーポレイテッド | 集積回路チップのｉ／ｏセル |
| JP2006229186A (ja) * | 2005-01-18 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその製造方法 |
| US8810039B2 (en) | 2005-09-02 | 2014-08-19 | Panasonic Corporation | Semiconductor device having a pad and plurality of interconnects |
| US8018035B2 (en) | 2008-06-27 | 2011-09-13 | Sony Corporation | Semiconductor device and semiconductor integrated circuit |
| CN101615604B (zh) * | 2008-06-27 | 2012-05-02 | 索尼株式会社 | 半导体器件和半导体集成电路 |
| JP2011066459A (ja) * | 2010-12-28 | 2011-03-31 | Panasonic Corp | 半導体装置 |
| US10115706B2 (en) | 2015-10-02 | 2018-10-30 | Samsung Electronics Co., Ltd. | Semiconductor chip including a plurality of pads |
| US10756059B2 (en) | 2015-10-02 | 2020-08-25 | Samsung Electronics Co., Ltd. | Semiconductor chip including a plurality of pads |
| WO2021232624A1 (zh) * | 2020-05-21 | 2021-11-25 | 青岛海信宽带多媒体技术有限公司 | 一种光模块 |
| CN113703099A (zh) * | 2020-05-21 | 2021-11-26 | 青岛海信宽带多媒体技术有限公司 | 一种光模块 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10692856B2 (en) | Semiconductor integrated circuit device | |
| US7443224B2 (en) | Multi-threshold MIS integrated circuit device and circuit design method thereof | |
| JP4841204B2 (ja) | 半導体装置 | |
| US7411267B2 (en) | Semiconductor integrated circuit device | |
| US6222213B1 (en) | Semiconductor integrated circuit device | |
| US20180197850A1 (en) | Semiconductor integrated circuit device | |
| JPH05335502A (ja) | 半導体集積回路装置 | |
| JP2007059449A (ja) | 半導体装置 | |
| JP2594988B2 (ja) | 半導体集積回路装置の動作電位供給配線の配線設計方法 | |
| JP2000252363A (ja) | 半導体集積回路 | |
| JP3962441B2 (ja) | 半導体装置 | |
| JP2006319267A (ja) | 半導体集積回路 | |
| JPH06283604A (ja) | 半導体装置 | |
| JP2000223575A (ja) | 半導体装置の設計方法、半導体装置および半導体装置の製造方法 | |
| WO2024029040A1 (ja) | 半導体集積回路装置 | |
| JP3470084B2 (ja) | 多電源半導体装置 | |
| JP2000101054A (ja) | ゲートアレイ集積回路の設計方法及びこれを用いたゲートアレイ集積回路 | |
| JPH0245957A (ja) | 半導体集積回路装置 | |
| JP2000012697A (ja) | 半導体チップ構造およびその設計方法 | |
| JPH0642529B2 (ja) | 半導体集積回路装置 | |
| JPH03212955A (ja) | 半導体装置 | |
| JP2000174140A (ja) | 半導体集積回路装置 | |
| JPH04306873A (ja) | 入出力保護回路 | |
| JPH0245975A (ja) | 半導体集積回路装置 | |
| JPH0513582A (ja) | 半導体装置の電源配線 |