JP2000252363A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2924/13—Discrete devices, e.g. 3 terminal devices
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- H01L2924/301—Electrical effects
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 チップサイズの増加や集積度の低下を抑えな
がら、外部に対し信号を出力する出力バッファ回路など
で生じる電源ノイズを低減すると共に、特に複数の該出
力バッファ回路の出力が同時ないしはほぼ同時にトグル
する際の電源ノイズを低減する。 【解決手段】 電源パッドVDD1及びグランドパッド
GND1の少なくとも1つと、外部に対する信号を入出
力する信号のパッドS1とを、IOバッファ領域に最接
近するチップ外周部分のスクライブライン1に垂直な方
向で、該IOバッファ領域内に一列に配置する。スクラ
イブライン1やチップ外周に平行方向にスペースが拡大
せずに、電源やグランドのボンディングワイヤの本数を
増加できる。
がら、外部に対し信号を出力する出力バッファ回路など
で生じる電源ノイズを低減すると共に、特に複数の該出
力バッファ回路の出力が同時ないしはほぼ同時にトグル
する際の電源ノイズを低減する。 【解決手段】 電源パッドVDD1及びグランドパッド
GND1の少なくとも1つと、外部に対する信号を入出
力する信号のパッドS1とを、IOバッファ領域に最接
近するチップ外周部分のスクライブライン1に垂直な方
向で、該IOバッファ領域内に一列に配置する。スクラ
イブライン1やチップ外周に平行方向にスペースが拡大
せずに、電源やグランドのボンディングワイヤの本数を
増加できる。
Description
【0001】
【発明の属する技術分野】本発明は、所望の回路を作り
込んだコア領域の周囲に、外部に対する信号を入出力し
たり、外部から電源を取り入れる際に用いる複数のIO
バッファ領域を設けたレイアウトの半導体集積回路に係
り、特に、チップサイズの増加や集積度の低下を抑えな
がら、外部に対し信号を出力する出力バッファ回路など
で生じる電源ノイズを低減でき、特に複数の該出力バッ
ファ回路の出力が同時ないしはほぼ同時にトグルする際
の電源ノイズを低減することができる半導体集積回路に
関する。
込んだコア領域の周囲に、外部に対する信号を入出力し
たり、外部から電源を取り入れる際に用いる複数のIO
バッファ領域を設けたレイアウトの半導体集積回路に係
り、特に、チップサイズの増加や集積度の低下を抑えな
がら、外部に対し信号を出力する出力バッファ回路など
で生じる電源ノイズを低減でき、特に複数の該出力バッ
ファ回路の出力が同時ないしはほぼ同時にトグルする際
の電源ノイズを低減することができる半導体集積回路に
関する。
【0002】
【従来の技術】図1は、従来の半導体集積回路の一部等
価回路を含む回路図である。
価回路を含む回路図である。
【0003】この図では、所望の回路を作り込んだコア
領域の周囲にある、外部に対して信号を出力する出力バ
ッファ、あるいは外部から電源を取り入れる配線が示さ
れている。該半導体集積回路は、所望の回路を作り込ん
だコア領域の周囲に、外部に対する信号を入出力した
り、外部から電源を取り入れる際に用いる複数のIOバ
ッファ領域を設けている。
領域の周囲にある、外部に対して信号を出力する出力バ
ッファ、あるいは外部から電源を取り入れる配線が示さ
れている。該半導体集積回路は、所望の回路を作り込ん
だコア領域の周囲に、外部に対する信号を入出力した
り、外部から電源を取り入れる際に用いる複数のIOバ
ッファ領域を設けている。
【0004】従来は、電源供給の状態が、電源VDDの
1本のボンディングワイヤや、グランドGNDの1本の
ボンディングワイヤによって、複数の出力バッファ回路
や、場合によっては入力バッファ回路を受け持つという
ような状態である。図1においては、符号Lは、ボンデ
ィングワイヤが持つインダクタンス成分を表わしてい
る。なお、ボンディングワイヤは、パッケージ・リード
ワイヤ、あるいはリードワイヤなどとも呼ばれている。
1本のボンディングワイヤや、グランドGNDの1本の
ボンディングワイヤによって、複数の出力バッファ回路
や、場合によっては入力バッファ回路を受け持つという
ような状態である。図1においては、符号Lは、ボンデ
ィングワイヤが持つインダクタンス成分を表わしてい
る。なお、ボンディングワイヤは、パッケージ・リード
ワイヤ、あるいはリードワイヤなどとも呼ばれている。
【0005】電源電流をiとすると、該電源電流iによ
る電源ノイズの電圧Enoiseは、下記の式のように表わ
される。
る電源ノイズの電圧Enoiseは、下記の式のように表わ
される。
【0006】 Enoise=−L(di/dt) ……(1)
【0007】図2は、電源ノイズを示すグラフである。
【0008】図2において、まず実線にて、出力バッフ
ァ回路から出力される信号が示される。次に、一点鎖線
にて、電源VDDの電圧が示される。又、二点鎖線に
て、グランドGNDの電圧が示される。
ァ回路から出力される信号が示される。次に、一点鎖線
にて、電源VDDの電圧が示される。又、二点鎖線に
て、グランドGNDの電圧が示される。
【0009】まず、一点鎖線の電源VDDの電圧におい
て、符号P1の部分に電源ノイズがある。又、二点鎖線
のグランドGNDの電圧において、符号P2の部分に電
源ノイズがある。
て、符号P1の部分に電源ノイズがある。又、二点鎖線
のグランドGNDの電圧において、符号P2の部分に電
源ノイズがある。
【0010】
【発明が解決しようとする課題】従来は、例えば図1に
おいて、複数の出力バッファ回路B1〜B3の電源電流
i1〜i3は、1つのインダクタンスLに流れている。
又、電源電流i4〜i6は、1つのインダクタンスLに
流れている。このため、出力バッファ回路B1〜B3に
おいて、出力が同時にトグルするものがある場合、1つ
のインダクタンス成分Lにおける電源電流の変化が該同
時トグルによって激しくなり、電源ノイズが大きくな
る。
おいて、複数の出力バッファ回路B1〜B3の電源電流
i1〜i3は、1つのインダクタンスLに流れている。
又、電源電流i4〜i6は、1つのインダクタンスLに
流れている。このため、出力バッファ回路B1〜B3に
おいて、出力が同時にトグルするものがある場合、1つ
のインダクタンス成分Lにおける電源電流の変化が該同
時トグルによって激しくなり、電源ノイズが大きくな
る。
【0011】この電源ノイズにより、静止している他の
出力バッファ回路の出力信号の電圧が変化し、該出力信
号を取り込んでいる論理回路を誤動作させてしまう虞が
ある。
出力バッファ回路の出力信号の電圧が変化し、該出力信
号を取り込んでいる論理回路を誤動作させてしまう虞が
ある。
【0012】なお、電源VDDのボンディングワイヤ
や、グランドGNDのボンディングワイヤの本数を増加
すると、このような電源ノイズの問題を低減することが
できる。しかしながら、ボンディングワイヤの数を増加
すると、これらのボンディングワイヤを融着させるため
の、半導体集積回路チップ上のパッドの数を増加する必
要がある。すると、半導体集積回路チップの面積が増加
するなど、集積度の問題が生じる。
や、グランドGNDのボンディングワイヤの本数を増加
すると、このような電源ノイズの問題を低減することが
できる。しかしながら、ボンディングワイヤの数を増加
すると、これらのボンディングワイヤを融着させるため
の、半導体集積回路チップ上のパッドの数を増加する必
要がある。すると、半導体集積回路チップの面積が増加
するなど、集積度の問題が生じる。
【0013】本発明は、前記従来の問題点を解決するべ
くなされたもので、チップサイズの増加や集積度の低下
を抑えながら、外部に対し信号を出力する出力バッファ
回路などで生じる電源ノイズを低減すると共に、特に複
数の該出力バッファ回路の出力が同時ないしはほぼ同時
にトグルする際の電源ノイズを低減することができる半
導体集積回路を提供することを目的とする。
くなされたもので、チップサイズの増加や集積度の低下
を抑えながら、外部に対し信号を出力する出力バッファ
回路などで生じる電源ノイズを低減すると共に、特に複
数の該出力バッファ回路の出力が同時ないしはほぼ同時
にトグルする際の電源ノイズを低減することができる半
導体集積回路を提供することを目的とする。
【0014】
【課題を解決するための手段】本発明は、所望の回路を
作り込んだコア領域の周囲に、外部に対する信号を入出
力したり、外部から電源を取り入れる際に用いる複数の
IOバッファ領域を設けたレイアウトの半導体集積回路
において、、電源パッド及びグランドパッドの少なくと
も1つと、外部に対する信号を入出力する信号パッドと
を、IOバッファ領域に最接近するチップ外周部分のス
クライブラインに垂直な方向で、該IOバッファ領域内
に一列に配置するようにしたことにより、前記課題を解
決したものである。
作り込んだコア領域の周囲に、外部に対する信号を入出
力したり、外部から電源を取り入れる際に用いる複数の
IOバッファ領域を設けたレイアウトの半導体集積回路
において、、電源パッド及びグランドパッドの少なくと
も1つと、外部に対する信号を入出力する信号パッドと
を、IOバッファ領域に最接近するチップ外周部分のス
クライブラインに垂直な方向で、該IOバッファ領域内
に一列に配置するようにしたことにより、前記課題を解
決したものである。
【0015】以下、本発明の作用について、簡単に説明
する。
する。
【0016】本発明においては、所望の回路を作り込ん
だコア領域の周囲に、外部に対する信号を入出力した
り、外部から電源を取り入れる際に用いる複数のIOバ
ッファ領域を設けたレイアウトの半導体集積回路におい
て、、IOバッファ領域、及びその周辺において工夫が
なされている。
だコア領域の周囲に、外部に対する信号を入出力した
り、外部から電源を取り入れる際に用いる複数のIOバ
ッファ領域を設けたレイアウトの半導体集積回路におい
て、、IOバッファ領域、及びその周辺において工夫が
なされている。
【0017】本発明においては、IOバッファを用いて
外部に入出力する信号毎に、電源パッド及びグランドパ
ッドの少なくとも1つとを設け、必要に応じて該信号毎
にボンディングワイヤによる電源又はグランドの配線
の、半導体集積回路チップ外部に対する接続をするよう
にしている。このように、従来に比べて多くのボンディ
ングワイヤで接続するので、外部に対し信号を出力する
出力バッファ回路などで生じる電源ノイズを低減でき、
特に複数の該出力バッファ回路の出力が同時ないしはほ
ぼ同時にトグルする際の電源ノイズを低減することがで
きる。
外部に入出力する信号毎に、電源パッド及びグランドパ
ッドの少なくとも1つとを設け、必要に応じて該信号毎
にボンディングワイヤによる電源又はグランドの配線
の、半導体集積回路チップ外部に対する接続をするよう
にしている。このように、従来に比べて多くのボンディ
ングワイヤで接続するので、外部に対し信号を出力する
出力バッファ回路などで生じる電源ノイズを低減でき、
特に複数の該出力バッファ回路の出力が同時ないしはほ
ぼ同時にトグルする際の電源ノイズを低減することがで
きる。
【0018】更に、本発明では、上述のように従来に比
べて増加する、電源パッド及びグランドパッドの少なく
とも1つと、IOバッファ領域から外部に入出力する信
号のパッドとを、該IOバッファ領域に最接近するチッ
プ外周部分のスクライブラインに垂直な方向で、該IO
バッファ領域内に一列に配置する。このため、該スクラ
イブラインに平行な方向、即ち、半導体集積回路チップ
外周に平行な方向に並ぶパッドの数は増加しない。従っ
て、半導体集積回路チップの外形を拡大するなどの必要
がなく、チップサイズの増加や集積度の低下を抑えるこ
とができる。
べて増加する、電源パッド及びグランドパッドの少なく
とも1つと、IOバッファ領域から外部に入出力する信
号のパッドとを、該IOバッファ領域に最接近するチッ
プ外周部分のスクライブラインに垂直な方向で、該IO
バッファ領域内に一列に配置する。このため、該スクラ
イブラインに平行な方向、即ち、半導体集積回路チップ
外周に平行な方向に並ぶパッドの数は増加しない。従っ
て、半導体集積回路チップの外形を拡大するなどの必要
がなく、チップサイズの増加や集積度の低下を抑えるこ
とができる。
【0019】なお、本発明においては、このように一列
配置されるパッドの詳細な配置位置を限定するものでは
ない。該配置位置は、IOバッファ領域内のスクライブ
ライン側であるのが好ましい。
配置されるパッドの詳細な配置位置を限定するものでは
ない。該配置位置は、IOバッファ領域内のスクライブ
ライン側であるのが好ましい。
【0020】又、一列配置されるパッドが、IOバッフ
ァ領域から外部に入出力する信号のパッドと、電源パッ
ドとであってもよい。あるいは、該信号パッドと、グラ
ンドパッドとであってもよい。あるいは、これら信号パ
ッドと、電源パッドと、グランドパッドとであってもよ
い。更に、このような一列配置の際、一列配置のパッド
の順序を限定するものではない。
ァ領域から外部に入出力する信号のパッドと、電源パッ
ドとであってもよい。あるいは、該信号パッドと、グラ
ンドパッドとであってもよい。あるいは、これら信号パ
ッドと、電源パッドと、グランドパッドとであってもよ
い。更に、このような一列配置の際、一列配置のパッド
の順序を限定するものではない。
【0021】
【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。
形態を詳細に説明する。
【0022】図3は、本発明が適用された第1実施形態
の半導体集積回路チップにおける本発明適用部分のIO
バッファ領域を中心とする集積回路レイアウト図であ
る。又、図4は、該IOバッファ領域周辺の回路図であ
る。図5は、半導体集積回路における該IOバッファ領
域周辺の断面図である。
の半導体集積回路チップにおける本発明適用部分のIO
バッファ領域を中心とする集積回路レイアウト図であ
る。又、図4は、該IOバッファ領域周辺の回路図であ
る。図5は、半導体集積回路における該IOバッファ領
域周辺の断面図である。
【0023】まず、図3において、符号1の破線が本実
施形態の半導体集積回路チップのスクライブラインであ
る。該スクライブライン1より右側が、半導体集積回路
チップの内部であり、更に一点鎖線3で囲まれた領域が
IOバッファ領域であり、斜線Aの部分に入出力回路を
形成するためのトランジスタなどの素子領域を設けてい
る。本実施形態では素子領域Aとパッド配置部分とが分
かれているが、パッド配置部分は素子領域と重なっても
よい。つまり、素子領域A上にパッドを配置してもよ
い。該IOバッファ領域の右側には、所望の回路を作り
込んだコア領域が存在する。本実施形態の半導体集積回
路は、所望の回路を作り込んだコア領域の周囲に、外部
に対する信号を入出力したり、外部から電源を取り入れ
る際に用いる複数のIOバッファ領域が設けられたレイ
アウトである。
施形態の半導体集積回路チップのスクライブラインであ
る。該スクライブライン1より右側が、半導体集積回路
チップの内部であり、更に一点鎖線3で囲まれた領域が
IOバッファ領域であり、斜線Aの部分に入出力回路を
形成するためのトランジスタなどの素子領域を設けてい
る。本実施形態では素子領域Aとパッド配置部分とが分
かれているが、パッド配置部分は素子領域と重なっても
よい。つまり、素子領域A上にパッドを配置してもよ
い。該IOバッファ領域の右側には、所望の回路を作り
込んだコア領域が存在する。本実施形態の半導体集積回
路は、所望の回路を作り込んだコア領域の周囲に、外部
に対する信号を入出力したり、外部から電源を取り入れ
る際に用いる複数のIOバッファ領域が設けられたレイ
アウトである。
【0024】又、スクライブライン1より左側が、半導
体集積回路チップの外側であり、該半導体集積回路チッ
プを封止するパッケージのリードGND2、S2、及び
VDD2が配置されている。これらリードを経由して、
当該パッケージの外部のピンに電気的に接続される。
体集積回路チップの外側であり、該半導体集積回路チッ
プを封止するパッケージのリードGND2、S2、及び
VDD2が配置されている。これらリードを経由して、
当該パッケージの外部のピンに電気的に接続される。
【0025】又、図4及び図5において、PチャネルM
OSトランジスタT1、及びNチャネルMOSトランジ
スタT2により、IOバッファ領域の出力バッファが構
成されている。
OSトランジスタT1、及びNチャネルMOSトランジ
スタT2により、IOバッファ領域の出力バッファが構
成されている。
【0026】出力バッファの出力信号Sは、図3〜図5
において、信号配線W2、半導体集積回路チップ内のパ
ッドS1、該パッドS1と前述のリードS2とを接続す
るボンディングワイヤ、該リードS2を経由し、半導体
集積回路チップのパッケージ外部に出力される。又、該
出力バッファに対する電源供給において、まず電源VD
Dについては、パッケージ外部から、前述のリードVD
D2、該リードVDD2と半導体集積回路チップ内のパ
ッドVDD1とを接続するボンディングワイヤ、該パッ
ドVDD1、電源配線W1を経由してPチャネルMOS
トランジスタT1のソースに接続される。電源GNDに
ついては、パッケージ外部から、前述のリードGND
2、該リードGND2と半導体集積回路チップ内のパッ
ドGND1とを接続するボンディングワイヤ、該パッド
GND1、電源配線W3を経由して接続される。
において、信号配線W2、半導体集積回路チップ内のパ
ッドS1、該パッドS1と前述のリードS2とを接続す
るボンディングワイヤ、該リードS2を経由し、半導体
集積回路チップのパッケージ外部に出力される。又、該
出力バッファに対する電源供給において、まず電源VD
Dについては、パッケージ外部から、前述のリードVD
D2、該リードVDD2と半導体集積回路チップ内のパ
ッドVDD1とを接続するボンディングワイヤ、該パッ
ドVDD1、電源配線W1を経由してPチャネルMOS
トランジスタT1のソースに接続される。電源GNDに
ついては、パッケージ外部から、前述のリードGND
2、該リードGND2と半導体集積回路チップ内のパッ
ドGND1とを接続するボンディングワイヤ、該パッド
GND1、電源配線W3を経由して接続される。
【0027】本実施形態においては、IOバッファを用
いて外部に出力する信号毎に、電源パッド及びグランド
パッドを設け、該信号毎にボンディングワイヤによる電
源及びグランドの配線の、チップ外部に対する接続をす
るようにしている。このように、従来に比べて多くのボ
ンディングワイヤで接続するので、外部に対し信号を出
力する出力バッファ回路などで生じる電源ノイズを低減
でき、特に複数の該出力バッファ回路の出力が同時ない
しはほぼ同時にトグルする際の電源ノイズを低減するこ
とができる。
いて外部に出力する信号毎に、電源パッド及びグランド
パッドを設け、該信号毎にボンディングワイヤによる電
源及びグランドの配線の、チップ外部に対する接続をす
るようにしている。このように、従来に比べて多くのボ
ンディングワイヤで接続するので、外部に対し信号を出
力する出力バッファ回路などで生じる電源ノイズを低減
でき、特に複数の該出力バッファ回路の出力が同時ない
しはほぼ同時にトグルする際の電源ノイズを低減するこ
とができる。
【0028】又、電源パッドVDD1と、グランドパッ
ドGND1と、IOバッファ領域から外部に出力する信
号のパッドS1とが、図3において左右方向で一列に配
置されている。該方向は、該IOバッファ領域に最接近
するチップ外周部分のスクライブライン1に垂直な方向
である。このため、該スクライブライン1に平行な方
向、即ち、半導体集積回路チップ外周に平行な方向に並
ぶパッドの数は増加しない。従って、半導体集積回路チ
ップの外形を拡大するなどの必要がなく、チップサイズ
の増加や集積度の低下を抑えることができる。
ドGND1と、IOバッファ領域から外部に出力する信
号のパッドS1とが、図3において左右方向で一列に配
置されている。該方向は、該IOバッファ領域に最接近
するチップ外周部分のスクライブライン1に垂直な方向
である。このため、該スクライブライン1に平行な方
向、即ち、半導体集積回路チップ外周に平行な方向に並
ぶパッドの数は増加しない。従って、半導体集積回路チ
ップの外形を拡大するなどの必要がなく、チップサイズ
の増加や集積度の低下を抑えることができる。
【0029】次に、図5において、図3と同様に破線1
はスクライブラインである。又、一点鎖線3で囲まれた
領域がIOバッファ領域である。IOバッファ領域内部
に、電源パッドVDD1と、グランドパッドGND1
と、IOバッファ領域から外部に出力する信号のパッド
S1とが設けられている。
はスクライブラインである。又、一点鎖線3で囲まれた
領域がIOバッファ領域である。IOバッファ領域内部
に、電源パッドVDD1と、グランドパッドGND1
と、IOバッファ領域から外部に出力する信号のパッド
S1とが設けられている。
【0030】更に、図5において、M1〜M5は、それ
ぞれ、第1金属配線層〜第5金属配線層を示す。このよ
うに本実施形態は、金属配線層が5層構成のものであ
る。しかしながら、本発明は、このようなものに限定さ
れるものではなく、後述するようなパッドS1、VDD
1、GND1、又これらパッドに対する配線が可能であ
れば、幾つの層構成であってもよい。又、性能その他の
要素の条件が満たされれば、金属配線層以外の配線層を
利用してもよい。
ぞれ、第1金属配線層〜第5金属配線層を示す。このよ
うに本実施形態は、金属配線層が5層構成のものであ
る。しかしながら、本発明は、このようなものに限定さ
れるものではなく、後述するようなパッドS1、VDD
1、GND1、又これらパッドに対する配線が可能であ
れば、幾つの層構成であってもよい。又、性能その他の
要素の条件が満たされれば、金属配線層以外の配線層を
利用してもよい。
【0031】図6は、本発明が適用された第2実施形態
の半導体集積回路のチップ及びその周辺のレイアウト図
である。
の半導体集積回路のチップ及びその周辺のレイアウト図
である。
【0032】該図6においては、破線で示すスクライブ
ライン1により、本実施形態の半導体集積回路のチップ
外周が示されると共に、該半導体集積回路チップを封止
するパッケージの一部のレイアウトが示される。該半導
体集積回路チップ自体については、本実施形態のもの
は、前述した第1実施形態のものと同一である。本実施
形態は、第1実施形態とは、半導体集積回路チップを封
止するパッケージが異なる。
ライン1により、本実施形態の半導体集積回路のチップ
外周が示されると共に、該半導体集積回路チップを封止
するパッケージの一部のレイアウトが示される。該半導
体集積回路チップ自体については、本実施形態のもの
は、前述した第1実施形態のものと同一である。本実施
形態は、第1実施形態とは、半導体集積回路チップを封
止するパッケージが異なる。
【0033】即ち、本第2実施形態では、半導体集積回
路のパッケージにおいて、搭載する半導体集積回路チッ
プの周囲に、電源VDD用リードとして利用される、リ
ング状配線VDD3を設けている。同様に、搭載する半
導体集積回路チップの周囲に、グランドGND用リード
として利用される、リング状配線GND3を設けてい
る。なお、該リング状配線GND3は、リング状配線V
DD3の外側にあるが、内側に設けてもよい。
路のパッケージにおいて、搭載する半導体集積回路チッ
プの周囲に、電源VDD用リードとして利用される、リ
ング状配線VDD3を設けている。同様に、搭載する半
導体集積回路チップの周囲に、グランドGND用リード
として利用される、リング状配線GND3を設けてい
る。なお、該リング状配線GND3は、リング状配線V
DD3の外側にあるが、内側に設けてもよい。
【0034】更に、これらリング状配線VDD3及びリ
ング状配線GND3の外側に、IOバッファ領域により
信号を入出力するための多数のリードS3が設けられて
いる。該リードS3の一部は、半導体集積回路チップの
パッケージ外部へ、IOバッファ領域の出力バッファか
ら信号を出力するために用いられている。又、該リード
S3は、図6において、ほぼ放射状方向に敷設されてい
る。
ング状配線GND3の外側に、IOバッファ領域により
信号を入出力するための多数のリードS3が設けられて
いる。該リードS3の一部は、半導体集積回路チップの
パッケージ外部へ、IOバッファ領域の出力バッファか
ら信号を出力するために用いられている。又、該リード
S3は、図6において、ほぼ放射状方向に敷設されてい
る。
【0035】なお、スクライブライン1により外形が示
される半導体集積回路チップにおいて、符号7の斜線の
領域に、多数の前述したIOバッファ領域が隣接して作
り込まれている。又、砂目の網掛け部分の符号5は、所
望の回路を作り込んだコア領域である。
される半導体集積回路チップにおいて、符号7の斜線の
領域に、多数の前述したIOバッファ領域が隣接して作
り込まれている。又、砂目の網掛け部分の符号5は、所
望の回路を作り込んだコア領域である。
【0036】図7は、本実施形態の半導体集積回路にお
ける本発明適用部分のIOバッファ領域を中心とする集
積回路レイアウト図である。
ける本発明適用部分のIOバッファ領域を中心とする集
積回路レイアウト図である。
【0037】該図7は、前述の第1実施形態の図3に相
当し、比較することで相違を明確に把握できる。なお、
図7において、一点鎖線のスクライブライン1より下側
が半導体集積回路チップ内部であり、スクライブライン
1、一点鎖線3、パッドS1、VDD1、GND1など
は、第1実施形態と同様である。
当し、比較することで相違を明確に把握できる。なお、
図7において、一点鎖線のスクライブライン1より下側
が半導体集積回路チップ内部であり、スクライブライン
1、一点鎖線3、パッドS1、VDD1、GND1など
は、第1実施形態と同様である。
【0038】本実施形態では、該図7、又図4及び図5
において、出力バッファの出力信号Sは、信号配線W
2、半導体集積回路チップ内のパッドS1、該パッドS
1と前述のリードS3とを接続するボンディングワイ
ヤ、該リードS3を経由し、半導体集積回路のパッケー
ジ外部に出力される。又、該出力バッファに対する電源
供給において、まず電源VDDについては、パッケージ
外部から、前述のリードVDD3、該リードVDD3と
半導体集積回路チップ内のパッドVDD1とを接続する
ボンディングワイヤ、該パッドVDD1、電源配線W1
を経由して接続される。電源GNDについては、パッケ
ージ外部から、前述のリードGND3、該リードGND
3と半導体集積回路チップ内のパッドGND1とを接続
するボンディングワイヤ、該パッドGND1、電源配線
W3を経由して接続される。
において、出力バッファの出力信号Sは、信号配線W
2、半導体集積回路チップ内のパッドS1、該パッドS
1と前述のリードS3とを接続するボンディングワイ
ヤ、該リードS3を経由し、半導体集積回路のパッケー
ジ外部に出力される。又、該出力バッファに対する電源
供給において、まず電源VDDについては、パッケージ
外部から、前述のリードVDD3、該リードVDD3と
半導体集積回路チップ内のパッドVDD1とを接続する
ボンディングワイヤ、該パッドVDD1、電源配線W1
を経由して接続される。電源GNDについては、パッケ
ージ外部から、前述のリードGND3、該リードGND
3と半導体集積回路チップ内のパッドGND1とを接続
するボンディングワイヤ、該パッドGND1、電源配線
W3を経由して接続される。
【0039】本実施形態においては、半導体集積回路の
パッケージにおいて、リードとして用いる配線VDD3
及び配線GND3がリング状であるため、信号リードS
2毎に設けている第1実施形態に比較して形成しやす
い。又、パッケージ外部に対するピンにおいて、複数の
信号S3に対して、電源VDDやグランドGNDのピン
を1つ共通で設けるようにすることが、第1実施形態に
比較して容易であり、パッケージピンの有効利用が容易
である。
パッケージにおいて、リードとして用いる配線VDD3
及び配線GND3がリング状であるため、信号リードS
2毎に設けている第1実施形態に比較して形成しやす
い。又、パッケージ外部に対するピンにおいて、複数の
信号S3に対して、電源VDDやグランドGNDのピン
を1つ共通で設けるようにすることが、第1実施形態に
比較して容易であり、パッケージピンの有効利用が容易
である。
【0040】図8は、以上に説明した第1実施形態及び
第2実施形態の半導体集積回路の一部等価回路を含む回
路図である。
第2実施形態の半導体集積回路の一部等価回路を含む回
路図である。
【0041】この図は、従来例の前述した図1に対比さ
れており、所望の回路を作り込んだコア領域の周囲にあ
る、外部に対して信号を出力する出力バッファ、あるい
は外部から電源を取り入れる配線が示されている。図8
においては、符号Lは、パッケージリード及びボンディ
ングワイヤが持つインダクタンス成分を表わしている。
れており、所望の回路を作り込んだコア領域の周囲にあ
る、外部に対して信号を出力する出力バッファ、あるい
は外部から電源を取り入れる配線が示されている。図8
においては、符号Lは、パッケージリード及びボンディ
ングワイヤが持つインダクタンス成分を表わしている。
【0042】前述の従来例の図1では、電源VDDの1
本のボンディングワイヤや、グランドGNDの1本のボ
ンディングワイヤによって、複数の出力バッファ回路
や、場合によっては入力バッファ回路を受け持つという
ような状態である。従って、複数の出力バッファ回路B
1〜B3の電源電流i1〜i3は、1つのインダクタン
スLに流れている。又、電源電流i4〜i6は、1つの
インダクタンスLに流れている。
本のボンディングワイヤや、グランドGNDの1本のボ
ンディングワイヤによって、複数の出力バッファ回路
や、場合によっては入力バッファ回路を受け持つという
ような状態である。従って、複数の出力バッファ回路B
1〜B3の電源電流i1〜i3は、1つのインダクタン
スLに流れている。又、電源電流i4〜i6は、1つの
インダクタンスLに流れている。
【0043】これに対して、図8に示されるように、こ
れら実施形態では、複数の出力バッファ回路それぞれ
や、場合によっては複数の入力バッファ回路それぞれ
に、電源VDDのボンディングワイヤや、グランドGN
Dのボンディングワイヤが設けられている。従って、出
力バッファ回路B1〜B3の電源電流i1〜i3は、別
のインダクタンスLに流れている。又、電源電流i4〜
i6は、別のインダクタンスLに流れている。
れら実施形態では、複数の出力バッファ回路それぞれ
や、場合によっては複数の入力バッファ回路それぞれ
に、電源VDDのボンディングワイヤや、グランドGN
Dのボンディングワイヤが設けられている。従って、出
力バッファ回路B1〜B3の電源電流i1〜i3は、別
のインダクタンスLに流れている。又、電源電流i4〜
i6は、別のインダクタンスLに流れている。
【0044】このためこれら実施形態では、出力バッフ
ァ回路B1〜B3において、出力が同時にトグルするも
のがある場合にも、前述した(1)式で示される電源ノ
イズEnoiseが小さくなる。
ァ回路B1〜B3において、出力が同時にトグルするも
のがある場合にも、前述した(1)式で示される電源ノ
イズEnoiseが小さくなる。
【0045】以上のように第1実施形態及び第2実施形
態においては、本発明を効果的に適用することができ
る。従って、チップサイズの増加や集積度の低下を抑え
ながら、外部に対し信号を出力する出力バッファ回路な
どで生じる電源ノイズを低減すると共に、特に複数の該
出力バッファ回路の出力が同時ないしはほぼ同時にトグ
ルする際の電源ノイズを低減することができる。
態においては、本発明を効果的に適用することができ
る。従って、チップサイズの増加や集積度の低下を抑え
ながら、外部に対し信号を出力する出力バッファ回路な
どで生じる電源ノイズを低減すると共に、特に複数の該
出力バッファ回路の出力が同時ないしはほぼ同時にトグ
ルする際の電源ノイズを低減することができる。
【0046】
【発明の効果】本発明によれば、チップサイズの増加や
集積度の低下を抑えながら、外部に対し信号を出力する
出力バッファ回路などで生じる電源ノイズを低減すると
共に、特に複数の該出力バッファ回路の出力が同時ない
しはほぼ同時にトグルする際の電源ノイズを低減するこ
とができる。
集積度の低下を抑えながら、外部に対し信号を出力する
出力バッファ回路などで生じる電源ノイズを低減すると
共に、特に複数の該出力バッファ回路の出力が同時ない
しはほぼ同時にトグルする際の電源ノイズを低減するこ
とができる。
【図面の簡単な説明】
【図1】従来の半導体集積回路の一部等価回路を含む回
路図
路図
【図2】電源ノイズを示すグラフ
【図3】本発明が適用された第1実施形態の半導体集積
回路における本発明適用部分のIOバッファ領域を中心
とする集積回路レイアウト図
回路における本発明適用部分のIOバッファ領域を中心
とする集積回路レイアウト図
【図4】上記IOバッファ領域周辺の回路図
【図5】前記実施形態の半導体集積回路における該IO
バッファ領域周辺の断面図
バッファ領域周辺の断面図
【図6】本発明が適用された第2実施形態の半導体集積
回路のチップ及びその周辺のレイアウト図
回路のチップ及びその周辺のレイアウト図
【図7】上記実施形態の半導体集積回路における本発明
適用部分のIOバッファ領域を中心とする集積回路レイ
アウト図
適用部分のIOバッファ領域を中心とする集積回路レイ
アウト図
【図8】前記第1実施形態及び前記第2実施形態の半導
体集積回路の一部等価回路を含む回路図
体集積回路の一部等価回路を含む回路図
1…スクライブライン VDD…電源 GND…グランド W1〜W3…配線 VDD1、GND1、S1…パッド VDD2、VDD3、GND2、GND3、S2、S3
…リード B1〜B3…出力バッファ回路 L…インダクタンス
…リード B1〜B3…出力バッファ回路 L…インダクタンス
Claims (1)
- 【請求項1】所望の回路を作り込んだコア領域の周囲
に、外部に対する信号を入出力したり、外部から電源を
取り入れる際に用いる複数のIOバッファ領域を設けた
レイアウトの半導体集積回路において、 電源パッド及びグランドパッドの少なくとも1つと、外
部に対する信号を入出力する信号パッドとを、IOバッ
ファ領域に最接近するチップ外周部分のスクライブライ
ンに垂直な方向で、該IOバッファ領域内に一列に配置
するようにしたことを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5206799A JP2000252363A (ja) | 1999-03-01 | 1999-03-01 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5206799A JP2000252363A (ja) | 1999-03-01 | 1999-03-01 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000252363A true JP2000252363A (ja) | 2000-09-14 |
Family
ID=12904480
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5206799A Pending JP2000252363A (ja) | 1999-03-01 | 1999-03-01 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000252363A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6707164B2 (en) * | 2001-10-19 | 2004-03-16 | Acer Laboratories Inc. | Package of semiconductor chip with array-type bonding pads |
JP2006229186A (ja) * | 2005-01-18 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその製造方法 |
JP2006523036A (ja) * | 2003-04-09 | 2006-10-05 | フリースケール セミコンダクター インコーポレイテッド | 集積回路チップのi/oセル |
JP2011066459A (ja) * | 2010-12-28 | 2011-03-31 | Panasonic Corp | 半導体装置 |
US8018035B2 (en) | 2008-06-27 | 2011-09-13 | Sony Corporation | Semiconductor device and semiconductor integrated circuit |
US8810039B2 (en) | 2005-09-02 | 2014-08-19 | Panasonic Corporation | Semiconductor device having a pad and plurality of interconnects |
US10115706B2 (en) | 2015-10-02 | 2018-10-30 | Samsung Electronics Co., Ltd. | Semiconductor chip including a plurality of pads |
WO2021232624A1 (zh) * | 2020-05-21 | 2021-11-25 | 青岛海信宽带多媒体技术有限公司 | 一种光模块 |
-
1999
- 1999-03-01 JP JP5206799A patent/JP2000252363A/ja active Pending
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2021232624A1 (zh) * | 2020-05-21 | 2021-11-25 | 青岛海信宽带多媒体技术有限公司 | 一种光模块 |
CN113703099A (zh) * | 2020-05-21 | 2021-11-26 | 青岛海信宽带多媒体技术有限公司 | 一种光模块 |
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